CN113809007B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有栅极结构，栅极结构的侧壁上形成有侧墙，栅极结构两侧的基底中形成有源漏掺杂层，栅极结构两侧形成有覆盖源漏掺杂层的底部介质层；形成贯穿源漏掺杂层上方的底部介质层的底部源漏插塞、位于底部源漏插塞顶面的源漏盖帽层、位于栅极结构顶面的栅极盖帽层以及位于栅极盖帽层和源漏盖帽层之间且覆盖侧墙顶面的刻蚀阻挡层；在底部介质层上形成覆盖栅极盖帽层、源漏盖帽层以及刻蚀阻挡层的顶部介质层；形成贯穿源漏盖帽层和顶部介质层且与底部源漏插塞相接触的顶部源漏插塞；形成贯穿栅极盖帽层和顶部介质层且与栅极结构相接触的栅极插塞。本发明实施例有利于提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
目前，为实现晶体管面积的进一步缩小，引入了有源栅极接触孔插塞 (ContactOver Active Gate，COAG)工艺。与传统的栅极接触孔插塞位于隔离区域的栅极结构上方相比，COAG工艺能够把栅极接触孔插塞做到有源区 (Active Area，AA)的栅极结构上方，从而进一步节省芯片的面积。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体结构的性能和生产制造良率。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有分立的栅极结构，所述栅极结构的侧壁上形成有侧墙，所述栅极结构两侧的基底中形成有源漏掺杂层，所述栅极结构两侧形成有覆盖所述源漏掺杂层的底部介质层；形成贯穿所述源漏掺杂层上方的底部介质层且与源漏掺杂层相接触的底部源漏插塞、位于所述底部源漏插塞顶面的源漏盖帽层、位于所述栅极结构顶面的栅极盖帽层、以及位于所述栅极盖帽层和源漏盖帽层之间且覆盖所述侧墙顶面的刻蚀阻挡层；在所述底部介质层上形成覆盖所述栅极盖帽层、源漏盖帽层以及刻蚀阻挡层的顶部介质层；形成贯穿所述源漏盖帽层和顶部介质层且与所述底部源漏插塞相接触的顶部源漏插塞；形成贯穿所述栅极盖帽层和顶部介质层且与所述栅极结构相接触的栅极插塞。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，分立于所述基底上；侧墙，位于所述栅极结构的侧壁上；源漏掺杂层，位于所述栅极结构两侧的基底中；底部介质层，位于所述栅极结构两侧且覆盖所述源漏掺杂层；底部源漏插塞，贯穿所述源漏掺杂层上方的所述底部介质层，所述底部源漏插塞的底部与源漏掺杂层相接触；栅极盖帽层，位于所述栅极结构的顶面；源漏盖帽层，位于所述底部源漏插塞的顶面；刻蚀阻挡层，位于所述栅极盖帽层与所述源漏盖帽层之间且覆盖所述侧墙的顶面。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，还形成位于所述栅极盖帽层和源漏盖帽层之间且覆盖所述侧墙顶面的刻蚀阻挡层；以平行于基底且垂直于栅极结构延伸方向的方向为横向，形成顶部源漏插塞的过程包括刻蚀顶部介质层和源漏盖帽层以形成暴露出所述底部源漏插塞的顶部源漏接触孔的步骤，通过形成所述刻蚀阻挡层，在形成所述顶部源漏接触孔的过程中，所述刻蚀阻挡层能够定义横向的刻蚀停止位置，且刻蚀阻挡层能够对侧墙起到保护的作用，从而有利于降低形成顶部源漏接触孔的刻蚀工艺对侧墙造成误刻蚀的概率，而且刻蚀阻挡层还能够对顶部源漏插塞和栅极结构起到隔离的作用，以上两方面均有利于防止所述顶部源漏插塞与所述栅极结构在侧墙的顶面拐角处发生桥接或击穿的问题；形成栅极插塞的过程通常包括刻蚀顶部介质层和栅极盖帽层以形成暴露出所述栅极结构的栅极接触孔的步骤，通过形成所述刻蚀阻挡层，在形成所述栅极接触孔的过程中，所述刻蚀阻挡层能够定义横向的刻蚀停止位置，且刻蚀阻挡层能够对侧墙起到保护的作用，从而有利于降低形成栅极接触孔的刻蚀工艺对侧墙造成误刻蚀的概率，进而有利于防止所述栅极插塞与底部源漏插塞在侧墙的顶面拐角处发生桥接或击穿的问题；综上，本发明实施例有利于提高半导体结构的性能和生产制造良率。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图5是另一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图22至图26是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图27至图36是本发明半导体结构的形成方法又一实施例中各步骤对应的结构示意图。
具体实施方式
目前采用COAG工艺形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1，基底1上形成有栅极结构2，栅极结构2的顶面上形成有第一盖帽层3，栅极结构2和第一盖帽层3的侧壁上形成有侧墙4，栅极结构2和侧墙4两侧的基底1中形成有源漏掺杂层5，栅极结构2露出的基底1 上形成有覆盖源漏掺杂层5的底部介质层(图中未示出)，底部介质层露出第一盖帽层3顶面，沿垂直于栅极结构2的延伸方向上，相邻的栅极结构2之间的底部介质层中形成有与源漏掺杂层5相接触的底部源漏插塞6，底部源漏插塞6 的侧壁与侧墙4相接触。
参考图2，去除部分厚度的底部源漏插塞6和侧墙4，在底部介质层6上形成第二盖帽层7，第二盖帽层7的侧壁与第一盖帽层3相接触，且第二盖帽层7 覆盖侧墙4和底部源漏插塞6。
参考图3，形成覆盖底部介质层6、第一盖帽层3、以及第二盖帽层7的顶部介质层8；形成贯穿第二盖帽层7和顶部介质层8，且与底部源漏插塞6相接触的顶部源漏插塞9。
上述形成方法在形成顶部源漏插塞9的过程中，需先形成贯穿第二盖帽层7和顶部介质层8且露出底部源漏插塞6的源漏接触孔，再在源漏接触孔中形成顶部源漏插塞9，为保证源漏接触孔能够暴露出底部源漏插塞6的顶面，以使顶部源漏插塞9与底部源漏插塞6具有足够大的接触面积，在形成源漏接触孔的过程中，通常还会进行过刻蚀(Over Etch)，在进行过刻蚀的过程中，还容易对位于底部源漏插塞7侧壁的侧墙4造成误刻蚀，从而容易在侧墙4的底部拐角处形成薄弱点(Weak Point)(如图3中虚线圈所示)，顶部源漏插塞10 容易在薄弱点处与栅极结构2发生桥接或击穿的问题，进而容易降低半导体结构的性能和生产制造良率。
目前提出了另一种半导体结构的形成方法。参考图4至图5，示出了另一种半导体结构的形成方法中各步骤对应的结构示意图。所述半导体结构的形成方法与前述半导体结构的形成方法的相同之处不再赘述，不同之处在于：
参考图4，去除部分厚度的底部源漏插塞6a，在底部源漏插塞6a上形成第二盖帽层7a，第二盖帽层7a的侧壁与侧墙4a的侧壁相接触。
参考图5，形成覆盖底部介质层(图未示)、第一盖帽层3a以及第二盖帽层7a的顶部介质层8a；形成贯穿第一盖帽层3a和顶部介质层8a，且与栅极结构2a相接触的栅极插塞9a。
上述形成方法中，栅极插塞9a形成在有源区上，栅极插塞9a为有源栅极接触孔插塞(Contact Over Active Gate，COAG)。其中，在去除部分厚度的底部源漏插塞6a的过程中，仅去除部分厚度的底部源漏插塞6a，不刻蚀侧墙4a，从而使第二盖帽层7a的侧壁与侧墙4a的侧壁相接触。在形成顶部源漏插塞(图未示)的过程中，侧墙4a覆盖于底部源漏插塞6a的侧壁，不易存在薄弱点，侧墙4a能够对栅极结构2a和顶部源漏插塞之间起到隔离的作用。
但是，上述方法在形成栅极插塞9a的过程中，需先形成贯穿第一盖帽层 3a和顶部介质层8a且露出栅极结构2a的栅极接触孔(图未示)，再在栅极接触孔中形成栅极插塞9a，为保证栅极接触孔暴露出栅极结构2a的顶面，以使栅极插塞9a与栅极结构具有足够大的接触面积，在形成栅极接触孔的过程中，通常还会进行过刻蚀，在进行过刻蚀的过程中，也容易对第一盖帽层3a和栅极结构2a侧壁的侧墙4a造成误刻蚀，进而容易导致栅极插塞9a与底部源漏插塞 6a发生桥接或击穿(如图5中虚线圈位置处所示)的问题，导致半导体结构的性能不佳、生产良率降低。
为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，通过形成所述刻蚀阻挡层，在形成所述顶部源漏接触孔的过程中，所述刻蚀阻挡层能够定义横向的刻蚀停止位置，且刻蚀阻挡层能够对侧墙起到保护的作用，从而有利于降低形成顶部源漏接触孔的刻蚀工艺对侧墙造成误刻蚀的概率，而且刻蚀阻挡层还能够对顶部源漏插塞和栅极结构起到隔离的作用，以上两方面均有利于防止所述顶部源漏插塞与所述栅极结构在侧墙的顶面拐角处发生桥接或击穿的问题；形成栅极插塞的过程通常包括刻蚀顶部介质层和栅极盖帽层以形成暴露出所述栅极结构的栅极接触孔的步骤，通过形成所述刻蚀阻挡层，在形成所述栅极接触孔的过程中，所述刻蚀阻挡层能够定义横向的刻蚀停止位置，且刻蚀阻挡层能够对侧墙起到保护的作用，从而有利于降低形成栅极接触孔的刻蚀工艺对侧墙造成误刻蚀的概率，进而有利于防止所述栅极插塞与底部源漏插塞在侧墙的顶面拐角处发生桥接或击穿的问题；综上，本发明实施例有利于提高半导体结构的性能和生产制造良率。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6和图7，图6为俯视图，图7为图6在AA1位置处的剖面图，提供基底100，基底100上形成有分立的栅极结构110，栅极结构110的侧壁上形成有侧墙120，栅极结构110两侧的基底100中形成有源漏掺杂层130，栅极结构110两侧形成有覆盖源漏掺杂层130的底部介质层140。
基底100用于为后续工艺制程提供工艺平台。本实施例中，基底100用于形成鳍式场效应晶体管(FinFET)。基底100为立体型基底，基底100包括衬底(未标示)以及凸出于衬底的鳍部(未标示)。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型基底。
本实施例中，衬底为硅衬底。本实施例中，鳍部与衬底的材料相同。
在器件工作时，栅极结构110用于控制导电沟道的开启或关断。
本实施例中，栅极结构110位于衬底上，栅极结构110横跨鳍部且覆盖鳍部的部分顶面和部分侧壁。
本实施例中，栅极结构110为金属栅极结构，栅极结构110包括高k栅介质层(图未示)、以及位于高k栅介质层上的栅电极层(图未示)。
高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，高k栅介质层的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
侧墙120用于定义源漏掺杂层130的形成区域，侧墙120还用于保护栅极结构110的侧壁。侧墙120的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙120可以为单层结构或叠层结构。本实施例中，侧墙120为叠层结构。具体地，侧墙120 为ONO(Oxide Nitride Oxide，氧化物-氮化物-氧化物)结构。
源漏掺杂层130用于在器件工作时为沟道提供应力，以提高载流子的迁移率。本实施例中，源漏掺杂层130位于栅极结构110和侧墙120两侧的鳍部中。
当形成NMOS晶体管时，源漏掺杂层130包括掺杂有N型离子的应力层，应力层的材料为Si或SiC，应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，N型离子为P离子、 As离子或Sb离子；当形成PMOS晶体管时，源漏掺杂层130包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe，应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，P型离子为B离子、Ga离子或In离子。
本实施例中，相邻的栅极结构110共用一个源漏掺杂层130。
底部介质层140用于实现相邻器件之间的隔离。后续还在源漏掺杂层130 上方的底部介质层140中形成与源漏掺杂层130相接触的底部源漏插塞，底部介质层140还用于实现底部源漏插塞之间的电隔离。
本实施例中，底部介质层140为层间介质层(Inter Layer Dielectric，ILD)。
为此，底部介质层140的材料为介电材料，例如：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，底部介质层140的材料为氧化硅。
参考图8至图14，形成贯穿源漏掺杂层130上方的底部介质层140且与源漏掺杂层130相接触的底部源漏插塞150、位于底部源漏插塞150顶面的源漏盖帽层155、位于栅极结构110顶面的栅极盖帽层115、以及位于栅极盖帽层 115和源漏盖帽层155之间且覆盖侧墙120顶面的刻蚀阻挡层160。
后续步骤还包括：在底部介质层140上形成覆盖栅极盖帽层115、源漏盖帽层155以及刻蚀阻挡层160的顶部介质层；形成贯穿源漏盖帽层155和顶部介质层且与底部源漏插塞150相接触的顶部源漏插塞；形成贯穿栅极盖帽层115 和顶部介质层且与栅极结构110相接触的栅极插塞。
本发明实施例还形成位于栅极盖帽层115和源漏盖帽层155之间且覆盖侧墙120顶面的刻蚀阻挡层160；以平行于基底100且垂直于栅极结构110延伸方向的方向为横向，形成顶部源漏插塞的过程包括刻蚀顶部介质层和源漏盖帽层155以形成暴露出底部源漏插塞150的顶部源漏接触孔的步骤，通过形成刻蚀阻挡层160，在形成顶部源漏接触孔的过程中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120起到保护的作用，从而有利于降低形成顶部源漏接触孔的刻蚀工艺对侧墙120造成误刻蚀的概率，而且刻蚀阻挡层160还能够对顶部源漏插塞和栅极结构110起到隔离的作用，以上两方面均有利于防止顶部源漏插塞与栅极结构110在侧墙120的顶面拐角处发生桥接或击穿的问题；
形成栅极插塞的过程包括刻蚀顶部介质层和栅极盖帽层115以形成暴露出栅极结构110的栅极接触孔的步骤，通过形成刻蚀阻挡层160，在形成栅极接触孔的过程中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层 160能够对侧墙120起到保护的作用，从而有利于降低形成栅极接触孔的刻蚀工艺对侧墙120造成误刻蚀的概率，进而有利于防止栅极插塞与底部源漏插塞 150在侧墙120的顶面拐角处发生桥接或击穿的问题；
综上，本发明实施例有利于提高半导体结构的性能和生产制造良率。
底部源漏插塞150与源漏掺杂层130相接触，用于使底部源漏插塞130与外部电路或其他互连结构之间实现电连接。本实施例中，后续在底部源漏插塞 150上形成与底部源漏插塞150相接触的顶部源漏插塞，顶部源漏插塞与源漏掺杂层130之间通过底部源漏插塞150实现电连接。
本实施例中，底部源漏插塞150的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低底部源漏插塞150的电阻，相应降低了功耗。在其他实施例中，底部源漏插塞的材料还可以为钨或钴等导电材料。
后续在有源区(Active Area，AA)的基底100上形成与栅极结构110相接触的栅极插塞，源漏盖帽层155位于底部源漏插塞150的顶面，用于在形成栅极插塞的过程中，对底部源漏插塞150起到保护的作用，有利于降低底部源漏插塞150受损、以及栅极插塞与底部源漏插塞150发生短接问题的概率。
源漏盖帽层155选用与栅极盖帽层115、侧墙120、底部介质层140以及后续形成的顶部介质层具有刻蚀选择性的材料，从而有利于保证源漏盖帽层155 能够对底部源漏插塞150起到保护的作用。
本实施例中，源漏盖帽层155的材料包括SiO2、SiC、SiCO、Si3N4、SiCxNy中的一种或多种。其中，SiCxNy指的是掺氮碳化硅(Nitrogen Doped Carbide， NDC)。
后续步骤还包括：在底部源漏插塞150上形成与底部源漏插塞150相接触的顶部源漏插塞，栅极盖帽层115位于栅极结构110的顶面，用于对栅极结构 110起到保护的作用，有利于降低栅极结构110受损、以及顶部源漏插塞与栅极结构110发生短接问题的概率。
栅极盖帽层115选用与源漏盖帽层155、侧墙120、底部介质层140以及后续形成的顶部介质层具有刻蚀选择性的材料，从而有利于保证栅极盖帽层115 能够对栅极结构110起到保护的作用。栅极盖帽层115的材料包括SiC、SiCO、 Si3N4、SiCxNy、SiCN-C+和SiCN-N+中的一种或几种。
刻蚀阻挡层160覆盖于侧墙120的顶面，且位于栅极盖帽层115与源漏盖帽层155之间。
在后续形成顶部源漏接触孔的步骤中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120起到保护的作用，有利于降低形成顶部源漏接触孔的刻蚀工艺对侧墙120造成误刻蚀的概率，而且刻蚀阻挡层160还能够对顶部源漏插塞和栅极结构110起到隔离的作用，以上两方面均有利于降低顶部源漏插塞与栅极结构110在侧墙150的顶面拐角处发生桥接或击穿问题的概率。
在后续形成栅极接触孔的过程中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120起到保护的作用，从而有利于降低形成栅极接触孔的刻蚀工艺对侧墙120造成误刻蚀的概率，进而有利于防止栅极插塞与底部源漏插塞150在侧墙120的顶面拐角处发生桥接或击穿的问题。
为此，刻蚀阻挡层160选用与栅极盖帽层115、源漏盖帽层155、侧墙120、底部介质层140以及后续的顶部介质层具有刻蚀选择性的材料，且后续形成源漏接触孔或栅极接触孔的刻蚀工艺对刻蚀阻挡层160的刻蚀速率低。本实施例中，刻蚀阻挡层160的材料包括碳氧化硅、氮氧化硅和氮化硅中的一种或几种。
作为一种示例，形成底部源漏插塞150、源漏盖帽层155、栅极盖帽层115 以及刻蚀阻挡层160的步骤包括：在形成底部源漏插塞150和栅极盖帽层115 之后，在栅极盖帽层115的侧壁上形成刻蚀阻挡层160；在底部源漏插塞150 顶面形成覆盖刻蚀阻挡层160的侧壁的源漏盖帽层155。
作为一种示例，半导体结构的形成方法还包括：在形成刻蚀阻挡层160的步骤中，还形成位于栅极盖帽层115侧壁和侧墙120顶面的黏附层165。相应地，刻蚀阻挡层160覆盖位于侧墙120顶面和栅极盖帽层115侧壁的黏附层165。
黏附层165用于对刻蚀阻挡层160与侧墙120之间、或者，对栅极盖帽层 115与刻蚀阻挡层160之间起到应力缓冲的作用，提高刻蚀阻挡层160与侧墙 120之间、以及栅极盖帽层115与刻蚀阻挡层160之间的黏附性，有利于防止刻蚀阻挡层160直接与栅极盖帽层115侧壁、以及侧墙120顶面相接触产生较大的应力、位错等缺陷的问题，进而有利于提高刻蚀阻挡层160的形成质量，相应有利于保证刻蚀阻挡层160用于定义横向刻蚀停止位置的效果。
本实施例中，黏附层165的材料包括碳化硅、氧化硅、氮化钛、钽和氮化钽中的一种或几种。和刻蚀阻挡层160的厚度相比，所述黏附层165较薄，从而在提高刻蚀阻挡层160与侧墙120之间、以及栅极盖帽层115与刻蚀阻挡层 160之间的黏附性的同时，有利于保证刻蚀阻挡层160用于定义横向刻蚀停止位置的作用。
以下结合附图对本实施例形成底部源漏插塞150、源漏盖帽层155、栅极盖帽层115以及刻蚀阻挡层160的具体步骤进行详细说明。
如图8所示，回刻蚀部分厚度的栅极结构110，在栅极结构110顶面形成栅极盖帽层115；侧墙120覆盖栅极结构110和栅极盖帽层115的侧壁。
回刻蚀部分厚度的栅极结构110，为形成栅极盖帽层115提供空间。
回刻蚀部分厚度的栅极结构110后，剩余的栅极结构110顶面与侧墙120 围成凹槽(图未示)，相应地，凹槽为形成栅极盖帽层115提供空间位置。
本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的栅极结构110。干法刻蚀工艺有利于对栅极结构110的刻蚀厚度进行精确控制，相应地，有利于使栅极盖帽层的厚度满足设计需求。
本实施例中，形成栅极盖帽层115的步骤包括：在凹槽中填充栅极盖帽层 115。具体地，在凹槽中填充栅极盖帽材料层，栅极盖帽材料层还覆盖于底部介质层140的部分顶面；去除高于底部介质层140顶面的栅极盖帽材料层，位于凹槽中的剩余栅极盖帽材料层用于作为栅极盖帽层115。
采用沉积工艺，例如：化学气相沉积工艺，形成栅极盖帽材料层。
采用平坦化工艺，例如：化学机械研磨工艺，去除高于底部介质层140顶面的栅极盖帽材料层。
如图9至图11所示，形成贯穿源漏掺杂层130上方的底部介质层140的底部源漏插塞150，底部源漏插塞150的顶面低于栅极盖帽层115的顶面。
具体地，本实施例中，形成底部源漏插塞150的步骤包括：如图9所示，刻蚀源漏掺杂层130上方的底部介质层140，形成暴露出源漏掺杂层130的底部源漏接触孔10；如图10所示，在底部源漏接触孔10中形成初始插塞151，初始插塞151顶面与栅极盖帽层115的顶面相齐平；如图11所示，回刻蚀部分厚度的初始插塞151，形成底部源漏插塞150。
底部源漏接触孔10用于为形成底部源漏插塞提供空间位置。
本实施例中，采用(各向异性)干法刻蚀工艺，刻蚀源漏掺杂层130上方的底部介质层140。各向异性干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高对底部源漏接触孔10的剖面控制性。
初始插塞151用于经回刻蚀后形成底部源漏插塞。通过回刻蚀部分厚度的初始插塞151，使底部源漏插塞的顶面低于栅极盖帽层115的顶面，从而为形成源漏盖帽层预留空间。
本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的初始插塞151。
如图9所示，回刻蚀部分厚度的侧墙120，暴露出栅极盖帽层115的部分侧壁。回刻蚀部分厚度的侧墙120，从而使侧墙120的顶面低于栅极盖帽层115 的顶面，为后续在栅极盖帽层115的侧壁上形成刻蚀阻挡层提供空间。
作为一种示例，在形成底部源漏接触孔10的过程中，回刻蚀部分厚度的侧墙120。相应地，本实施例中，在回刻蚀部分厚度的初始插塞151的过程中，去除高于侧墙120顶面的初始插塞151。
本实施例中，在回刻蚀部分厚度的侧墙120以及形成底部源漏插塞150后，底部源漏插塞150的顶面与侧墙120的顶面相齐平。在其他实施例中，还能够在回刻蚀部分厚度的初始插塞的过程中，回刻蚀部分厚度的侧墙。
作为一种示例，回刻蚀部分厚度的侧墙120以及形成初始插塞151后，侧墙120还覆盖栅极盖帽层115的部分侧壁，也就是说，侧墙120的顶面低于栅极盖帽层115的顶面，且高于栅极结构110的顶面。
在其他实施例中，侧墙的顶面还可以低于栅极结构的顶面。侧墙的顶面还低于栅极结构的顶面，从而在后续形成刻蚀阻挡层的过程中，刻蚀阻挡层还能够覆盖在栅极结构的部分侧壁上，也就是说，部分的刻蚀阻挡层位于底部源漏插塞与栅极结构之间，有利于进一步提高刻蚀阻挡层对侧墙的保护作用、对底部源漏插塞与后续的栅极插塞之间的隔离作用、以及对顶部源漏插塞与栅极结构之间的隔离作用。
需要说明的是，本实施例中，所述底部源漏插塞150与部分的源漏掺杂层 130相接触，在形成底部源漏插塞150和回刻蚀部分厚度的侧墙120后，所述底部介质层140中形成有沟槽50。沟槽50的侧壁暴露出栅极盖帽层115，沟槽 50的底部暴露出所述底部源漏插塞150和侧墙120。
如图12至图13所示，在底部源漏插塞150露出的栅极盖帽层115侧壁形成刻蚀阻挡层160。本实施例中，刻蚀阻挡层160形成在沟槽50的内侧壁上。
作为一种示例，在形成刻蚀阻挡层160的步骤中，还形成位于栅极盖帽层115侧壁和侧墙顶面的黏附层165。相应地，刻蚀阻挡层160覆盖位于侧墙120 顶面和栅极盖帽层115侧壁的黏附层165。
作为一种示例，形成刻蚀阻挡层160和黏附层165的步骤包括：如图12 所示，形成保形覆盖底部源漏插塞150、侧墙120顶面以及栅极盖帽层115的顶面和侧壁的黏附膜161，以及保形覆盖底黏附膜161的刻蚀阻挡膜162；如图 13所示，去除位于底部源漏插塞150上方和栅极盖帽层115顶面上方的刻蚀阻挡膜162、以及位于栅极盖帽层115侧壁的刻蚀阻挡膜162所露出的黏附膜161，位于栅极盖帽层115侧壁和侧墙120顶面的黏附膜161用于作为黏附层165，覆盖位于侧墙120顶面和栅极盖帽层115侧壁的黏附层165上的刻蚀阻挡膜162作为刻蚀阻挡层160。
本实施例中，采用原子层沉积工艺，形成黏附膜161，有利于提高黏附膜161的厚度均一性和致密度，并有利于形成较薄的黏附膜161，从而有利于使黏附层的厚度较小。
本实施例中，采用原子层沉积工艺形成刻蚀阻挡膜162。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的薄膜，通过选用原子层沉积工艺，有利于提高刻蚀阻挡膜162的厚度均一性和致密度，相应有利于提高刻蚀阻挡膜162的硬度，从而提高刻蚀阻挡层用于定义横向刻蚀停止位置的效果，且使刻蚀阻挡膜162的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了刻蚀阻挡膜162的保形覆盖能力，从而提高刻蚀阻挡膜162的形成质量。
本实施例中，采用各向异性的刻蚀工艺，去除位于底部源漏插塞150上方和栅极盖帽层115顶面上方的刻蚀阻挡膜162、以及位于栅极盖帽层115侧壁上的刻蚀阻挡膜162所露出的黏附膜161。各向异性的刻蚀工艺对位于栅极盖帽层115侧壁上的刻蚀阻挡膜162的横向刻蚀速率低，从而能够在无掩膜的环境下，将位于底部源漏插塞150上方和栅极盖帽层115顶面上方的刻蚀阻挡膜 162、以及位于栅极盖帽层115侧壁上的刻蚀阻挡膜162所露出的黏附膜161 去除，同时，使得位于栅极盖帽层115侧壁上的刻蚀阻挡膜162能够被保留作为刻蚀阻挡层160，其中，位于栅极盖帽层115侧壁和侧墙120顶面的黏附膜 161在刻蚀阻挡层160的覆盖下被保留，从而形成黏附层165；而且，通过在无掩膜的环境下对刻蚀阻挡膜162和黏附膜161进行刻蚀，有利于节约工艺成本。
如图14所示，在底部源漏插塞150顶面形成覆盖刻蚀阻挡层160侧壁的源漏盖帽层155。
本实施例中，形成源漏盖帽层155的步骤包括：在底部源漏插塞150上形成覆盖刻蚀阻挡层160侧壁的源漏盖帽材料层(图未示)，源漏盖帽材料层还覆盖于栅极盖帽层115上；去除高于栅极盖帽层115顶面的源漏盖帽材料层，形成源漏盖帽层155。
采用沉积工艺，例如：化学气相沉积工艺，形成源漏盖帽材料层。本实施例中，采用平坦化工艺，例如：化学机械研磨工艺，去除高于栅极盖帽层115 顶面的源漏盖帽材料层。
本实施例中，形成底部源漏插塞150、源漏盖帽层155、栅极盖帽层115 以及刻蚀阻挡层160后，底部源漏插塞150、源漏盖帽层155、栅极盖帽层115 以及刻蚀阻挡层160的顶面相齐平。
参考图15，在底部介质层140上形成覆盖栅极盖帽层115、源漏盖帽层155 以及刻蚀阻挡层160的顶部介质层170。
顶部介质层170用于与底部介质层120，实现后续的栅极插塞、顶部源漏插塞之间的电隔离。顶部介质层170的材料为介电材料，例如：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
采用沉积工艺，例如：化学气相沉积工艺，形成顶部介质层170。
参考图16至图18，形成贯穿源漏盖帽层155和顶部介质层170且与底部源漏插塞150相接触的顶部源漏插塞180。
顶部源漏插塞180与底部源漏插塞150构成源漏插塞，从而实现源漏掺杂层130与外部电路或其他互连结构之间的电连接。
本实施例中，顶部源漏插塞180的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低顶部源漏插塞180的电阻，相应降低了功耗。在其他实施例中，顶部源漏插塞的材料还可以为钨或钴等导电材料。
以平行于基底100且垂直于栅极结构110延伸方向的方向为横向。本实施例中，形成顶部源漏插塞180的步骤包括：如图16所示，以刻蚀阻挡层160 为横向刻蚀停止位置，刻蚀位于底部源漏插塞150上方的顶部介质层170和源漏盖帽层155，形成暴露出底部源漏插塞150的顶部源漏接触孔20；如图17 和图18所示，图17为俯视图，图18为图17在B-B1位置处的剖面图，形成填充于顶部源漏接触孔20的顶部源漏插塞180。
本实施例中在栅极盖帽层115和源漏盖帽层155之间还形成有覆盖侧墙 120顶面的刻蚀阻挡层160，在形成顶部源漏接触孔20的过程中，刻蚀阻挡层 160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120起到保护的作用，从而有利于降低形成顶部源漏接触孔20的刻蚀工艺对侧墙120造成误刻蚀的概率，而且刻蚀阻挡层160还能够对顶部源漏插塞180和栅极结构110 起到隔离的作用，以上两方面均有利于防止顶部源漏插塞180与栅极结构110 在侧墙120的顶面拐角处发生桥接或击穿的问题。
顶部源漏接触孔20用于为形成顶部源漏插塞提供空间位置。
本实施例中，采用干法刻蚀工艺，刻蚀位于底部源漏插塞150上方的顶部介质层170和源漏盖帽层155。干法刻蚀工艺具有较高的剖面控制性，有利于提高顶部源漏接触孔20的剖面形貌质量。
本实施例中，形成填充于顶部源漏接触孔20的顶部源漏插塞180的步骤包括：形成填充于顶部源漏接触孔20且覆盖于顶部介质层170上的第一导电层(图未示)；去除高于顶部介质层170顶面的第一导电层，位于顶部源漏接触孔20 中的第一导电层用于作为顶部源漏插塞180。
本实施例中，形成第一导电层的工艺包括电化学镀工艺、物理气相沉积工艺和化学气相沉积工艺中的一种或几种。本实施例中，采用平坦化工艺，例如化学机械研磨工艺，去除高于顶部介质层170顶面的第一导电层。
参考图19至图21，图19为剖面图，图20为俯视图，图21为图20在A-A1 位置处的剖面图，形成贯穿栅极盖帽层115和顶部介质层170且与栅极结构110 相接触的栅极插塞190。栅极插塞190用于实现栅极结构110与外部电路或其他互连结构之间的电连接。
本实施例中，栅极插塞190与有源区(Active Area，AA)的栅极结构110 相接触，也就是说，栅极插塞190为有源栅极接触孔插塞(Contact Over Active Gate，COAG)，与栅极插塞与位于隔离区的栅极结构相接触的方案相比，本实施例栅极插塞190形成于有源区的栅极结构110上方，因此省去了栅极结构110 位于隔离区的部分，有利于节省芯片的面积，实现芯片尺寸的进一步缩小。
本实施例中，栅极插塞190的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低栅极插塞190的电阻，相应降低了功耗。其他实施例中，栅极插塞的材料还可以为钨或钴等导电材料。
本实施例中，形成栅极插塞190的步骤包括：如图19所示，以刻蚀阻挡层 160为横向刻蚀停止位置，刻蚀位于栅极结构110上方的顶部介质层170和栅极盖帽层115，形成暴露出栅极结构110的栅极接触孔30；如图20和图21所示，图20为俯视图，图21为图20在A-A1位置处的剖面图，形成填充于栅极接触孔30的栅极插塞190。
在形成栅极接触孔30的过程中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120起到保护的作用，从而有利于降低形成栅极接触孔30的刻蚀工艺对侧墙120造成误刻蚀的概率，进而有利于防止栅极插塞190与底部源漏插塞150在侧墙120的顶面拐角处发生桥接或击穿的问题，有利于提高半导体结构的性能和生产制造良率。
栅极接触孔30用于为形成栅极插塞190提供空间位置。本实施例中，采用干法刻蚀工艺，刻蚀位于栅极结构110上方的顶部介质层170和栅极盖帽层115。
本实施例中，形成填充于栅极接触孔30的栅极插塞190的步骤包括：在栅极接触孔30中填充第二导电层(图未示)，第二导电层还位于顶部介质层170 上；去除高于顶部介质层170顶面的第二导电层，位于栅极接触孔30中的剩余第二导电层用于作为栅极插塞190。
本实施例以在形成顶部源漏插塞180之后，形成栅极插塞190作为一种示例。但本发明形成顶部源漏插塞和栅极插塞的步骤不仅限于此，例如：在其他实施例中，还能够在形成栅极插塞之后，形成顶部源漏插塞。在另一些实施例中，还能够先分别在不同步骤中形成栅极接触孔和顶部源漏接触孔，之后再在同一步骤中在栅极接触孔和顶部源漏接触孔中填充导电材料，形成位于栅极接触孔中的栅极插塞、以及位于顶部源漏接触孔中的顶部源漏插塞。
图22至图26是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：形成底部源漏插塞、源漏盖帽层、栅极盖帽层以及刻蚀阻挡层的步骤包括：在形成底部源漏插塞和源漏盖帽层之后，在源漏盖帽层的侧壁上形成刻蚀阻挡层；在栅极结构顶面形成覆盖刻蚀阻挡层侧壁的栅极盖帽层。
以下结合附图对本实施例形成底部源漏插塞、源漏盖帽层、栅极盖帽层以及刻蚀阻挡层的具体步骤进行详细说明。
如图22所示，回刻蚀部分厚度的栅极结构210，在栅极结构210顶面形成牺牲盖帽层211；侧墙220覆盖栅极结构210和牺牲盖帽层211的侧壁。
回刻蚀部分厚度的栅极结构210的步骤与前述实施例相同，在此不再赘述。
牺牲盖帽层211用于为后续形成栅极盖帽层占据空间位置。
关于牺牲盖帽层211的形成工艺和材料，可参考前述实施例中对栅极盖帽层的相关描述，在此不再赘述。
如图23所示，形成贯穿源漏掺杂层230上方的底部介质层240的底部源漏插塞250、以及位于底部源漏插塞250上的源漏盖帽层255，底部源漏插塞250 和源漏盖帽层255的侧壁与侧墙220的侧壁相接触。
本实施例中，在形成底部源漏插塞250之后，形成源漏盖帽层255。
本实施例形成底部源漏插塞250的步骤与前述实施例相同，在此不再赘述。源漏盖帽层255的形成步骤和材料可参考前述实施例的相关描述，不再赘述。
如图24所示，去除牺牲盖帽层211和位于牺牲盖帽层211侧壁上的侧墙 220，暴露出栅极结构210的顶面以及源漏盖帽层255的侧壁。
暴露出栅极结构210的顶面以及源漏盖帽层255的侧壁，为后续在源漏盖帽层255的侧壁形成刻蚀阻挡层、以及在栅极结构210的顶面形成栅极盖帽层做准备。
作为一种示例，采用干法刻蚀和湿法刻蚀相结合的工艺，去除牺牲盖帽层 211和位于牺牲盖帽层211侧壁上的侧墙220。
如图25所示，在源漏盖帽层255的侧壁形成覆盖侧墙220顶面的刻蚀阻挡层260。
半导体结构的形成方法还包括：在形成刻蚀阻挡层260的步骤中，还形成位于源漏盖帽层255侧壁和侧墙220顶面的黏附层265；刻蚀阻挡层260覆盖位于侧墙220顶面和源漏盖帽层255侧壁的黏附层265。
形成刻蚀阻挡层260和黏附层265的相关描述，可参考前述实施例对形成刻蚀阻挡层和黏附层的具体描述，在此不再赘述。
如图26所示，在栅极结构210的顶面形成覆盖刻蚀阻挡层260侧壁的栅极盖帽层215。
形成栅极盖帽层215的步骤可参考前述实施例的相关描述，在此不再赘述。
后续步骤与前述实施例相同，本实施例在此不再赘述。
对本实施例半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
图27至图36是本发明半导体结构的形成方法又一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：基底包括第一器件单元区和第二器件单元区；栅极盖帽层包括位于第一器件单元区的第一栅极盖帽层、以及位于第二器件单元区的第二栅极盖帽层；刻蚀阻挡层包括位于第一器件单元区的第一刻蚀阻挡层和位于第二器件单元区的第二刻蚀阻挡层；第一刻蚀阻挡层形成在第一栅极盖帽层的侧壁上，且覆盖侧墙的顶面；第一器件单元区的源漏盖帽层覆盖第一刻蚀阻挡层的侧壁；第二刻蚀阻挡层形成在第二器件单元区的源漏盖帽层的侧壁上，且覆盖侧墙的顶面；第二栅极盖帽层覆盖第二刻蚀阻挡层的侧壁。
以下结合附图对本实施例形成底部源漏插塞、源漏盖帽层、栅极盖帽层以及刻蚀阻挡层的步骤进行详细说明。
如图27所示，去除部分厚度的栅极结构310，在栅极结构顶面形成初始盖帽层311，包括：位于第一器件单元区I的第一栅极盖帽层315a以及位于第二器件单元区II的牺牲盖帽层316。
去除部分厚度的栅极结构310，为形成初始盖帽层311预留空间。
去除部分厚度的栅极结构310的步骤与前述实施例相同，在此不再赘述。
第一栅极盖帽层315a用于保护栅极结构310的顶面。
牺牲盖帽层316用于为形成第二栅极盖帽层占据空间位置。
本实施例中，栅极结构310还形成在第一器件单元区I和第二器件单元区 II的交界处的基底300上，在形成初始盖帽层311的过程中，初始盖帽层311 还包括位于第一器件单元区I和第二器件单元区II交界处的栅极结构310顶面上的隔离盖帽层317。
后续还会去除第一器件单元区I和第二器件单元区II交界处的栅极结构 310和隔离盖帽层317，形成位于第一器件单元区I和第二器件单元区II交界处基底300上的隔离结构。隔离结构用于隔离第一器件单元区I和第二器件单元区II。其中，隔离结构可以为单扩散隔断隔离结构(SDB)。
形成初始盖帽层311的步骤可参考前述实施例形成栅极盖帽层的相关描述，在此不再赘述。
如图28至图36所示，回刻蚀第一器件单元区I部分高度的侧墙320，暴露出第一栅极盖帽层315a的侧壁；形成贯穿源漏掺杂层330上方的底部介质层 340的底部源漏插塞350、以及位于底部源漏插塞350露出的第一栅极盖帽层 315a侧壁上的第一刻蚀阻挡层360a，底部源漏插塞350的顶面低于第一栅极盖帽层315a和牺牲盖帽层316的顶面。
回刻蚀第一器件单元区I部分高度的侧墙320，暴露出第一栅极盖帽层315a 的侧壁，为形成位于第一栅极盖帽层315a侧壁上的第一刻蚀阻挡层预留空间。
本实施例中，在形成底部源漏插塞350的过程中，回刻蚀第一器件单元区 I部分高度的侧墙320。
本实施例中，形成底部源漏插塞350的步骤包括：刻蚀源漏掺杂层330上方的底部介质层340，形成暴露出源漏掺杂层330的底部源漏接触孔(图未示)；在底部源漏接触孔中形成初始插塞351(如图28所示)，初始插塞351顶面与第一栅极盖帽层315a的顶面相齐平；如图29至图31所示，所示，回刻蚀部分厚度的初始插塞351，形成底部源漏插塞350。
本实施例中，刻蚀第一器件单元区I和第二器件单元区II的源漏掺杂层330 上方的底部介质层340，形成底部源漏接触孔。相应地，初始插塞351形成于第一器件单元区I和第二器件单元区II的底部源漏接触孔中。
本实施例中，在回刻蚀部分厚度的初始插塞351的过程中，回刻蚀第一器件单元区I的部分高度的侧墙320。相应地，本实施例中，在不同步骤中，对第一器件单元区I和第二器件单元区II的初始插塞351进行回刻蚀。
作为一种示例，在回刻蚀第一器件单元区I的初始插塞351、回刻蚀第一器件单元区I的部分高度侧墙320以及形成第一刻蚀阻挡层360a之后，回刻蚀第二器件单元区II的初始插塞351。
相应地，如图29所示，在回刻蚀第一器件单元区I的初始插塞351、回刻蚀第一器件单元区I的部分高度的侧墙320的步骤中，还需形成覆盖第二器件单元区II的初始插塞351、牺牲盖帽层316和侧墙320的第一掩膜层361。第一掩膜层361用于防止回刻蚀第一器件单元区I的初始插塞351、回刻蚀第一器件单元区I的部分高度的侧墙320以及形成第一刻蚀阻挡层360a的步骤，对第二器件单元区II造成影响。
第一掩膜层361的材料包括光刻胶。第一掩膜层361能够通过光刻胶涂覆、曝光、显影等光刻工艺形成。
需要说明的是，如图30所示，本实施例中，半导体结构的形成方法还包括：在形成第一刻蚀阻挡层360a的过程中，还形成位于第一栅极盖帽层315a侧壁和第一器件单元区I的侧墙320顶面的第一黏附层365a；第一刻蚀阻挡层覆盖位于侧墙顶面和第一栅极盖帽层侧壁的第一黏附层365a。
形成第一刻蚀阻挡层360a和第一黏附层365a的具体步骤可前述实施例的相关描述，在此不再赘述。
相应地，在回刻蚀第一器件单元区I的初始插塞351、回刻蚀第一器件单元区I的部分高度的侧墙320以及形成第一刻蚀阻挡层360a后，去除第一掩膜层361。具体地，依次采用灰化工艺和湿法去胶工艺，去除第一掩膜层361。
如图31所示，在去除第一掩膜层361后，还需形成覆盖于第一器件单元区 I的底部源漏插塞350、第一栅极盖帽层315a和第一刻蚀阻挡层360a且露出第二器件单元区II的第二掩膜层362，用于防止回刻蚀第二器件单元区II的初始插塞351对第一器件单元区I造成影响。
在回刻蚀第二器件单元区II的初始插塞351后，去除第二掩膜层362。
去除第二掩膜层，为后续工艺做准备。第二掩膜层362的材料、形成工艺和去除工艺可参考前述实施例对第一掩膜层361的相关描述，在此不再赘述。
但是，本发明对第一器件单元区I和第二器件单元区II的初始插塞351进行回刻蚀的先后顺序不仅限于上述步骤。
例如：在其他实施例中，还能够在回刻蚀第二器件单元区的初始插塞之后，回刻蚀第一器件单元区的初始插塞。相应地，在该实施例中，在回刻蚀第一器件单元区的初始插塞的步骤中，回刻蚀第一器件单元区的部分高度侧墙；在回刻蚀第一器件单元区的部分高度侧墙后，在第一栅极盖帽层的侧壁形成覆盖侧墙顶面的第一刻蚀阻挡层。
在另一些实施例中，还能够在同一步骤中，对第一器件单元区和第二器件单元区的初始插塞进行回刻蚀。相应地，在对第一器件单元区和第二器件单元区的初始插塞进行回刻蚀后，形成位于第二器件单元区的掩膜层，随后回刻蚀第一器件单元区的部分高度侧墙；在第一器件单元区的底部源漏插塞顶面形成覆盖第一栅极盖帽层侧壁和侧墙顶面的第一刻蚀阻挡层。
如图32所示，在底部源漏插塞350的顶面形成源漏盖帽层355，第一器件单元区I的源漏盖帽层355覆盖第一刻蚀阻挡层360a的侧壁，第二器件单元区 II的源漏盖帽层355覆盖侧墙320的侧壁。形成源漏盖帽层355的步骤可参考前述实施例对源漏盖帽层的相关描述，在此不再赘述。
如图33和图34所示，去除牺牲盖帽层316和牺牲盖帽层316侧壁上的侧墙320，暴露出第二器件单元区II的栅极结构310顶面和源漏盖帽层355侧壁。
本实施例中，去除牺牲盖帽层316和牺牲盖帽层316侧壁上的侧墙320的步骤包括：如图32所示，形成覆盖于源漏盖帽层、第一刻蚀停止层360a、第一栅极盖帽层315a的第三掩膜层363，第三掩膜层363还暴露出第二器件单元区II的牺牲盖帽层316和牺牲盖帽层316侧壁上的侧墙；如图33所示，以第三掩膜层363为掩膜，去除牺牲盖帽层316和牺牲盖帽层316侧壁上的侧墙320；去除第三掩膜层363。
关于第三掩膜层363的材料和形成工艺，可参考前述对第一掩膜层361的相关描述，在此不再赘述。去除牺牲盖帽层316和牺牲盖帽层316侧壁上的侧墙320的具体工艺步骤可参考前述实施例的相关描述，在此不再赘述。去除第三掩膜层363的工艺可参考前述实施例去除第一掩膜层的相关描述，不再赘述。
如图35所示，在第二器件单元区II的源漏盖帽层355侧壁形成第二刻蚀阻挡层360b。
半导体结构的形成方法还包括：在形成第二刻蚀阻挡层360b的步骤中，还形成位于源漏盖帽层355侧壁和侧墙320顶面的第二黏附层365b；第二刻蚀阻挡层360b覆盖位于侧墙320顶面和源漏盖帽层355侧壁的第二黏附层365b。
本实施例中，形成第二刻蚀阻挡层360b和第二黏附层365b的具体工艺步骤，可参考前述实施例对形成刻蚀阻挡层和黏附层的相关描述，本实施例在此不再赘述。形成第二刻蚀阻挡层360b的步骤可参考前述实施例对形成刻蚀阻挡层的相应描述，在此不再赘述。
如图36所示，在第二器件单元区II的栅极结构310顶面形成第二栅极盖帽层315b，覆盖第二刻蚀阻挡层360b的侧壁。形成第二栅极盖帽层315的具体工艺步骤可参考前述实施例对形成栅极盖帽层的相关描述，在此不再赘述。
本发明实施例中，在第一器件单元区I上形成第一刻蚀阻挡层360a，在第二器件单元区II上形成第二刻蚀阻挡层360b，也就是说，在实际的工艺中，能够根据实际的工艺需求，灵活调整在不同的器件单元区上形成刻蚀阻挡层360 的步骤，有利于提高工艺灵活度和自由度。
后续步骤与前述实施例相同，在此不再赘述。
对本实施例半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；栅极结构110，分立于基底100上；侧墙 120，位于栅极结构110的侧壁上；源漏掺杂层130，位于栅极结构110两侧的基底100中；底部介质层140(如图8所示)，位于栅极结构110两侧且覆盖源漏掺杂层130；底部源漏插塞150，贯穿源漏掺杂层130上方的底部介质层140，底部源漏插塞150的底部与源漏掺杂层130相接触；栅极盖帽层115，位于栅极结构110的顶面；源漏盖帽层155，位于底部源漏插塞150的顶面；刻蚀阻挡层160，位于栅极盖帽层115与源漏盖帽层155之间且覆盖侧墙120的顶面。
后续步骤还包括：在底部介质层140上形成覆盖栅极盖帽层115、源漏盖帽层155以及刻蚀阻挡层160的顶部介质层；形成贯穿源漏盖帽层155和顶部介质层且与底部源漏插塞150相接触的顶部源漏插塞；形成贯穿栅极盖帽层115 和顶部介质层且与栅极结构110相接触的栅极插塞。
本发明实施例提供的半导体结构中，还设置位于栅极盖帽层115和源漏盖帽层155之间且覆盖侧墙120顶面的刻蚀阻挡层160；以平行于基底100且垂直于栅极结构110延伸方向的方向为横向，形成顶部源漏插塞的过程包括刻蚀顶部介质层和源漏盖帽层155以形成暴露出底部源漏插塞150的顶部源漏接触孔的步骤，通过设置刻蚀阻挡层160，在形成顶部源漏接触孔的过程中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120 起到保护的作用，从而有利于降低形成顶部源漏接触孔的刻蚀工艺对侧墙120 造成误刻蚀的概率，而且刻蚀阻挡层160还能够对顶部源漏插塞和栅极结构110 起到隔离的作用，以上两方面均有利于防止顶部源漏插塞与栅极结构110在侧墙120的顶面拐角处发生桥接或击穿的问题。
形成栅极插塞的过程通常包括刻蚀顶部介质层和栅极盖帽层115以形成暴露出栅极结构110的栅极接触孔的步骤，通过设置刻蚀阻挡层160，在形成栅极接触孔的过程中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120起到保护的作用，从而有利于降低形成栅极接触孔的刻蚀工艺对侧墙120造成误刻蚀的概率，进而有利于防止栅极插塞与底部源漏插塞150在侧墙120的顶面拐角处发生桥接或击穿的问题。
综上，本发明实施例有利于提高半导体结构的性能和生产制造良率。
基底100为工艺制程提供工艺平台。本实施例中，基底100用于形成鳍式场效应晶体管，基底100包括衬底(未标示)以及凸出于衬底的鳍部(未标示)。
本实施例中，衬底为硅衬底。本实施例中，鳍部与衬底的材料相同。
在器件工作时，栅极结构110用于控制导电沟道的开启或关断。
本实施例中，栅极结构110位于衬底上，栅极结构110横跨鳍部且覆盖鳍部的部分顶面和部分侧壁。
本实施例中，栅极结构110为金属栅极，栅极结构110包括高k栅介质层 (图未示)、以及位于高k栅介质层上的栅电极层(图未示)。
侧墙120用于定义源漏掺杂层130的形成区域，侧墙120还用于保护栅极结构110的侧壁。本实施例中，侧墙120为ONO结构。
源漏掺杂层130用于在器件工作时为沟道提供应力，以提高载流子的迁移率。本实施例中，源漏掺杂层130位于栅极结构110和侧墙120两侧的鳍部中。
当形成NMOS晶体管时，源漏掺杂层130包括掺杂有N型离子的Si或SiC，用于为NMOS晶体管的沟道区提供拉应力作用；当形成PMOS晶体管时，源漏掺杂层130包括掺杂有P型离子的Si或SiGe，用于为PMOS晶体管的沟道区提供压应力作用。
本实施例中，相邻的栅极结构110共用一个源漏掺杂层130。
底部介质层140用于实现相邻器件之间的隔离、以及底部源漏插塞150之间的电隔离。本实施例中，底部介质层140的材料为氧化硅。
底部源漏插塞150用于使底部源漏插塞130与外部电路或其他互连结构之间实现电连接。本实施例中，底部源漏插塞150的材料为铜。
后续在有源区的基底100上形成与栅极结构110相接触的栅极插塞，源漏盖帽层155位于底部源漏插塞150的顶面，用于在形成栅极插塞的过程中，对底部源漏插塞150起到保护的作用，有利于降低底部源漏插塞150受损、以及栅极插塞与底部源漏插塞150发生短接问题的概率。
源漏盖帽层155选用与栅极盖帽层115、侧墙120、底部介质层140以及后续形成的顶部介质层具有刻蚀选择性的材料，从而保证源漏盖帽层155能够对底部源漏插塞150起到保护的作用。本实施例中，源漏盖帽层155的材料包括 SiO2、SiC、SiCO、Si3N4和SiCxNy中的一种或多种。
后续步骤还包括：在底部源漏插塞150上形成与底部源漏插塞150相接触的顶部源漏插塞，栅极盖帽层115位于栅极结构110的顶面，用于对栅极结构 110起到保护的作用，有利于降低栅极结构110受损、以及顶部源漏插塞与栅极结构110发生短接问题的概率。
栅极盖帽层115选用与源漏盖帽层155、侧墙120、底部介质层140以及后续形成的顶部介质层具有刻蚀选择性的材料，从而有利于保证栅极盖帽层115 能够对栅极结构110起到保护的作用。栅极盖帽层115的材料包括SiC、SiCO、 Si3N4、SiCxNy、SiCN-C+和SiCN-N+中的一种或几种。
刻蚀阻挡层160覆盖于侧墙120的顶面，且位于栅极盖帽层115与源漏盖帽层155之间。在后续形成顶部源漏接触孔的步骤中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120起到保护的作用，有利于降低形成顶部源漏接触孔的刻蚀工艺对侧墙120造成误刻蚀的概率，而且刻蚀阻挡层160还能够对顶部源漏插塞和栅极结构110起到隔离的作用，以上两方面均有利于防止顶部源漏插塞与栅极结构110在侧墙120的顶面拐角处发生桥接或击穿的问题。
在后续形成栅极接触孔的过程中，刻蚀阻挡层160能够定义横向的刻蚀停止位置，且刻蚀阻挡层160能够对侧墙120起到保护的作用，从而有利于降低形成栅极接触孔的刻蚀工艺对侧墙120造成误刻蚀的概率，进而有利于防止栅极插塞与底部源漏插塞150在侧墙120的顶面拐角处发生桥接或击穿的问题。
为此，刻蚀阻挡层160选用与栅极盖帽层115、源漏盖帽层155、侧墙120、底部介质层140以及后续的顶部介质层具有刻蚀选择性的材料，且后续形成顶部源漏接触孔或栅极接触孔的刻蚀工艺对刻蚀阻挡层160的刻蚀速率低。刻蚀阻挡层160的材料包括碳氧化硅、氮氧化硅和氮化硅中的一种或几种。
作为一种示例，刻蚀阻挡层160位于栅极盖帽层115的侧壁上且覆盖侧墙 120的顶面；源漏盖帽层155覆盖刻蚀阻挡层160的侧壁，是由于：在形成底部源漏插塞150和栅极盖帽层115之后，形成刻蚀阻挡层160。
半导体结构还包括：黏附层165，位于刻蚀阻挡层160与侧墙120之间、以及刻蚀阻挡层160与栅极盖帽层115之间。相应地，刻蚀阻挡层160覆盖位于侧墙120顶面和栅极盖帽层115侧壁的黏附层165。
黏附层165用于对刻蚀阻挡层160与侧墙120之间、或者，对栅极盖帽层 115与刻蚀阻挡层160之间起到应力缓冲的作用，有利于提高刻蚀阻挡层160 与侧墙120之间、以及栅极盖帽层115与刻蚀阻挡层160之间的黏附性，从而降低刻蚀阻挡层160直接与栅极盖帽层115侧壁、以及侧墙120顶面相接触产生较大的应力、位错等缺陷的问题。本实施例中，黏附层165的材料包括碳化硅、氧化硅、氮化钛、钽和氮化钽中的一种或几种。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图26，示出了本发明半导体结构另一实施例的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，不同之处在于：
刻蚀阻挡层260位于源漏盖帽层255的侧壁上且覆盖侧墙220的顶面；栅极盖帽层215覆盖刻蚀阻挡层260的侧壁。
半导体结构还包括：黏附层265，位于刻蚀阻挡层260与侧墙220之间、以及刻蚀阻挡层260与源漏盖帽层255之间。相应地，本实施例中，刻蚀阻挡层260覆盖位于侧墙顶面220和源漏盖帽层255侧壁的黏附层265。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图36，示出了本发明半导体结构又一实施例的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，不同之处在于：
基底300包括第一器件单元区I和第二器件单元区II；栅极盖帽层315包括位于第一器件单元区I的第一栅极盖帽层315a、以及位于第二器件单元区II 的第二栅极盖帽层315b；刻蚀阻挡层360包括位于第一器件单元区I的第一刻蚀阻挡层360a和位于第二器件单元区II的第二刻蚀阻挡层360b；第一刻蚀阻挡层360a位于第一栅极盖帽层315a的侧壁上，且覆盖侧墙220的顶面；第一器件单元区I的源漏盖帽层355覆盖第一刻蚀阻挡层360a的侧壁；第二刻蚀阻挡层360b位于第二器件单元区II的源漏盖帽层355的侧壁上，且覆盖侧墙220 的顶面；第二栅极盖帽层315b覆盖第二刻蚀阻挡层360b的侧壁。
本实施例中，栅极结构310还位于第一器件单元区I和第二器件单元区II 的交界处的基底300上；半导体结构还包括：隔离盖帽层317，位于第一器件单元区I和第二器件单元区II交界处的栅极结构310顶面。
后续还会去除第一器件单元区I和第二器件单元区II交界处的栅极结构310和隔离盖帽层317，形成位于第一器件单元区I和第二器件单元区II交界处基底300上的隔离结构，从而隔离第一器件单元区I和第二器件单元区II。
本实施例中，半导体结构还包括：第一黏附层365a，位于第一栅极盖帽层 315a侧壁和第一器件单元区I的侧墙320顶面；第一刻蚀阻挡层360a覆盖位于侧墙320顶面和第一栅极盖帽层315a侧壁的第一黏附层365a。
本实施例中，半导体结构还包括：第二黏附层365b，位于源漏盖帽层355 侧壁和侧墙320顶面；第二刻蚀阻挡层360b覆盖位于侧墙320顶面和源漏盖帽层355侧壁的第二黏附层365b。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有分立的栅极结构，所述栅极结构的侧壁上形成有侧墙，所述栅极结构两侧的基底中形成有源漏掺杂层，所述栅极结构两侧形成有覆盖所述源漏掺杂层的底部介质层；
形成贯穿所述源漏掺杂层上方的底部介质层且与源漏掺杂层相接触的底部源漏插塞、位于所述底部源漏插塞顶面的源漏盖帽层、位于所述栅极结构顶面的栅极盖帽层、以及位于所述栅极盖帽层和源漏盖帽层之间且覆盖所述侧墙顶面的刻蚀阻挡层；
在所述底部介质层上形成覆盖所述栅极盖帽层、源漏盖帽层以及刻蚀阻挡层的顶部介质层；
形成贯穿所述源漏盖帽层和顶部介质层且与所述底部源漏插塞相接触的顶部源漏插塞；
形成贯穿所述栅极盖帽层和顶部介质层且与所述栅极结构相接触的栅极插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述底部源漏插塞、源漏盖帽层、栅极盖帽层以及刻蚀阻挡层的步骤包括：在形成所述底部源漏插塞和栅极盖帽层之后，在所述栅极盖帽层的侧壁上形成所述刻蚀阻挡层；
在所述底部源漏插塞顶面形成覆盖所述刻蚀阻挡层的侧壁所述源漏盖帽层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述底部源漏插塞、源漏盖帽层、栅极盖帽层以及刻蚀阻挡层的步骤包括：在形成所述底部源漏插塞和源漏盖帽层之后，在所述源漏盖帽层的侧壁上形成所述刻蚀阻挡层；
在所述栅极结构顶面形成覆盖所述刻蚀阻挡层侧壁的栅极盖帽层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括第一器件单元区和第二器件单元区；
所述栅极盖帽层包括位于所述第一器件单元区的第一栅极盖帽层、以及位于所述第二器件单元区的第二栅极盖帽层；
所述刻蚀阻挡层包括位于所述第一器件单元区的第一刻蚀阻挡层和位于所述第二器件单元区的第二刻蚀阻挡层；
所述第一刻蚀阻挡层形成在第一栅极盖帽层的侧壁上，且覆盖所述侧墙的顶面；所述第一器件单元区的源漏盖帽层覆盖所述第一刻蚀阻挡层的侧壁；
所述第二刻蚀阻挡层形成在第二器件单元区的源漏盖帽层的侧壁上，且覆盖所述侧墙的顶面；所述第二栅极盖帽层覆盖所述第二刻蚀阻挡层的侧壁。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述底部源漏插塞、源漏盖帽层、栅极盖帽层以及所述刻蚀阻挡层的步骤包括：回刻蚀部分厚度的栅极结构，在栅极结构顶面形成所述栅极盖帽层；所述侧墙覆盖所述栅极结构和所述栅极盖帽层的侧壁；
回刻蚀部分厚度的所述侧墙，暴露出所述栅极盖帽层的部分侧壁；
形成贯穿所述源漏掺杂层上方的底部介质层的所述底部源漏插塞，所述底部源漏插塞的顶面低于所述栅极盖帽层的顶面；
在所述底部源漏插塞露出的所述栅极盖帽层侧壁形成所述刻蚀阻挡层；
在所述底部源漏插塞顶面形成覆盖所述刻蚀阻挡层侧壁的所述源漏盖帽层。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述底部源漏插塞、源漏盖帽层、栅极盖帽层以及刻蚀阻挡层的步骤包括：回刻蚀部分厚度的栅极结构，在栅极结构顶面形成牺牲盖帽层；所述侧墙覆盖所述栅极结构和牺牲盖帽层的侧壁；
形成贯穿所述源漏掺杂层上方的底部介质层的所述底部源漏插塞、以及位于所述底部源漏插塞上的源漏盖帽层，所述底部源漏插塞和源漏盖帽层的侧壁与所述侧墙的侧壁相接触；
去除所述牺牲盖帽层和位于所述牺牲盖帽层侧壁上的侧墙，暴露出所述栅极结构的顶面以及源漏盖帽层的侧壁；
在所述源漏盖帽层的侧壁形成覆盖所述侧墙顶面的刻蚀阻挡层；
在所述栅极结构的顶面形成覆盖所述刻蚀阻挡层侧壁的栅极盖帽层。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述底部源漏插塞、源漏盖帽层、栅极盖帽层以及刻蚀阻挡层的步骤包括：去除部分厚度的所述栅极结构，在所述栅极结构顶面形成初始盖帽层，包括位于所述第一器件单元区的第一栅极盖帽层以及位于所述第二器件单元区的牺牲盖帽层；
回刻蚀第一器件单元区部分高度的所述侧墙，暴露出所述第一栅极盖帽层的侧壁；
形成贯穿所述源漏掺杂层上方的底部介质层的所述底部源漏插塞、以及位于所述底部源漏插塞露出的第一栅极盖帽层侧壁上的第一刻蚀阻挡层，所述底部源漏插塞的顶面低于所述第一栅极盖帽层和牺牲盖帽层的顶面；
在所述底部源漏插塞的顶面形成源漏盖帽层，所述第一器件单元区的源漏盖帽层覆盖所述第一刻蚀阻挡层的侧壁，所述第二器件单元区的源漏盖帽层覆盖所述侧墙的侧壁；
去除所述牺牲盖帽层和牺牲盖帽层侧壁上的所述侧墙，暴露出所述第二器件单元区的栅极结构顶面和源漏盖帽层的侧壁；
在所述第二器件单元区的源漏盖帽层侧壁形成所述第二刻蚀阻挡层；
在所述第二器件单元区的栅极结构顶面形成第二栅极盖帽层，覆盖所述第二刻蚀阻挡层的侧壁。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述刻蚀阻挡层的步骤中，还形成位于所述栅极盖帽层侧壁和侧墙顶面的黏附层；所述刻蚀阻挡层覆盖位于所述侧墙顶面和栅极盖帽层侧壁的所述黏附层。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述刻蚀阻挡层的步骤中，还形成位于所述源漏盖帽层侧壁和侧墙顶面的黏附层；所述刻蚀阻挡层覆盖位于所述侧墙顶面和源漏盖帽层侧壁的所述黏附层。
10.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述底部源漏插塞的步骤包括：刻蚀所述源漏掺杂层上方的底部介质层，形成暴露出所述源漏掺杂层的底部源漏接触孔；在所述底部源漏接触孔中形成初始插塞，初始插塞顶面与栅极盖帽层的顶面相齐平；回刻蚀部分厚度的所述初始插塞，形成所述底部源漏插塞；
在形成所述底部源漏接触孔的过程中，回刻蚀部分厚度的所述侧墙；或者，在回刻蚀部分厚度的所述初始插塞的过程中，回刻蚀部分厚度的所述侧墙。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，以平行于基底且垂直于栅极结构延伸方向的方向为横向；
形成所述顶部源漏插塞的步骤包括：以所述刻蚀阻挡层为横向刻蚀停止位置，刻蚀位于所述底部源漏插塞上方的顶部介质层和源漏盖帽层，形成暴露出所述底部源漏插塞的顶部源漏接触孔；形成填充于所述顶部源漏接触孔的所述顶部源漏插塞。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，以平行于基底且垂直于栅极结构延伸方向的方向为横向；
形成所述栅极插塞的步骤包括：以所述刻蚀阻挡层为横向刻蚀停止位置，刻蚀位于所述栅极结构上方的顶部介质层和栅极盖帽层，形成暴露出所述栅极结构的栅极接触孔；形成填充于所述栅极接触孔的所述栅极插塞。
13.一种半导体结构，其特征在于，包括：
基底；
栅极结构，分立于所述基底上；
侧墙，位于所述栅极结构的侧壁上；
源漏掺杂层，位于所述栅极结构两侧的基底中；
底部介质层，位于所述栅极结构两侧且覆盖所述源漏掺杂层；
底部源漏插塞，贯穿所述源漏掺杂层上方的所述底部介质层，所述底部源漏插塞的底部与源漏掺杂层相接触；
栅极盖帽层，位于所述栅极结构的顶面；
源漏盖帽层，位于所述底部源漏插塞的顶面；
刻蚀阻挡层，位于所述栅极盖帽层与所述源漏盖帽层之间且覆盖所述侧墙的顶面。
14.如权利要求13所述的半导体结构，其特征在于，所述刻蚀阻挡层位于所述栅极盖帽层的侧壁上且覆盖所述侧墙的顶面；所述源漏盖帽层覆盖所述刻蚀阻挡层的侧壁。
15.如权利要求13所述的半导体结构，其特征在于，所述刻蚀阻挡层位于所述源漏盖帽层的侧壁上且覆盖所述侧墙的顶面；所述栅极盖帽层覆盖所述刻蚀阻挡层的侧壁。
16.如权利要求13所述的半导体结构，其特征在于，所述基底包括第一器件单元区和第二器件单元区；
所述栅极盖帽层包括位于所述第一器件单元区的第一栅极盖帽层、以及位于所述第二器件单元区的第二栅极盖帽层；
所述刻蚀阻挡层包括位于所述第一器件单元区的第一刻蚀阻挡层和位于所述第二器件单元区的第二刻蚀阻挡层；
所述第一刻蚀阻挡层位于第一栅极盖帽层的侧壁上，且覆盖所述侧墙的顶面；所述第一器件单元区的源漏盖帽层覆盖所述第一刻蚀阻挡层的侧壁；
所述第二刻蚀阻挡层位于第二器件单元区的源漏盖帽层的侧壁上，且覆盖所述侧墙的顶面；所述第二栅极盖帽层覆盖所述第二刻蚀阻挡层的侧壁。
17.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：黏附层，位于所述刻蚀阻挡层与所述侧墙之间、以及所述刻蚀阻挡层与所述栅极盖帽层之间。
18.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：黏附层，位于所述刻蚀阻挡层与所述侧墙之间、以及所述刻蚀阻挡层与所述源漏盖帽层之间。
19.如权利要求17或18所述的半导体结构，其特征在于，所述黏附层的材料包括碳化硅、氧化硅、氮化钛、钽和氮化钽中的一种或几种。
20.如权利要求13所述的半导体结构，其特征在于，所述刻蚀阻挡层的材料包括碳氧化硅、氮氧化硅和氮化硅中的一种或几种。
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GR01 Patent grant
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