CN113871345B - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供基底，基底上具有多个分立的栅极结构，栅极结构的顶部和侧壁具有保护结构，基底上具有覆盖保护结构侧壁的第一介质层；在栅极结构两侧的第一介质层中形成源漏接触孔插塞，源漏接触孔插塞的顶面低于栅极结构顶部的保护结构的顶面；形成覆盖第一介质层、保护结构和源漏接触孔插塞的第二介质层；在第二介质层中形成位于源漏接触孔插塞上的底部接触孔；在第二介质层中形成位于栅极结构上且暴露出保护结构的栅接触孔；采用一个或者多个子循环工艺去除栅接触孔底部的保护结构，子循环工艺包括：对栅接触孔底部的保护结构进行材料改性处理工艺和改性处理工艺后的刻蚀工艺。本发明可以提高所半导体结构的性能。
Description
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种半导体结构的形成方法。
背景技术
过去几十年中，集成电路中特征尺寸的减小已经成为日益增长的半导体工业背后的驱动力。越来越小的特征尺寸实现了功能单元在半导体芯片基板上的高密度和高集成度。例如，减小晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于随着更大容量产品的技术需求，优化每一个器件的性能变得日益显著。
在半导体制造工艺中，在衬底上形成半导体器件后，需要使用多个金属层将各半导体器件连接在一起以形成电路，金属层包括互连线和形成于接触孔内的接触孔插塞(contact，CT)，接触孔内的接触孔插塞连接半导体器件，互连线将不同半导体器件上的接触孔插塞连接起来形成电路。
布置在半导体结构的有源区栅极上的一个或多个栅极接触孔插塞，可以减小器件的面积。亟需出现一种在有源区栅极上形成接触孔插塞的方法。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以提高所形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有多个分立的栅极结构，所述栅极结构的顶部和侧壁具有保护结构，所述基底上具有覆盖所述保护结构侧壁的第一介质层；在所述栅极结构两侧的所述第一介质层中形成源漏接触孔插塞，所述源漏接触孔插塞的顶面低于栅极结构顶部的保护结构的顶面；形成覆盖所述第一介质层、所述保护结构和所述源漏接触孔插塞的第二介质层；在所述第二介质层中形成位于所述栅极结构上且暴露出保护结构的栅接触孔；在所述第二介质层中形成位于所述源漏接触孔插塞上的底部接触孔；采用一个或者多个子循环工艺去除所述栅接触孔底部的保护结构，所述子循环工艺包括：对所述栅接触孔底部的保护结构进行材料改性处理工艺和改性处理工艺后的刻蚀工艺。
可选地，所述材料改性处理工艺为离子改性处理工艺。
可选地，所述离子改性处理工艺所使用的处理气体为H2。
可选地，所述刻蚀工艺为等离子体干法刻蚀工艺。
可选地，所述等离子体干法刻蚀工艺所使用的处理气体包括NF3、H2和CH4。
可选地，在所述子循环工艺中，所述刻蚀工艺对经所述材料改性处理后的保护结构和所述第二介质层的刻蚀速率比为10：1至20：1。
可选地，执行子循环工艺的次数为10次至60次。
可选地，形成所述栅接触孔的步骤包括：形成覆盖所述第二介质层的第一SOC层、位于所述第一SOC层上的第一BARC层和位于所述第一BARC层上的图案化的第一掩膜层；以所述图案化的第一掩膜层为掩膜依次刻蚀所述第一BARC层和所述第一SOC层，形成图案化的第一BARC层和所述第一SOC层；以所述图案化的第一掩膜层、第一BARC层和第一SOC层为掩膜刻蚀所述第二介质层，直至暴露出所述栅极结构顶部的保护结构，形成所述栅接触孔；以所述图案化的第一掩膜层、第一BARC层和第一SOC层为掩膜刻蚀所述第二介质层之后，去除所述图案化的第一掩膜层和第一BARC层，保留所述图案化的第一SOC层。
可选地，在进行所述子循环工艺的过程中，以所述图案化的第一SOC层为掩膜。
可选地，形成所述底部接触孔的步骤包括：形成所述栅接触孔的过程中，在所述源漏接触孔插塞上方的部分第二介质层中形成初始底部接触孔，所述初始底部接触孔的底面高于所述保护结构的顶面；去除所述栅接触孔底部的保护结构之后，刻蚀所述初始底部接触孔底部的第二介质层以暴露出源漏接触孔插塞，使初始底部接触孔形成所述底部接触孔。
可选地，形成栅接触孔之后，在第二介质层中形成位于所述源漏接触孔插塞上的底部接触孔。
可选地，形成所述底部接触孔的步骤包括：形成覆盖所述第一介质层并填充所述栅接触孔的第二SOC层、位于所述第二SOC层上的第二BARC层和位于所述第二BARC层上的图案化的第二掩膜层；以所述图案化的第二掩膜层为掩膜依次刻蚀所述第二BARC层和所述第二SOC层，形成图案化的第二BARC层和第二SOC层；以所述图案化的第二掩膜层、第二BARC层和第二SOC层为掩膜刻蚀所述第二介质层，形成所述底部接触孔；形成所述底部接触孔之后，去除所述图案化的第二掩膜层、第二BARC层和第二SOC层。
可选地，还包括：在所述底部接触孔内形成底部接触孔插塞，在所述栅接触孔内形成栅接触孔插塞。
可选地，形成底部接触孔插塞和栅接触孔插塞之前，还包括：在所述底部接触孔和栅接触孔的内壁分别形成第一阻挡层和第二阻挡层；形成第一阻挡层和第二阻挡层之后，在所述底部接触孔和栅接触孔内填充导电材料，分别形成底部接触孔插塞和栅接触孔插塞。
可选地，所述底部接触孔插塞和所述栅接触孔插塞的材料均为铜。
可选地，所述栅极结构为金属栅结构。
可选地，所述第一介质层和所述第二介质层的材料相同。
可选地，位于所述栅极结构顶部的保护结构材料为Si3N4。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在刻蚀形成位于源漏接触孔插塞上的底部接触孔时，第二介质层的被刻蚀速率大于栅极结构顶部的保护结构的被刻蚀速率，而在形成所述栅接触孔时，首先形成位于所述第二介质层中的栅接触孔，再执行一个或者多个子循环工艺去除所述栅接触孔底部的保护结构。其中，在所述子循环工艺中，对所述栅接触孔底部的保护结构执行材料改性处理工艺，可以使得材料改性后的保护结构的被刻蚀速率大于所述第二介质层的被刻蚀速率，从而可以在第二介质层中形成位于栅极结构上的栅接触孔，可以降低工艺操作的复杂度，提高所形成的半导体结构的性能。
附图说明
图1至图4为一种半导体结构的形成方法的中间步骤所形成的结构示意图；
图5至图15示出了本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
半导体工艺的发展对在介质层中形成多种接触孔提出了需求，然而，现有半导体结构的形成方法难以在介质层中形成栅接触孔和底部接触孔。下面结合一种半导体结构的形成方法对难以形成的原因进行分析。
图1至图4是一种半导体结构的形成方法各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底00以及位于所述衬底00上分立的栅极结构10，所述栅极结构10的顶部和侧壁具有保护结构20，在所述衬底00上具有覆盖所述保护结构20侧壁的第一层间介质层30；在所述第一层间介质层30中形成位于源漏掺杂区上的沟槽(未标示)，所述沟槽的底部暴露出所述源漏掺杂区；在所述沟槽内沉积导电材料，形成源漏接触孔插塞40，所述源漏接触孔插塞40的顶面低于所述保护结构20的顶面；形成源漏接触孔插塞40之后，在所述沟槽内形成位于所述源漏接触孔插塞40上的第二层间介质层50；所述第二层间介质层50的顶部与所述第一层间介质层30的顶部相齐平；形成覆盖所述保护结构20、所述第一层间介质层30和所述第二层间介质层50的第三层间介质层60。
参考图2，刻蚀所述第三层间介质层60和所述第二层间介质层50，在所述第三层间介质层60和所述第二层间介质层50中形成露出所述源漏接触孔插塞40的底部接触孔45。
参考图3，刻蚀所述第三层间介质层60和所述保护结构20，直至暴露出所述栅极结构10的顶部，形成位于栅极结构10上的栅接触孔15。
结合参考图4，在所述底部接触孔45和所述栅接触孔15的内壁分别形成第一阻挡层46和第二阻挡层16；形成第一阻挡层46和第二阻挡层16之后，向所述底部接触孔和所述栅接触孔内填充导电材料，分别形成底部接触孔插塞70和栅接触孔插塞80。
上述的半导体结构的形成方法，在刻蚀形成底部接触孔45的过程中，要求所述第二层间介质层50的被刻蚀速率大于保护结构20的被刻蚀速率；而在形成所述栅接触孔15的过程中，则要求保护结构20的被刻蚀速率大于所述第二层间介质层50的被刻蚀速率，这在实际操作中很难实现。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有多个分立的栅极结构，所述栅极结构的顶部和侧壁具有保护结构，所述基底上具有覆盖所述保护结构侧壁的第一介质层；在所述栅极结构两侧的所述第一介质层中形成源漏接触孔插塞，所述源漏接触孔插塞的顶面低于栅极结构顶部的保护结构的顶面；形成覆盖所述第一介质层、所述保护结构和所述源漏接触孔插塞的第二介质层；在所述第二介质层中形成位于所述源漏接触孔插塞上的底部接触孔；在所述第二介质层中形成位于所述栅极结构上且暴露出保护结构的栅接触孔；采用一个或者多个子循环工艺去除所述栅接触孔底部的保护结构；所述子循环工艺包括：对所述栅接触孔底部的保护结构进行材料改性处理工艺和改性处理工艺后的刻蚀工艺。
本发明实施中提供的半导体结构的形成方法，在刻蚀形成位于源漏接触孔插塞上的底部接触孔时，第二介质层的被刻蚀速率大于栅极结构顶部的保护结构的被刻蚀速率，而在形成所述栅接触孔时，首先形成位于所述第二介质层中的栅接触孔，再执行一个或者多个子循环工艺去除所述栅接触孔底部的保护结构。其中，在所述子循环工艺中，对所述栅接触孔底部的保护结构执行材料改性处理工艺，可以使得材料改性后的保护结构的被刻蚀速率大于所述第二介质层的被刻蚀速率，从而可以在第二介质层中形成位于栅极结构上的栅接触孔，可以降低工艺操作的复杂度，提高所形成的半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图15示出了本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5至图9，提供基底，所述基底上具有多个分立的栅极结构210，所述栅极结构210的顶部和侧壁具有保护结构，所述基底上具有覆盖所述保护结构侧壁的第一介质层131。
如图5所示，提供基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的伪栅极结构110。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述伪栅极结构110为后续形成金属栅极结构占据空间位置。
本实施例中，所述伪栅极结构110包括栅介质层和位于所述栅介质层上的伪栅电极层。
形成所述伪栅极结构110的步骤包括：在所述衬底100上形成栅介质膜；在所述栅介质膜上形成多晶硅膜；在所述多晶硅膜上形成图案化的掩膜层；以图案化的掩膜层为掩膜依次刻蚀所述多晶硅膜和栅介质膜，形成栅介质层和位于所述栅介质层上的伪栅电极层。
所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述半导体结构为平面晶体管，所述多个伪栅极结构110位于所述平面衬底100表面。在其他实施例中，所述半导体结构还可以为鳍式场效应晶体管，所述衬底上还具有鳍部，所述伪栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。
参考图6，形成所述伪栅极结构110之后，形成保形覆盖所述衬底100和所述伪栅极结构110的刻蚀阻挡层121。
所述刻蚀阻挡层121用于后续形成对所述衬底110和伪栅极结构110的侧壁起到保护作用的第一保护结构。所述刻蚀阻挡层121通过原子层沉积或化学气相沉积的方式形成。
本实施例中，形成位于所述刻蚀阻挡层121之前，在所述伪栅极结构110两侧的衬底100内形成源漏掺杂区(图中未示出)。其中，相邻所述伪栅极结构110之间的源漏掺杂区为晶体管共用(共源区或共漏区)。
参考图7，在所述衬底100上形成覆盖所述刻蚀阻挡层121的第一介质材料层130。
所述第一介质材料层130用于后续形成第一介质层，以实现不同栅极结构之间的电隔离，以及不同半导体结构之间的电隔离。
本实施例中，所述第一介质材料层130的材料为氧化硅。在其他实施例中，所述第一介质材料层130的材料还可以选自低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合，其中低K介质材料或超低K介质材料包括掺杂二氧化硅、有机聚合物和多孔材料等。
所述第一介质材料层130可以采用化学气相沉积、物理气相沉积、原子层沉积或炉管的方式形成。
参考图8，回刻蚀所述第一介质材料层130和所述刻蚀阻挡层121，直至暴露出所述伪栅极结构110的顶部表面，使得第一介质材料层130形成第一介质层131，且使得刻蚀阻挡层121形成第一保护结构122。
第一保护结构122用于在半导体器件的形成过程中对所述衬底110和伪栅极结构110的侧壁起到保护作用。
所述第一介质层131用于实现不同栅极结构之间的电隔离，以及不同半导体结构之间的电隔离。
参考图9，去除所述伪栅极结构110，并在所述伪栅极结构110所在的位置形成栅极结构210。
本实施例中，所述栅极结构210为金属栅极结构。
本实施例中，在形成所述第一介质层131之后，刻蚀去除伪栅极结构110，在所述第一介质层131内形成凹槽；形成填充满所述凹槽的金属栅极结构。
在形成栅极结构210之后，形成位于所述栅极结构210顶部的第二保护结构(未标示)。
位于所述栅极结构210顶部的第二保护结构用于在半导体器件的形成过程中对所述栅极结构210的顶部起到保护作用。
本实施例中，位于所述栅极结构210顶部的顶部保护结构的材料为Si3N4。
本实施例中，形成于所述栅极结构210顶部的第二保护结构和之前形成于衬底100之上且覆盖伪栅极结构的侧壁的第一保护结构121，构成栅极结构210的保护结构120。
参考图10，在所述栅极结构210两侧的所述第一介质层131中形成源漏接触孔插塞140，所述源漏接触孔插塞140的顶面低于栅极结构210顶部的保护结构120的顶面。
需要说明的是，本实施例是在栅极结构210两侧形成所述源漏接触孔插塞140。
源漏接触孔插塞140用于实现与所述源漏掺杂区的电连接。
本实施例中，所述源漏接触孔插塞140的材料为铜。在其他实施例中，所述源漏接触孔插塞140的材料还可以为钨或铝等导电材料。
形成源漏接触孔插塞140的步骤包括：形成位于所述第一介质层130上的图案化的掩膜层；以所述图案化的掩膜层为掩膜层刻蚀所述第一介质层，形成暴露出源漏掺杂区的通孔；在所述通孔内填充导电材料，形成所述源漏接触孔插塞，所述源漏接触孔插塞的顶面低于所述栅极结构210顶部的保护结构122的顶面。
参考图11，形成覆盖所述第一介质层131、所述保护结构120和所述源漏接触孔插塞140的第二介质层150。
所述第二介质层150用于实现接触插塞(包括源漏接触孔插塞和后续形成的栅接触孔)之间的电隔离。
本实施例中，所述第二介质层150与第一介质层131的材料相同，为氧化硅。
形成所述第二介质层150的步骤包括：形成覆盖所述第一介质层131、所述保护结构120和所述源漏接触孔插塞140的第二介质材料层；采用化学机械研磨工艺等平坦化工艺，使得所述第二介质材料层的顶部齐平，形成所述第二介质层150。
形成所述第二介质材料层的工艺包括物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺。
参考图12，在所述第二介质层150中形成位于所述栅极结构210上且暴露出所述保护结构120的栅接触孔115。
形成所述栅接触孔115的步骤包括：形成覆盖所述第二介质层150的第一旋涂的碳层(Spin On Carbon，SOC)、位于所述第一SOC层上的第一底部抗反射涂层(Bottom Anti-Reflection Coating，BARC)(图中未示出)和位于所述第一BARC层上的图案化的第一掩膜层(图中未示出)；以所述图案化的第一掩膜层为掩膜依次刻蚀所述第一BARC层和所述第一SOC层，形成图案化的第一BARC层和所述第一SOC层；以所述图案化的第一掩膜层、第一BARC层和第一SOC层为掩膜刻蚀所述第二介质层150，直至暴露出所述栅极结构顶部的保护结构，形成所述栅接触孔115。
以所述图案化的第一掩膜层、第一BARC层和第一SOC层为掩膜刻蚀所述第二介质层150时，所述第二介质层150的被刻蚀速率大于所述金属栅极结构顶部的保护结构的被刻蚀速率。
本实施例中，以所述图案化的第一掩膜层、第一BARC层和第一SOC层为掩膜刻蚀所述第二介质层150的工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺对所述第二介质层150和所述保护结构120的刻蚀速率8：1～10：1。
参考图13，在所述第二介质层150中形成位于所述源漏接触孔插塞140上的底部接触孔155。
本实施例中，在形成所述栅接触孔115之后，形成所述底部接触孔155。
具体地，形成所述底部接触孔155的步骤包括：形成覆盖所述第一介质层并填充所述栅接触孔的第二SOC层(图中未示出)、位于所述第二SOC层上的第二BARC层(图中未示出)和位于所述第二BARC层上的图案化的第二掩膜层(图中未示出)；以所述图案化的第二掩膜层为掩膜依次刻蚀所述第二BARC层和所述第二SOC层，形成图案化的第二BARC层和第二SOC层；以所述图案化的第二掩膜层、第二BARC层和第二SOC层为掩膜刻蚀所述第二介质层，直至暴露出所述源漏接触孔插塞的顶部，形成所述底部接触孔；形成所述底部接触孔之后，去除所述图案化的第二掩膜层、第二BARC层和第二SOC层。
在其他实施例中，形成所述底部接触孔的步骤还可以包括：形成所述栅接触孔的过程中，在所述源漏接触孔插塞上方的部分第二介质层中形成初始底部接触孔，所述初始底部接触孔的底面高于所述保护结构的顶面；去除所述栅接触孔底部的保护结构之后，刻蚀所述初始底部接触孔底部的第二介质层以暴露出源漏接触孔插塞，使初始底部接触孔形成所述底部接触孔。
参考图14，采用一个或者多个子循环工艺去除所述栅接触孔115底部的保护结构120。所述子循环工艺包括对所述栅接触孔115底部的保护结构120进行材料改性处理工艺和改性处理工艺后的刻蚀工艺。
通过对所述栅接触孔115底部的保护结构120执行材料改性处理工艺，使经材料改性处理后的保护结构120的材质相较于未经材料改性处理的保护结构120的材质更加疏松，以在后续刻蚀工艺中使得经材料改性处理后的保护结构120的被刻蚀速率大于第二介质层150的被刻蚀速率，以便于去除所述栅接触孔115底部的保护结构120。
本实施例中，所述材料改性处理工艺为离子改性处理工艺。具体地，保护结构120的材料为氮化硅，第二介质层150的材料为氧化硅，相应地，所述离子改性处理工艺所使用的处理气体为H2。通过H2使氮化硅变得疏松，从而更加容易在后续刻蚀工艺中去除。
本实施例中，在所述子循环工艺中，所述刻蚀工艺对经所述材料改性处理后保护结构120的被刻蚀速率与所述第二介质层150的被刻蚀速率的比率为10:1至20:1，从而可以使栅接触孔115底部的保护结构120能比较容易的去除。
改性处理工艺后的刻蚀工艺，具体地，所述刻蚀工艺为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺所使用的处理气体包括NF3、H2和CH4。
本实施例中，在进行所述子循环工艺的过程中，以所述图案化的第一SOC层为掩膜。
需要说明的是，如果子循环工艺的次数过少，不利于栅接触孔115底部保护结构120的去除，而如果子循环工艺的次数过多，则栅接触孔115底部保护结构120容易被过度刻蚀，在本发明实施例中，执行子循环工艺的次数为10次至60次。
参考图15，在所述底部接触孔155和栅接触孔115的内壁(内壁包括孔的侧壁和底部)分别形成第一阻挡层156和第二阻挡层116，形成所述第一阻挡层156和第二阻挡层116之后，在所述底部接触孔155和栅接触孔115内填充导电材料，分别形成底部接触孔插塞160和栅接触孔插塞170。
所述第一阻挡层156和第二阻挡层116分别用于实现所形成的底部接触孔插塞160和栅接触孔插塞170和所述第二介质层150之间的隔离，阻挡形成底部接触孔插塞160和栅接触孔插塞170的导电材料原子扩散，防止导电材料原子扩散进入第二介质层150而影响第二介质层150的电隔离性能；同时，所述第一阻挡层156和第二阻挡层116可以起到接触孔衬垫层的作用，从而提高导电材料在所述底部接触孔155和栅接触孔115内的粘附性。
本实施例中，采用物理气相沉积工艺形成所述第一阻挡层156和第二阻挡层116。在其他实施例中，形成所述第一阻挡层156和第二阻挡层116的工艺还可以为化学气相沉积工艺、原子层沉积工艺或金属有机物化学气相沉积工艺。
所述底部接触孔插塞160用于实现所述源漏接触孔插塞与外部的电连接；所述栅接触孔插塞170用于实现所述金属栅结构与外部的电连接。
本实施例中，形成所述底部接触孔插塞160和栅接触孔插塞170的工艺包括化学气相沉积工艺。通过采用化学气相沉积工艺，有利于提高形成底部接触孔插塞160和栅接触孔插塞170所采用导电材料的台阶覆盖能力，且有利于减小所述底部接触孔插塞160和栅接触孔插塞170内的应力。在其他实施例中，还可以通过物理气相沉积工艺、溅射工艺或电镀工艺形成所述底部接触孔插塞和栅接触孔插塞。
具体地，形成所述底部接触孔插塞160和栅接触孔插塞170的步骤包括：向所述底部接触孔插塞和栅接触孔插塞内填充导电材料，所述导电材料还覆盖所述第二介质层150顶部；对所述导电材料进行平坦化处理，去除高于所述第二介质层150顶部的导电材料，保留所述底部接触孔155和栅接触孔115内的导电材料分别作为底部接触孔插塞160和栅接触孔插塞170。
相应的，向所述底部接触孔155和栅接触孔115内填充导电材料的工艺为化学气相沉积工艺。
所述导电材料为铜，也就是说，所述底部接触孔插塞160和栅接触孔插塞170的材料为铜。
本实施例中，采用化学机械研磨工艺，对所述导电材料进行平坦化处理，从而使得所述底部接触孔插塞160和栅接触孔插塞170顶部与所述第二介质层150顶部相齐平。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有多个分立的栅极结构，所述栅极结构的顶部和侧壁具有保护结构，所述基底上具有覆盖所述保护结构侧壁的第一介质层；
在所述栅极结构两侧的所述第一介质层中形成源漏接触孔插塞，所述源漏接触孔插塞的顶面低于栅极结构顶部的保护结构的顶面；
形成覆盖所述第一介质层、所述保护结构和所述源漏接触孔插塞的第二介质层；
在所述第二介质层中形成位于所述栅极结构上且暴露出保护结构的栅接触孔；
在所述第二介质层中形成位于所述源漏接触孔插塞上的底部接触孔；
采用一个或者多个子循环工艺去除所述栅接触孔底部的保护结构，所述子循环工艺包括：对所述栅接触孔底部的保护结构进行材料改性处理工艺和改性处理工艺后的刻蚀工艺，其中，材料改性处理工艺使得材料改性后的保护结构的被刻蚀速率大于所述第二介质层的被刻蚀速率。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述材料改性处理工艺为离子改性处理工艺。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述离子改性处理工艺所使用的处理气体为H2。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀工艺为等离子体干法刻蚀工艺。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺所使用的处理气体包括NF3、H2和CH4。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述子循环工艺中，所述刻蚀工艺对经所述材料改性处理后的保护结构和所述第二介质层的刻蚀速率比为10：1至20：1。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，执行子循环工艺的次数为10次至60次。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅接触孔的步骤包括：
形成覆盖所述第二介质层的第一SOC层、位于所述第一SOC层上的第一BARC层和位于所述第一BARC层上的图案化的第一掩膜层；
以所述图案化的第一掩膜层为掩膜依次刻蚀所述第一BARC层和所述第一SOC层，形成图案化的第一BARC层和所述第一SOC层；
以所述图案化的第一掩膜层、第一BARC层和第一SOC层为掩膜刻蚀所述第二介质层，直至暴露出所述栅极结构顶部的保护结构，形成所述栅接触孔；以所述图案化的第一掩膜层、第一BARC层和第一SOC层为掩膜刻蚀所述第二介质层之后，去除所述图案化的第一掩膜层和第一BARC层，保留所述图案化的第一SOC层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在进行所述子循环工艺的过程中，以所述图案化的第一SOC层为掩膜。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述底部接触孔的步骤包括：
形成所述栅接触孔的过程中，在所述源漏接触孔插塞上方的部分第二介质层中形成初始底部接触孔，所述初始底部接触孔的底面高于所述保护结构的顶面；
去除所述栅接触孔底部的保护结构之后，刻蚀所述初始底部接触孔底部的第二介质层以暴露出源漏接触孔插塞，使初始底部接触孔形成所述底部接触孔。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成栅接触孔之后，在第二介质层中形成位于所述源漏接触孔插塞上的底部接触孔。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述底部接触孔的步骤包括：
形成覆盖所述第一介质层并填充所述栅接触孔的第二SOC层、位于所述第二SOC层上的第二BARC层和位于所述第二BARC层上的图案化的第二掩膜层；
以所述图案化的第二掩膜层为掩膜依次刻蚀所述第二BARC层和所述第二SOC层，形成图案化的第二BARC层和第二SOC层；
以所述图案化的第二掩膜层、第二BARC层和第二SOC层为掩膜刻蚀所述第二介质层，形成所述底部接触孔；
形成所述底部接触孔之后，去除所述图案化的第二掩膜层、第二BARC层和第二SOC层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述底部接触孔内形成底部接触孔插塞，在所述栅接触孔内形成栅接触孔插塞。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成底部接触孔插塞和栅接触孔插塞之前，还包括：
在所述底部接触孔和栅接触孔的内壁分别形成第一阻挡层和第二阻挡层；
形成第一阻挡层和第二阻挡层之后，在所述底部接触孔和栅接触孔内填充导电材料，分别形成底部接触孔插塞和栅接触孔插塞。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述底部接触孔插塞和所述栅接触孔插塞的材料均为铜。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构为金属栅结构。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层和所述第二介质层的材料相同。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，位于所述栅极结构顶部的保护结构材料为Si3N4。
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