CN110970299B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供半导体衬底，所述半导体衬底上具有初始鳍部；形成第一伪栅极结构和第二伪栅极结构，第一伪栅极结构和第二伪栅极结构均横跨初始鳍部，第二伪栅极结构位于部分相邻的第一伪栅极结构之间，第二伪栅极结构包括第二伪栅极结构本体；刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部，在所述初始鳍部中形成凹槽，所述凹槽将初始鳍部分割，形成位于凹槽两侧的鳍部；形成层间介质层，所述层间介质层位于第一伪栅极结构上、以及凹槽周围的半导体衬底和鳍部上，在形成层间介质层的过程中形成位于凹槽中的槽隔离层。所述方法简化了工艺。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
然而，现有技术中鳍式场效应晶体管形成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，简化工艺。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有初始鳍部；形成第一伪栅极结构和第二伪栅极结构，第一伪栅极结构和第二伪栅极结构均横跨初始鳍部，第二伪栅极结构位于部分相邻的第一伪栅极结构之间，第二伪栅极结构包括第二伪栅极结构本体；刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部，在所述初始鳍部中形成凹槽，所述凹槽将初始鳍部分割，形成位于凹槽两侧的鳍部；形成层间介质层，所述层间介质层位于第一伪栅极结构上、以及凹槽周围的半导体衬底和鳍部上，在形成层间介质层的过程中形成位于凹槽中的槽隔离层。
可选的，还包括：形成所述凹槽后，形成刻蚀阻挡层，所述刻蚀阻挡层位于第一伪栅极结构两侧的鳍部顶部表面，在形成所述刻蚀阻挡层的过程中，形成位于所述凹槽的内壁的槽保护层；形成所述层间介质层和槽隔离层后，所述层间介质层还位于刻蚀阻挡层上，所述槽隔离层位于所述槽保护层上。
可选的，形成所述刻蚀阻挡层和层间介质层、槽隔离层和槽保护层的方法包括：在所述半导体衬底上、鳍部的表面、凹槽的内壁、以及第一伪栅极结构的侧壁和顶部形成初始刻蚀阻挡层；在所述初始刻蚀阻挡层上形成初始介质层，初始介质层的顶部表面高于第一伪栅极结构的顶部表面，所述初始介质层填充满所述凹槽；平坦化所述初始介质层和所述初始刻蚀阻挡层直至暴露出第一伪栅极结构的顶部表面，使初始刻蚀阻挡层形成所述刻蚀阻挡层和槽保护层，使初始介质层形成所述层间介质层和槽隔离层。
可选的，形成所述初始刻蚀阻挡层的工艺包括原子层沉积工艺。
可选的，所述刻蚀阻挡层和所述槽保护层的材料包括氮化硅。
可选的，所述刻蚀阻挡层和所述槽保护层的厚度均为10埃～30埃。
可选的，所述层间介质层和所述槽隔离层的材料包括氧化硅或低K介质材料。
可选的，所述第二伪栅极结构还包括第二侧墙，第二侧墙位于第二伪栅极结构本体在初始鳍部延伸方向的两侧侧壁；所述凹槽还延伸至所述第二侧墙之间；所述槽隔离层还延伸至第二侧墙之间，所述槽隔离层的顶部表面高于鳍部的顶部表面。
可选的，在形成第一伪栅极结构和第二伪栅极结构之前，在所述半导体衬底上形成隔离结构，所述隔离结构覆盖初始鳍部的部分侧壁；所述第一伪栅极结构和第二伪栅极结构还位于部分隔离结构上；刻蚀去除第二伪栅极结构本体、第二伪栅极结构本体底部的初始鳍部、以及第二伪栅极结构本体底部的隔离结构直至暴露出半导体衬底的表面，形成所述凹槽；形成所述凹槽后，所述隔离结构覆盖鳍部的部分侧壁。
可选的，刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部之前，还包括：在所述半导体衬底和初始鳍部上形成掩膜层，所述掩膜层覆盖所述第一伪栅极结构且未形成在第二伪栅极结构上；以所述掩膜层为掩膜刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部；以所述掩膜层为掩膜刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部后，去除所述掩膜层。
可选的，所述第二伪栅极结构本体包括第二伪栅介质层和位于第二伪栅介质层上的第二伪栅电极层；所述第二伪栅介质层的材料为氧化硅或高K介质材料；所述第二伪电极层的材料为多晶硅。
可选的，还包括：在刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部之前，在所述第一伪栅极结构两侧和第二伪栅极结构两侧的初始鳍部中分别形成源漏掺杂区；形成槽隔离层后，所述源漏掺杂区分别位于第一伪栅极结构两侧的鳍部中、以及第一伪栅极结构和槽隔离层之间的鳍部中。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第一伪栅极结构和第二伪栅极结构可在同一套工艺制程中形成，不需要增加额外的工艺，就可以实现形成第一伪栅极结构和第二伪栅极结构。第二伪栅极结构中的第二伪栅极结构本体定义出槽隔离层的位置。去除第二伪栅极结构本体和第二伪栅极结构本体底部的初始鳍部，形成凹槽，所述凹槽为形成槽隔离层提供空间，所述槽隔离层用于电学隔离所述槽隔离层两侧的电路器件。在形成层间介质层的过程中形成了槽隔离层，所述槽隔离层能够借助形成层间介质层的工艺而形成，不需要采用额外的工艺填充所述凹槽，因此使得工艺得到简化。
进一步，形成刻蚀阻挡层，所述刻蚀阻挡层用于作为后续形成接触孔的停止层。在形成所述刻蚀阻挡层的过程中，形成位于所述凹槽的内壁的槽保护层，所述槽保护层借助形成刻蚀阻挡层的工艺而形成，不需要采用额外的工艺，使得工艺得到简化。其次，槽保护层能够修复凹槽内壁的缺陷，因此槽保护层和槽隔离层能够共同起到隔离作用而构成凹槽中的槽隔离结构，使得槽隔离结构的隔离性能得到提高。
进一步，在刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部之前，在所述第一伪栅极结构两侧和第二伪栅极结构两侧的初始鳍部中分别形成源漏掺杂区。所述第一伪栅极结构和第二伪栅极结构共同限制了源漏掺杂区的形成空间，使得对于第一伪栅极结构和第二伪栅极结构之间的源漏掺杂区，靠近第一伪栅极结构一侧的源漏掺杂区和靠近第二伪栅极结构一侧的源漏掺杂区的生长速率较为一致，避免源漏掺杂区在边缘处坍塌。形成槽隔离层后，所述源漏掺杂区分别位于第一伪栅极结构两侧的鳍部中、以及第一伪栅极结构和槽隔离层之间的鳍部中。这样使得对于第一伪栅极结构和槽隔离层之间的源漏掺杂区，避免源漏掺杂区中靠近槽隔离层的边缘处坍塌。
附图说明
图1至图4是一种半导体器件形成过程的结构示意图；
图5至图10是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图4是一种半导体器件形成过程的结构示意图。
参考图1和图2，图2为沿图1中切割线B-B1的剖面图，提供半导体衬底200，所述半导体衬底上具有初始鳍部210；在半导体衬底200上形成隔离结构膜220，所述隔离结构膜220覆盖初始鳍部210的侧壁；在所述初始鳍部210和隔离结构膜220上形成掩膜层240，所述掩膜层240中具有贯穿掩膜层240的开口241。
参考图3，以所述掩膜层240为掩膜，沿开口241刻蚀初始鳍部210和隔离结构膜220，在初始鳍部210和隔离结构膜220中形成凹槽250，所述凹槽250将初始鳍部210分割，形成位于凹槽250两侧的鳍部211。
参考图4，在所述凹槽250和开口241中形成隔离层膜261；在所述凹槽250和开口241中形成隔离层膜261后，去除掩膜层240。
去除掩膜层后，回刻蚀所述隔离层膜和隔离结构膜，使隔离层膜形成隔离层，使隔离结构膜形成隔离结构，隔离层的顶部表面高于或齐平于鳍部的顶部表面，隔离结构的顶部表面低于鳍部的顶部表面。
为了形成隔离层，需要形成隔离结构膜220，且需要采用额外的工艺形成隔离结构膜，还需要进行回刻蚀所述隔离层膜和隔离结构膜，导致形成隔离层的工艺较为复杂。
在此基础上，本发明提供一种半导体器件的形成方法，包括：刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部，在所述初始鳍部中形成凹槽，所述凹槽将初始鳍部分割，形成位于凹槽两侧的鳍部；形成层间介质层，所述层间介质层位于第一伪栅极结构上、以及凹槽周围的半导体衬底和鳍部上，在形成层间介质层的过程中形成位于凹槽中的槽隔离层。所述方法使得工艺简化。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图10是本发明一实施例中半导体器件形成过程的结构示意图。
参考图5，提供半导体衬底200，所述半导体衬底200上具有初始鳍部210。
所述半导体衬底200为后续形成半导体器件提供工艺平台。
本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底还可以是多晶硅或非晶硅。所述半导体衬底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述初始鳍部210通过图形化所述半导体衬底200而形成。在其它实施例中，所述初始鳍部的形成方法包括：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成初始鳍部。
本实施例中，还包括：在所述半导体衬底200上形成隔离结构，所述隔离结构覆盖初始鳍部210的部分侧壁。所述隔离结构的表面低于初始鳍部210的顶部表面。所述隔离结构的材料包括氧化硅。
参考图6，形成第一伪栅极结构220和第二伪栅极结构230，第一伪栅极结构220和第二伪栅极结构230均横跨初始鳍部210，第二伪栅极结构230位于部分相邻的第一伪栅极结构220之间，第二伪栅极结构230包括第二伪栅极结构本体。
第一伪栅极结构220和第二伪栅极结构230相互分立。
所述第一伪栅极结构220还位于部分隔离结构上。
第一伪栅极结构220包括第一伪栅极结构本体和第一侧墙224，第一侧墙224位于第一伪栅极结构本体的侧壁。第一侧墙224位于第一伪栅极结构本体在初始鳍部210延伸方向的两侧侧壁。
第一伪栅极结构220的顶部表面还具有第一栅掩膜层223，具体的，第一栅掩膜层223位于第一伪栅极结构本体的顶部表面。第一侧墙224位于第一伪栅极结构本体的侧壁和第一栅掩膜层223的侧壁。
在其它实施例中，第一伪栅极结构的顶部表面可以不具有第一栅掩膜层。
第一伪栅极结构本体横跨初始鳍部210、且覆盖初始鳍部210的部分顶部表面和部分侧壁表面。第一伪栅极结构本体包括第一伪栅介质层221和位于第一伪栅介质层221上的第一伪栅电极层222，其中，第一伪栅介质层221覆盖初始鳍部210的部分顶部表面和部分侧壁表面。第一伪栅介质层221的材料为氧化硅或高K介质材料(K大于3.9)，第一伪栅电极层222的材料为多晶硅。
第二伪栅极结构230包括第二伪栅极结构本体和第二侧墙234，第二侧墙234位于第二伪栅极结构本体的侧壁。第二侧墙234位于第二伪栅极结构本体在初始鳍部210延伸方向的两侧侧壁。
第二伪栅极结构230的顶部表面还具有第二栅掩膜层233，具体的，第二栅掩膜层233位于第一伪栅极结构本体的顶部表面。第二侧墙234位于第一伪栅极结构本体的侧壁和第二栅掩膜层233的侧壁。
在其它实施例中，第二伪栅极结构的顶部表面可以不具有第二栅掩膜层。
第二伪栅极结构230还位于部分隔离结构上。
第二伪栅极结构本体横跨初始鳍部210、且覆盖初始鳍部210的部分顶部表面和部分侧壁表面。第二伪栅极结构本体包括第二伪栅介质层231和位于第二伪栅介质层231上的第二伪栅电极层232，其中，第二伪栅介质层231覆盖初始鳍部210的部分顶部表面和部分侧壁表面。第二伪栅介质层231的材料为氧化硅或高K介质材料(K大于3.9)，第二伪栅电极层232的材料为多晶硅。
第一伪栅极结构220和第二伪栅极结构230在同一套工艺制程中形成，即在形成第一伪栅极结构220的过程中形成第二伪栅极结构230，即不需要增加额外的工艺，就可以实现形成第一伪栅极结构220和第二伪栅极结构230。
第一伪栅极结构220和第二伪栅极结构230中对应材料层的特征尺寸均一致，如，第一伪栅介质层221和第二伪栅介质层231的特征尺寸一致，第一伪栅电极层222和第二伪栅电极层232的特征尺寸一致。
第二伪栅极结构230中的第二伪栅极结构本体定义出后续槽隔离层的位置。
在一个实施例中，相邻第一伪栅极结构220之间的距离等于相邻第一伪栅极结构220和第二伪栅极结构230之间的距离。后续槽隔离层需要隔离槽隔离层两侧的第一伪栅极结构220，槽隔离层一侧的第一伪栅极结构220至槽隔离层另一侧的第一伪栅极结构220之间的距离较大。若没有第二伪栅极结构230形成，那么槽隔离层一侧的第一伪栅极结构220至槽隔离层另一侧的第一伪栅极结构220之间的距离，与槽隔离层一侧的相邻的第一伪栅极结构220之间的距离并不是周期变化，会导致在形成第一伪栅极结构220的过程中，靠近槽隔离层的第一伪栅极结构220的图形的质量下降。而当对应槽隔离层的位置处设置了第二伪栅极结构230，使得第一伪栅极结构220和第二伪栅极结构230构成的伪栅极结构在空间上周期变化，使得在形成第一伪栅极结构220的过程中，靠近槽隔离层的第一伪栅极结构220的图形的质量提高。
本实施例中，还包括：在后续刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部210之前，在所述第一伪栅极结构220两侧的初始鳍部210中、以及第二伪栅极结构230两侧的初始鳍部210中分别形成源漏掺杂区240。
所述第一伪栅极结构220和第二伪栅极结构230共同限制了源漏掺杂区240的形成空间，使得对于第一伪栅极结构220和第二伪栅极结构230之间的源漏掺杂区240，靠近第一伪栅极结构220一侧的源漏掺杂区240和靠近第二伪栅极结构230一侧的源漏掺杂区240的生长速率较为一致，避免源漏掺杂区240在边缘处坍塌。
参考图7，刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部210(参考图6)，在所述初始鳍部210中形成凹槽250，所述凹槽250将初始鳍部210分割，形成位于凹槽250两侧的鳍部211。
本实施例中，还包括：刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部之前，还包括：在所述半导体衬底200和初始鳍部210上形成掩膜层，所述掩膜层覆盖所述第一伪栅极结构220且未形成在第二伪栅极结构230上；以所述掩膜层为掩膜刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部；以所述掩膜层为掩膜刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部后，去除所述掩膜层。
本实施例中，还包括：在刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部210之前，刻蚀去除第二栅掩膜层233，具体的，以所述掩膜层为掩膜刻蚀去除第二栅掩膜层233。
所述掩膜层的材料包括光刻胶。
所述凹槽250在初始鳍部210宽度方向上贯穿所述初始鳍部210，使初始鳍部210形成位于凹槽250两侧的鳍部211。
本实施例中，刻蚀去除第二伪栅极结构本体、第二伪栅极结构本体底部的初始鳍部210、以及第二伪栅极结构本体底部的隔离结构直至暴露出半导体衬底200的表面，形成凹槽250，所述凹槽250的底部暴露出半导体衬底200表面。
形成所述凹槽250后，所述隔离结构覆盖鳍部211的部分侧壁。
本实施例中，所述凹槽250还延伸至所述第二侧墙234之间。
在一个具体的实施例中，在刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部210工艺中，对第二伪栅极结构本体的刻蚀速率与对第二侧墙234的刻蚀速率的刻蚀选择比值为20～100，对初始鳍部210的刻蚀速率与对第二侧墙234的刻蚀速率的刻蚀选择比值为20～100，这样降低对第二侧墙234的刻蚀损耗。
本实施例中，所述第二侧墙234的材料和所述第二栅掩膜层233的材料不同；在刻蚀去除第二栅掩膜层233的工艺中，对第二栅掩膜层233的刻蚀速率大于对第二侧墙234的刻蚀速率，在一个具体的实施例中，刻蚀去除第二栅掩膜层233的工艺，对第二栅掩膜层233的刻蚀速率与对第二侧墙234的刻蚀速率之比值为20～100。具体的，所述第二侧墙234的材料为氮化硅、氮氧化硅或碳氮化硅，所述第二栅掩膜层233的材料为氮化硅、氮氧化硅或碳氮化硅。这样降低刻蚀去除第二栅掩膜层233的工艺对第二侧墙234的材料的损耗程度。
在上述的刻蚀过程中，选择解合适的刻蚀选择比，有效的降低了对第二侧墙234的刻蚀损耗，这样能使得第二侧墙234的厚度损失较小，所述第二侧墙234不易倾倒。
所述第二侧墙234后续还能给槽隔离层提供空间，这样使得槽隔离层还能延伸至第二侧墙234之间，槽隔离层的高度较高，这样使得槽隔离层的隔离性能提高。
接着，形成层间介质层，所述层间介质层位于第一伪栅极结构220上、以及凹槽250周围的半导体衬底200和鳍部211上，在形成层间介质层的过程中形成位于凹槽250中的槽隔离层。
本实施例中，还包括：形成所述凹槽250后，形成刻蚀阻挡层，所述刻蚀阻挡层位于第一伪栅极结构220两侧的鳍部211顶部表面，在形成所述刻蚀阻挡层的过程中，形成位于所述凹槽250的内壁的槽保护层；形成所述层间介质层和槽隔离层后，所述层间介质层还位于刻蚀阻挡层上，所述槽隔离层位于所述槽保护层上。
在其它实施例中，不形成槽保护层和刻蚀阻挡层。
下面参考图8至图10具体介绍形成刻蚀阻挡层、层间介质层、槽隔离层和槽保护层的方法。
参考图8，在所述半导体衬底200上、鳍部211的表面、凹槽250的内壁、以及第一伪栅极结构220的侧壁和顶部形成初始刻蚀阻挡层260。
形成所述初始刻蚀阻挡层260的工艺为沉积工艺，如原子层沉积工艺。原子层沉积工艺形成的初始刻蚀阻挡层260的厚度均匀性好，膜层质量高，这样使得刻蚀阻挡层和槽保护层的厚度均匀性好，膜层质量高。
所述初始刻蚀阻挡层260的厚度为10埃～30埃。
所述初始刻蚀阻挡层260的材料包括氮化硅。
参考图9，在所述初始刻蚀阻挡层260上形成初始介质层270，初始介质层270的顶部表面高于第一伪栅极结构220的顶部表面，所述初始介质层270填充满所述凹槽250。
本实施例中，所述初始介质层270的顶部表面还高于第二侧墙的顶部表面。
在一个实施例中，形成初始介质层270的工艺沉积工艺，如等离子体化学气相沉积工艺。
在另一个实施例中，形成初始介质层270的步骤包括：在所述初始刻蚀阻挡层260上形成第一介质层，第一介质层的顶部表面高于鳍部211的顶部表面且低于第一伪栅极结构220的顶部表面、且低于第二侧墙的顶部表面，所述第一介质层还位于鳍部211之间的凹槽250中、以及第二侧墙之间的部分凹槽中；在第一介质层上形成第二初始介质层，第二初始介质层覆盖第一伪栅极结构220且位于第二侧墙之间的凹槽250中，第二初始介质层和第一介质层构成初始介质层270。
所述第一介质层的材料形成工艺为沉积工艺，如流体化学气相沉积工艺，采用流体化学气相沉积工艺形成第一介质层，使得第一介质层的材料的填充性能较好。第二初始介质层的材料的形成工艺为沉积工艺，如高密度等离子体化学气相沉积工艺。第二初始介质层的硬度大于第一介质层的硬度。
参考图10，平坦化所述初始介质层270和所述初始刻蚀阻挡层260直至暴露出第一伪栅极结构220的顶部表面，使初始刻蚀阻挡层260形成刻蚀阻挡层261和槽保护层262，使初始介质层270形成所述层间介质层271和槽隔离层272。
所述刻蚀阻挡层261位于第一伪栅极结构两侧的鳍部顶部表面。所述槽保护层262位于所述凹槽250的内壁，具体的，所述槽保护层262位于所述凹槽250的底部表面和侧壁表面。
所述刻蚀阻挡层261覆盖源漏掺杂区240的表面。
本实施例中，所述刻蚀阻挡层261还位于第一伪栅极结构220的侧壁、鳍部211的在宽度方向上的侧壁表面、以及第二侧墙背向凹槽的侧壁表面。
所述刻蚀阻挡层261作为后续形成接触孔的停止层。
所述槽保护层262的厚度均匀性好，膜层质量高，所述槽保护层262能够修复凹槽250内壁的缺陷，因此槽保护层262和槽隔离层272能够共同起到隔离作用而构成凹槽250中的槽隔离结构，使得槽隔离结构的隔离性能得到提高。
所述槽保护层262的能够减小凹槽250内壁的缺陷，例如，当在刻蚀形成凹槽250的过程中，所述凹槽250暴露出源漏掺杂区240时，所述槽保护层262能隔离源漏掺杂区240，避免源漏掺杂区240和槽隔离层271直接接触。
本实施例中，在形成所述刻蚀阻挡层261的过程中，形成位于所述凹槽250的内壁的槽保护层262，所述槽保护层262借助形成刻蚀阻挡层261的工艺而形成，不需要采用额外的工艺，使得工艺得到简化。
所述刻蚀阻挡层261和所述槽保护层262的厚度均为10埃～30埃。这样使得，刻蚀阻挡层261能够满足刻蚀停止作用所需的厚度，且使槽保护层262能够较好的修复凹槽250内壁的缺陷；若槽保护层262的厚度大于30埃，那么槽隔离层272占用的空间受到限制，导致槽隔离结构的隔离性能降低，本实施例中，所述槽保护层262的厚度小于等于30埃，使槽保护层262的厚度不至于过大，因此槽保护层262和槽隔离层272构成的槽隔离结构的隔离性能提高。
所述层间介质层271位于第一伪栅极结构220上、以及凹槽250周围的半导体衬底200和鳍部211上，槽隔离层272位于凹槽250中。
形成所述层间介质层271和槽隔离层272后，所述层间介质层271还位于刻蚀阻挡层261上，所述槽隔离层272位于所述槽保护层262上。
所述刻蚀阻挡层261和所述槽保护层262的材料包括氮化硅。
所述层间介质层271和所述槽隔离层272的材料包括氧化硅或低K介质材料。
本实施例中，还包括：在平坦所述初始介质层270和所述初始刻蚀阻挡层260的过程中，去除了第一栅掩膜层223。
当形成初始介质层270的步骤包括：形成第一介质层和第二初始介质层时，平坦化所述初始介质层270和所述初始刻蚀阻挡层260直至暴露出第一伪栅极结构220的顶部表面的过程为：平坦化第二初始介质层和初始刻蚀阻挡层260直至暴露出第一伪栅极结构220的顶部表面，使初始刻蚀阻挡层260形成所述刻蚀阻挡层261和槽保护层262，使第二初始介质层形成第二介质层，凹槽中的第二介质层和第一介质层构成槽隔离层272，凹槽之外的第二介质层和第一介质层构成层间介质层271。
平坦化第二初始介质层和初始刻蚀阻挡层260的工艺包括化学机械研磨工艺。
由于第二初始介质层的硬度较大，因此好处在于：在平坦化第二初始介质层和初始刻蚀阻挡层260的过程中，避免层间介质层271的顶部表面形成凹陷，避免槽隔离层272的顶部表面形成凹陷。
所述槽隔离层272用于电学隔离所述槽隔离层272两侧的器件结构。本实施例中，所述槽隔离层272还延伸至第二侧墙234之间，所述槽隔离层272的顶部表面高于鳍部211的顶部表面。所述槽隔离层272的高度较高，使得槽隔离层271的隔离性能提高。
形成所述槽隔离层272后，所述源漏掺杂区240分别位于第一伪栅极结构220两侧的鳍部211中、以及第一伪栅极结构220和槽隔离层272之间的鳍部211中。
之后，还包括：去除第一伪栅极结构本体，在层间介质层中形成栅开口；在栅开口中形成金属栅极结构本体，第一侧墙覆盖金属栅极结构本体的侧壁；在第一侧墙、金属栅极结构本体、槽隔离层和层间介质层上形成顶层介质层；刻蚀金属栅极结构本体两侧的顶层介质层和层间介质层直至暴露出源漏掺杂区表面的刻蚀阻挡层，在金属栅极结构本体两侧的顶层介质层和层间介质层中分别形成接触孔；刻蚀接触孔底部的刻蚀阻挡层直至暴露出源漏掺杂区；之后，在接触孔中填充插塞。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有初始鳍部；
形成第一伪栅极结构和第二伪栅极结构，第一伪栅极结构和第二伪栅极结构均横跨初始鳍部，第二伪栅极结构位于部分相邻的第一伪栅极结构之间，第二伪栅极结构包括第二伪栅极结构本体；
刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部，在所述初始鳍部中形成凹槽，所述凹槽将初始鳍部分割，形成位于凹槽两侧的鳍部；
形成层间介质层，所述层间介质层位于第一伪栅极结构上、以及凹槽周围的半导体衬底和鳍部上，在形成层间介质层的过程中形成位于凹槽中的槽隔离层；
形成所述凹槽后，在所述半导体衬底上、鳍部的表面、凹槽的内壁、以及第一伪栅极结构的侧壁和顶部形成初始刻蚀阻挡层；在所述初始刻蚀阻挡层上形成初始介质层，初始介质层的顶部表面高于第一伪栅极结构的顶部表面，所述初始介质层填充满所述凹槽；平坦化所述初始介质层和所述初始刻蚀阻挡层直至暴露出第一伪栅极结构的顶部表面，使初始刻蚀阻挡层形成刻蚀阻挡层和槽保护层，使初始介质层形成所述层间介质层和槽隔离层；形成初始介质层的步骤包括：在所述初始刻蚀阻挡层上形成第一介质层，第一介质层的顶部表面高于鳍部的顶部表面且低于第一伪栅极结构的顶部表面、且低于第二侧墙的顶部表面，所述第一介质层还位于鳍部之间的凹槽中、以及第二侧墙之间的部分凹槽中；在第一介质层上形成第二初始介质层，第二初始介质层覆盖第一伪栅极结构且位于第二侧墙之间的凹槽中，第二初始介质层和第一介质层构成初始介质层；第二初始介质层的硬度大于第一介质层的硬度。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述初始刻蚀阻挡层的工艺包括原子层沉积工艺。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述刻蚀阻挡层和所述槽保护层的材料包括氮化硅。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述刻蚀阻挡层和所述槽保护层的厚度均为10埃～30埃。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述层间介质层和所述槽隔离层的材料包括氧化硅或低K介质材料。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二伪栅极结构还包括第二侧墙，第二侧墙位于第二伪栅极结构本体在初始鳍部延伸方向的两侧侧壁；所述凹槽还延伸至所述第二侧墙之间；所述槽隔离层还延伸至第二侧墙之间，所述槽隔离层的顶部表面高于鳍部的顶部表面。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成第一伪栅极结构和第二伪栅极结构之前，在所述半导体衬底上形成隔离结构，所述隔离结构覆盖初始鳍部的部分侧壁；所述第一伪栅极结构和第二伪栅极结构还位于部分隔离结构上；刻蚀去除第二伪栅极结构本体、第二伪栅极结构本体底部的初始鳍部、以及第二伪栅极结构本体底部的隔离结构直至暴露出半导体衬底的表面，形成所述凹槽；形成所述凹槽后，所述隔离结构覆盖鳍部的部分侧壁。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部之前，还包括：
在所述半导体衬底和初始鳍部上形成掩膜层，所述掩膜层覆盖所述第一伪栅极结构且未形成在第二伪栅极结构上；以所述掩膜层为掩膜刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部；以所述掩膜层为掩膜刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部后，去除所述掩膜层。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二伪栅极结构本体包括第二伪栅介质层和位于第二伪栅介质层上的第二伪栅电极层；所述第二伪栅介质层的材料为氧化硅或高K介质材料；所述第二伪栅电极层的材料为多晶硅。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在刻蚀去除第二伪栅极结构本体以及第二伪栅极结构本体底部的初始鳍部之前，在所述第一伪栅极结构两侧和第二伪栅极结构两侧的初始鳍部中分别形成源漏掺杂区；形成槽隔离层后，所述源漏掺杂区分别位于第一伪栅极结构两侧的鳍部中、以及第一伪栅极结构和槽隔离层之间的鳍部中。
11.一种根据权利要求1至10任意一项方法形成的半导体器件。
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