KR100973276B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 셀 지역과 페리 지역 간의 단차를 최소화할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 제1 지역 및 제2 지역을 포함하는 반도체 기판의 상기 제1 지역에 수직형 트랜지스터를 형성하는 반도체 소자의 제조방법이며, 상기 제1 지역과 제2 지역 간에 발생된 단차를 제거하기 위해, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 셀 지역과 페리 지역 간의 단차를 최소화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트 라인, 워드 라인, 캐패시터의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다.
그 중 하나의 방법으로서, DRAM과 같은 반도체 소자의 경우, 소오스 영역 및 드레인 영역을 활성 영역 내에 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터(이하, 수직형 트랜지스터) 구조를 적용한 반도체 소자가 제안되었다.
상기 수직형 트랜지스터 구조는 반도체 기판에 형성된 필라형 액티브 패턴의 하단부 측벽에 형성된 게이트와, 상기 게이트를 중심으로 하여 상기 필라형 액티브 패턴 상하에 각각 형성된 소오스 영역 및 드레인 영역을 포함한다. 그러므로, 트랜 지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
이하에서는, 종래 기술에 따른 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.
반도체 기판의 셀 지역을 소정 깊이만큼 식각하여 상기 반도체 기판의 셀 지역에 필라형 액티브 패턴을 형성한다. 상기 필라형 액티브 패턴은 상단부의 폭이 하단부의 폭보다 넓도록 형성한다. 그리고 나서, 상기 필라형 액티브 패턴의 하단부에 게이트 절연막과 게이트 도전막으로 이루어지며 상기 필라형 액티브 패턴의 하단부 측벽을 감싸는 환형 게이트를 형성하고, 상기 환형 게이트에 인접한 소정 영역에 이온주입을 수행하여 드레인 영역을 형성한다.
상기 필라형 액티브 패턴 사이의 반도체 기판 내에 일 방향으로 연장하는 라인 형상의 매몰 비트 라인을 형성한 다음, 상기 비트 라인의 중앙 부분에 소자분리용 절연막을 형성한다. 상기 소자분리용 절연막 상부에 상기 환형 게이트와 콘택하는 워드 라인을 형성한다.
상기 워드 라인 상에 절연막을 형성하고, 상기 절연막의 표면을 상기 필라형 액티브 패턴이 노출되도록 평탄화한다. 그리고, 상기 노출된 필라형 액티브 패턴의 상단부에 상기 게이트와 콘택하는 소오스 영역을 형성한다. 그 결과, 상기 환형 게이트 및 그 상부와 하부에 각각 콘택하도록 형성된 소오스 영역 및 드레인 영역으로 구성된 수직형 채널을 갖는 트랜지스터가 형성된다.
계속해서, 반도체 기판의 페리 지역에 플래너(Planar)형 게이트를 형성한 후, 셀 지역 및 페리 지역에 층간 절연막을 형성한다. 상기 층간 절연막을 식각하 여 상기 셀 지역의 소오스 영역을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 매립하도록 도전막을 증착하고, 상기 층간 절연막이 노출되도록 도전막을 CMP해서 상시 콘택홀 내에 콘택 플러그를 형성한다.
이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 채널을 갖는 트랜지스터를 적용한 반도체 소자를 완성한다.
그러나, 전술한 종래 기술의 경우에는 수직형 트랜지스터가 형성되는 셀 지역과 플래너형 게이트가 형성되는 페리 지역 간의 단차가 발생된다. 이러한 단차는 상기 콘택 플러그를 형성하기 위한 CMP 공정시 사용되는 슬러리의 연마 선택비로 인하여 더욱 심화된다.
그 결과, 전술한 종래 기술의 경우에는, 상기 셀 지역과 페리 지역의 단차로 인해 후속 공정시 콘택이 오픈되지 않는 문제가 발생하여 콘택 저항이 증가되는 등 반도체 소자의 신뢰성이 저하된다.
본 발명은 셀 지역과 페리 지역 간의 단차를 최소화할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 제1 지역 및 제2 지역 을 포함하는 반도체 기판의 상기 제1 지역에 수직형 트랜지스터를 형성하는 반도체 소자의 제조방법이며, 상기 제1 지역과 제2 지역 간에 발생된 단차를 제거하기 위해, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행한다.
상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역이다.
상기 첨가제가 포함되지 않은 세리아 슬러리는 중성을 띤다.
상기 첨가제가 포함되지 않은 세리아 슬러리의 pH는 6∼8이다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 제1 지역 및 제2 지역을 포함하는 반도체 기판의 상기 제1 지역에 수직형 트랜지스터를 형성하는 단계; 상기 수직형 트랜지스터가 형성된 반도체 기판 상에 상기 제1 지역의 반도체 기판 부분을 노출시키는 콘택홀을 구비한 층간 절연막을 형성하는 단계; 상기 제1 지역의 콘택홀 내에 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그가 형성된 제1 지역과 상기 제2 지역 간에 발생된 단차가 제거되도록, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행하는 단계;를 포함한다.
상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역이다.
상기 콘택 플러그를 형성하는 단계는, 상기 콘택홀을 매립하도록 층간 절연막 상에 도전막을 형성하는 단계; 및 상기 층간 절연막 상에 형성된 도전막 부분을 제거하는 단계;를 포함한다.
상기 도전막은 폴리실리콘막, 또는, 금속막 중 어느 하나의 막을 포함한다.
상기 금속막은 텅스텐막, 또는, 티타늄 질화막 중 어느 하나의 막을 포함한다.
상기 도전막이 폴리실리콘막을 포함하는 경우에는, 상기 층간 절연막 상에 형성된 도전막 부분을 염기성을 띠는 실리카 슬러리를 사용하는 CMP 방식으로 제거한다.
상기 도전막이 금속막을 포함하는 경우에는, 상기 층간 절연막 상에 형성된 도전막 부분을 산성을 띠는 실리카 슬러리를 사용하는 CMP 방식으로 제거한다.
상기 층간 절연막 상에 형성된 도전막 부분의 제거는, 에치백, 또는, CMP 방식으로 수행한다.
상기 첨가제가 포함되지 않은 세리아 슬러리는 중성을 띤다.
상기 첨가제가 포함되지 않은 세리아 슬러리의 pH는 6∼8이다.
게다가, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 제1 지역 및 제2 지역을 포함하는 반도체 기판의 제1 지역을 식각하여 필라형 액티브 패턴을 형성하는 단계; 상기 필라형 액티브 패턴 하단부의 측벽에 게이트를 형성하는 단계; 상기 게이트가 형성된 필라형 액티브 패턴의 상하부에 각각 소오스 영역 및 드레인 영역을 형성하여, 상기 제1 지역에 수직형 트랜지스터를 형성하는 단계; 상기 수직형 트랜지스터가 형성된 반도체 기판의 제2 지역에 게이트 구조물을 형성하는 단계; 상기 수직형 트랜지스터 및 게이트 구조물이 형성된 반도체 기판 상에 상기 제1 지역의 반도체 기판 부분을 노출시키는 콘택홀을 구비한 층간 절연막을 형성하는 단계; 상기 제1 지역의 콘택홀 내에 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그가 형성된 제1 지역과 상기 제2 지역 간에 발생된 단차가 제거되도록, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행하는 단계;를 포함 한다.
상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역이다.
상기 제2 지역의 게이트 구조물은 게이트 하드마스크막으로서 질화막을 포함한다.
상기 콘택홀을 구비한 층간 절연막을 형성하는 단계는, 상기 수직형 트랜지스터 및 게이트 구조물을 덮도록, 반도체 기판 상에 층간 절연막을 증착하는 단계; 상기 게이트 구조물이 노출되도록 상기 층간절연막을 평탄화하는 단계; 및 상기 평탄화된 층간 절연막을 식각하여 상기 셀 지역의 반도체 기판 부분을 노출시키는 콘택홀을 형성하는 단계;를 포함한다.
상기 층간절연막의 평탄화는 CMP 방식으로 수행한다.
상기 콘택 플러그를 형성하는 단계는, 상기 콘택홀을 매립하도록 상기 층간 절연막 상에 도전막을 형성하는 단계; 및 상기 층간 절연막 상에 형성된 도전막 부분을 제거하는 단계;를 포함한다.
상기 도전막은 폴리실리콘막, 또는, 금속막 중 어느 하나의 막을 포함한다.
상기 금속막은 텅스텐막, 또는, 티타늄 질화막 중 어느 하나의 막을 포함한다.
상기 도전막이 폴리실리콘막을 포함하는 경우에는, 상기 층간 절연막 상에 형성된 도전막 부분을 염기성을 띠는 실리카 슬러리를 사용하는 CMP 방식으로 제거한다.
상기 도전막이 금속막을 포함하는 경우에는, 상기 층간 절연막 상에 형성된 도전막 부분을 산성을 띠는 실리카 슬러리를 사용하는 CMP 방식으로 제거한다.
상기 층간 절연막 상에 형성된 도전막 부분의 제거는, 에치백, 또는, CMP 방식으로 수행한다.
상기 첨가제가 포함되지 않은 세리아 슬러리는 중성을 띤다.
상기 첨가제가 포함되지 않은 세리아 슬러리의 pH는 6∼8이다.
본 발명은 수직형 트랜지스터가 형성된 셀 지역 및 플래너형 게이트 구조물이 형성된 페리 지역을 포함하는 반도체 기판에 대해, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP(Chemical Mechanical Polishing) 공정을 수행함으로써, 상기 셀 지역과 페리 지역 간의 단차를 최소화할 수 있다.
따라서, 본 발명은 상기 셀 지역과 페리 지역 간의 단차로 인해 유발되는 콘택 저항 증가를 억제할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(100)의 상기 셀 지역(C)을 식각하여 상기 셀 지역(C)에 필라형 액티브 패 턴(102)을 형성한다. 상기 필라형 액티브 패턴(102)은, 바람직하게, 상단부의 폭이 하단부의 폭보다 넓도록 형성한다.
그리고, 상기 페리 지역(P)의 반도체 기판(100) 부분을 식각하여 트렌치를 형성한 후, 상기 트렌치 내에 소자분리막(104)을 형성한다. 여기서, 상기 페리 지역(P)의 소자분리막(104)은 상기 셀 지역(C)의 필라형 액티브 패턴(102)을 형성하기 전, 또는, 후에 형성하는 것도 가능하며, 상기 페리 지역(P)에 후속으로 형성되는 게이트 구조물을 형성하기 전에만 형성되면 무방하다.
도 1b를 참조하면, 상기 필라형 액티브 패턴(102) 하단부의 측벽에 게이트(110)를 형성한다. 상기 게이트(110)는, 예컨대, 제1 게이트 절연막(106)과 제1 게이트 도전막(108)을 포함하는 구조로 이루어지며, 바람직하게, 상기 필라형 액티브 패턴(108)의 하단부를 감싸는 환형으로 형성한다.
도 1c를 참조하면, 상기 게이트(110)에 인접한 소정 영역, 예컨대, 상기 필라형 액티브 패턴(102)의 상하부에 각각 이온주입을 수행하여 제1 접합 영역(112) 및 제2 접합 영역(114)을 형성한다.
그 결과, 셀 지역(C)에 상기 필라형 액티브 패턴(102)의 하단부 측벽에 형성된 게이트(110)와, 상기 게이트(110)를 중심으로 하여 상기 필라형 액티브 패턴(102) 상하부에 각각 형성된 제1 접합 영역(112) 및 제2 접합 영역(114)을 포함하는 수직형 트랜지스터가 형성된다. 상기 수직형 트랜지스터를 형성하는 경우에는, 트랜지스터의 면적을 감소시키더라도 채널 길이가 감소되지 않으므로, 고집적 소자에 적용 가능하다는 장점이 있다.
한편, 상기 제1 접합 영역(112)은 후속 워드 라인의 형성 후에 형성해도 무방하다. 또한, 상기 제1 접합 영역(112) 및 제2 접합 영역(114)은 상기 필라형 액티브 패턴(102) 및 게이트(110)을 형성하기 전에, 반도체 기판(100) 내에 불순물 이온주입층을 형성한 후, 상기 불순물 이온주입층을 포함한 반도체 기판(100)을 식각해서 상기 제1 접합 영역(112) 및 제2 접합 영역(114)을 포함하는 필라형 액티브 패턴(102)을 형성하는 방식 등 여러 가지 방식으로 형성하는 것도 가능하다.
도 1d를 참조하면, 상기 제1 접합 영역(112) 및 제2 접합 영역(114)을 포함하는 필라형 액티브 패턴(102) 사이의 반도체 기판(100) 내에 매몰형 비트 라인(116)을 형성한다. 상기 비트 라인(116)은, 예컨대, 이온주입 공정을 통해 형성하며, 바람직하게, 반도체 기판(100) 내에서 일 방향으로 연장하는 라인 형상으로 형성한다.
도 1e를 참조하면, 상기 비트 라인(116) 및 그 아래의 반도체 기판(100) 부분을 식각하여 소자분리용 트렌치를 형성한다. 상기 소자분리용 트렌치는, 예컨대, 상기 비트 라인(116)의 중앙 부분에 형성된다. 그리고 나서, 상기 소자분리용 트렌치 내에 절연막을 매립시켜, 소자분리용 절연막(118)을 형성한다.
도 1f를 참조하면, 상기 소자분리용 절연막(118) 상에 워드 라인용 도전막을 증착한 후, 상기 워드 라인용 도전막의 소정 두께를 식각하여 게이트(110)와 콘택하는 워드 라인(120)을 형성한다. 다음으로, 상기 워드 라인(120) 상에 절연막(122)을 형성한다. 계속해서, 상기 절연막(122)의 표면을 평탄화함이 바람직하다.
도 1g를 참조하면, 반도체 기판의 페리 지역(P)에 플래너형 게이트 구조물(130)을 형성한다. 상기 게이트 구조물(130)은, 바람직하게, 제2 게이트 절연막(124)과 제2 게이트 도전막(126) 및 게이트 하드마스크막(128)의 다층 구조를 포함한다. 상기 제2 게이트 도전막(126)은, 예컨대, 폴리실리콘막을 포함하며, 상기 게이트 하드마스크막(128)은, 예컨대, 질화막을 포함한다.
도 1h를 참조하면, 상기 게이트 구조물이 형성된 반도체 기판의 셀 지역(C) 및 페리 지역(P)에 층간 절연막(132)을 형성한다. 상기 층간 절연막(132)은, 예컨대, 산화막으로 형성하며, 상기 페리 지역(P)의 게이트 구조물(130)을 덮도록, 바람직하게, 3000∼6000Å의 두께로 형성한다.
이어서, 상기 페리 지역(P)에 형성된 게이트 구조물(130)의 게이트 하드마스크막(128)이 노출될 때까지 상기 층간 절연막(132)을 CMP한다. 상기 CMP는, 상기 게이트 하드마스크막(128) 상부로 300∼1500Å의 층간 절연막(132), 바람직하게, 약 1000Å의 층간 절연막(132)이 잔류되도록 수행하는 1차 CMP와, 상기 게이트 하드마스크막(128) 상부에 잔류된 층간절연막(132)을 제거하는 2차 CMP로 이루어지며, 상기 2차 CMP는 질화막보다 산화막의 연마 선택비가 높은 슬러리를 사용하여 수행함이 바람직하다.
도 1i를 참조하면, 상기 CMP된 층간 절연막(132)을 식각하여 반도체 기판(100)의 셀 지역(C)에 콘택홀(H)을 형성한다. 상기 콘택홀(H)은 상기 셀 지역(C)의 반도체 기판(100) 부분, 즉, 제1 접합 영역(112) 부분을 노출시키도록 형성한다.
도 1j를 참조하면, 상기 콘택홀(H)을 매립하도록 상기 층간 절연막(132) 및 게이트 구조물(130) 상에 콘택 플러그용 도전막(134)을 형성한다. 상기 콘택 플러그용 도전막(134)은, 바람직하게, 폴리실리콘막, 또는, 금속막 중 어느 하나의 막으로 형성하며, 상기 금속막은, 예컨대, 텅스텐막, 또는, 티타늄 질화막 중 어느 하나의 막을 포함한다. 또한, 상기 콘택 플러그용 도전막(132)은 1000∼5000Å의 두께, 바람직하게, 2000∼3000Å의 두께로 형성한다.
도 1k를 참조하면, 상기 층간 절연막(132) 상에 형성된 콘택 플러그용 도전막 부분을 에치백(Etch Back), 또는, CMP 등의 방식, 바람직하게는, CMP 방식으로 제거하여 셀 지역(C)에 콘택 플러그(136)을 형성한다.
이때, 상기 콘택 플러그용 도전막이 폴리실리콘막인 경우에는, 상기 CMP시 염기성을 띠는, 바람직하게, pH가 10∼12인 실리카 슬러리를 사용하며, 상기 콘택 플러그용 도전막이 금속막인 경우에는, 상기 CMP시 산성을 띠는, 바람직하게, pH가 2∼4인 실리카 슬러리를 사용한다.
여기서, 상기 실리카 슬러리는 산화막이나 질화막 등의 절연막보다 폴리실리콘막이나 금속막 등의 도전막의 연마 선택비가 더 높은 슬러리이다. 그러므로, 콘택 플러그용 도전막이 연마되어 콘택 플러그(136)가 형성되는 셀 지역(C)과 상기 콘택 플러그(136)가 형성되지 않는 페리 지역(P) 간에 단차가 발생된다.
도 1l을 참조하면, 상기 셀 지역(C)과 페리 지역(P) 간에 발생된 단차가 제거되도록, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행한다. 상기 첨가제가 포함되지 않은 세리아 슬러리는 중성을 띠는, 바람직하게, pH가 6∼8인 슬러리이다.
자세하게, 일반적인 세리아 슬러리에는 세리아 슬러리가 분산되어 있으며, 질화막의 연마를 억제하기 위한 첨가제가 첨가되어 있는데, 본 발명의 실시예에서는 상기 첨가제가 첨가되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행함으로써, 페리 지역(P)에 형성된 게이트 구조물(130)의 게이트 하드마스크막(128)을 연마할 수 있다.
따라서, 본 발명은 셀 지역(C)과 페리 지역(P) 간에 발생된 단차를 최소화할 수 있으며, 이를 통해, 상기 셀 지역(C)과 페리 지역(P)의 단차로 인해 발생되는 후속 공정시 콘택이 오픈되지 않는 문제를 해결할 수 있으므로 콘택 저항의 증가를 방지할 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
도 2는 본 발명의 실시예에서 셀 지역과 페리 지역 간의 단차를 최소화하기 위해 수행하는 CMP 공정시 사용된 세리아 슬러리의 연마 경향을 보여주는 그래프이다.
도시된 바와 같이, 세리아 슬러리는 산화막과 질화막에 비해 상대적으로 폴리실리콘막의 연마 속도가 매우 느리기 때문에, 상기 세리아 슬러리를 사용하는 CMP 공정시 상기 폴리실리콘막이 연마 정지막 역할을 할 수 있다. 자세하게, 산화막:폴리실리콘막의 연마 선택비는 60:1 이상이고, 질화막:폴리실리콘막의 연마 선택비는 10:1 이상이며, 산화막:금속막 및 질화막:금속막의 연마 선택비는 이보다 더 높다.
그러므로, 상기 세리아 슬러리를 사용하는 CMP 공정시, 콘택 플러그가 형성된 셀 지역에서는 연마가 거의 진행되지 않고, 산화막 재질의 층간 절연막 및 질화막 재질의 게이트 하드마스크막이 노출된 페리 지역에서의 연마가 더 빠르게 진행된다.
따라서, 본 발명은 이러한 세리아 슬러리를 사용하는 CMP 공정을 통해 셀 지역과 페리 지역 간의 단차를 최소화할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 효과적으로 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명의 실시예에서 사용된 세리아 슬러리의 연마 경향을 보여주는 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 C : 셀 지역
P : 페리 지역 102 : 필라형 액티브 패턴
104 : 소자분리막 106 : 제1 게이트 절연막
108 : 제1 게이트 도전막 110: 게이트
112 : 제1 접합 영역 114 : 제2 접합 영역
116 : 비트 라인 118 : 소자분리용 절연막
120 : 절연막 122 : 워드 라인
124 : 제2 게이트 절연막 126 : 제2 게이트 도전막
128 : 게이트 하드마스크막 130 : 게이트 구조물
132 : 층간 절연막 H : 콘택홀
134 : 콘택 플러그용 도전막 136 : 콘택 플러그

Claims (27)

  1. 제1 지역 및 제2 지역을 포함하는 반도체 기판의 상기 제1 지역에 수직형 트랜지스터를 형성하는 반도체 소자의 제조방법이며,
    상기 제1 지역과 제2 지역 간에 발생된 단차를 제거하기 위해, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 첨가제가 포함되지 않은 세리아 슬러리는 중성을 띠는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 첨가제가 포함되지 않은 세리아 슬러리의 pH는 6∼8인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1 지역 및 제2 지역을 포함하는 반도체 기판의 상기 제1 지역에 수직형 트랜지스터를 형성하는 단계;
    상기 수직형 트랜지스터가 형성된 반도체 기판 상에 상기 제1 지역의 반도체 기판 부분을 노출시키는 콘택홀을 구비한 층간 절연막을 형성하는 단계;
    상기 제1 지역의 콘택홀 내에 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그가 형성된 제1 지역과 상기 제2 지역 간에 발생된 단차가 제거되도록, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는,
    상기 콘택홀을 매립하도록 층간 절연막 상에 도전막을 형성하는 단계; 및
    상기 층간 절연막 상에 형성된 도전막 부분을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 도전막은 폴리실리콘막, 또는, 금속막 중 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 금속막은 텅스텐막, 또는, 티타늄 질화막 중 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 도전막이 폴리실리콘막을 포함하는 경우에는, 상기 층간 절연막 상에 형성된 도전막 부분을 염기성을 띠는 실리카 슬러리를 사용하는 CMP 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 도전막이 금속막을 포함하는 경우에는, 상기 층간 절연막 상에 형성된 도전막 부분을 산성을 띠는 실리카 슬러리를 사용하는 CMP 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 층간 절연막 상에 형성된 도전막 부분의 제거는, 에치백, 또는, CMP 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 5 항에 있어서,
    상기 첨가제가 포함되지 않은 세리아 슬러리는 중성을 띠는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 첨가제가 포함되지 않은 세리아 슬러리의 pH는 6∼8인 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제1 지역 및 제2 지역을 포함하는 반도체 기판의 제1 지역을 식각하여 필라형 액티브 패턴을 형성하는 단계;
    상기 필라형 액티브 패턴 하단부의 측벽에 게이트를 형성하는 단계;
    상기 게이트가 형성된 필라형 액티브 패턴의 상하부에 각각 제1 및 제2 접합 영역을 형성하여, 상기 제1 지역에 수직형 트랜지스터를 형성하는 단계;
    상기 수직형 트랜지스터가 형성된 반도체 기판의 제2 지역에 게이트 구조물을 형성하는 단계;
    상기 수직형 트랜지스터 및 게이트 구조물이 형성된 반도체 기판 상에 상기 제1 지역의 반도체 기판 부분을 노출시키는 콘택홀을 구비한 층간 절연막을 형성하 는 단계;
    상기 제1 지역의 콘택홀 내에 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그가 형성된 제1 지역과 상기 제2 지역 간에 발생된 단차가 제거되도록, 첨가제가 포함되지 않은 세리아 슬러리를 사용하여 CMP 공정을 수행하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역인 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 제2 지역의 게이트 구조물은 게이트 하드마스크막으로서 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 콘택홀을 구비한 층간 절연막을 형성하는 단계는,
    상기 수직형 트랜지스터 및 게이트 구조물을 덮도록, 반도체 기판 상에 층간 절연막을 증착하는 단계;
    상기 게이트 구조물이 노출되도록 상기 층간절연막을 평탄화하는 단계; 및
    상기 평탄화된 층간 절연막을 식각하여 상기 제1 지역의 반도체 기판 부분을 노출시키는 콘택홀을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 층간절연막의 평탄화는 CMP 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는,
    상기 콘택홀을 매립하도록 상기 층간 절연막 상에 도전막을 형성하는 단계; 및
    상기 층간 절연막 상에 형성된 도전막 부분을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 도전막은 폴리실리콘막, 또는, 금속막 중 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 금속막은 텅스텐막, 또는, 티타늄 질화막 중 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 도전막이 폴리실리콘막을 포함하는 경우에는, 상기 층간 절연막 상에 형성된 도전막 부분을 염기성을 띠는 실리카 슬러리를 사용하는 CMP 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 도전막이 금속막을 포함하는 경우에는, 상기 층간 절연막 상에 형성된 도전막 부분을 산성을 띠는 실리카 슬러리를 사용하는 CMP 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 20 항에 있어서,
    상기 층간 절연막 상에 형성된 도전막 부분의 제거는, 에치백, 또는, CMP 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 15 항에 있어서,
    상기 첨가제가 포함되지 않은 세리아 슬러리는 중성을 띠는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 첨가제가 포함되지 않은 세리아 슬러리의 pH는 6∼8인 것을 특징으로 하는 반도체 소자의 제조방법.
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