KR20060117804A - 반도체소자의 리세스게이트 형성방법 - Google Patents

반도체소자의 리세스게이트 형성방법 Download PDF

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Abstract

본 발명의 반도체소자의 리세스게이트 형성방법은, 소자분리영역이 정의된 반도체기판을 일정 깊이로 식각하여 트랜치를 형성하는 단계와, 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계와, 트랜치가 매립되도록 게이트절연막 위에 제1 게이트도전막을 형성하는 단계와, 게이트절연막이 노출되도록 제1 게이트도전막에 대한 평탄화를 수행하는 단계와, 노출된 게이트절연막과 평탄화된 제1 게이트도전막 위에 제2 게이트도전막을 형성하는 단계와, 그리고 제2 게이트도전막 위에 금속실리사이드막을 형성하는 단계를 포함한다.
리세스채널, 리세스게이트, 화학적기계적폴리싱(CMP)

Description

반도체소자의 리세스게이트 형성방법{Method of fabricating recess gate for semiconductor device}
도 1a 및 도 1b는 종래의 반도체소자의 리세스게이트 형성방법의 문제점을 설명하기 위하여 나타내 보인 단면도 및 샘(SEM) 사진이다.
도 2 내지 도 5는 본 발명에 따른 반도체소자의 리세스게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6은 본 발명에 따른 반도체소자의 리세스게이트 형성방법에서의 평탄화공정에서 사용되는 슬러리의 연마특성을 나타내 보인 그래프이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 리세스채널(recess channel)을 갖는 반도체소자의 리세스게이트 형성방법에 관한 것이다.
현재 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증가되고 있다. 예를 들어, 집적회로소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 단채널(short channel)화가 급격히 진행되고 있다. 이에 따라, 단채널효과(short channel effect)가 빈번하게 발생하고 있다.
이러한 단채널효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히, 제한된 게이트 선폭에 대해서 채널의 길이를 보다 확장시켜 주는 구조로서 반도체기판을 리세스하고 이러한 리세스 영역을 게이트 구조로 채택하여 채널의 길이를 보다 연장시는 리세스된 채널을 갖는 모스 트랜지스터를 형성하고자 하는 시도가 많이 이루어지고 있다.
도 1a 및 도 1b는 종래의 반도체소자의 리세스게이트 형성방법의 문제점을 설명하기 위하여 나타내 보인 단면도 및 샘(SEM) 사진이다.
먼저 도 1a를 참조하면, 트랜치 소자분리막(110)에 의해 한정되는 활성영역을 갖는 반도체기판(100)의 활성영역에 리세스된 채널을 구현하기 위하여, 반도체(100) 기판을 일정깊이로 식각하여 트랜치(120)를 형성한다. 다음에 전면에 게이트절연막(130)을 형성하고, 트랜치(120)가 매립되도록 게이트도전막(140)을 전면에 형성한다. 다음에 게이트도전막(140) 위에 금속실리사이드막(150) 및 절연성 캡핑막(160)을 순차적으로 형성하고, 통상의 게이트패터닝을 수행하여 리세스게이트스택(170)을 형성한다. 이와 같은 리세스게이트 구조에 있어서, 채널은 트랜치(120)의 프로파일(profile)을 따라, 즉 트랜치(120)의 바닥 및 측벽을 따라 형성되게 되므로, 리세스게이트스택(170)의 선폭에 비해서 더 긴 길이로 확장된 길이를 갖게 된다.
그런데 도 1b를 참조하면, 이와 같은 종래의 리세스게이트 형성방법에 있어서, 게이트도전막의 두께가 충분치 않은 경우, 게이트도전막의 상부 프로파일은 계곡(valley) 형태를 갖게 되며, 그 결과 후속의 금속실리사이드막(150), 예컨대 스텝커버리지가 좋지 않은 텅스텐실리사이드(WSix)를 형성하는데 있어서, 도면에서 "A"로 나타낸 바와 같이, 단락이 발생하여 소자의 신뢰성이 저하된다는 문제가 발생한다.
이와 같은 문제를 방지하기 위해서는, 게이트도전막(140)을 두껍게 형성하여야 하는데, 이 경우에는 금속실리사이드막(150)을 형성하기 전에 평탄화공정을 수행하여야 한다. 그런데 평탄화공정, 예컨대 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing)공정을 수행하게 되면, 남아있는 게이트도전막(140)의 두께가 웨이퍼의 위치별로 편차를 나타낸다는 문제가 발생한다. 이와 같은 편차는 후속의 리세스게이트스택(170) 형성을 위한 식각공정시 일부 얇은 두께의 게이트도전막(140)이 과도하게 제거되어 반도체기판(100)이 어택(attack)받는 문제를 야기한다.
본 발명이 이루고자 하는 기술적 과제는, 리세스채널을 갖는 구조에 있어서 두껍지 않으면서도 평탄한 토폴로지(topology)를 갖도록 게이트도전막을 형성함으로써 워드라인의 단락방지와 실리콘기판의 어택이 방지되도록 하는 반도체소자의 리세스게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 리세스게이트 형성방법은, 소자분리영역이 정의된 반도체기판을 일정 깊이로 식각하여 트랜치를 형성하는 단계; 상기 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 트랜치가 매립되도록 상기 게이트절연막 위에 제1 게이트도전막을 형성하는 단계; 상기 게이트절연막이 노출되도록 상기 제1 게이트도전막에 대한 평탄화를 수행하는 단계; 상기 노출된 게이트절연막과 평탄화된 제1 게이트도전막 위에 제2 게이트도전막을 형성하는 단계; 및 상기 제2 게이트도전막 위에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 게이트도전막에 대한 평탄화는 화학적기계적폴리싱 방법을 사용하여 수행할 수 있다.
이 경우 상기 화학적기계적폴리싱 방법에서 사용되는 슬러리는, 상기 제1 게이트도전막과 게이트절연막 사이에 적어도 100:1 이상의 선택비를 갖는 것이 바람직하다.
상기 게이트절연막은 20 내지 150Å의 두께로 형성할 수 있다.
상기 제1 게이트도전막은, 500 내지 5000Å의 두께를 갖는 폴리실리콘막일 수 있다.
상기 제2 게이트도전막은, 300 내지 2000Å의 두께를 갖는 폴리실리콘막일 수 있다.
본 발명에 있어서, 상기 금속실리사이드막 위에 절연성 캡핑막을 형성하는 단계와, 상기 절연성 캡핑막 위에 상기 절연성 캡핑막의 일부 표면을 노출시키는 마스크막패턴을 형성하는 단계와, 상기 마스크막패턴을 식각마스크로 상기 절연성 캡핑막, 제2 게이트도전막 및 제1 게이트도전막의 노출부분을 순차적으로 제거하여 리세스게이트를 형성하는 단계와, 그리고 상기 마스크막패턴을 제거하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2 내지 도 5는 본 발명에 따른 반도체소자의 리세스게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2를 참조하면, 반도체기판(200)에 트랜치 소자분리막(210)을 형성하여 활성영역을 한정한다. 경우에 따라서, 트랜치 소자분리막(210) 대신에 로코스(LOCOS)와 같은 다른 형태의 소자분리막이 사용될 수도 있다. 다음에 반도체기판(200)의 활성영역 일부를 일정 깊이로 식각하여 리세스채널을 위한 트랜치(220)를 형성한다. 다음에 전면에 게이트절연막(230)을, 예컨대 산화막으로 형성한다. 게이트절연막(230)은 대략 20-150Å의 두께로 형성한다. 다음에 트랜치(220)가 매립되도록 전면에 제1 게이트도전막(241)을 형성한다. 제1 게이트도전막(241)은 대략 500-5000Å의 두께를 갖는 폴리실리콘막으로 형성한다.
다음에 도 3을 참조하면, 제1 게이트도전막(241)에 대한 평탄화를 수행하여 반도체기판(200) 위의 게이트절연막(230)을 노출시킨다. 이를 위하여 상기 펑탄화 는 제1 게이트도전막(241)과 게이트절연막(230) 사이의 선택비가 적어도 100:1 이상의 선택비를 갖는 슬러리(slurry)를 이용하는 화학적기계적폴리싱방법을 사용한다. 그러면 평탄화가 수행됨에 따라 제1 게이트도전막(241)이 제거되기 시작하고, 반도체기판(200) 표면 위의 게이트절연막(230)이 노출됨에 따라 제1 게이트도전막(241)에 대한 연마는 거의 일어나지 않게 된다. 이와 같은 평탄화가 수행되면, 반도체기판(200) 위의 게이트절연막(230) 표면과 트랜치(220)에 매립된 제1 게이트도전막(241)의 상부표면이 평탄한 프로파일을 얻을 수 있다.
다음에 도 4를 참조하면, 반도체기판(200) 위에서 노출되는 게이트절연막(230)과 제1 게이트도전막(241) 위에 제2 게이트도전막(242) 및 금속실리사이드막(250)을 순차적으로 적층한다. 제2 게이트도전막(242)은, 대략 300-2000Å의 두께를 갖는 폴리실리콘막으로 형성한다. 제2 게이트도전막(242)을 충분히 두껍게 형성하지 않더라도 상부 표면이 평평한 프로파일을 가지므로, 금속실리사이드막(250)의 단락 현상이 발생되지 않는다. 더욱이 제2 게이트도전막(242)을 두껍게 형성할 필요가 없으므로, 웨이퍼의 위치에 따른 두께 편차를 야기하는 평탄화공정을 수행할 필요도 없다. 금속실리사이드막(250)은 텅스텐실리사이드(WSix)막으로 형성한다. 다음에 도면에 나타내지는 않았지만, 금속실리사이드막(250) 위에 절연성 캡핑막(미도시)을 형성한다. 이 절연성 캡핑막은 실리콘질화막으로 형성할 수 있다.
다음에 도 5를 참조하면, 절연성 캡핑막(260) 위에 절연성 캡핑막(260)의 일부 표면을 노출시키는 마스크막패턴(미도시)을 형성한다. 이 마스크막패턴은 포토레지스트막패턴으로 형성할 수 있다. 다음에 이 마스크막패턴을 식각마스크로 한 식각공정으로 절연성 캡핑막(260), 금속실리사이드막(250) 및 제2 게이트도전막(242)의 노출부분을 순차적으로 제거한다. 그러면, 제1 게이트도전막(241), 제2 게이트도전막(242), 금속실리사이드막(250) 및 절연성 캡핑막(260)이 순차적으로 적층되는 리세스게이트가 만들어진다.
도 6은 본 발명에 따른 반도체소자의 리세스게이트 형성방법에서의 평탄화공정에서 사용되는 슬러리의 연마특성을 나타내 보인 그래프이다.
도 6을 참조하면, 도 3을 참조하여 설명한 바와 같이, 화학적기계적평탄화공정을 수행하는데 있어서, 사용되는 슬러리는 제1 게이트도전막(241)과 게이트절연막(230) 사이에 적어도 100:1 이상의 선택비를 갖는다. 제1 게이트도전막(241) 및 게이트절연막(230)을 각각 폴리실리콘막과 산화막으로 형성하는 경우, 폴리실리콘막의 분당 제거율은 3758Å을 나타내며, 산화막의 분당 제거율은 36Å을 나타낸다. 참고로 실리콘질화막에 대한 분당 제거율은 34Å을 나타낸다. 따라서 앞서 설명한 바와 같이, 반도체기판(200) 위에서 게이트절연막(230)이 노출되면, 제1 게이트절연막(230)에 대한 연마도 거의 종료되며, 따라서 표면이 평평한 프로파일을 얻을 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 리세스게이트 형성방법에 의하면, 제1 게이트도전막을 형성하고, 이후 평탄화를 수행하여 실리콘기판 위의 게이트절연막 표면과 트랜치 내의 제1 게이트도전막의 표면을 평탄하게 한 후에 제2 게이트도전막 및 금속실리사이드막을 순차적으로 적층함으로써, 게이트도 전막이 계곡 형태의 프로파일을 갖는 현상을 방지하여 인접한 워드라인과의 단락을 방지할 수 있다는 이점이 제공된다.
또한 본 발명에 의하면, 게이트도전막을 두껍게 형성할 필요가 없으며, 따라서 게이트도전막의 두께 감소를 위한 평탄화를 수행할 필요가 없어서, 종래의 평탄화에 의한 게이트도전막의 두께 편차로 인하여 게이트패터닝시 발생하였던 실리콘기판에 대한 어택 현상을 방지할 수 있다는 이점도 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (7)

  1. 소자분리영역이 정의된 반도체기판을 일정 깊이로 식각하여 트랜치를 형성하는 단계;
    상기 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;
    상기 트랜치가 매립되도록 상기 게이트절연막 위에 제1 게이트도전막을 형성하는 단계;
    상기 게이트절연막이 노출되도록 상기 제1 게이트도전막에 대한 평탄화를 수행하는 단계;
    상기 노출된 게이트절연막과 평탄화된 제1 게이트도전막 위에 제2 게이트도전막을 형성하는 단계; 및
    상기 제2 게이트도전막 위에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 리세스게이트 형성방법.
  2. 제1항에 있어서,
    상기 제1 게이트도전막에 대한 평탄화는 화학적기계적폴리싱 방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 리세스게이트 형성방법.
  3. 제2항에 있어서,
    상기 화학적기계적폴리싱 방법에서 사용되는 슬러리는, 상기 제1 게이트도전 막과 게이트절연막 사이에 적어도 100:1 이상의 선택비를 갖는 것을 특징으로 하는 반도체소자의 리세스게이트 형성방법.
  4. 제1항에 있어서,
    상기 게이트절연막은 20 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 리세스게이트 형성방법.
  5. 제1항에 있어서,
    상기 제1 게이트도전막은, 500 내지 5000Å의 두께를 갖는 폴리실리콘막인 것을 특징으로 하는 반도체소자의 리세스게이트 형성방법.
  6. 제1항에 있어서,
    상기 제2 게이트도전막은, 300 내지 2000Å의 두께를 갖는 폴리실리콘막인 것을 특징으로 하는 반도체소자의 리세스게이트 형성방법.
  7. 제1항에 있어서,
    상기 금속실리사이드막 위에 절연성 캡핑막을 형성하는 단계;
    상기 절연성 캡핑막 위에 상기 절연성 캡핑막의 일부 표면을 노출시키는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 식각마스크로 상기 절연성 캡핑막, 제2 게이트도전막 및 제1 게이트도전막의 노출부분을 순차적으로 제거하여 리세스게이트를 형성하는 단계; 및
    상기 마스크막패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 리세스게이트 형성방법.
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* Cited by examiner, † Cited by third party
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KR20150011925A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법

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KR20150011925A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법

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