KR20070021386A - 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자 및 그제조방법 - Google Patents
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Abstract
본 발명의 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자는, 리세스채널용 트랜치를 갖는 반도체기판과, 트랜치 내의 반도체기판 표면에 배치되는 게이트절연막과, 게이트절연막 위에서 트랜치를 매립하면서 반도체기판 위로 돌출되도록 배치되는 게이트도전막패턴과, 게이트도전막패턴의 상부에서 게이트도전막패턴 내에 함몰되도록 배치되는 텅스텐나이트라이드막패턴과, 텅스텐나이트라이드막패턴 내에 함몰되도록 배치되는 텅스텐막패턴과, 그리고 게이트도전막패턴, 텅스텐나이트라이드막패턴 및 텅스텐막패턴의 상부표면 위에 배치되는 하드마스크막패턴을 구비한다.
리세스채널, 텅스텐게이트구조, 텅스텐나이트라이드막, RC 지연
Description
도 1 내지 도 4는 종래의 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 10은 본 발명에 따른 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 예컨대 게이트의 폭이 감소되어 트랜지스터의 단채널화가 급격하게 진행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 상기 단채널효과로 인하여, 트랜지스터의 소스와 드레인 사이의 펀치스루 (punch-through)가 심각하게 발생되고 있으며, 이러한 펀치스루는 소자의 오동작의 주요원인으로 인식되고 있다. 따라서 최근 단채널효과의 극복을 위해서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서 게이트 아래의 반도체기판을 리세스하여 채널의 길이를 보다 연장시킨 리세스채널을 갖는 반도체소자가 각광받고 있다.
한편 소자의 동작특성면에서 보면, 우수한 동작특성을 얻기 위한 전극재료의 도입이 활발하게 이루어지고 있다. 일 예로서 폴리실리콘막 및 금속실리사이드막 구조의 게이트스택에서 폴리실리콘막 및 금속막 구조의 게이트스택을 채용하고자 하는 시도가 진행되고 있다. 이때 금속막으로는 텅스텐(W)막이 사용된다.
도 1 내지 도 4는 이와 같은 종래의 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체기판(100)에 트랜치 소자분리막(110)을 형성하여 활성영역을 한정한다. 다음에 소정의 마스크막패턴(미도시)을 이용한 식각으로 활성영역의 일부를 일정 깊이로 제거하여 리세스채널을 위한 트랜치(120)를 형성한다. 도 1에서 참조부호 "130"은 자연산화막이나 또는 이와 유사한 막을 나타낸다.
다음에 도 2를 참조하면, 트랜치(120) 내의 반도체기판(100) 표면에 게이트산화막(140)을 형성하고, 전면에 폴리실리콘막(150)을 적층하여 트랜치(120)를 매립시킨다. 다음에 폴리실리콘막(150) 위에 텅스텐나이트라이드(WN)막(160), 텅스텐(W)막(170) 및 하드마스크막(180)을 순차적으로 적층한다. 하드마스크막(180)은 질 화막으로 형성할 수 있다.
다음에 도 3을 참조하면, 트랜치(120)에 대응하는 개구부를 갖는 소정의 마스크막패턴(미도시)을 이용한 식각으로 하드마스크막(180), 텅스텐막(170), 텅스텐나이트라이드막(160) 및 폴리실리콘막(150)의 노출부분을 순차적으로 제거한다. 그러면, 도면에 도시된 바와 같이, 폴리실리콘막패턴(152), 텅스텐나이트라이드막패턴(162), 텅스텐막패턴(172) 및 하드마스크막패턴(182)이 순차적으로 적층되어 이루어지는 게이트스택이 형성된다.
다음에 도 4를 참조하면, 게이트스택 형성을 위한 식각시 데미지(damage)를 치유하기 위한 선택적산화공정을 수행하여 반도체기판(100)의 노출표면 및 폴리실리콘막패턴(152)의 노출측면 위에 산화막(190)을 형성한다. 이후에, 비록 도면에 나타내지는 않았지만, 통상의 이온주입공정, 게이트스페이서막형성공정 등을 수행한다.
상기 종래의 반도체소자에 있어서, 텅스텐나이트라이드막패턴(162)은, 폴리실리콘막패턴(152) 내부의 도펀트(dopant)의 확산방지막으로 사용되며, 이를 위하여 폴리실리콘막패턴(152)과 텅스텐막패턴(172) 사이에 배치된다. 그런데 도 4에 나타낸 바와 같이, 선택적산화공정시 폴리실리콘막패턴(152)과 텅스텐나이트라이드막패턴(162) 사이의 계면을 통해 산화막이 침투하여 실리콘나이트라이드(SiNx)막이나 실리콘옥사이드나이트라이드(SiON)막이 생성된다. 이와 같은 실리콘나이트라이드(SiNx)막이나 실리콘옥사이드나이트라이드(SiON)막은 게이트라인에서의 저항과 커패시터 성분으로 인한 신호지연인 RC 지연을 유발하여 동작특성을 열악하게 한 다.
또한 텅스텐실리사이드막과 달리 텅스텐막패턴(172)은 하드마스크막패턴(182)에 의해 발생되는 스트레스를 완화시키지 못하여 게이트산화막(140)에 영향을 주며, 이와 같은 영향으로 인하여 게이트산화막(140)과 폴리실리콘막패턴(152) 사이의 계면에 보이드(void)가 발생하고, 결국 스트레스로 인한 누설전류(SILC; Stress Induced Leakage Current) 및 인터페이스 트랩 밀도(Interface Trap Density) 증가현상과 같은 특성열화가 유발된다.
본 발명이 이루고자 하는 기술적 과제는, RC 지연이 증가하는 것을 억제하여 동작속도를 향상시키고 하드마스크막패턴으로부터 스트레스로 인한 소자특성의 열화가 억제되도록 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자는, 리세스채널용 트랜치를 갖는 반도체기판; 상기 트랜치 내의 반도체기판 표면에 배치되는 게이트절연막; 상기 게이트절연막 위에서 상기 트랜치를 매립하면서 상기 반도체기판 위로 돌출되도록 배치되는 게이트도전막패턴; 상기 게이트도전막패턴의 상부에서 상기 게이트도전막패턴 내에 함몰되도 록 배치되는 텅스텐나이트라이드막패턴; 상기 텅스텐나이트라이드막패턴 내에 함몰되도록 배치되는 텅스텐막패턴; 및 상기 게이트도전막패턴, 텅스텐나이트라이드막패턴 및 텅스텐막패턴의 상부표면 위에 배치되는 하드마스크막패턴을 구비하는 것을 특징으로 한다.
상기 게이트도전막패턴은 폴리실리콘막패턴인 것이 바람직하다.
상기 하드마스크막패턴은 질화막패턴인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법은, 반도체기판에 리세스채널용 트랜치를 형성하는 단계; 상기 리세스채널용 트랜치 내의 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 리세스채널용 트랜치가 매립되도록 상기 반도체기판 및 게이트절연막 위에 게이트도전막을 형성하는 단계; 상기 게이트도전막의 상부를 일정 깊이 제거하여 홈을 형성하는 단계; 상기 홈을 갖는 게이트도전막 위에 텅스텐나이트라이드막 및 텅스텐막을 순차적으로 형성하여 상기 홈이 상기 텅스텐막에 의해 매립되도록 하는 단계; 상기 게이트도전막의 상부면이 노출되도록 평탄화를 수행하여 상기 홈 내에서 순차적으로 배치되는 텅스텐나이트라이드막패턴 및 텅스텐막패턴을 형성하는 단계; 상기 게이트도전막, 텅스텐나이트라이드막패턴 및 텅스텐막패턴 위에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막 및 게이트도전막의 일부를 제거하여 상기 리세스채널용 트랜치에 중첩되면서 상기 텅스텐나이트라이드막패턴을 둘러싸는 게이트도전막패턴과, 상기 게이트도전막패턴, 텅스텐나이트라이드막패턴 및 텅스텐막패턴 위의 하드마스크막패턴을 형성하는 단계를 포함 하는 것을 특징으로 한다.
상기 게이트도전막의 상부를 일정 깊이 제거하여 홈을 형성하는 단계는, 상기 홈의 깊이가 400-800Å이 되도록 수행하는 것이 바람직하다.
상기 게이트도전막의 상부를 일정 깊이 제거하여 홈을 형성하는 단계는, 상기 리세스채널용 트랜치 형성시 사용된 마스크와 동일한 마스크를 사용하여 수행할 수 있다.
상기 평탄화는 화학적기계적평탄화방법을 사용하여 수행할 수 있다.
상기 평탄화는 상기 게이트도전막의 상부가 50-100Å 두께만큼 제거되도록 수행하는 것이 바람직하다.
상기 게이트도전막은 폴리실리콘막으로 형성하고, 상기 하드마스크막은 질화막으로 형성할 수 있다.
상기 게이트도전막은 1000-1500Å의 두께로 형성하는 것이 바람직하다.
상기 텅스텐나이트라이드막은 40-70Å의 두께로 형성하는 것이 바람직하다.
상기 텅스텐막은 300-700Å의 두께로 형성하는 것이 바람직하다.
상기 하드마스크막은 2000-2500Å의 두께로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 10은 본 발명에 따른 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자 를 나타내 보인 단면도이다.
도 10을 참조하면, 본 발명에 따른 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자는, 트랜치 소자분리막(210)에 의해 한정되는 활성영역을 갖는 반도체기판(200) 내에 리세스채널용 트랜치(220)가 배치된다. 리세스채널용 트랜치(220) 내의 반도체기판(200) 표면에는 게이트절연막(240)이 배치된다. 게이트절연막(240)은 대략 30-50Å 두께의 산화막이다. 게이트절연막(240) 위에는 게이트도전막패턴(252)이 배치되는데, 이 게이트도전막패턴(252)은, 리세스채널용 트랜치(220)를 매립하면서 반도체기판(200) 위로 돌출되도록 배치된다. 게이트도전막패턴(252)은 대략 1000-1500Å 두께의 도핑된 폴리실리콘막이다.
게이트도전막패턴(252)의 상부에는 일정 깊이, 예컨대 대략 400-800Å 깊이의 홈(251)이 배치되며, 이 홈(251) 내에는 대략 40-70Å 두께의 텅스텐나이트라이드막패턴(262)이 배치된다. 그리고 텅스텐나이트라이드막패턴(262) 위에는 상기 홈(251)이 매립되도록 대략 300-700Å 두께의 텅스텐막패턴(272)이 배치된다. 장벽막으로 사용되는 텅스텐나이트라이드막패턴(262)은 게이트도전막패턴(252)에 의해 완전히 둘러싸이며, 따라서 텅스텐나이트라이드막패턴(262)과 게이트도전막패턴(252)의 계면은 외부로 노출되지 않는다. 이에 따라 후속의 산화공정에 의해서 상기 계면사이에 산화막이 형성되는 것이 억제된다.
게이트도전막패턴(252), 텅스텐나이트라이드막패턴(262) 및 텅스텐막패턴(272)의 상부표면 위에는 하드마스크막패턴(282)이 배치된다. 하드마스크막패턴(282)은 대략 2000-2500Å 두께의 질화막이다. 하드마스크막패턴(282)의 하부면은 텅스텐막패턴(272) 외에도 게이트도전막패턴(252)과 접하며, 이에 따라 게이트도전막패턴(252)이 하드마스크막패턴(282)으로부터의 스트레스를 완화시키는 완충막으로서 작용한다. 따라서 하드마스크막패턴(282)으로부터의 스트레스로 인한 종래의 특성열화가 억제된다.
이와 같은 구조의 반도체소자의 제조방법을 도 5 내지 도 10을 참조하여 설명하면 다음과 같다.
먼저 도 5를 참조하면, 반도체기판(200)에 트랜치 소자분리막(210)을 형성하여 활성영역을 한정한다. 경우에 따라서는 트랜치 소자분리막(210) 대신에 다른 형태의 소자분리막, 예컨대 로코스(LOCOS; LOCal Oxidation of Silicon) 형태의 소자분리막이 사용될 수도 있다. 다음에 소정의 마스크막패턴(미도시)을 이용한 식각으로 활성영역의 일부를 일정 깊이로 제거하여 리세스채널을 위한 트랜치(220)를 형성한다. 본 실시예에서는 하나의 셀 내에 두 개의 트랜지스터가 배치되는 구조를 예를 들었으며, 이에 따라 하나의 셀 내에 리세스채널을 위한 트랜치(220)도 두 개가 만들어진다. 도 5에서 참조부호 "230"은 자연산화막이나 또는 이와 유사한 막을 나타낸다.
다음에 도 6을 참조하면, 리세스채널용 트랜치(220) 내의 반도체기판(200) 위에 게이트절연막(240)을 형성한다. 게이트절연막(240)은 대략 30-50Å 두께의 산화막으로 형성할 수 있다. 다음에 전면에 게이트도전막(250)을 형성한다. 게이트도전막(250)은 대략 1000-1500Å 두께의 도핑된 폴리실리콘막으로 형성할 수 있으며, 이 게이트도전막(250)은 리세스채널용 트랜치(220) 내에 매립된다. 다음에 게이트 도전막(250) 위에 마스크막패턴(300)을 형성한다. 이 마스크막패턴(300)은 포토레지스트막으로 형성하며, 게이트도전막(250)의 일부 표면을 노출시킨다. 다음에 상기 마스크막패턴(300)을 식각마스크로 한 식각으로 게이트도전막(250)의 노출부분을 일정 깊이, 예컨대 대략 400-800Å 깊이로 제거하여 홈(251)을 형성한다. 이때 상기 홈(251)은 리세스채널용 트랜치(220)와 중첩되도록 형성하며, 이를 위하여 상기 마스크막패턴(300) 형성시 사용하는 마스크로서, 상기 리세스채널용 트랜치(220)를 형성할 때 사용하는 마스크와 동일한 마스크를 사용한다. 상기 홈(251)을 형성한 후에는 마스크막패턴(300)을 제거한다.
다음에 도 7을 참조하면, 홈(251)이 형성된 게이트도전막(250) 위에 텅스텐나이트라이드막(260) 및 텅스텐막(270)을 순차적으로 형성한다. 텅스텐나이트라이드막(260)은 대략 40-70Å 두께로 형성하고, 텅스텐막(270)은 대략 300-700Å의 두께로 형성하여, 텅스텐막(270)에 의해 상기 홈(251)이 매립되도록 한다.
다음에 도 8을 참조하면, 평탄화공정을 수행하여 게이트도전막(250)의 상부면이 노출되도록 한다. 상기 평탄화공정은 화학적기계적평탄화(CMP; Chemical Mechanical Polishing)방법을 사용하여 수행할 수 있으며, 이 경우 대략 50-100Å 두께의 게이트도전막(250)이 제거되도록 수행한다. 상기 평탄화공정에 의해, 홈(251)에 매립되는 텅스텐나이트라이드막패턴(262) 및 텅스텐막패턴(272)이 만들어진다.
다음에 도 9를 참조하면, 상기 평탄화공정에 의해 노출되는 게이트도전막(250)의 상부표면과, 텅스텐나이트라이드막패턴(262) 및 텅스텐막패턴(272)의 상부 표면 위에 하드마스크막(280)을 형성한다. 하드마스크막(280)은 대략 2000-2500Å 두께의 질화막으로 형성한다.
다음에 도 10을 참조하면, 소정의 게이트마스크막패턴(미도시)을 이용한 식각으로, 하드마스크막(280) 및 게이트도전막(250)의 일부를 순차적으로 제거하여 게이트스택을 형성한다. 이때 게이트스택은 리세스용 트랜치(220)와 중첩되도록 형성한다. 이에 따라 텅스텐나이트라이드막패턴(262) 및 텅스텐막패턴(272)이 게이트도전막패턴(252)의 상부에서 매립되도록 배치되고, 그 위에는 하드마스크막패턴(282)이 배치되는 구조의 게이트스택이 만들어진다.
지금까지 설명한 바와 같이, 본 발명에 따른 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자 및 그 제조방법에 의하면 다음과 같은 이점들이 제공된다.
첫째로, 텅스텐나이트라이드막패턴이 트랜치 형태로 게이트도전막패턴 내에 완전히 매립됨으로써, 텅스텐나이트라이드막패턴과 게이트도전막패턴의 경계가 외부로 노출되지 않으며, 이로 인하여 게이트스택 형성을 위한 식각데미지 치유를 위한 산화공정에 의해서 텅스텐나이트라이드막패턴과 게이트도전막패턴의 경계에서 산화막이 형성되는 것을 억제할 수 있으며, 결과적으로 동작속도특성의 열화를 억제할 수 있다.
둘째로, 하드마스크막패턴의 하부에 텅스텐막패턴 외에도 텅스텐막패턴을 둘러싸는 게이트도전막패턴이 배치되므로, 하드마스크막패턴으로부터 발생하는 스트레스가 게이트도전막패턴에 의해 완화되며, 따라서 기존의 하드마스크막패턴으로부 터 발생하는 스트레스에 기인한 소자의 특성열화를 억제할 수 있다.
셋째로, 텅스텐나이트라이드막패턴 및 텅스텐막패턴이 게이트도전막패턴 내에 매립되어 있으므로, 선택적산화공정이 불필요하여 양산성을 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (13)
- 리세스채널용 트랜치를 갖는 반도체기판;상기 트랜치 내의 반도체기판 표면에 배치되는 게이트절연막;상기 게이트절연막 위에서 상기 트랜치를 매립하면서 상기 반도체기판 위로 돌출되도록 배치되는 게이트도전막패턴;상기 게이트도전막패턴의 상부에서 상기 게이트도전막패턴 내에 함몰되도록 배치되는 텅스텐나이트라이드막패턴;상기 텅스텐나이트라이드막패턴 내에 함몰되도록 배치되는 텅스텐막패턴; 및상기 게이트도전막패턴, 텅스텐나이트라이드막패턴 및 텅스텐막패턴의 상부표면 위에 배치되는 하드마스크막패턴을 구비하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자.
- 제1항에 있어서,상기 게이트도전막패턴은 폴리실리콘막인 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자.
- 제1항에 있어서,상기 하드마스크막패턴은 질화막패턴인 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자.
- 반도체기판에 리세스채널용 트랜치를 형성하는 단계;상기 리세스채널용 트랜치 내의 반도체기판 위에 게이트절연막을 형성하는 단계;상기 리세스채널용 트랜치가 매립되도록 상기 반도체기판 및 게이트절연막 위에 게이트도전막을 형성하는 단계;상기 게이트도전막의 상부를 일정 깊이 제거하여 홈을 형성하는 단계;상기 홈을 갖는 게이트도전막 위에 텅스텐나이트라이드막 및 텅스텐막을 순차적으로 형성하여 상기 홈이 상기 텅스텐막에 의해 매립되도록 하는 단계;상기 게이트도전막의 상부면이 노출되도록 평탄화를 수행하여 상기 홈 내에서 순차적으로 배치되는 텅스텐나이트라이드막패턴 및 텅스텐막패턴을 형성하는 단계;상기 게이트도전막, 텅스텐나이트라이드막패턴 및 텅스텐막패턴 위에 하드마스크막을 형성하는 단계; 및상기 하드마스크막 및 게이트도전막의 일부를 제거하여 상기 리세스채널용 트랜치에 중첩되면서 상기 텅스텐나이트라이드막패턴을 둘러싸는 게이트도전막패턴과, 상기 게이트도전막패턴, 텅스텐나이트라이드막패턴 및 텅스텐막패턴 위의 하드마스크막패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 게이트도전막의 상부를 일정 깊이 제거하여 홈을 형성하는 단계는, 상기 홈의 깊이가 400-800Å이 되도록 수행하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 게이트도전막의 상부를 일정 깊이 제거하여 홈을 형성하는 단계는, 상기 리세스채널용 트랜치 형성시 사용된 마스크와 동일한 마스크를 사용하여 수행하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 평탄화는 화학적기계적평탄화방법을 사용하여 수행하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 평탄화는 상기 게이트도전막의 상부가 50-100Å 두께만큼 제거되도록 수행하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 게이트도전막은 폴리실리콘막으로 형성하고, 상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 게이트도전막은 1000-1500Å의 두께로 형성하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 텅스텐나이트라이드막은 40-70Å의 두께로 형성하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 텅스텐막은 300-700Å의 두께로 형성하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
- 제4항에 있어서,상기 하드마스크막은 2000-2500Å의 두께로 형성하는 것을 특징으로 하는 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자의 제조방법.
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| KR1020050075593A KR20070021386A (ko) | 2005-08-18 | 2005-08-18 | 리세스채널 및 텅스텐게이트구조를 갖는 반도체소자 및 그제조방법 |
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| KR102022985B1 (ko) | 2018-11-26 | 2019-09-20 | (주)발맥스기술 | Lng bog 재액화 시스템 |
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- 2005-08-18 KR KR1020050075593A patent/KR20070021386A/ko not_active Application Discontinuation
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