KR20080089016A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
게이트 전극과 정션 간의 전기장이 중첩되는 영역의 게이트 절연막의 두께를 다른 영역에 비하여 더욱 두껍게 형성하여 전기장을 감소를 시켜 GIDL 누설전류의 방지는 물론 기생 커패시터를 줄일 수 있는 반도체 소자의 제조 방법이 제공되는 바, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 소자 분리막이 형성된 반도체 기판에 게이트 트랜치를 형성하는 단계; 상기 게이트 트랜치가 형성된 반도체 기판상에 제1게이트 절연막을 형성하는 단계; 상기 게이트 트랜치의 하측 영역을 제1폴리 실리콘막으로 매립하는 단계; 상기 게이트 트랜치의 상측 측벽의 상기 제1게이트 절연막 상에 제2게이트 절연막을 형성하는 단계; 및 상기 제2게이트 절연막이 형성된 상기 게이트 트랜치 상에 상기 제1폴리 실리콘막을 포함하는 게이트 전극 패턴을 형성하는 단계를 포함한다.
반도체 소자, 게이트 전극, 게이트 절연막, 정션, 누설전류
Description
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 20 : 소자 분리막
30 : 게이트 트랜치 40, 70 : 게이트 절연막
50, 80 : 폴리 실리콘막 60 : 질화막 하드 마스크막
90 : 텅스텐막 100 : 게이트 하드 마스크막
110 : 게이트 전극 패턴 120 : 정션층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트 셀 트랜지스터(Recess Gate Cell Transistor)의 게이트 절연막의 제조 방법에 관한 것이다.
반도체 소자가 보다 더 고집적화되고, 회선 선폭이 미새회되어 감에 따라 트랜지스터의 유효 채널이 감소되었다. 이는 결국 리플래쉬 마진(reflech margin)을 감소시키게 되었다. 따라서, 최근에는 트랜지스터의 유효채널을 증가시키는 방법으로 기술적 진보가 이루어졌다. 그 일환으로 트랜지스터의 게이트 전극 일부를 기판 내측으로 리세스시켜 사용하는 리세스 게이트 셀 트랜지스터를 통해 트랜지스터의 유효채널을 증가시켜 사용하였다.
그러나, 리세스 게이트 셀 트랜지스터의 경우, 리세스된 게이트 전극과 그 인접 영역에 마련된 드레인 정션(Drain junction)간의 중첩 영역에서 발생된 전기장(electric field)의 증가로 인해 GIDL(Gate Induced Drain Leakge) 누설전류가 발생하게 되어 소자의 신뢰성을 저하시키는 문제가 발생하였다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 전극과 드레인 정션 간의 전기장이 중첩되는 영역의 게이트 절연막의 두께를 다른 영역에 비하여 더욱 두껍게 형성하여 전기장을 감소를 시켜 GIDL 누설전류의 방지는 물론 기생 커패시터를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일특징적인 반도체 소자의 제조 방 법은, 소자 분리막이 형성된 반도체 기판에 게이트 트랜치를 형성하는 단계; 상기 게이트 트랜치가 형성된 반도체 기판상에 제1게이트 절연막을 형성하는 단계; 상기 게이트 트랜치의 하측 영역을 제1폴리 실리콘막으로 매립하는 단계; 상기 게이트 트랜치의 상측 측벽의 상기 제1게이트 절연막 상에 제2게이트 절연막을 형성하는 단계; 및 상기 제2게이트 절연막이 형성된 상기 게이트 트랜치 상에 상기 제1폴리 실리콘막을 포함하는 게이트 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 일 특징적인 반도체 소자는, 반도체 기판; 반도체 기판에 마련된 게이트 트랜치; 상기 게이트 트랜치 내측에서 상기 트랜치 상측으로 마련된 게이트 전극 패턴; 상기 게이트 전극 패턴 양측의 반도체 기판에 마련된 정션층; 및 상기 게이트 전극과 상기 반도체 기판 사이 영역에 마련된 게이트 절연막을 포함하고, 상기 정션층과 상기 게이트 전극 패턴이 중첩되는 영역의 게이트 절연막의 두께가 다른 영역의 게이트 절연막의 두께보다 더 두꺼운 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10)의 활성 영역을 정의하는 소자 분리막(20)을 형성한다. 소자 분리막은 STI(Shallow Trench Isolation) 공정을 통해 제작한다. 즉, 먼저 반도체 기판(10)상에 트랜치(Trench)를 형성하고, 트랜치 내부를 HDP(High Density Plasma) 산화막으로 매립하여 소자 분리막(20)을 제작한다.
이어서, 소자 분리막(20)이 형성된 반도체 기판(10)의 활성영역에 게이트 트랜치(30)를 형성한다. 게이트 트랜치(30)는 도시되지는 않았지만, 패드 마스크를 형성한 다음 이를 식각하여 게이트 트랜치용 하드 마스크막을 형성한다. 게이트 트랜치용 하드 마스크막을 식각 마스크로 하는 이방성 건식 식각을 통해 노출된 반도체 기판(10)의 일부를 식각하여 제1폭을 가지며 수직하게 패인 제1트랜치를 형성한다. 이어서, 등방성 습식 식각을 통해 제1트랜치 하부의 반도체 기판(10)을 제거하여 원형의 단면을 가지는 제2트랜치를 형성한다. 제1트랜치 및 제2트랜치는 본 실시예의 리세스 채널을 형성하기 위한 게이트 트랜치(30)이다.
이어서, 도 1b에 도시된 바와 같이 게이트 트랜지(30)가 형성된 반도체 기판 (20)상에 제1게이트 절연막(40)을 형성한다. 제1게이트 절연막(40)은 반도체 기판(10)의 상부 표면과 게이트 트랜치(30)의 내측면 영역에 형성된다. 게이트 절연막(40)은 800 내지 1100도의 온도에서 산소 가스를 이용한 건식 산화 또는 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl가스의 혼합 가스를 사용하는 HCL 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화 공정으로 형성될 수 있다. 제1게이트 절연막(40)은 상술한 산화막 뿐만 아니라 질화막 또는 산화질화막이 사용될 수 있다.
이어서, 도 1c에 도시된 바와 같이, 게이트 트랜지(30) 내부를 제1폴리 실리콘막(50)으로 매립한다. 이를 위해 제1게이트 절연막(40)이 형성된 반도체 기판(10) 상에 제1폴리 실리콘막(50)을 형성한다. 제1게이트 절연막(40)을 정지막으로 하는 평탄화 공정을 통해 제1게이트 절연막(40) 상부의 제1폴리 실리콘막(50)을 제거한다. 평탄화 공정으로는 에치백(etch back) 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 수행할 수 있다.
이어서, 도 1d에 도시된 바와 같이, 제1게이트 절연막(40)이 형성된 반도체 기판(10) 상에 게이트 트랜치(30) 내부에 매립된 제1폴리 실리콘막(50)을 노출시키는 질화막 마스크 패턴(60)을 형성한다. 즉, 반도체 기판(10)상에 질화막과 감광막을 순차적으로 형성한다. 마스크를 이용한 노광 및 현상을 통해 감광막 마스크 패턴을 형성한다. 감광막 마스크 패턴은 게이트 트랜치(30) 영역을 노출시킨다. 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 질화막을 제거하여 질화막 마스크 패턴(60)을 형성한다. 이후, 감광막 마스크 패턴을 제거한다.
이어서, 질화막 마스크 패턴(60)을 식각 마스크로 하는 식각 공정을 통해 노출된 제1폴리 실리콘막(50)의 일부를 제거한다. 제거되는 제1폴리 실리콘막(50)의 식각 깊이는 게이트 트랜치(30) 양측에 마련되는 정션부의 깊이와 동일한 깊이만큼 식각된다. 즉, 게이트 트랜치(30) 내측에 매립되는 제1폴리 실리콘막(50) 전체 깊이의 10 내지 50% 정도 식각되는 것이 바람직하다. 제1폴리 실리콘막(50)의 식각 은 Cl2 가스, BCl3 가스 및 SF6가스를 사용하는 건식 식각을 실시 한다.
이어서, 도 1e에 도시된 바와 같이, 선택적 산화 공정을 통해 질화막 마스크 패턴(60)이 형성되지 않은 게이트 트랜치(30) 측벽의 제1게이트 절연막(40)과 제1폴리 실리콘막(50) 상측 영역에 선택적으로 산화막(65)을 형성한다.
즉, 질화막 마스크 패턴(60)이 마련된 기판(10)을 산소 분위기에 노출시켜 산화공정을 수행하게 되면 질화막 마스크 패턴(60)의 표면 영역은 산화되지 않고, 게이트 트랜치(30) 측벽의 노출된 제1게이트 절연막(40)과, 게이트 트랜치(30) 내측의 제1폴리 실리콘막(50)의 상부 영역만이 산화를 일으켜 산화막(65)을 형성한다. 앞선 제1게이트 절연막(40)의 경우 습식 산화와 건식 산화에 관해 설명하였지만, 제2게이트 절연막(70) 형성을 위한 산화공정은 플라즈마를 이용한 산화 공정을 이용하여 산화막(65)을 형성하는 것이 가능하다.
이어서, 도 1f에 도시된 바와 같이 전면 식각을 실시하여 제1폴리 실리콘막(50) 상측 영역에 마련된 산화막(65)을 제거하여 게이트 트래치(30) 측벽의 제1게이트 절연막(40) 상측에 제2게이트 절연막(70)을 형성한다. 산화막(65)의 제거는 HF 또는 BOE를 이용하여 제거한다. 물론 건식 식각 공정을 통해 산화막(65)의 일부를 제거할 수도 있다. 이를 통해 게이트 트랜치(30)의 측면에 마련되는 정션부 인접 영역의 게이트 절연막의 두께를 다른 영역의 게이트 절연막보다 더 두껍게 할 수 있다. 이와 같이 정션부 인접 영역의 게이트 절연막의 두께를 다른 영역에 비하여 더욱 두껍게 형성함으로 인해 리세스 게이트 전극을 갖는 소자의 정션부와 게 이트 전극의 중첩 영역에서 발생하는 전기장의 영향을 줄여 GIDL 누설 전류를 최소화할 수 있다. 또한, 정션부와 게이트 전극 사이의 절연막 두께를 두껍게 하여 기생 커패시터의 커패시턴스를 감소시켜 소자의 신뢰성의 증대는 물론 사용 수명을 증대시킬 수 있다.
이때, 제1게이트 절연막(40)과 제2게이트 절연막(70)의 두께는 서로 동일할 수 있다. 이 경우, 정션부와 게이트 트랜치(30) 사이 영역의 게이트 절연막의 두께가 다른 영역의 2배가 될 수 있다. 물론 이에 한정되지 않고, 제1게이트 절연막(40)과 제2게이트 절연막(70)의 두께는 서로 다를 수도 있다. 제2게이트 절연막(70)의 두께는 제1게이트 절연막(40)의 0.5배 내지 3배일 수 있다. 이 범위보다 작을 경우에는 GIDL 누설전류 발생을 방지하기 어렵고, 상기 범위보다 클 경우에는 게이트 트랜치(30) 개구홀이 줄어들게 되는 문제가 발생한다.
이어서, 제2게이트 절연막(70)이 형성된 기판 상부의 질화막 하드 마스크 패턴(60)을 제거한다. 질화막 하드 마스크막(60)은 CF4/Ar, CHF3/Ar 등의 식각 가스를 이용하여 제거될 수 있다.
이어서, 도 1g에 도시된 바와 같이 게이트 콘택홀(30)의 상부 측벽면에 제 1 및 제2게이트 절연막(40, 70)이 형성된 반도체 기판(10) 상에 제2폴리 실리콘막(80)과 텅스텐막(90)을 형성한다. 제2폴리 실리콘막(80)으로 게이트 트랜치(30)를 완전히 매립한다. 텅스텐막(90) 상에 게이트 하드 마스크막(100)을 형성한다.
이어서, 게이트 하드 마스크막(100) 상에 도시되지 않았지만 감광막을 도포 한 다음 마스크를 이용한 노광 및 현상 공정을 실시하여 감광막 마스크 패턴을 형성하다. 감광막 마스크 패턴은 게이트 패턴 영역을 차폐한다. 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 게이트 하드 마스크막(100)을 식각한다. 이어서, 식각된 게이트 하드 마스크막(100)을 식각 마스크로 하는 식각공정을 통해 텅스텐막과 제2폴리 실리콘막을 식각한다. 텅스텐막의 식각시 SF6, NF4, C2F6, CF4 등과 같은 플루오르(fluoride) 계열의 식각 가스를 사용할 수 있다. 이를 통해 도 1g에 도시된 바와 같이 제1폴리 실리콘막(50), 제2폴리 실리콘막(80), 텅스텐막(90) 및 게이트 하드 마스크막(100)을 포함하는 게이트 전극 패턴(110)을 형성한다.
이어서, 게이트 전극 패턴(110) 양측 하부의 반도체 기판(10) 내에 불순물 주입을 통해 정션층(120)을 형성한다. 정션층(120)는 제2게이트 절연막(70)에 의해 그 두께가 증대된 게이트 절연막의 측면 깊이 내에 형성된다.
이어서, 게이트 전극 패턴(110)을 포함하는 전체 구조의 표면 단차를 따라 소정 두께로 보호막(130)을 형성한다. 보호막(130)으로 질화막 및 산화질화막으로 구성된 그룹 중에서 선택된 어느 하나 또는 이들의 적층 구조로 형성할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의한 반도체 소자의 제조 방법은 리세스 게이트 전극의 GIDL 누설 전류를 방지하고, 기생 커패시터를 줄일 수 있는 효과가 있다.
Claims (8)
- 소자 분리막이 형성된 반도체 기판에 게이트 트랜치를 형성하는 단계;상기 게이트 트랜치가 형성된 반도체 기판상에 제1게이트 절연막을 형성하는 단계;상기 게이트 트랜치의 하측 영역을 제1폴리 실리콘막으로 매립하는 단계;상기 게이트 트랜치의 상측 측벽의 상기 제1게이트 절연막 상에 제2게이트 절연막을 형성하는 단계; 및상기 제2게이트 절연막이 형성된 상기 게이트 트랜치 상에 상기 제1폴리 실리콘막을 포함하는 게이트 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 게이트 트랜치의 하측 영역을 상기 제1폴리 실리콘막으로 매립하는 단계는,상기 게이트 트랜치를 매립하도록 상기 제1게이트 절연막 상에 상기 제1폴리 실리콘막을 형성하는 단계;상기 제1게이트 절연막을 정지막으로 하는 평탄화 공정을 수행하여 상기 제1게이트 절연막 상의 상기 제1폴리 실리콘막을 제거하는 단계;상기 제1게이트 절연막 상에 상기 제1폴리 실리콘막을 노출시키는 마스크 패 턴을 형성하는 단계; 및상기 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 상기 제1폴리 실리콘막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 게이트 트랜치의 상측 측벽의 상기 제1게이트 절연막 상에 상기 제2게이트 절연막을 형성하는 단계는,상기 게이트 트랜치의 상측 측벽과 상기 제1폴리 실리콘막 상에 절연막을 선택적으로 형성하는 단계;상기 제1폴리 실리콘막의 절연막을 제거하여 상기 제2게이트 절연막을 제거하는 단계; 및상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 마스크 패턴은 질화물이고, 상기 제2게이트 절연막은 산화물인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 게이트 전극 패턴을 형성하는 단계는,전체 구조 상에 제2폴리 실리콘막을 형성하여 상기 게이트 트랜치를 매립하는 단계;상기 제2폴리 실리콘막 상에 텅스텐막 및 게이트 하드 마스크막을 형성하는 단계; 및상기 게이트 하드 마스크막, 상기 텅스텐막 및 상기 제2폴리 실리콘막을 식각하여 게이트 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 전극 패턴을 형성하는 단계 이후,상기 게이트 전극 패턴 양측의 상기 반도체 기판 상에 불순물 이온을 주입하여 정션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 정션층의 깊이는 상기 제2게이트 절연막의 높이보다 작거나 같은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판;반도체 기판에 마련된 게이트 트랜치;상기 게이트 트랜치 내측에서 상기 트랜치 상측으로 마련된 게이트 전극 패턴;상기 게이트 전극 패턴 양측의 반도체 기판에 마련된 정션층; 및상기 게이트 전극과 상기 반도체 기판 사이 영역에 마련된 게이트 절연막을 포함하고,상기 정션층과 상기 게이트 전극 패턴이 중첩되는 영역의 게이트 절연막의 두께가 다른 영역의 게이트 절연막의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031973A KR20080089016A (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020070031973A KR20080089016A (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080089016A true KR20080089016A (ko) | 2008-10-06 |
Family
ID=40150958
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| KR1020070031973A KR20080089016A (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 제조 방법 |
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| Country | Link |
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| KR (1) | KR20080089016A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8471305B2 (en) | 2009-12-04 | 2013-06-25 | Hynix Semiconductor Inc. | Semiconductor device and method of manufacturing the same |
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-
2007
- 2007-03-30 KR KR1020070031973A patent/KR20080089016A/ko not_active Application Discontinuation
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