KR20100079968A - 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 전류 특성을 개선할 수 있는 반도체 장치 및 그의 제조 방법을 제공하기 위한 것으로, 기판에 트렌치를 형성하는 단계; 상기 트렌치에 게이트전극을 매립하여 매립형 게이트 패턴을 형성하는 단계; 상기 매립형 게이트 패턴의 양쪽 기판을 일정 깊이 식각하는 단계; 상기 기판에 이온주입을 진행하여 소스/드레인 정션을 형성하는 단계; 상기 소스/드레인 정션 상에 금속패턴을 형성하는 단계를 포함하여, 기판 내에 베리드 산화막을 형성하여 누설 전류 및 펀치 특성을 개선하는 효과, 게이트의 외부 저항 성분을 감소시킴으로써 구동전류를 향상시키는 효과, 소자 성능 개선 및 고속용 소자로써의 경쟁력을 높일 수 있는 효과, 구동 전류가 중요시 되는 IOSA 드라이버 및 IO 버퍼 등 스피드 관련 로직을 구성하는 트랜지스터에 적용할 수 있는 효과가 있다.
매립형 게이트 패턴, 외부저항, 구동전류

Description

반도체 장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트의 외부저항 감소를 위한 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 소자가 축소화(Scaling down) 됨에 따라 채널 저항은 감소하고, 문턱전압도 떨어지게 된다. 따라서, 동작전류(On Current) 측면에서는 채널길이 감소에 의한 채널 저항이 감소함으로 그 만큼의 전류이득(current gain)을 확보할 수 있는 이점이 있다.
그러나, 나노 기술(Nano Technology)로 반도체 소자의 축소화가 지속됨에 따라, 더이상 채널 길이 감소에 의한 전류이득을 확보하기가 어려워졌다. 이는, 게이트 채널길이가 감소할수록, 채널 저항은 감소되나, 서브문턱전압 누설전류(Subthreshold Leakage)가 증가하기 때문이다.
위와 같은, 서브문턱전압 누설전류를 감소시키기 위해 게이트 채널 영역의 도핑 농도를 증가시키고 있다. 즉, 문턱 전압에 따른 On/Off 특성이 크로스 포인트가 발생되는 지점. 이 지점이 타겟 문턱전압으로, 소자 축소화에 따라 일정한 문턱 전압의 유지가 필요하다. 다시 말하면, 누설전류 감소를 위해 문턱 전압을 증가시킴으로 게이트 채널길이 감소에 따른 채널 저항 개선분이 전류이득으로 확보되기 어렵다는 것이다.
또한, 채널길이(channel length) 감소로 인한 단채널효과(short channel effect) 증가로 이동성 감소(mobility degradation)가 증대되어 전류는 채널길이가 감소함에도 불구하고, 오히려 감소되는 현상이 발생하고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트의 저항 성분을 감소시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치에 게이트전극을 매립하여 매립형 게이트 패턴을 형성하는 단계; 상기 매립형 게이트 패턴의 양쪽 기판을 일정 깊이 식각하는 단계; 상기 기판에 이온주입을 진행하여 소스/드레인 정션을 형성하는 단계; 상기 소스/드레인 정션 상에 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 기판은 베리드 산화막이 내재된 기판이고, 상기 베리드 산화막은, 상기 매립형 게이트 패턴 및 소스/드레인 정션 영역의 하부에 형성되는 것을 특징으로 한다.
또한, 상기 매립형 게이트 패턴을 형성하는 단계에서, 상기 게이트전극을 매립하기 전에, 상기 트렌치의 측벽에 스페이서를 형성하는 단계; 상기 트렌치의 단차를 따라 게이트 절연막을 형성하는 단계를 더 포함하되, 상기 스페이서는 질화막이고, 상기 게이트전극은 폴리실리콘인 것을 특징으로 한다.
또한, 상기 기판을 일정 깊이 식각하는 단계는, 상기 트렌치와 동일한 선폭의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각장벽으로 상기 기판을 상기 트렌치의 깊이보다 얕은 깊이로 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 금속패턴을 형성하는 단계는, 상기 소스/드레인 정션을 포함하는 전체 구조 상에 금속층을 형성하는 단계; 상기 매립형 게이트 패턴의 표면이 드러나는 타겟으로 상기 금속층을 평탄화시키는 단계를 포함하고, 상기 금속패턴을 형성하는 단계 후, 상기 금속패턴 상에 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 트렌치를 포함하는 기판; 상기 트렌치의 측벽에 형성된 스페이서; 상기 트렌치를 매립하는 매립형 게이트 패턴; 상기 매립형 게이트 패턴의 양쪽 기판에 형성되는 소스/드레인 정션; 상기 소스/드레인 정션 상에 형성되는 금속패턴을 포함하는 것을 특징으로 하고, 상기 금속패턴 상에 형성된 비트라인 콘택을 더 포함하며, 상기 소스/드레인 정션은 상기 매립형 게이트 패턴 보다 낮은 높이에 형성되고, 상기 금속패턴은 상기 매립형 게이트 패턴과 동일 표면 높이를 갖는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 장치 및 그의 제조 방법은 기판 내에 베리드 산화막을 형성하여 누설 전류 및 펀치 특성을 개선하는 효과가 있다. 또한, 소스/ 드레인 정션 상에 금속패턴을 형성하여 게이트의 외부 저항 성분을 감소시킴으로써 구동전류를 향상시키는 효과가 있다. 따라서, 소자 성능 개선 및 고속용 소자로써의 경쟁력을 높일 수 있는 효과가 있다.
이에 따라, 구동 전류가 중요시 되는 IOSA 드라이버 및 IO 버퍼 등 스피드 관련 로직을 구성하는 트랜지스터에 적용할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 제1실리콘층(11) 및 제2실리콘층(14)으로 구성된 기판에 베리드 산화막(12A)이 내재된다. 베리드 산화막(12A)은 매립형 게이트 패턴및 소스/드레인 정션(Source/Drain Junction)의 하단 영역에 형성되어, 소스/드레인 정션으로 흐르는 누설전류(Leakage) 및 펀치 항복전압(Punch BV) 특성을 개선하는 역할을 한다.
그리고, 제2실리콘층(14)에 일정 깊이의 트렌치(Trench)가 형성된다. 그리고, 트렌치의 측벽에 스페이서(17B)가 형성되며, 스페이서(17B) 상에 트렌치의 단차를 따라 게이트 절연막(19A)이 형성된다. 그리고, 게이트 절연막(19A) 상에 트렌치를 매립하는 게이트전극(20A)이 형성되어 매립형 게이트 패턴을 형성한다.
그리고, 매립형 게이트 패턴의 양쪽 기판에 소스/드레인 정션(22)이 형성된다. 이때, 소스/드레인 정션(22)은 매립형 게이트 패턴 보다 낮은 높이에 형성되며, 기판에 이온주입을 진행하여 형성된다.
그리고, 소스/드레인 정션(22) 상에 금속패턴(23A)이 형성된다. 금속패턴(23A)은 외부 저항 개선 효과를 위한 것으로, 비저항이 낮은 물질로 형성하는 것이 바람직하다. 또한, 매립형 게이트 패턴과 동일 표면 높이를 갖도록 형성된다.
그리고, 금속패턴(23A) 상에 비트라인 콘택(24)이 형성되며, 비트라인 콘택(24) 상에는 비트라인(25)이 형성된다.
위와 같이, 본 발명은 기판 즉, 제1 및 제2실리콘층(11, 14) 내에 베리드 산화막(12A)을 형성하여 소스/드레인 정션(22)으로 흐르는 누설 전류 및 펀치 특성을 개선시키고, 소스/드레인 정션(22) 상에 금속패턴(23A)을 형성하여 외부 저항 개선 효과가 있다.
또한, 소스/드레인 정션(22) 상에 금속패턴(23)을 형성하여, 소스/드레인 정션(22)과 매립형 게이트 간의 단차를 없애주며, 비트라인 콘택 마진 개선 효과가 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 도 2a 내지 도 2i는 설명의 편의를 돕기 위해 도 1과 동일한 도면부호를 사용하기로 한다.
도 2a에 도시된 바와 같이, 제1실리콘층(11) 상에 산화막(12)을 형성한다. 산화막(12)은 후속 공정에서 베리드 산화막(Burried Oxide Layer)으로 사용하기 위 한 것이다.
이어서, 산화막(12) 상에 제1마스크 패턴(13)을 형성한다. 제1마스크 패턴(13)은 산화막(12)의 베리드 영역이 정의되도록 패터닝한다. 즉, 후속 공정에서 게이트 패턴이 형성될 영역의 하부와 소스/드레인 정션(Source/Drain Junction)의 하단 영역에만 베리드 산화막을 형성시키기 위해, 예정된 영역만을 정의 하도록 패터닝한다.
도 2b에 도시된 바와 같이, 제1마스크 패턴(13, 도 2a 참조)을 식각장벽으로 산화막(12, 도 2a 참조)을 식각하여 베리드 산화막(12A)을 형성한다.
이어서, 제1마스크 패턴(13)을 제거한다. 제1마스크 패턴(13)이 감광막인 경우, 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립 공정으로 진행할 수 있다.
이어서, 베리드 산화막(12A)을 포함하는 전체구조 상에 제2실리콘층(14)을 형성한다. 제2실리콘층(14)은 제1실리콘층(11)과 함께 기판으로 사용되는 것이다. 이때, 제2실리콘층(14)은 언도프드 폴리실리콘층(Undoped Poly Silicon Layer)으로 형성할 수 있다.
제2실리콘층(14)을 형성함으로써, 베리드 산화막(12A)은 제1 및 제2실리콘층(11, 14)으로 이루어진 기판 내에 베리드(Burried)된 상태가 된다.
이와 같이, 기판 내의 베리드 산화막(12A)은 소스/드레인 정션으로 흐르는 누설전류(Leakage) 및 펀치 항복전압(Punch BV) 특성을 개선하는 효과가 있다.
이어서, 제2실리콘층(14) 상에 제2마스크 패턴(15)을 형성한다. 제2마스크 패턴(15)은 매립 게이트 영역이 오픈되도록 패터닝하여 형성한다.
도 2c에 도시된 바와 같이, 제2마스크 패턴(15, 도 2b 참조)을 식각장벽으로 제2실리콘층(14)을 식각하여 트렌치(16)를 형성한다. 트렌치(16)는 매립 게이트를 형성하기 위한 것이다.
이어서, 제2마스크 패턴(15)을 제거한다. 제2마스크 패턴(15)은 건식식각으로 제거하고, 건식식각은 산소 스트립공정으로 진행하는 것이 바람직하다.
이어서, 트렌치(16)를 포함하는 전체구조의 단차를 따라 스페이서용 질화막(17)을 형성한다. 스페이서용 질화막(17)은 트렌치(16)의 양 측벽에 형성하여 매립형 게이트 패턴의 배리어(Barrier) 역할을 하기 위한 것이다.
이어서, 스페이서용 질화막(17) 상에 제3마스크 패턴(18)을 형성한다. 제3마스크 패턴(18)은 트렌치(16) 바닥부의 스페이서용 질화막(17)을 제거하기 위한 것이므로, 트렌치(16) 측벽의 스페이서용 질화막(17)은 오픈시키기 않고, 트렌치(16) 바닥부의 스페이서용 질화막(17)만 오픈되도록 패터닝하여 형성한다.
도 2d에 도시된 바와 같이, 제3마스크 패턴(18, 도 2c 참조)을 식각장벽으로 트렌치(16) 바닥부의 스페이서용 질화막(17, 도 2c 참조)을 식각하여 스페이서(17A)를 형성한다.
이어서, 제3마스크 패턴(18)을 제거한다. 제3마스크 패턴(18)은 감광막인 경우 건식식각으로 제거하며, 건식식각은 산소 스트립공정으로 진행할 수 있다.
이어서, 트렌치(16)를 포함하는 전체구조의 단차를 따라 게이트 절연막(19, Gate Oxide)을 형성한다. 게이트 절연막(19)은 산화막으로 형성하는 것이 바람직하 며, 열산화막 또는 플라즈마 산화막 등으로 형성할 수 있다.
도 2e에 도시된 바와 같이, 게이트 절연막(19) 상에 트렌치(16)를 매립하는 폴리실리콘층(20)을 형성한다. 폴리실리콘층(20)은 게이트 전극으로 사용하기 위한 것이고, 트렌치(16)를 충분히 매립하는 두께로 형성한다.
도 2f에 도시된 바와 같이, 폴리실리콘층(20, 도 2e 참조)을 평탄화하여 트렌치(16) 내에 매립된 게이트전극(20A)을 형성한다. 폴리실리콘층(20)의 평탄화는 제2실리콘층(14)이 드러나는 타겟으로 진행하며, 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하는 것이 바람직하다.
이에 따라, 제2실리콘층(14) 상에 형성된 스페이서(17A) 및 게이트 절연막(19)이 식각되어, 트렌치(16) 내부에만 잔류한다. 이하, 트렌치(16) 내부에 잔류하는 스페이서(17A) 및 게이트 절연막(19)을 '스페이서(17B)' 및 '게이트 절연막(19A)'이라고 한다. 따라서, 매립형 게이트 패턴이 형성된다.
이어서, 게이트전극(20A) 상에 제4마스크 패턴(21)을 형성한다. 제4마스크 패턴(21)은 제2실리콘층(14)을 식각하기 위한 것으로, 트렌치(16)의 선폭과 동일한 선폭으로 패터닝되어 트렌치(16)내에 매립된 스페이서(17B), 게이트 절연막(19A) 및 게이트전극(20A)을 보호한다.
도 2g에 도시된 바와 같이, 제4마스크 패턴(21, 도 2f 참조)을 식각장벽으로 제2실리콘층(14)을 일정 깊이 식각한다. 이때, 제2실리콘층(14)은 트렌치(16)의 깊이보다 얕은 깊이로 식각하는 것이 바람직하다.
이어서, 제2실리콘층(14)에 이온주입(Implant) 공정을 진행하여 소스/드레인 정션(22)을 형성한다. 이때, 제4마스크 패턴(21)은 이온주입시 게이트전극(20A) 등에 이온주입을 방지하는 이온주입 배리어 역할을 한다.
이어서, 제4마스크 패턴(21)을 제거한다.
이어서, 소스/드레인 정션(22) 및 게이트전극(20A) 상에 금속층(23)을 형성한다. 이때, 금속층(23)은 외부 저항 개선 효과를 위한 것으로, 비저항이 낮은 물질로 형성하는 것이 바람직하다.
도 2h에 도시된 바와 같이, 금속층(23)을 평탄화하여 소스/드레인 정션(22) 상부에만 잔류하는 금속패턴(23A)을 형성한다. 금속층(23)은 게이트전극(20A)이 드러나는 타겟으로 평탄화를 진행하며, 화학적기계적연마 공정으로 진행하는 것이 바람직하다.
도 2i에 도시된 바와 같이, 소스/드레인 정션(22) 상에 비트라인 콘택(24) 및 비트라인(25)을 형성한다. 비트라인 콘택(24)을 형성하기 전에, 금속패턴(23A)을 포함하는 전체구조 상에 층간절연막(미도시)을 형성하고, 층간절연막을 선택적으로 식각하여 금속패턴(23A)을 오픈시키는 콘택홀을 형성한다.
위와 같이, 본 발명의 실시예는 기판 즉, 제1 및 제2실리콘층(11, 14) 내에 베리드 산화막(12A)을 형성하여 소스/드레인 정션(22)으로 흐르는 누설 전류 및 펀치 특성을 개선시키고, 소스/드레인 정션(22) 상에 금속패턴(23A)을 형성하여 외부 저항 개선 효과가 있다.
또한, 소스/드레인 정션(22) 상에 금속패턴(23)을 형성하여, 제2실리콘층(14)의 식각된 부분을 매립함으로써 소스/드레인 정션(22)과 매립형 게이트 간의 단차를 없애 줌으로써 비트라인 콘택 마진 개선 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도,
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요한 부분에 대한 부호의 설명
11 : 제1실리콘층 12 : 산화막
13 : 제1마스크 패턴 14 : 제2실리콘층
16 : 트렌치 17 : 스페이서용 질화막
19 : 게이트 절연막 20 : 폴리실리콘층
22 : 소스/드레인 정션 23 : 금속층
24 : 비트라인 콘택 25 : 비트라인

Claims (12)

  1. 기판에 트렌치를 형성하는 단계;
    상기 트렌치에 게이트전극을 매립하여 매립형 게이트 패턴을 형성하는 단계;
    상기 매립형 게이트 패턴의 양쪽 기판을 일정 깊이 식각하는 단계;
    상기 기판에 이온주입을 진행하여 소스/드레인 정션을 형성하는 단계; 및
    상기 소스/드레인 정션 상에 금속패턴을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 기판은 베리드 산화막이 내재된 기판인 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 베리드 산화막은,
    상기 매립형 게이트 패턴 및 소스/드레인 정션 영역의 하부에 형성되는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 매립형 게이트 패턴을 형성하는 단계에서, 상기 게이트전극을 매립하기 전에,
    상기 트렌치의 측벽에 스페이서를 형성하는 단계; 및
    상기 트렌치의 단차를 따라 게이트 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 스페이서는 질화막인 반도체 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 게이트전극은 폴리실리콘인 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 기판을 일정 깊이 식각하는 단계는,
    상기 트렌치와 동일한 선폭의 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각장벽으로 상기 기판을 상기 트렌치의 깊이보다 얕은 깊이로 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 금속패턴을 형성하는 단계는,
    상기 소스/드레인 정션을 포함하는 전체 구조 상에 금속층을 형성하는 단계; 및
    상기 매립형 게이트 패턴의 표면이 드러나는 타겟으로 상기 금속층을 평탄화시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 금속패턴을 형성하는 단계 후,
    상기 금속패턴 상에 비트라인 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 트렌치를 포함하는 기판;
    상기 트렌치의 측벽에 형성된 스페이서;
    상기 트렌치를 매립하는 매립형 게이트 패턴;
    상기 매립형 게이트 패턴의 양쪽 기판에 형성되는 소스/드레인 정션; 및
    상기 소스/드레인 정션 상에 형성되는 금속패턴
    을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 금속패턴 상에 형성된 비트라인 콘택을 더 포함하는 반도체 장치.
  12. 제10항에 있어서,
    상기 소스/드레인 정션은 상기 매립형 게이트 패턴 보다 낮은 높이에 형성되고, 상기 금속패턴은 상기 매립형 게이트 패턴과 동일 표면 높이를 갖는 반도체 장치.
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