JP2006173429A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 特性の良好なトレンチゲート型トランジスタを有する半導体装置の製造方法を提供する。
【解決手段】 Ｐ型シリコン基板１０１上にシリコン窒化膜１０３を形成し、シリコン窒化膜１０３に所定のパターンの開口を形成し、シリコン窒化膜１０８をマスクとして用いて半導体基板１０１にゲートトレンチ１０４を形成した後、ゲートトレンチ１０４の内部および開口内にポリシリコン膜１０６を埋め込むことにより、ゲート電極を自己整合的に形成する。さらに、シリコン窒化膜１０３の全面にコバルトなどの高融点金属１０７をスパッタ法により堆積させた後、アニール処理を行い、さらに余剰金属を除去することにより、ポリシリコン膜１０６の表面にこれらの金属のシリサイド１０８を形成する。
【選択図】 図７

Description

本発明は、半導体装置の製造方法に関し、特に、トレンチゲート型のＭＯＳトランジスタを有する半導体装置の製造方法に関するものである。
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔｈ）が低下するという問題がある。また、Ｖｔｈの低下を抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
この問題を回避するため、シリコン基板上に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている（特許文献１乃至３参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、Ｆ値が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。
従来のトレンチゲート型のセルランジスタを有するＤＲＡＭの製造方法は以下に示す通りである。まず、図１６に示すように、Ｐ型シリコン基板２０１上にＳＴＩ（Shallow Trench Isolation）等の素子分離領域２０２を形成した後、Ｐ型シリコン基板２０１上に保護絶縁膜２０３を形成し、これをパターニングした後、保護絶縁膜２０３をマスクとして用いてＰ型シリコン基板２０１をドライエッチングすることにより、図１７に示すように、ゲート電極を形成すべき所定の領域に溝（ゲートトレンチ）２０４を形成する。
次に、図１８に示すように、保護絶縁膜２０３を除去し、Ｐ型シリコン基板２０１を熱酸化することにより、ゲートトレンチ２０４の内部を含むシリコン基板２０１の全面にシリコン酸化膜を形成する。これにより、ゲートトレンチ２０４の内壁にはゲート絶縁膜２０５が形成された状態となる。その後、図１９に示すように、ポリシリコン（Poly-Si）膜２０６およびシリサイド膜２０７を順次形成し、フォトレジストをマスクとして用いてゲート電極となる部分以外のポリシリコン膜２０６およびシリサイド膜２０７をパターニングすることにより、図２０に示すように、トレンチゲート電極２０９が完成する。その後、図２１に示すように、ゲート電極２０９の両側にリン（Ｐ）をイオン注入して、トランジスタのソース／ドレイン領域となるＮ型拡散層２１０を形成することにより、トレンチゲート型のセルトランジスタが完成する。さらに、図示しないが、一般的な方法を用いて各種配線やセルキャパシタを積層することによりＤＲＡＭが完成する。
特開平９−２３２５３５号公報 特開２００２−２６１２５６号公報 特開２００３−７８０３３号公報
しかしながら、上述した従来の製造方法においては次のような問題がある。図２２に示すように、ゲートトレンチ２０４に対してフォトレジストによるマスクパターン２１１の位置ずれが生じた場合、図２３に示すように、ゲート電極２０９の側面とゲートトレンチ２０４の内壁との間の隙間であるスリット領域２１２及びＮ型拡散層２１０とゲートトレンチ２０４と間の間隔であるオフセット領域２１３が形成されてしまう。スリット領域２１２は接合リークの増大をもたらし、オフセット領域２１３はソース／ドレイン間の電気的特性に悪影響を与えることから、これらが形成された場合にはセルトランジスタの特性が悪化するという問題がある。
本発明は上記の問題を解決すべくなされたものであって、本発明の目的は、特性の良好なトレンチゲート型トランジスタを有する半導体装置の製造方法を提供することにある。
本発明の上記目的は、半導体基板上に保護絶縁膜を形成する第１の工程と、前記保護絶縁膜に所定のパターンの開口を形成する第２の工程と、前記保護絶縁膜をマスクとして用いて前記半導体基板にゲートトレンチを形成する第３の工程と、前記ゲートトレンチの内部および前記開口内に電極材料を埋め込む第４の工程と、前記保護絶縁膜を除去する第５の工程とを有する半導体装置の製造方法によって達成される。
本発明によれば、ゲートトレンチを形成する際のマスクとして用いる保護絶縁膜を、ゲート電極を形成する際のマスクとしてそのまま用いて、ゲート電極をゲートトレンチに対して自己整合的（セルフアライン）に形成するので、ゲート電極の位置にずれが生じることがなく、そのためスリット領域やオフセット領域が形成されるようなことがない。したがって、特性の良好なトレンチゲート型トランジスタを有する半導体装置を製造することができる。
本発明において、前記第４の工程は、前記保護絶縁膜上及び前記ゲートトレンチの内部に前記電極材料を堆積させる電極材料成膜工程と、前記保護絶縁膜上の前記電極材料の不要部分を除去する工程とを含むことが好ましい。また、前記電極材料成膜工程は、前記ゲートトレンチの内部をポリシリコン膜で完全に埋める工程と、前記半導体基板上の全面に高融点金属膜を形成した後、熱処理することにより前記ポリシリコン膜の表面をシリサイド化する工程とを含むことが好ましい。これによれば、トレンチゲート電極の低抵抗化を図ることができる。
また、本発明において、前記電極材料成膜工程は、前記ゲートトレンチの内部に前記ポリシリコン膜による凹部を形成する工程と、前記ポリシリコン膜による凹部内にシリサイド膜を形成する工程とを含むことが好ましい。これによれば、トレンチゲート電極のさらなる低抵抗化を図ることができる。
また、本発明において、前記電極材料成膜工程は、前記ゲートトレンチの内部に前記ポリシリコン膜による凹部を形成する工程と、前記ポリシリコン膜による凹部内に高融点金属膜を形成する工程とを含むことが好ましい。これによっても、トレンチゲート電極のさらなる低抵抗化を図ることができる。
本発明においては、前記保護絶縁膜がシリコン窒化膜であるが好ましい。これによれば、保護絶縁膜上に形成されたゲート電極材料を除去する際にＣＭＰを用いることができ、ＣＭＰにて研磨する際のストッパとして保護絶縁膜を利用することができる。
本発明においては、前記ゲート電極を酸化する第６の工程をさらに有することが好ましい。これによれば、トレンチゲート電極の絶縁耐圧を十分に確保することができる。
本発明によれば、ゲートトレンチを形成する際のマスクパターンとして用いる保護絶縁膜を、ゲート電極を形成する際のマスクパターンとしてそのまま用いて、ゲート電極をゲートトレンチに対して自己整合的（セルフアライン）に形成するので、ゲート電極の位置にずれが生じてスリット領域やオフセット領域が形成されるようなことがなく、特性の良好なトレンチゲート型トランジスタを有する半導体装置を製造することができる。
以下、添付図面を参照しながら、本発明の対象をＤＲＡＭのセルトランジスタとした場合の好ましい実施の形態について詳細に説明する。
図１乃至図１１は、本発明の第１の実施の形態に係るＤＲＡＭの製造工程を概略的に示す略断面図である。
ＤＲＡＭの製造では、まず図１に示すように、Ｐ型シリコン基板１０１上にＳＴＩ法により深さ２５０〜３５０ｎｍ程度の素子分離領域１０２を形成した後、Ｐ型シリコン基板１０１の表面にＣＶＤ法により１００〜２００ｎｍ程度のシリコン窒化膜１０３を堆積させる。
次に、図２に示すように、シリコン窒化膜１０３をフォトリソグラフィー技術により選択的に除去することにより、シリコン窒化膜１０３に所定のパターンの開口１０３ａを形成する。そして、このシリコン窒化膜１０３をマスクとして用いてＰ型シリコン基板１０１をドライエッチングすることにより、図３に示すように、チャネル領域（ゲート電極）を形成すべき所定の領域に深さ１００〜２００ｎｍ程度の溝（ゲートトレンチ）１０４を形成する。なお、後述するゲート酸化膜の膜質を均一にするため、ゲートトレンチ１０４の断面形状は曲率が均等な略Ｕ字状であることが好ましい。
次に、ゲートトレンチ１０４の内部に１０−１３〜１０−１４／ｃｍ２程度のボロン（Ｂ）をイオン注入してトランジスタの閾値電圧（Ｖｔｈ）の調整（チャネルドープ）を行なった後、図４に示すように、ゲートトレンチ１０４の内壁に熱酸化により６〜８ｎｍ程度のゲート酸化膜１０５を形成する。なお、チャネルドープの際はゲートトレンチ１０４内にシリコン酸化膜を形成し、このシリコン酸化膜を介してイオン注入することが好ましく、この場合、ゲート酸化膜１０５の形成はシリコン酸化膜を除去した後に行われる。
次に、図５に示すように、ゲートトレンチ１０４の内部を含むＰ型シリコン基板１０１の全面にＣＶＤ法によりリン（Ｐ）などのN型の不純物をドープしたポリシリコン膜（リンドープドポリシリコン膜）１０６を堆積させる。そして、図６に示すように、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法によりシリコン窒化膜１０３の上面が露出するまでポリシリコン膜１０６を研磨して、ポリシリコン膜１０６をゲートトレンチ１０４の内部及びシリコン窒化膜１０３の開口１０３ａ内に残存させる。このとき、シリコン窒化膜１０３はＣＭＰに対するストッパとなることから、ポリシリコン膜１０６の不要な部分だけを確実に除去することができ、しかも表面の十分な平坦性を確保することができる。
次に、ポリシリコン膜１０６の表面に選択的にシリサイド層１０８を形成する。このとき、ゲートトレンチ１０４の形成に用いたシリコン窒化膜１０３がマスクとしてそのまま用いられる。すなわち、図７に示すように、基板上の全面にスパッタ法によりコバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）といった高融点金属膜１０７を堆積させる。その後、アニール処理を行って高融点金属膜１０７とポリシリコン膜１０６の表面を反応させてシリサイド層１０８を形成し、さらに、硫酸や塩酸などを用いたウエットエッチングによってポリシリコン膜１０６と反応しなかった高融点金属膜１０７の余剰分を除去することにより、図８に示すように、ポリシリコン膜１０６の表面にこれらの金属のシリサイド層１０８を形成する。以上により、ポリシリコン膜１０６及びシリサイド層１０８からなるゲート電極１０９が完成する。
そして、図９に示すように、熱燐酸（Ｈ３ＰＯ４）を用いてシリコン窒化膜１０３を除去した後、熱酸化を行うことによりゲート絶縁膜１０５の補強を行う。これにより、Ｐ型シリコン基板１０１の表面、ポリシリコン膜１０６の露出面及びシリサイド１０９の表面が酸化されて、ゲート絶縁膜１０５の端部付近に新たなゲート絶縁膜１０５ｅが形成されるので、ゲート絶縁膜１０５の絶縁耐圧を高めることができる。この後は、図１０に示すように、シリコン基板１０１上のうちゲート電極１０９の両側の領域に１０１４〜１０１５／ｃｍ２程度のリン（Ｐ）をイオン注入して、トランジスタのソース／ドレイン領域となるＮ型拡散層１１０を形成する。以上により、本実施の形態のトレンチゲート型トランジスタが完成する。
その後、ＤＲＡＭの製造では、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図１１に示すように、セルトランジスタ上に層間絶縁膜１１１を形成するとともに、層間絶縁膜１１１を貫通するコンタクトプラグ１１２、ビット線１１３、セルキャパシタ１１４、Ａｌ配線１１５等を形成することにより、トレンチゲート型のセルトランジスタを有するＤＲＡＭが完成する。
以上説明したように、本実施の形態によれば、ゲートトレンチを形成する際のマスクとして用いる保護絶縁膜を、ゲート電極を形成する際のマスクとしてそのまま用いて、ゲート電極をゲートトレンチに対して自己整合的（セルフアライン）に形成しているので、ゲート電極の位置にずれが生じてスリット領域やオフセット領域が形成されるようなことがなく、特性の良好なトレンチゲート型トランジスタを製造することができる。したがって、これをＤＲＡＭのセルトランジスタとして用いることで、高品質かつ大容量なＤＲＡＭを製造することができる。
上述した第１の実施の形態においては、ゲートトレンチ内に完全に埋め込まれたポリシリコン膜の表面にシリサイド層が形成される場合について説明したが、ゲート電極のさらなる低抵抗化を図るために次のようにしてもよい。
図１２乃至図１４は、本発明の第２の実施の形態に係るＤＲＡＭの製造工程の一部を概略的に示す略断面図である。
本実施の形態において、Ｐ型シリコン基板１０１上にゲートトレンチ１０４を形成し、ゲート酸化膜１０５を形成するまでの一連の工程については、図１乃至図４に示した第１の実施の形態の工程と同様であるが、図１２に示すように、ゲートトレンチ１０４内にポリシリコン膜１０６による凹部１０６Ｘが形成されるよう、ポリシリコン膜１０６を比較的薄く形成する点が第１の実施の形態と異なっている。ポリシリコン膜１０６を薄く形成することにより、ゲートトレンチ１０４の内部はポリシリコン膜１０６によって完全に埋まらず、ポリシリコン膜１０６による凹部１０６Ｘが形成された状態となる。そしてこの状態において基板上の全面にスパッタ法又はＣＶＤ法によりシリサイド膜１１６を堆積させる。
そして、ＣＭＰ法によりシリコン窒化膜１０３の上面が露出するまでシリサイド膜１１６及びポリシリコン膜１０６を研磨して、図１３に示すように、これらをゲートトレンチ１０４の内部及びシリコン窒化膜１０３の開口内に残存させる。このとき、シリコン窒化膜１０３はＣＭＰに対するストッパとなることから、シリサイド膜１１６及びポリシリコン膜１０６の不要な部分だけを確実に除去することができ、しかも表面の十分な平坦性を確保することができる。
そして、図１４に示すように、熱燐酸（Ｈ３ＰＯ４）を用いてシリコン窒化膜１０３を除去した後、熱酸化によりゲート酸化膜１０５の補強を行う。これにより、Ｐ型シリコン基板１０１の表面、ポリシリコン膜１０６の露出面及びシリサイド１０９の表面が酸化されて、ゲート絶縁膜１０５の端部付近に新たなゲート絶縁膜１０５ｅが形成されるので、ゲート絶縁膜１０５の絶縁耐圧を高めることができる。この後は、露出したシリコン基板１０１上のうちゲート電極１０９の両側に１０−１４〜１０−１５／ｃｍ２程度のリン（Ｐ）をイオン注入して、トランジスタのソース／ドレイン領域となるＮ型拡散層１１０を形成する。以上により、本実施形態のトレンチゲート型トランジスタが完成する。この後の工程は第１の実施の形態と同様であるから重複する説明を省略する。
以上説明したように、本実施の形態によれば、ゲートトレンチの内部にまでシリサイド膜を形成しているので、第１の実施形態による効果に加え、トレンチゲート電極の低抵抗化を図ることができる。
上述した第２の実施の形態においては、ゲートトレンチ内に形成されたポリシリコン膜による凹部内にシリサイド膜を形成する場合について説明したが、ゲート電極のさらなる低抵抗化を図るために次のようにしてもよい。
図１５は、本発明の第３の実施の形態に係るＤＲＡＭの製造工程の一部を概略的に示す略断面図である。
図１５に示すように、本実施の形態においては、第２の実施の形態において図１２に示したシリサイド膜１１６に代えて、窒化タングステン膜（ＷＮ）１１７及びタングステン膜（Ｗ）１１８を順次堆積させて、ゲートトレンチ１０４内にポリメタルゲート電極を形成している。その後、ＣＭＰ法によりシリコン窒化膜１０３の上面が露出するまでタングステン膜１１８、窒化タングステン膜１１７及びポリシリコン膜１０６を研磨して、これらをゲートトレンチ１０４の内部及びシリコン窒化膜１０３の開口内に残存させる。
その後、シリコン窒化膜１０３の除去、Wet-Hydrogen雰囲気での選択酸化によるゲート酸化膜１０５の補強、トランジスタのソース／ドレイン領域となるＮ型拡散層１１０の形成を行うことにより、本実施形態のトレンチゲート型トランジスタが完成する。この後の工程は第１及び第２の実施の形態と同様であるから重複する説明を省略する。
以上説明したように、本実施の形態によれば、ゲートトレンチの内部にまでタングステン膜を形成しているので、第１及び第２の実施形態による効果に加え、トレンチゲート電極のさらなる低抵抗化を図ることができる。
以上、本発明の好ましいいくつかの実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態では、半導体装置の一例としてＤＲＡＭを示したが、本発明はこれに限定されるものではなく、トレンチゲート型のトランジスタを有するあらゆる半導体装置の製造に適用することができる。ただし、トランジスタセルアレイの縮小化が可能となるという点で、本発明はＤＲＡＭにおいて顕著な効果を奏するものといえる。
また、上記各実施形態においては、Ｐ型シリコン基板の表面に保護絶縁膜としてシリコン窒化膜を直接形成しているが、Ｐ型シリコン基板の表面に１０〜２０ｎｍ程度のシリコン酸化膜をバッファ層として形成し、このシリコン酸化膜を介してシリコン窒化膜を形成してもよい。さらに、保護絶縁膜としてシリコン窒化膜を用いているが、シリコン酸化膜など、その他の材料を用いることも可能である。
また、上記各実施形態においては、素子分離領域をＳＴＩ法により形成する場合について説明したが、これに限定されるものはなく、ＬＯＣＯＳ法などを用いてもよいことは言うまでもない。
また、上記各実施形態においては、ポリシリコン膜１０６をゲートトレンチ１０４の内部にのみ残存させる際に、ポリシリコン膜１０６をＣＭＰ法により研磨しているが、ポリシリコン膜１０６をエッチバックにより除去することも可能である。
また、上記各実施形態においては、ゲート電極１０９がポリシリコン膜１０６とシリサイド１０８層などの積層構造を有しているが、ゲート電極１０９が例えばポリシリコン膜１０６のみからなる単層構造であっても構わない。
また、上記実施形態においてはＰ型シリコン基板を用いたＮチャネルＭＯＳトランジスタに適用した場合を例に説明したが、本発明はこれに限定されるものではなく、ＰチャネルＭＯＳトランジスタにも適用可能である。また、必要に応じてＰウェルやＮウェルを形成してもよい。
図１は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（素子分離領域及び保護絶縁膜の形成）を概略的に示す略断面図である。 図２は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（開口の形成）を概略的に示す略断面図である。 図３は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（ゲートトレンチの形成）を概略的に示す略断面図である。 図４は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（ゲート酸化膜の形成）を概略的に示す略断面図である。 図５は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（ポリシリコン膜の堆積）を概略的に示す略断面図である。 図６は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（ＣＭＰによるポリシリコン膜の除去）を概略的に示す略断面図である。 図７は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（高融点金属膜の形成）を概略的に示す略断面図である。 図８は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（シリサイド層の形成）を概略的に示す略断面図である。 図９は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（保護絶縁膜の除去）を概略的に示す略断面図である。 図１０は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（熱酸化及びＮ型拡散層の形成）を概略的に示す略断面図である。 図１１は、本発明の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（各種配線及びセルキャパシタの形成）を概略的に示す略断面図である。 図１２は、本発明の他の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（ポリシリコン膜及びシリサイド膜の堆積）を概略的に示す略断面図である。 図１３は、本発明の他の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（ＣＭＰによるポリシリコン膜及びシリサイド膜の除去）を概略的に示す略断面図である。 図１４は、本発明の他の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（熱酸化及びＮ型拡散層の形成）を概略的に示す略断面図である。 図１５は、本発明の他の好ましい実施の形態に係るＤＲＡＭの製造方法の一工程（ポリシリコン膜、窒化タングステン膜及びタングステン膜の堆積）を概略的に示す略断面図である。 図１６は、従来のＤＲＡＭの製造方法の一工程（素子分離領域及び保護絶縁膜の形成）を示す略断面図である。 図１７は、従来のＤＲＡＭの製造方法の一工程（開口及びゲートトレンチの形成）を示す略断面図である。 図１８は、従来のＤＲＡＭの製造方法の一工程（保護絶縁膜の除去及びゲート酸化膜の形成）を示す略断面図である。 図１９は、従来のＤＲＡＭの製造方法の一工程（ポリシリコン膜及びシリサイド膜の堆積）を示す略断面図である。 図２０は、従来のＤＲＡＭの製造方法の一工程（ポリシリコン膜及びシリサイド膜のパターニング）を示す略断面図である。 図２１は、従来のＤＲＡＭの製造方法の一工程（Ｎ型拡散層の形成の形成）を示す略断面図である。 図２２は、従来のＤＲＡＭの製造方法における問題点を示す略断面図である。 図２３は、従来のトレンチゲート電極の構造の問題点を示す略断面図である。
符号の説明
１０１ Ｐ型シリコン基板
１０２ 素子分離領域
１０３ シリコン窒化膜
１０３ａ シリコン窒化膜の開口
１０４ ゲートトレンチ
１０５ ゲート酸化膜
１０５ｅ ゲート酸化膜の端部
１０６ ポリシリコン膜
１０６Ｘ ポリシリコン膜による凹部
１０７ 金属
１０８ シリサイド層
１０９ ゲート電極
１１０ Ｎ型拡散層
１１１ 層間絶縁膜
１１２ コンタクトプラグ
１１３ ビット線
１１４ セルキャパシタ
１１５ Ａｌ配線
２０１ Ｐ型シリコン基板
２０２ 素子分離領域
２０３ 保護絶縁膜
２０４ 溝（ゲートトレンチ）
２０５ ゲート酸化膜
２０６ ポリシリコン膜
２０７ シリサイド膜
２０９ ゲート電極
２１０ Ｎ型拡散層
２１１ フォトレジスト
２１２ スリット領域
２１３ オフセット領域

Claims (7)

  1. 半導体基板上に保護絶縁膜を形成する第１の工程と、
    前記保護絶縁膜に所定のパターンの開口を形成する第２の工程と、
    前記保護絶縁膜をマスクとして用いて前記半導体基板にゲートトレンチを形成する第３の工程と、
    前記ゲートトレンチの内部および前記開口内に電極材料を埋め込むことによりゲート電極を形成する第４の工程と、
    前記保護絶縁膜を除去する第５の工程とを有する半導体装置の製造方法。
  2. 前記第４の工程は、
    前記保護絶縁膜上及び前記ゲートトレンチの内部に前記電極材料を堆積させる電極材料成膜工程と、
    前記保護絶縁膜上の前記電極材料の不要部分を除去する工程とを含む請求項１に記載の半導体装置の製造方法。
  3. 前記電極材料成膜工程は、
    前記ゲートトレンチの内部をポリシリコン膜で完全に埋める工程と、
    前記半導体基板上の全面に高融点金属膜を形成した後、熱処理することにより前記ポリシリコン膜の表面をシリサイド化する工程とを含む請求項２に記載の半導体装置の製造方法。
  4. 前記電極材料成膜工程は、
    前記ゲートトレンチの内部に前記ポリシリコン膜による凹部を形成する工程と、
    前記ポリシリコン膜による凹部内にシリサイド膜を形成する工程とを含む請求項２に記載の半導体装置の製造方法。
  5. 前記電極材料成膜工程は、
    前記ゲートトレンチの内部に前記ポリシリコン膜による凹部を形成する工程と、
    前記ポリシリコン膜による凹部内に高融点金属膜を形成する工程とを含む請求項２に記載の半導体装置の製造方法。
  6. 前記保護絶縁膜がシリコン窒化膜である請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記ゲート電極を酸化する第６の工程をさらに有する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
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