KR100971422B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 필라패턴의 쓰러짐 및 리닝을 방지하여 반도체 소자의 특성을 향상시키기 위한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 형성된 복수의 트렌치패턴, 상기 복수의 트렌치패턴의 측면에 형성된 게이트절연막, 상기 복수의 트렌치패턴에 매립된 게이트전극, 상기 게이트전극간을 연결하는 배선패턴 및 상기 트렌치패턴 측벽면과 인접하는 상기 기판에 상, 하로 배치된 소스 및 드레인을 포함함으로써, 감소하는 디자인 룰을 만족시키는 반도체 소자를 제조한다.
필라패턴, 채널, 트렌치, 게이트, 소스 및 드레인

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하로 형성되는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 채널의 면적 또는 길이를 증가시키기 위해, 리세스(recess)형, 벌브(bulb)형 및 핀(fin)형의 형태로 진보해 왔다. 그러나, 위와 같은 반도체 소자들은 채널의 길이 또는 면적은 확보할 수 있겠으나, 복잡한 형태의 패턴을 형성해야 하고, 셀 효율(cell efficiency)까지 고려해야 하는 어려움이 있다.
특히, 소스 및 드레인(source and drain)을 필라패턴(pillar pattern) 내에 상/하로 배치시켜서 상/하 방향의 채널을 유도하는 반도체 소자의 경우, 종횡비가 높은 필라패턴의 특성으로 인해 도 1과 같이 필라패턴이 쓰러지고(11, collapse), 인접하는 필라패턴간 붙어버리는(12, leaning) 형상이 발생된다.
이는 반도체 소자의 특성을 저하시키는 요인으로 작용하는바, 이를 개선할 수 있는 기술이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필라패턴의 쓰러짐 및 리닝을 방지하여 반도체 소자의 특성을 향상시키기 위한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 기판에 형성된 복수의 트렌치패턴, 상기 복수의 트렌치패턴의 측면에 형성된 게이트절연막, 상기 복수의 트렌치패턴에 매립된 게이트전극, 상기 게이트전극간을 연결하는 배선패턴 및 상기 트렌치패턴 측벽면과 인접하는 상기 기판에 상, 하로 배치된 소스 및 드레인을 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 복수의 트렌치패턴을 형성하는 단계, 상기 복수의 트렌치패턴의 측면에 게이트절연막을 형성하는 단계, 상기 복수의 트렌치패턴에 게이트전극을 매립하는 단계, 상기 트렌치패턴 측벽면과 인접하는 상기 기판에 상, 하로 배치되는 소스 및 드레인을 형성하는 단계, 상기 게이트전극간을 연결하는 배선패턴을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은, 트렌치의 측벽면을 채널영역으로 사용하므로써, 필라패턴의 형성공정을 생략하며, 이에 따라 필라패턴의 쓰러짐 현상으로 인한 반도체 소자의 특성 저하를 방지한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 상/하채널을 유도하는 반도체 소자를 나타낸 구조단면도이다. 여기서, 도 2b는 도 2a의 X-X'단면도이고, 도 2c는 도 2a의 Y-Y'단면도이다.
도 2a 내지 도 2c를 참조하면, 상/하채널을 유도하는 반도체 소자는 복수의 배선패턴(21, =워드라인), 복수의 베리드 비트라인(22, buried bit line) 및 복수의 게이트전극(24)을 포함하고 있는 것을 확인할 수 있다. 또한, 상/하채널을 유도하고자 상/하로 배치된 복수의 소스 및 드레인(22, 28, source and drain)을 포함하고 있는 것을 확인할 수 있다. 여기서, 베리드 비트라인(22)은 하부에 위치하는 소스 및 드레인(22)이다.
배선패턴(21)은 일련의 게이트전극(24)들을 연결하기 위한 도전패턴으로, 폴리실리콘막 또는 금속막으로 형성한다.
게이트전극(24)은 트렌치(25)에 매립되며, 폴리실리콘막 또는 금속막으로 형성한다. 특히 트렌치(25) 측벽의 기판(26)은 상/하채널이 형성될 영역에 해당한다. 때문에 트렌치(25)의 깊이가 깊을수록, 상/하채널의 길이 또한 길어진다. 또한, 상/하채널의 길이를 길게 하기 위해 트렌치(25)는 측벽에 굴곡을 형성할 수 있으며, 이에 따라 트렌치(25)는 다각형 또는 원형태일 수 있다.
베리드 비트라인(22)은 배선패턴(21)과 교차하며, 게이트전극(24)들 의 소스 및 드레인간을 연결한다.
상부에 위치하는 소스 및 드레인(22)과 배선패턴(21)은 서로의 접촉이 방지되는 형태를 갖어야 하기 때문에, 소스 및 드레인(28)과 배선패턴(21)은 분리막(27)을 통해 분리된다. 분리막(27)은 산화막 또는 질화막일 수 있다.
위와 같은 반도체 소자는 다음과 같은 반도체 소자의 제조 방법을 통해 형성한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(41) 상에 홀타입(hole type)의 패드층패턴(42)을 형성하고, 이를 식각장벽으로 기판(41)을 식각하여 복수의 트렌치(43)를 형성한다. 이때, 트렌치(43)의 측벽면은 식각공정을 추가로 진행하여 다각형 또는 원형태를 갖을 수 있다. 이는 트렌치(43)의 측벽면을 깊이 방향으로 증가시킬 경우, 채널의 길이도 증가하기 때문이다.
패드층패턴(42)은 패드 산화막과 패드 질화막의 적층구조일 수 있다.
도 3b에 도시된 바와 같이, 트렌치(43)의 단차를 따라 게이트 절연막(44)을 형성한 후 트렌치(43)에 도전막을 매립하여 게이트전극(45)을 형성한다.
게이트전극(45)은 폴리실리콘막 또는 금속막으로 형성한다.
게이트전극(45)을 폴리실리콘막으로 형성할 경우, 증착(deposition)공정만으로 형성하거나, 증착과 에피택셜 성장(epitaxial growth)를 혼합하여 형성할 수 있다. 특히, 증착공정을 먼저 진행하고 이후 에피택셜 성장 공정을 진행할 경우, 폴리실리콘막 내의 보이드(void) 형성을 방지할 수 있다.
도 3c에 도시된 바와 같이, 트렌치(43) 측벽면중 하부영역과 인접하는 기판(41)에 불순물을 도핑하여 제1소스 및 드레인(46A)을 형성한다. 이어서, 트렌치(43) 측벽면중 상부영역과 인접하는 기판(41)에 불순물을 도핑하여 제2소스 및 드레인을 형성한다.
이때, 제1소스 및 드레인(46A)은 인접하는 게이트전극 간을 연결하기 위해 배선 형태의 배리드 비트라인(46A)으로 작용하는데, 도 3c에 대응하는 평면도인 도 4를 참조하면, 인접하는 게이트전극 간을 연결하는 배리드 비트라인(46A)의 형상을 확인할 수 있다.
또한, 제2소스 및 드레인(46A)의 형성 위치를 확인할 수 있다.
도 3d에 도시된 바와 같이, 배리드 비트라인(46A)과 교차하며, 인접하는 게이트전극(45)간을 연결하는 배선패턴(47)을 형성한다.
배선패턴(47)은 게이트에 구동전압을 전달하는 배선 역할을 하는바, 이를 위해 배선패턴(47)은 도전막, 예컨대 폴리실리콘막 또는 금속막으로 형성한다.
도 3d에 대응하는 평면도인 도 5을 참조하면, 인접하는 게이트전극(45)간을 연결하는 배선패턴(47)을 확인할 수 있다.
여기서, 배선패턴(47)과 제2소스 및 드레인(46B)는 패드층패턴(42)에 의해 분리되며, 패드층패턴(42)은 도 2b의 분리막에 해당한다.
이로써, 채널이 상/하로 형성되는 반도체 소자가 제조된다.
전술한 바와 같은 본 발명의 실시예는, 필라패턴의 쓰러짐을 방지하고 안정적으로 상/하채널을 유도하고자, 트렌치(43)를 형성하며, 트렌치(43)의 측벽을 이용하여 상/하채널을 유도한다.
따라서, 필라패턴이 필요하지 않으므로, 필라패턴의 쓰러짐 현상이 발생하지 않으며, 이에 따라 안정적으로 상/하채널을 유도하는 반도체 소자를 제조할 수 있다.
또한, 필라패턴의 쓰러짐을 감소시키고자 필라패턴의 길이를 증가시키기 못해, 상/하채널의 길이가 한정되었던 종래에 비해, 트렌치(43)의 깊이는 안정적으로 증가시킬 수 있는 장점이 있어, 상/하채널의 길이를 길게 유도할 수 있다.
이상에서 설명한 본 발명은 전술한 제1 및 제2실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 필라패턴의 쓰러짐 및 붙어버리는 현상을 촬영한 전자현미경 사진.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 상/하채널을 유도하는 반도체 소자를 나타낸 구조단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 4는 도 3c에 대응하는 평면도.
도 5은 도 3d에 대응하는 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 배선패턴 22 : 배리드 비트라인
23 : 게이트전극 25 : 트렌치

Claims (8)

  1. 기판에 형성된 복수의 트렌치패턴;
    상기 복수의 트렌치패턴의 측면에 형성된 게이트절연막;
    상기 복수의 트렌치패턴에 매립된 게이트전극;
    상기 게이트전극간을 연결하는 배선패턴; 및
    상기 트렌치패턴 측벽면과 인접하는 상기 기판에 상, 하로 배치된 소스 및 드레인을 포함하고,
    상기 기판에 하로 배치된 소스 및 드레인을 배리드 비트라인으로 사용하는 반도체 소자.
  2. 제1항에 있어서,
    상기 트렌치패턴의 측벽면은 굴곡진 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 트렌치패턴의 측벽면은 다각형 또는 원형인 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 기판에 복수의 트렌치패턴을 형성하는 단계;
    상기 복수의 트렌치패턴의 측면에 게이트절연막을 형성하는 단계;
    상기 복수의 트렌치패턴에 게이트전극을 매립하는 단계;
    상기 트렌치패턴 측벽면과 인접하는 상기 기판에 상, 하로 배치되는 소스 및 드레인을 형성하는 단계; 및
    상기 게이트전극간을 연결하는 배선패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 트렌치패턴의 측벽면은 굴곡진 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제5항에 있어서,
    상기 트렌치패턴의 측벽면은 다각형 또는 원형인 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제5항에 있어서,
    상기 기판에 하로 배치된 소스 및 드레인을 배리드 비트라인으로 사용하는 반도체 소자 제조 방법.
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