CN102201440A - 一种绝缘栅双极晶体管 - Google Patents

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Abstract

一种绝缘栅双极晶体管包括：具有第一半导体类型的半导体衬底；具有第二半导体类型的基区，所述基区位于所述半导体衬底表面；具有第一半导体类型的阱区，所述阱区位于所述基区内；具有第二半导体类型的第一掺杂区，所述第一掺杂区位于所述阱区内；位于所述基区内的沟槽；栅氧化层，所述栅氧化层覆盖所述沟槽的底部与侧壁、所述基区的部分表面、所述阱区的部分表面、以及所述第一掺杂区的部分表面；多晶硅层，所述多晶硅层填充所述沟槽，并覆盖所述栅氧化层的表面。通过形成垂直结构的多晶硅栅，有利于降低绝缘栅双极晶体管的饱和工作电压，提高绝缘栅双极晶体管的负载能力。

Description

一种绝缘栅双极晶体管
技术领域
本发明涉及一种半导体结构，具体涉及一种绝缘栅双极晶体管，属于半导体技术领域。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)是由BJT(双极型晶体管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式电力电子器件。IGBT兼有MOSFET的高输入阻抗和BJT的低导通压降两方面的优点。BJT饱和压降低，载流密度大，但驱动电流较大；MOSFET驱动功率小，开关速度快，但导通压降大，载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低。非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
图1为常用的绝缘栅双极晶体管的结构示意图。如图1所示，器件100包括具有P型半导体类型的衬底101，在衬底101表面具有N型半导体类型的基区102，在N型基区102表面形成具有P型半导体类型的阱区103，在P型阱区103表面掺杂，形成具有N型半导体类型的第一掺杂区104，栅氧化层105位于N型基区102表面、P型阱区103部分表面及第一掺杂区104部分表面，在栅氧化层105表面形成多晶硅层106，最后，在暴露出的阱区103表面与第一掺杂区104部分表面溅射形成金属层107a，形成发射极E，在多晶硅层106表面溅射形成金属层107b，形成栅极G，在半导体衬底101底部溅射形成金属层107c，形成集电极C。
在栅极G上加正电压，大量的电子从N型掺杂的第一掺杂区104流向基区102中，基区102的电势有所降低，P型衬底101与N型基区102组成的PN结正向偏置，使P型衬底中的空穴注入基区102中；根据基区102保持电中性，向基区102中注入的电子得到增强，在N型基区102中形成电子与空穴的等离子体。由于等离子体具有高导电性，绝缘栅双极晶体管IGBT的集电极的电流明显得到增强，有利于提高器件的负载能力。
发明内容
本发明要解决的技术问题是在提高绝缘栅双极晶体管的负载能力的基础上，进一步降低绝缘栅双极晶体管的导通压降。
为解决上述技术问题，本发明提供的绝缘栅双极晶体管包括：具有第一半导体类型的半导体衬底；具有第二半导体类型的基区，所述基区位于所述半导体衬底表面；具有第一半导体类型的阱区，所述阱区位于所述基区内；具有第二半导体类型的第一掺杂区，所述第一掺杂区位于所述阱区内；位于所述基区内的沟槽；栅氧化层，所述栅氧化层覆盖所述沟槽的底部与侧壁、所述基区的部分表面、所述阱区的部分表面、以及所述第一掺杂区的部分表面；多晶硅层，所述多晶硅层填充所述沟槽，并覆盖所述栅氧化层的表面。
本发明提供的绝缘栅双极晶体管中，半导体衬底的掺杂浓度大于基区的掺杂浓度；第一掺杂区的掺杂深度小于阱区的掺杂深度；沟槽的深度为4μm至6μm，沟槽的宽度为1μm至2μm；栅氧化层的材料为二氧化硅，其厚度为其覆盖第一掺杂区与阱区表面的长度为1μm至2μm；多晶硅层向栅氧化层形成的凹槽两侧延伸部分的长度为2μm。
作为较佳技术方案，第一半导体类型为P型，第二半导体类型为N型。
作为可选技术方案，第一半导体类型为N型，第二半导体类型为P型。
作为可选技术方案，还包括覆盖所述第一掺杂区的部分表面的金属层，所述金属层连接所述绝缘栅双极晶体管的发射极。
作为可选技术方案，还包括覆盖所述多晶硅层的金属层，所述金属层连接所述绝缘栅双极晶体管的栅极。
作为可选技术方案，还包括覆盖设置于所述半导体衬底底部的金属层，所述金属层连接所述绝缘栅双极晶体管的集电极。
本发明的技术效果是：以第一半导体类型为P型、第二半导体类型为N型的技术方案为例，通过形成垂直结构的多晶硅栅，有利于电子直接注入基区深处，根据电中性原理，增强基区离子体的浓度，从而到达降低绝缘栅双极晶体管的饱和导通压降和降低导通功耗的目的。
附图说明
图1为常用的绝缘栅双极晶体管的结构示意图；
图2为本发明提供的绝缘栅双极晶体管剖面结构示意图；
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
图2为本发明提供的绝缘栅双极晶体管剖面结构示意图。
如图2所示，绝缘栅双极晶体管200包括：具有第一半导体类型的半导体衬底201以及覆盖其上的具有第二半导体类型的基区202，位于基区202内的具有第一半导体类型的阱区203，位于阱区203内的具有第二半导体类型的第一掺杂区204，在暴露出的基区202表面刻蚀，形成沟槽，并在暴露出的基区202表面、阱区203的部分表面、第一掺杂区204的部分表面及沟槽的底部与侧壁上生长栅氧化层205，多晶硅层206覆盖于栅氧化层205表面，且多晶硅层206填满沟槽，并向两侧延伸至使其覆盖栅氧化层205表面，以及金属层207a、207b与207c，其中，暴露出的第一掺杂区204的部分表面上的金属层207a连接发射极E，多晶硅栅206表面的金属层207b连接栅极G，半导体衬底201底部的金属层207c连接集电极C。
在具体实施方式中，绝缘栅双极晶体管200的多晶硅层206的宽度范围为10μm至20μm，优选的为10μm，其向栅氧化层形成的凹槽两侧延伸部分的长度为2μm；所述沟槽的深度为1μm至6μm，优选的为4μm至6μm，所述沟槽的宽度为1μm至2μm。栅氧化层205的厚度为
Figure BDA0000064461530000041
其覆盖第一掺杂区204与阱区203表面的尺寸为1μm至2μm；多晶硅层206在基区202上方的长度为2μm。衬底201的掺杂浓度大于基区202的掺杂浓度，且基区202、阱区203与第一掺杂区204通过离子注入并高温推进形成。基区202掺杂浓度的范围为1E14cm-3至2E14cm-3、阱区203掺杂浓度的范围为1E17cm-3至2E17cm-3，第一掺杂区204掺杂浓度的范围为2E19cm-3至4E19cm-3。
在该具体实施方式中，以第一半导体类型为P型、第二半导体类型为N型的技术方案为例，通过形成垂直结构的多晶硅栅，有利于电子直接注入基区深处，根据电中性原理，增强基区离子体浓度，从而到达降低绝缘栅双极晶体管的饱和导通压降和降低导通功耗的目的。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims (10)

1.一种绝缘栅双极晶体管，包括：
具有第一半导体类型的半导体衬底；
具有第二半导体类型的基区，所述基区位于所述半导体衬底表面；
具有第一半导体类型的阱区，所述阱区位于所述基区内；
具有第二半导体类型的第一掺杂区，所述第一掺杂区位于所述阱区内；
其特征在于，还包括：
位于所述基区内的沟槽；
栅氧化层，所述栅氧化层覆盖所述沟槽的底部与侧壁、所述基区的部分表面、
所述阱区的部分表面、以及所述第一掺杂区的部分表面；
多晶硅层，所述多晶硅层填充所述沟槽，并覆盖所述栅氧化层的表面。
2.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述半导体衬底的掺杂浓度大于所述基区的掺杂浓度。
3.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述沟槽的深度为4μm至6μm，所述沟槽的宽度为1μm至2μm。
4.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述栅氧化层的材料为二氧化硅，厚度为所述栅氧化层覆盖所述第一掺杂区与所述阱区的长度为1μm至2μm。
5.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述多晶硅层的的宽度为10μm至20μm。
6.根据权利要求1-6任意一项所述的绝缘栅双极晶体管，其特征在于，所述第一半导体类型为P型，所述第二半导体类型为N型。
7.根据权利要求1-6任意一项所述的绝缘栅双极晶体管，其特征在于，所述第一半导体类型为N型，所述第二半导体类型为P型。
8.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，还包括覆盖所述第一掺杂区的部分表面的金属层，所述金属层连接所述绝缘栅双极晶体管的发射极。
9.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，还包括覆盖所述多晶硅层的金属层，所述金属层连接所述绝缘栅双极晶体管的栅极。
10.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，还包括覆盖设置于所述半导体衬底底部的金属层，所述金属层连接所述绝缘栅双极晶体管的集电极。
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