JP2012089826A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】３次元構造のパワーＭＯＳトランジスタやＩＢＧＴの破壊耐量を改善する。
【解決手段】一つの実施形態の半導体装置には、Ｎ＋基板１に溝２１が設けられ、溝２１に積層形成されるＮ層２、Ｎ−層３、Ｐ層４、及びＮ＋層５が溝２１を覆うように設けられる。Ｎ＋層５に、Ｎ＋基板１に対して垂直方向では一部がＮ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では一部がＮ＋層５を貫通してＰ層４側面が露呈するように溝２２が設けられ、溝２２にＰ＋層６が溝２２を覆うように設けられる。Ｎ＋基板１に対して垂直方向では、Ｎ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では、Ｐ層４を貫通して一端でＮ−層３側面が露呈し、他端でＮ＋層５側面が露呈し、Ｐ＋層６の間及び側面と離間して配置形成される溝２３が設けられる。溝２３に、トレンチゲート１１が溝２３を覆うように設けられる。
【選択図】 図２

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
パワーＭＯＳトランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）では、低オン抵抗化、高速化、セルピッチの微細化などが可能なトレンチ型製品が多数開発されている。更に、基板抵抗の低減化やユニット素子の集積度向上を図るために、３次元的に素子配置された３次元トレンチゲートパワーＭＯＳトランジスタやＩＧＢＴが提案されている。
しかし、従来から提案されている３次元トレンチゲートパワーＭＯＳトランジスタ構造や３次元トレンチゲートＩＧＢＴ構造では、３次元トレンチゲートの複雑な素子構造に起因する複雑な内部キャリアの制御が必要で、このため、素子の破壊耐量の低下、ＡＳＯ（Area of Safe Operation 素子の２次破壊耐量）の低下、閾値電圧（Ｖｔｈ）の制御が困難になるなどの問題点が発生していた。
特開２０１０−３４５７２号公報
本発明は、破壊耐量を向上できる半導体装置及びその製造方法を提供することにある。
一つの実施形態によれば、半導体装置は、第１の溝、第１の半導体層、第２の半導体層、第３の半導体層、第２の溝、第４の半導体層、第３の溝、及びトレンチゲートが設けられる。第１の溝は、第１導電型の半導体基板に設けられる。第１の半導体層は、第１導電型で、半導体基板よりも不純物濃度が低い。第２の半導体層は、第２導電型である。第３の半導体層は、第1導電型で、第１の半導体層よりも不純物濃度が高い。第１の半導体層、第２の半導体層、及び第３の半導体層は、第１の溝を覆うように積層形成される。第２の溝は、第３の半導体層に設けられ、半導体基板の面方位に対して垂直方向では、少なくとも一部が第３の半導体層を貫通して第２の半導体層が露呈するように設けられ、半導体基板の面方位に対して水平方向では、少なくとも一部が第３の半導体層を貫通して第２の半導体層が露呈するように設けられる。第４の半導体層は、第２導電型で、第２の半導体層よりも不純物濃度が高く、第２の溝を覆うように形成される。第３の溝は、半導体基板の面方位に対して垂直方向では、第３の半導体層を貫通して第２の半導体層が露呈、或いは第３及び第２の半導体層を貫通して第１の半導体層が露呈するように設けられ、半導体基板の面方位に対して水平方向では、第２の半導体層を貫通して一端が第１の半導体層を露呈、或いは第２及び第１の半導体層を貫通して一端が半導体基板を露呈、他端が第３の半導体層を露呈するように設けられ、第４の半導体層の間及び側面と離間して配置形成される。トレンチゲートは、第３の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成される。
第１の実施形態に係るトレンチパワーＭＯＳトランジスタを示す平面図である。 図１の領域１の斜視断面図である。 図１のＡ−Ａ線に沿う断面図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの動作時のキャリアの流れを説明する図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタのブレークダウン時に発生するキャリアの流れを説明する図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの製造工程を示す斜視断面図である。 第１の実施形態に係るトレンチパワーＭＯＳトランジスタの変形例を示す平面図である。 第２の実施形態に係るトレンチパワーＭＯＳトランジスタを示す斜視断面図である。 第３の実施形態に係るトレンチパワーＭＯＳトランジスタを示す斜視断面図である。 第３の実施形態に係るトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。 第４の実施形態に係るＩＧＢＴを示す斜視断面図である。 第５の実施形態に係るトレンチパワーＭＯＳトランジスタを示す斜視断面図である。 図１９（ａ）は図１８の領域２の拡大平面図、図１９（ｂ）はフィールドプレートの接続を示す図である。 第５の実施形態に係るＣｇｄとＲｏｎの関係を示す図である。 第５の実施形態に係るトレンチパワーＭＯＳトランジスタの変形例を示す斜視断面図である。 図２２（ａ）は図２１の領域３の拡大平面図、図２２（ｂ）はフィールドプレートの構造を示す断面図である。 図２３（ａ）は第５の実施形態に係るトレンチパワーＭＯＳトランジスタの変形例を示す平面図、図２３（ｂ）はフィールドプレートの構造を示す断面図である。 第６の実施形態に係るＩＧＢＴを示す斜視断面図である。
以下本発明の実施形態について図面を参照しながら説明する。
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１はトレンチパワーＭＯＳトランジスタ示す平面図である。図２は図１の領域１の斜視断面図である。図３は図１のＡ−Ａ線に沿う断面図である。本実施形態では、ラテラル方向に動作する３次元ＮｃｈトレンチパワーＭＯＳトランジスタの破壊耐量を向上するためにＰ＋キャリア引き抜き層をトレンチゲートの周囲に設けている。
図１に示すように、トレンチパワーＭＯＳトランジスタ８０には、ドレイン層であるＮ＋基板１にストライプ状の溝２１（第１の溝）が設けられる。Ｎドレイン層であるＮ層２、Ｎ−ドリフト層であるＮ−層３、トレンチパワーＭＯＳトランジスタ８０のチャネル部となるＰ層４、及びソース層であるＮ＋層５が、溝２１を覆うように積層形成される。
Ｎ＋層５には、一部がＮ＋層５を貫通してＰ層４に達するように溝２２（第２の溝）が設けられる。溝２２は、トレンチゲート１１の終端部（図１の左端及び右端）側では、Ｐ層４に達するように他の部分よりも幅広く形成される。溝２２には、Ｐ＋層６が溝２２を覆うように設けられる。
Ｐ層４には、矩形形状を有し、Ｐ層４を貫通して一端がＮ−層３に達し、他端がＮ＋層５に達するように溝２３（第３の溝）が設けられる。溝２３（第３の溝）は、ドレイン層であるＮ＋基板１に対して、水平方向に２列に複数並列配置される。溝２３の間及び側面には、Ｎ＋層５を介して溝２３と離間してＰ＋層６が配置される。
溝２３には、ゲート絶縁膜７及びゲート電極８から構成されるトレンチゲート１１が溝２３を覆うように設けられる。
Ｎ＋層５は、トレンチゲート１１とＰ＋層６の間に設けられる。Ｐ＋層６は、トレンチゲート１１の周囲に設けられるＮ＋層５とＮ＋層５の間、トレンチゲート１１の終端部（図１の左端及び右端）のＮ＋層５の外側面に設けられる。
トレンチパワーＭＯＳトランジスタ８０は、例えば、３００Ｖ系の３次元Ｎｃｈ トレンチゲートパワーＭＯＳトランジスタである。ここで、Ｐ＋層６は、キャリア（ホール）を引き抜くＰ＋キャリア引き抜き層として機能する。Ｐ＋キャリア引き抜き層としてのＰ＋層６については、詳細は後述する。
図２に示すように、Ｎ＋基板１には、Ｎ＋基板１に対して水平方向に細長い四角柱形状を有する溝２１が設けられる。ドレイン層であるＮ＋基板１の溝２１とは反対側には、図示しないドレイン電極が設けられる。ドレイン電極はＮ＋基板１に接続される。
溝２１（第１の溝）には、Ｎ層２、Ｎ−層３、Ｐ層４、及びＮ＋層５が溝２１を覆うように積層形成される。Ｎドレイン層であるＮ層２は、例えば、Ｎ＋基板１側で不純物濃度が高く、Ｎ−ドリフト層であるＮ−層３側で不純物濃度が低く設定される。Ｎ−ドリフト層であるＮ−層３は、例えば、Ｎ層２よりも幅が広く設定される。
Ｎ＋層５には、Ｎ＋基板１に対して垂直方向では、一部がＮ＋層５を貫通してＰ層４表面を露呈するように、Ｎ＋基板１に対して水平方向では、一部がＮ＋層５を貫通してＰ層４側面を露呈するように形成される突起部２４を有する溝２２（第２の溝）が設けられる。
溝２２には、Ｐ＋層６が溝２２を覆うように設けられる。Ｐ＋層６は、Ｐ層４よりも不純物濃度が高い。
Ｐ層４には、Ｎ＋基板１に対して水平方向では、Ｐ層４を貫通して一端がＮ−層３側面を露呈し、他端がＮ＋層５側面を露呈するように形成される四角柱形状を有する溝２３（第３の溝）が設けられる。溝２３は、図３に示すように、Ｎ＋基板１に対して垂直方向では、Ｎ＋層５を貫通してＰ層４表面を露呈するように設けられる。溝２３は、Ｐ＋層６の間及び側面に、Ｐ＋層６と離間して配置される。
ここでは、Ｎ＋基板１に対して垂直方向では、Ｐ層４表面を露呈するように溝２３を設けているが、Ｎ＋層５及びＰ層４を貫通してＮ−層３表面を露呈するように溝２３を設けてもよい。また、Ｎ＋基板１に対して水平方向では、Ｐ層４を貫通して一端がＮ−層３側面を露呈するように溝２３を設けているが、Ｐ層４及びＮ−層３を貫通して一端がＮ層２側面を露呈するように溝２３を設けてもよい。
溝２３には、ゲート絶縁膜７及びゲート電極８から構成されるトレンチゲート１１が溝２３を覆うように設けられる。ここで、Ｎ＋層５及びＰ＋層６上は、図示しないソース電極が設けられる。ソース電極は、Ｎ＋層５及びＰ＋層６に接続される。
次に、トレンチパワーＭＯＳトランジスタの動作について、図４及び図５を参照して説明する。図４はトレンチパワーＭＯＳトランジスタの動作時のキャリアの流れを示す図である。
図４に示すように、トレンチパワーＭＯＳトランジスタ８０は、ドレイン電極に高電位側電源電圧（Ｖｄｄ）が印加され、トレンチゲート１１に“Ｈｉｇｈ”レベルの信号が印加されたときにオンする。このとき、半導体基板１に対して垂直方向で、トレンチゲート１１のＰ層４と接する側面部に反転層が形成され、ソース電極側からドレイン電極にキャリアが流れる。この側面部は、エレクトロンの移動度が他の面方位よりも大きくなる、例えば｛１００｝面に設定するのが好ましい。
ここでは、トレンチゲート１１直下にＰ層４が設けられているので、図示していないがトレンチゲート１１直下にも反転層が形成される。トレンチゲート１１は、Ｎ＋基板１に対して、水平方向の幅よりも垂直方向の深さが大きいので、トレンチゲート１１直下の反転層の影響（ドレイン電流への寄与）は少ない。
図５はトレンチパワーＭＯＳトランジスタのブレークダウン時に発生するキャリアの流れを説明する図である。
図５に示すように、トレンチパワーＭＯＳトランジスタ８０のドレイン側に高電圧が印加されると、Ｎ−ドリフト層であるＮ−層３とＰ層４の接合がブレークダウンする。このとき、Ｎ＋基板１に対して垂直方向で、トレンチゲート１１の側面部（接合近傍のＮ−層３）にキャリアが発生する。
ブレークダウン時に発生したキャリアであるホールは、Ｐ層４⇒突起部２４のＰ＋キャリア引き抜き層であるＰ＋層６⇒ソース電極１１へと、Ｎ＋基板１に対して水平方向に流れてソース電極から排出される。
このように、ブレークダウン時に発生するキャリアは、Ｐ＋層６を経由して迅速にソース電極から排出される。このため、寄生ｎｐｎバイポーラトランジスタ（Ｎ−層３側がコレクタ、Ｐ層４がベース、Ｎ＋層５側がエミッタ）の動作を大幅に抑制することができる。したがって、出力耐圧（アバランシェ耐量）の低下が抑制され、高い出力耐圧（アバランシェ耐量）を確保することできる。
この結果、トレンチパワーＭＯＳトランジスタ８０の破壊耐量の低下を防止することができる。また、トレンチパワーＭＯＳトランジスタ８０のＡＳＯ（Area of Safe Operation 素子の２次破壊耐量）の低下を防止することができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、閾値電圧（Ｖｔｈ）の制御が容易となる。
次に、トレンチパワーＭＯＳトランジスタの製造法について、図６乃至１２を参照して説明する。図６乃至１１はトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。図１２はトレンチパワーＭＯＳトランジスタの製造工程を示す斜視断面図である。
図６に示すように、まず、Ｎ型不純物が高濃度にドープされたシリコン基板であるＮ＋基板１に、周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクにして、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、Ｎ＋基板１に溝２１を形成する。このレジスト膜を剥離後、ＲＩＥ後処理を実施してダメージ層などを除去する。
次に、図７に示すように、溝２１及びＮ＋基板１上に、Ｎ層２、Ｎ−層３、Ｐ層４、及びＮ＋層５を連続的に、例えばシリコンエピタキシャル成長法を用いて積層形成する。
ここで、Ｎ層２のエピタキシャル成長には、Ｎ＋基板１中の高濃度の不純物がオートドーピングしにくい比較的低温度の条件を用いるのが好ましい。オートドーピングが発生するとＮ＋基板１側のＮ層２の不純物濃度が高まる。また、Ｎ＋層５エピタキシャル成長には、膜中の高濃度の不純物がオートドーピングしにくい比較的低温度の条件を用いるのが好ましい。オートドーピングが発生するとＮ＋基板１側のＰ層４の不純物濃度が低下する。
続いて、図８に示すように、Ｎ＋層５、Ｐ層４、Ｎ−層３、及びＮ層２を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いてＮ＋基板１表面が露呈するまで平坦研磨する。ＣＭＰ処理後、ＣＭＰ後処理を実施して残渣物やダメージ層などを除去する。
そして、図９に示すように、周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクにして、例えば、ＲＩＥ法を用いて、Ｎ＋層５に溝２２を形成する。このレジスト膜を除去後、再度図示しないレジスト膜を形成する。このレジスト膜をマスクにして、例えば、ＲＩＥ法を用いて、Ｎ＋層５を貫通してＰ層４表面が露呈する突起部２４を形成する。このレジスト膜を剥離後、ＲＩＥ後処理を実施してダメージ層などを除去する。
次に、図１０に示すように、溝２２、Ｎ＋層５、Ｐ層４、Ｎ−層３、Ｎ層２、及びＮ＋基板１上にＰ＋層６を、例えばシリコンエピタキシャル成長法を用いて溝２２を覆うように形成する。
続いて、図１１に示すように、例えばＣＭＰ法を用いてＮ＋基板１表面が露呈するまで平坦研磨する。ＣＭＰ処理後、ＣＭＰ後処理を実施して残渣物やダメージ層などを除去する。
そして、図１２に示すように、周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクにして、例えば、ＲＩＥ法を用いて、Ｐ層４に、Ｎ＋基板１に対して水平方向では、Ｐ層４を貫通して一端がＮ−層３側面を露呈し、他端がＮ＋層５側面を露呈し、Ｎ＋基板１に対して垂直方向では、端部がＮ＋層５を貫通してＰ層４表面を露呈するように溝２３を形成する。このレジスト膜を剥離後、ＲＩＥ後処理を実施してダメージ層などを除去する。
これ以降のトレンチゲート、絶縁膜、コンタクト、金属配線などの工程は、周知の技術を用いて行われ、トレンチパワーＭＯＳトランジスタ８０が完成する。
上述したように、本実施形態の半導体装置及びその製造方法では、Ｎ＋基板１に溝２１が設けられる。溝２１には、積層形成されるＮ層２、Ｎ−層３、Ｐ層４、及びＮ＋層５が溝２１を覆うように設けられる。Ｎ＋層５に、Ｎ＋基板１に対して垂直方向では一部がＮ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では一部がＮ＋層５を貫通してＰ層４側面が露呈するように溝２２が設けられる。溝２２には、Ｐ＋層６が溝２２を覆うように設けられる。Ｎ＋基板１に対して垂直方向では、Ｎ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では、Ｐ層４を貫通して一端でＮ−層３側面が露呈し、他端でＮ＋層５側面が露呈し、Ｐ＋層６の間及び側面と離間して配置形成される溝２３が設けられる。溝２３には、トレンチゲート１１が溝２３を覆うように設けられる。Ｐ＋層６は、トレンチパワーＭＯＳトランジスタ８０がブレークダウンしたときに発生するキャリアをソース電極側に迅速に引き抜く。
このため、トレンチパワーＭＯＳトランジスタ８０の破壊耐量を向上させることができる。また、トレンチパワーＭＯＳトランジスタ８０のＡＳＯを向上させることができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、トレンチパワーＭＯＳトランジスタ８０の閾値電圧（Ｖｔｈ）の制御が容易となる。
なお、本実施形態では、３次元Ｎｃｈ トレンチゲートパワーＭＯＳトランジスタで発生するホールをソース側に引き抜くＰ＋キャリア引き抜き層であるＰ＋層６をトレンチゲートの周囲に設けている。３次元Ｐｃｈ トレンチゲートパワーＭＯＳトランジスタの場合、発生するエレクトロンをソース側に引き抜くＮ＋キャリア引き抜き層であるＮ＋層をトレンチゲートの周囲に設けるのが好ましい。また、Ｎ＋基板上にＮ層２とＮ−層３を積層形成しているが、例えば低耐圧系の３次元Ｎｃｈ トレンチゲートパワーＭＯＳトランジスタの場合、Ｎ層のみ設けてもよい。
また、トレンチゲート１１とＰ＋層６の間にＮ＋層５を設けているが（図１に示す平面図）、終端側のＮ＋層５を図１３に示すように一部を削除してＰ＋層６ａａがトレンチゲート１１と接するように溝２２ａａの形状を変更し、終端側にＮ＋層５ａａを設けたトレンチパワーＭＯＳトランジスタ８０ａにしてもよい。
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について、図面を参照して説明する。図１４はトレンチパワーＭＯＳトランジスタを示す斜視断面図である。本実施形態では、ラテラル方向に動作する３次元ＮｃｈトレンチパワーＭＯＳトランジスタのトレンチゲートをＮ＋ソース層とＮ＋ドレイン層の間に設けている。
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１４に示すように、トレンチパワーＭＯＳトランジスタ８１は、例えば、３００Ｖ系の３次元Ｎｃｈ トレンチゲートパワーＭＯＳトランジスタである。
Ｐ層４、Ｎ−層３、及びＮ層２には、Ｎ＋基板１に対して水平方向では、Ｐ層４、Ｎ−層３、及びＮ層２を貫通して一端がＮ＋基板１側面を露呈し、他端がＮ＋層５側面を露呈するように形成される四角柱形状を有する溝２３ａ（第３の溝）が設けられる。溝２３ａは、Ｎ＋基板１に対して垂直方向では、端部がＮ＋層５を貫通してＰ層４表面を露呈するように設けられる。溝２３は、Ｐ＋層６の間及び側面に、Ｐ＋層６と離間して配置される。Ｐ＋キャリア引き抜き層であるＰ＋層６は、第１の実施形態と同様な働きをする。
ここでは、Ｎ＋基板１に対して垂直方向に、Ｐ層４表面を露呈するように溝２３ａを設けているが、Ｎ＋層５及びＰ層４を貫通してＮ−層３表面を露呈するように溝２３ａを設けてもよい。
溝２３ａには、ゲート絶縁膜７ａ及びゲート電極８ｂから構成されるトレンチゲート１１ａが溝２３ａを覆うように設けられる。トレンチゲート１１ａは、Ｎ＋ソース層であるＮ＋層５とＮ＋ドレイン層であるＮ＋基板１の間に設けられる。
なお、トレンチパワーＭＯＳトランジスタ８１は、第１の実施形態と同様な製造方法を用いて製造される。
上述したように、本実施形態の半導体装置では、Ｎ＋基板１に溝２１が設けられる。溝２１には、積層形成されるＮ層２、Ｎ−層３、Ｐ層４、及びＮ＋層５が溝２１を覆うように設けられる。Ｎ＋層５に、Ｎ＋基板１に対して垂直方向では一部がＮ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では一部がＮ＋層５を貫通してＰ層４側面が露呈するように溝２２が設けられる。溝２２には、Ｐ＋層６が溝２２を覆うように設けられる。Ｎ＋基板１に対して垂直方向では、Ｎ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では、Ｐ層４、Ｎ−層３、及びＮ層２を貫通して一端でＮ＋基板１側面が露呈し、他端でＮ＋層５側面が露呈し、Ｐ＋層６の間及び側面と離間して配置形成される溝２３ａが設けられる。溝２３ａには、トレンチゲート１１ａが溝２３ａを覆うように設けられる。Ｐ＋層６は、トレンチパワーＭＯＳトランジスタ８１がブレークダウンしたときに発生するキャリアをソース電極側に迅速に引き抜く。
このため、トレンチパワーＭＯＳトランジスタ８１の破壊耐量を向上させることができる。また、トレンチパワーＭＯＳトランジスタ８１のＡＳＯを向上させることができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、トレンチパワーＭＯＳトランジスタ８１の閾値電圧（Ｖｔｈ）の制御が容易となる。
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１５はトレンチパワーＭＯＳトランジスタを示す斜視断面図である。本実施形態では、Ｐ＋キャリア引き抜き層の形状を変更している。
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１５に示すように、トレンチパワーＭＯＳトランジスタ８２は、例えば、３００Ｖ系の３次元Ｎｃｈ トレンチゲートパワーＭＯＳトランジスタである。
Ｎ＋層５には、Ｎ＋基板１に対して垂直方向では、Ｎ＋層５を貫通してＰ層４表面を露呈するように、Ｎ＋基板１に対して水平方向では、一部がＮ＋層５を貫通してＰ層４側面を露呈するように形成される溝２２ａ（第２の溝）が設けられる。
溝２２ａには、Ｐ＋キャリア引き抜き層であるＰ＋層６ａが溝２２ａを覆うように設けられる。Ｐ＋層６ａは、Ｐ層４よりも不純物濃度が高い。Ｐ＋キャリア引き抜き層であるＰ＋層６ａは、第１の実施形態と同様な働きをする。
次に、トレンチパワーＭＯＳトランジスタの製造法について、図１６を参照して説明する。図１６はトレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。
図１６に示すように、周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクにして、Ｎ＋層５に、例えば、ＲＩＥ法を用いて、Ｎ＋層５を貫通してＰ層４表面が露呈する溝２２ａ（第２の溝）を形成する。このレジスト膜を剥離後、ＲＩＥ後処理を実施してダメージ層などを除去する。これ以降は、第１の実施形態と同様に製造されるので、説明を省略する。
上述したように、本実施形態の半導体装置及びその製造方法では、Ｎ＋基板１に溝２１が設けられる。溝２１には、積層形成されるＮ層２、Ｎ−層３、Ｐ層４、及びＮ＋層５が溝２１を覆うように設けられる。Ｎ＋層５に、Ｎ＋基板１に対して垂直方向ではＮ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では一部がＮ＋層５を貫通してＰ層４側面が露呈するように溝２２ａが設けられる。溝２２ａには、Ｐ＋層６ａが溝２２ａを覆うように設けられる。Ｎ＋基板１に対して垂直方向では、Ｎ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では、Ｐ層４を貫通して一端でＮ−層３側面が露呈し、他端でＮ＋層５側面が露呈し、Ｐ＋層６の間及び側面と離間して配置形成される溝２３が設けられる。溝２３には、トレンチゲート１１が溝２３を覆うように設けられる。Ｐ＋層６ａは、トレンチパワーＭＯＳトランジスタ８２がブレークダウンしたときに発生するキャリアをソース電極側に迅速に引き抜く。
このため、トレンチパワーＭＯＳトランジスタ８２の破壊耐量を向上させることができる。また、トレンチパワーＭＯＳトランジスタ８２のＡＳＯを向上させることができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、トレンチパワーＭＯＳトランジスタ８２の閾値電圧（Ｖｔｈ）の制御が容易となる。
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置について、図面を参照して説明する。図１７はＩＧＢＴを示す斜視断面図である。本実施形態では、ラテラル方向に動作する３次元ＩＧＢＴの破壊耐量を向上するためにＰ＋キャリア引き抜き層をトレンチゲートの周囲に設けている。
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１７に示すように、ＩＧＢＴ（Insulated Gate Bipolar Transistor）９０は、３次元トレンチゲートＩＧＢＴである。
Ｐ＋コレクタ層であるＰ＋基板３１には、Ｐ＋基板３１に対して水平方向に細長い四角柱形状を有する溝２１ａが設けられる。Ｐ＋基板３１の溝２１ａとは反対側には、図示しないコレクタ電極が設けられる。コレクタ電極はＰ＋基板３１に接続される。
溝２１ａ（第１の溝）には、Ｎ＋コレクタであるＮ＋層３２、Nバッファ層であるＮ層２、Ｎ−ベース層であるＮ−層３、第１のPベース層であるＰ層４、及びエミッタ層であるＮ＋層５が溝２１ａを覆うように積層形成される。
Ｎ＋層５には、Ｐ＋基板３１に対して垂直方向では、一部がＮ＋層５を貫通してＰ層４表面を露呈するように、Ｐ＋基板３１に対して水平方向では、一部がＮ＋層５を貫通してＰ層４側面を露呈するように形成される突起部２４を有する溝２２（第２の溝）が設けられる。
溝２２には、第２のPベース層であるＰ＋層６が溝２２を覆うように設けられる。Ｐ＋層６は、Ｐ層４よりも不純物濃度が高い。Ｐ＋キャリア引き抜き層であるＰ＋層６は、第１の実施形態と同様な働きをする。
Ｐ層４には、Ｐ＋基板３１に対して水平方向では、Ｐ層４を貫通して一端がＮ−層３側面を露呈し、他端がＮ＋層５側面を露呈するように形成される四角柱形状を有する溝２３（第３の溝）が設けられる。溝２３は、Ｐ＋基板３１に対して垂直方向では、端部がＮ＋層５を貫通してＰ層４表面を露呈するように設けられる。溝２３は、Ｐ＋層６の間及び側面に、Ｐ＋層６と離間して配置される。
なお、溝２３は、Ｐ＋基板３１に対して垂直方向では、Ｎ＋層５及びＰ層４を貫通してＮ−層３表面を露呈し、Ｐ＋基板３１に対して水平方向では、Ｐ層４及びＮ−層３を貫通して一端がＮ層２側面を露呈、或いはＰ層４、Ｎ−層３、及びＮ層２を貫通して一端がＮ＋層３２側面を露呈、他端がＮ＋層５側面を露呈するように設けてもよい。
溝２３には、ゲート絶縁膜７及びゲート電極８から構成されるトレンチゲート１１が溝２３を覆うように設けられる。ここで、Ｎ＋層５及びＰ＋層６上は、図示しないエミッタ電極が設けられる。エミッタ電極は、Ｎ＋層５及びＰ＋層６に接続される。
上述したように、本実施形態の半導体装置では、Ｐ＋基板１に溝２１ａが設けられる。溝２１ａには、積層形成されるＮ＋層３２、Ｎ層２、Ｎ−層３、Ｐ層４、及びＮ＋層５が溝２１ａを覆うように設けられる。Ｎ＋層５に、Ｎ＋基板１に対して垂直方向では一部がＮ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では一部がＮ＋層５を貫通してＰ層４側面が露呈するように溝２２が設けられる。溝２２には、Ｐ＋層６が溝２２を覆うように設けられる。Ｎ＋基板１に対して垂直方向では、Ｎ＋層５を貫通してＰ層４表面が露呈され、Ｎ＋基板１に対して水平方向では、Ｐ層４を貫通して一端でＮ−層３側面が露呈し、他端でＮ＋層５側面が露呈し、Ｐ＋層６の間及び側面と離間して配置形成される溝２３が設けられる。溝２３には、トレンチゲート１１が溝２３を覆うように設けられる。Ｐ＋層６は、ＩＧＢＴ９０がブレークダウンしたときに発生するキャリアをエミッタ電極側に迅速に引き抜く。
このため、３次元トレンチゲートＩＢＧＴであるＩＧＢＴ９０の破壊耐量を向上させることができる。また、ＩＧＢＴ９０のＡＳＯを向上させることができる。
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体装置について、図面を参照して説明する。図１８はトレンチパワーＭＯＳトランジスタを示す斜視断面図である。図１９（ａ）は図１８の領域２の拡大平面図、図１９（ｂ）はフィールドプレートの接続を示す図である。図２０はＣｇｄとＲｏｎの関係を示す図である。本実施形態では、トレンチゲートに相対向するように第３の溝にフィールドプレートを設けてＣｇｄとＲｏｎを低減している。
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１８に示すように、トレンチパワーＭＯＳトランジスタ８３は、例えば、３００Ｖ系の３次元Ｎｃｈ トレンチゲートパワーＭＯＳトランジスタである。
Ｐ層４には、矩形形状を有し、Ｐ層４を貫通して一端がＮ−層３に達し、他端がＮ＋層５に達するように溝２３ｂ（第３の溝）が設けられる。溝２３ｂ（第３の溝）は、ドレイン層であるＮ＋基板１に対して、水平方向に２列に複数並列配置される。溝２３ｂの間及び側面には、Ｎ＋層５を介して溝２３ｂと離間してＰ＋層６が配置される。
溝２３ｂには、トレンチゲート１１ｂ（図中Ｇと表示）とフィールドプレート４２（図中ＦＰと表示）が埋設される。トレンチゲート１１ｂは矩形形状を有し、Ｐ層４を跨ぐように一端がＮ−層３に達し、他端がＮ＋層５に達するように設けられる。トレンチゲート１１ｂは、ゲート絶縁膜７ｂ及びゲート電極８ｂから構成される。
フィールドプレート４２は、トレンチゲート１１ｂとは絶縁膜４１を介して溝２３ｂ（第３の溝）に対抗配置される。フィールドプレート４２は、ゲート絶縁膜７ｂを介してＮ−層３側の溝２３ｂに設けられる。フィールドプレート４２は矩形形状を有しているが、必ずしもこれに限定されるものではない。例えばフィールドプレート４２を台形形状等に変更してもよい。また、フィールドプレート４２をトレンチゲート１１ｂと対抗するように一直線上に複数配置してもよい。フィールドプレート４２には、Ｎ＋多結晶シリコン膜を用いているが金属膜や金属シリサイド膜などを用いてもよい。
図１９（ａ）に示すように、ゲート電極８ｂは一端が間隔Ｌ１だけＮ−層３側に延在し、他端が間隔Ｌ１だけＮ＋層５に延在している。フィールドプレート４２は間隔Ｌ２だけゲート電極８ｂと離間配置される。フィールドプレート４２は間隔Ｌ３の長さを有する（図中横方向）。
図１９（ｂ）に示すように、フィールドプレート４２はソース電極に接続される。トレンチパワーＭＯＳトランジスタ８３の動作時、ドレインに高電位側電源Ｖｄｄ、ゲートにゲート電圧Ｖｇ、ソース及びフィールドプレート４２に低電位側電源（接地電位）Ｖｓｓが印加される。高電位側電源Ｖｄｄ、ゲート電圧Ｖｇ、低電位側電源（接地電位）Ｖｓｓは、
Vdd＞Vg＞＞Vss≧０・・・・・・・・・式（１）
に設定される。フィールドプレート４２の電位VFPは０V、ドレイン層であるＮ−層３の電位Vn3はＶｄｄに設定される。このため、ゲート絶縁膜７ｂを介してフィールドプレート４２の周囲に配置されるＮ−層３の表面部分の濃度が上昇する。このため、図２０に示すように、フィールドプレート４２を設けたトレンチパワーＭＯＳトランジスタ８３は、ゲート・ドレイン間容量Ｃｇｄを低減することができ、オン抵抗Ｒｏｎを低減することができる。したがって、フィールドプレート４２を設けるとゲート・ドレイン間容量Ｃｇｄとオン抵抗Ｒｏｎのトレードオフ関係を改善することができる。
上述したように、本実施形態の半導体装置では、溝２３ｂには、トレンチゲート１１ｂとフィールドプレート４２が設けられる。トレンチゲート１１ｂは、Ｐ層４を跨ぐように一端がＮ−層３に達し、他端がＮ＋層５に達するように設けられる。フィールドプレート４２は、トレンチゲート１１ｂとは絶縁膜４１を介して溝２３ｂ（第３の溝）に対抗配置される。トレンチパワーＭＯＳトランジスタ８３の動作時、フィールドプレート４２の電位VFPは０V、ドレイン層であるＮ−層３の電位Vn3はＶｄｄに設定される。ゲート絶縁膜７ｂを介してフィールドプレート４２の周囲に配置されるＮ−層３の表面部分の濃度が上昇する。
このため、第１の実施形態の効果の他に、ゲート・ドレイン間容量Ｃｇｄとオン抵抗Ｒｏｎを低減することができる。したがって、トレンチパワーＭＯＳトランジスタ８３のゲート・ドレイン間容量Ｃｇｄとオン抵抗Ｒｏｎのトレードオフ関係を改善することができる。
なお、本実施形態ではフィールドプレート４２をソース電極に接続しているが必ずこれに限定されるものではない。例えばフィールドプレート４２の負電圧を印加してもよい。フィールドプレート４２に負電圧を印加すると電流コラプスなどを抑制することができる。
また、本実施形態ではフィールドプレート４２を溝２１に対して垂直方向に配置し、トレンチゲート１１ｂを一端がＮ−層３まで延在し、他端がＰ＋層６まで延在するように配置しているが必ずしもこれに限定されるものではない。例えば、図２１乃至２３に示す第１及び第２の変形例のトレンチパワーＭＯＳトランジスタであってもよい。
具体的には、図２１、図２２（ａ）、及び図２２（ｂ）に示す第１の変形例のトレンチパワーＭＯＳトランジスタ８４では、図２１に示すように溝２３ｃを第５の実施形態の溝２３ｂよりも延在する。ゲート絶縁膜７ｃ及びゲート電極８ｃから構成されるトレンチゲート１１ｃを図２１に示すように、一方のＮ−層３から他方のＮ−層３まで延在するように配置する。フィールドプレート４２は、トレンチゲート１１ｃと相対向するように、溝２１に対して垂直方向及び底部の水平方向に配置する。
図２３（ａ）及び図２３（ｂ）に示す第２の変形例のトレンチパワーＭＯＳトランジスタでは、溝２３ｄを図２３（ｂ）に示すように第５の実施形態の溝２３ｂよりも深く形成する。Ｐ＋層６を図２３（ｂ）に示すように第５の実施形態の場合よりも深く形成する。フィールドプレート４２をトレンチゲート１１ｂと図２３（ｂ）に示すように横方向及び縦方向に相対向するように配置する。
（第６の実施形態）
次に、本発明の第６の実施形態に係る半導体装置について、図面を参照して説明する。図２４はＩＧＢＴを示す斜視断面図である。本実施形態では、ラテラル方向に動作する３次元ＩＧＢＴにおいて、トレンチゲートに相対向するように第３の溝にフィールドプレートを設けてＣｇｄとＲｏｎを低減している。
以下、第５の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図２４に示すように、ＩＧＢＴ（Insulated Gate Bipolar Transistor）９１は、３次元トレンチゲートＩＧＢＴである。
Ｐ層４には、矩形形状を有し、Ｐ層４を貫通して一端がＮ−層３に達し、他端がＮ＋層５に達するように溝２３ｂ（第３の溝）が設けられる。溝２３ｂ（第３の溝）は、Ｎ＋コレクタであるＮ＋層３２に対して、水平方向に２列に複数並列配置される。溝２３ｂの間及び側面には、Ｎ＋層５を介して溝２３ｂと離間してＰ＋層６が配置される。
溝２３ｂには、トレンチゲート１１ｂとフィールドプレート４２が埋設される。トレンチゲート１１ｂは矩形形状を有し、Ｐ層４を跨ぐように一端がＮ−層３に達し、他端がＮ＋層５に達するように設けられる。トレンチゲート１１ｂは、ゲート絶縁膜７ｂ及びゲート電極８ｂから構成される。
フィールドプレート４２は、トレンチゲート１１ｂとは絶縁膜４１を介して溝２３ｂ（第３の溝）に対抗配置される。フィールドプレート４２は、ゲート絶縁膜７ｂを介してＮ−層３側の溝２３ｂに設けられる。
上述したように、本実施形態の半導体装置では、溝２３ｂには、トレンチゲート１１ｂとフィールドプレート４２が設けられる。トレンチゲート１１ｂは、Ｐ層４を跨ぐように一端がＮ−層３に達し、他端がＮ＋層５に達するように設けられる。フィールドプレート４２は、トレンチゲート１１ｂとは絶縁膜４１を介して溝２３ｂ（第３の溝）に対抗配置される。ＩＧＢＴ９１の動作時、フィールドプレート４２の電位VFPは０V、Ｎ−層３の電位Vn3はＰ＋基板３１を介してＶｄｄ側に接続される。ゲート絶縁膜７ｂを介してフィールドプレート４２の周囲に配置されるＮ−層３の表面部分の濃度が上昇する。
このため、３次元トレンチゲートＩＢＧＴであるＩＧＢＴ９１の破壊耐量を向上させることができる。ＩＧＢＴ９１のＡＳＯを向上させることができる。また、ＩＧＢＴ９１のゲート・ドレイン間容量Ｃｇｄとオン抵抗Ｒｏｎを低減することができる。したがって、ＩＧＢＴ９１のゲート・ドレイン間容量Ｃｇｄとオン抵抗Ｒｏｎのトレードオフ関係を改善することができる。
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
第１乃至３の実施形態では、第１の溝２１上にソース電極を設け、Ｎ＋基板１側にドレイン電極を設けているが、代わりに第１の溝２１上にドレイン電極を設け、Ｎ＋基板１側にソース電極を設けてもよい。この場合、Ｐ＋キャリア引き抜き層であるＰ＋層６は、Ｎ＋基板１側に設けるのが好ましい。Ｎ層２、Ｎ−層３はドレイン電極側に設けるのが好ましい。
また、第１乃至４の実施形態では、第２の溝にＰ＋層を埋設しているが、Ｐ＋層の代わりに埋め込み金属層や埋め込み金属シリサイド層などを形成してもよい。
以上、幾つかの実施形態について述べたが、これらの実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体装置は、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べた半導体装置の形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスピリットに入るようにそのような形態或いは変形を含むことを意図している。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１導電型の半導体基板に設けられた第１の溝と、前記第１の溝を覆うように形成され、積層形成された前記半導体基板よりも不純物濃度の低い第１導電型のドレイン層、前記ドレイン層よりも不純物濃度の低い第１導電型のドリフト層、第２導電型の第１の半導体層、及び前記第１の半導体層よりも不純物濃度の高い第１導電型のソース層と、前記ソース層に設けられ、前記半導体基板に対して垂直方向では、少なくとも一部が前記ソース層を貫通して前記第１の半導体層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、少なくとも一部が前記ソース層を貫通して前記第１の半導体層側面が露呈するように設けられた第２の溝と、前記第２の溝を覆うように形成された前記第１の半導体層よりも不純物濃度の高い第２導電型の第２の半導体層と、前記半導体基板に対して垂直方向では、積層形成された前記第ソース層及び第１の半導体層を貫通して前記ドリフト層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、前記第１の半導体層を貫通し、一端が前記ドリフト層側面、前記ドレイン層側面、或いは前記半導体基板側面が露呈するように設けられ、他端が前記ソース層側面が露呈するように設けられ、前記第２の半導体層と離間するように設けられた第３の溝と、前記第３の溝を覆うように埋設され、積層形成されたゲート絶縁膜及びゲート絶縁膜から構成されるトレンチゲートとを具備する半導体装置。
（付記２） 第１導電型の半導体基板に設けられた第１の溝と、前記第１の溝を覆うように埋設され、積層形成された第２導電型の第１の半導体層、前記第１の半導体層よりも不純物濃度の低い第２導電型の第２の半導体層、前記第２の半導体層よりも不純物濃度の低い第２導電型の第３の半導体層、前記半導体基板よりも不純物濃度の低い第１導電型の第１のベース層、及び前記第２の半導体層よりも不純物濃度の高い第２導電型のエミッタ層と、前記エミッタ層に設けられ、前記半導体基板に対して垂直方向に、少なくとも一部が前記エミッタ層を貫通して前記第１のベース層表面が露呈するように設けられ、前記半導体基板に対して水平方向に、少なくとも一部が前記エミッタ層を貫通して前記第１のベース側面が露呈するように設けられた第２の溝と、前記第２の溝を覆うように埋設された前記第１のベース層よりも不純物濃度の高い第１導電型の第２のベース層と、前記半導体基板に対して垂直方向では、積層形成された前記エミッタ層及び第１のベース層を貫通して前記第３の半導体層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、前記第１のベース層を貫通し、一端が前記第１の半導体側面、前記第２の半導体側面、或いは前記第３の半導体側面が露呈するように設けられ、他端が前記エミッタ層側面が露呈するように設けられ、前記第２のベース層の間及び側面と離間するように設けられた第３の溝と、前記第３の溝を覆うように埋設され、積層形成されたゲート絶縁膜及びゲート絶縁膜から構成されるトレンチゲートとを具備する半導体装置。
（付記３） 前記半導体装置がブレークダウンしたとき、前記第３の半導体層及び第１のベース層界面近傍の前記第３の半導体層に発生するホットキャリアは、前記第１のベース層及び第２のベース層を介してエミッタ電極に引き抜かれる付記２に記載の半導体装置。
（付記４） 第１導電型の半導体基板に、前記半導体基板に対して水平方向に細長い四角柱形状を有する第１の溝を形成する工程と、前記第１の溝を覆うように、第２の導電型の第１の半導体層、前記第１の半導体層よりも不純物濃度の低い第１導電型の第２の半導体層、前記第２の半導体層よりも不純物濃度の低い第１導電型の第３の半導体層、前記半導体基板よりも不純物濃度の低い第１導電型の第１のベース層、及び前記第２の半導体層よりも不純物濃度の高い第２導電型のエミッタ層を積層形成する工程と、前記エミッタ層、前記第１のベース層、前記第３の半導体層、前記第２の半導体層、及び前記第１の半導体層を、前記半導体基板表面が露呈するように平坦研磨する工程と、前記半導体基板に対して垂直方向では、少なくとも一部が前記エミッタ層を貫通して前記第１のベース層表面が露呈するように、前記半導体基板に対して水平方向では、少なくとも一部が前記エミッタ層を貫通して前記第１のベース層側面が露呈するように、前記エミッタ層に第２の溝を形成する工程と、前記第２の溝を覆うように、前記第１のベース層よりも不純物濃度の高い第２導電型の第２のベース層を形成する工程と、前記第２のベース層を、前記半導体基板表面が露呈するように平坦研磨する工程と、前記半導体基板に対して垂直方向に、積層形成された前記エミッタ層及び前記第１のベース層を貫通して前記第３の半導体層表面が露呈するように、前記半導体基板に対して水平方向に、前記第１のベース層を貫通し、一端が前記第１の半導体側面、前記第２の半導体側面、或いは前記第３の半導体側面が露呈するように、他端が前記エミッタ層側面が露呈するように、前記第２のベース層の間及び側面と離間するように第３の溝を形成する工程と、前記第３の溝を覆うように、ゲート絶縁膜及びゲート絶縁膜から構成されるトレンチゲートを形成する工程とを具備する半導体装置の製造方法。
（付記５） 前記第１の半導体層、前記第２の半導体層、前記第３の半導体層、前記第１のベース層、前記エミッタ層、及び前記第２のベース層は、エピタキシャル法を用いて形成される付記４に記載の半導体装置の製造方法。
（付記６） 前記平坦研磨はＣＭＰ法を用いて行われる付記４或いは５に記載の半導体装置の製造方法。
（付記７） 第１導電型の半導体基板に設けられた第１の溝と、前記第１の溝を覆うように形成され、積層形成された前記半導体基板よりも不純物濃度の低い第１導電型のドレイン層、前記ドレイン層よりも不純物濃度の低い第１導電型のドリフト層、第２導電型の第１の半導体層、及び前記第１の半導体層よりも不純物濃度の高い第１導電型のソース層と、前記ソース層に設けられ、前記半導体基板に対して垂直方向では、少なくとも一部が前記ソース層を貫通して前記第１の半導体層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、少なくとも一部が前記ソース層を貫通して前記第１の半導体層側面が露呈するように設けられた第２の溝と、前記第２の溝を覆うように形成された埋め込み金属層或いは埋め込み金属シリサイド層と、前記半導体基板に対して垂直方向では、積層形成された前記第ソース層及び第１の半導体層を貫通して前記ドリフト層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、前記第１の半導体層を貫通し、一端が前記ドリフト層側面、前記ドレイン層側面、或いは前記半導体基板側面が露呈するように設けられ、他端が前記ソース層側面が露呈するように設けられ、前記第２の半導体層と離間するように設けられた第３の溝と、前記第３の溝を覆うように埋設され、積層形成されたゲート絶縁膜及びゲート絶縁膜から構成されるトレンチゲートとを具備する半導体装置。
１ Ｎ＋基板
２ Ｎ層
３ Ｎ−層
４ Ｐ層
５、５ａａ、３２ Ｎ＋層
６、６ａ、６ａａ、３１ Ｐ＋層
７、７ａ、７ｂ、７ｃ ゲート絶縁膜
８、８ａ、８ｂ、８ｃ ゲート電極
１１、１１ａ、１１ｂ、１１ｃ トレンチゲート
２１〜２３、２１ａ、２２ａ、２２ａａ、２３ａ、２３ｂ、２３ｃ、２３ｄ 溝
２４ 突起部
４１ 絶縁膜
４２ フィールドプレート
８０、８０ａ、８１、８２、８３、８４ トレンチパワーＭＯＳトランジスタ
９０、９１ ＩＧＢＴ
Ｌ１〜Ｌ３ 間隔

Claims (7)

  1. 第１導電型の半導体基板に設けられた第１の溝と、
    前記第１の溝を覆うように積層形成された前記半導体基板よりも不純物濃度の低い第１導電型の第１の半導体層、第２導電型の第２の半導体層、及び前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、
    前記第３の半導体層に設けられ、前記半導体基板の面方位に対して垂直方向では、少なくとも一部が前記第３の半導体層を貫通して前記第２の半導体層が露呈するように設けられ、前記半導体基板の面方位に対して水平方向では、少なくとも一部が前記第３の半導体層を貫通して前記第２の半導体層が露呈するように設けられた第２の溝と、
    前記第２の溝を覆うように形成された前記第２の半導体層よりも不純物濃度の高い第２導電型の第４の半導体層と、
    前記半導体基板の面方位に対して垂直方向では、前記第３の半導体層を貫通して前記第２の半導体層が露呈、或いは前記第３及び第２の半導体層を貫通して前記第１の半導体層が露呈するように設けられ、前記半導体基板の面方位に対して水平方向では、前記第２の半導体層を貫通して一端が前記第１の半導体層を露呈、或いは前記第２及び第１の半導体層を貫通して一端が前記半導体基板を露呈、他端が前記第３の半導体層を露呈するように設けられ、前記第４の半導体層の間及び側面と離間して配置形成される第３の溝と、
    前記第３の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートと、
    を具備することを特徴とする半導体装置。
  2. 前記第３及び第４の半導体層はソース電極に接続され、前記半導体基板はドレイン電極に接続され、前記半導体装置がオンしたとき、前記半導体基板の垂直方向での前記トレンチゲートの側面にチャネル層が形成され、前記チャネル層でソースからドレイン方向にキャリアが流れることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体装置がブレークダウンしたとき、前記第１及び第２の半導体層界面近傍の前記第１の半導体層に発生するキャリアは、前記第２及び第４の半導体層を介してソース電極に引き抜かれることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記トレンチゲートとは絶縁膜を介して前記第３の溝に対向配置され、前記第１の半導体層側の前記第３の溝を覆うように形成されたフィールドプレートを更に具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記フィールドプレートは、ソース電極に接続されることを特徴とする請求項４に記載の半導体装置。
  6. 第１導電型の半導体基板に設けられた第１の溝と、
    前記第１の溝を覆うように積層形成された第２導電型の第１の半導体層、前記第１の半導体層よりも不純物濃度の低い第２導電型の第２の半導体層、前記半導体基板よりも不純物濃度の低い第１導電型の第３の半導体層、及び前記第２の半導体層よりも不純物濃度の高い第２導電型の第４の半導体層と、
    前記第４の半導体層に設けられ、前記半導体基板の面方位に対して垂直方向では、少なくとも一部が前記第４の半導体層を貫通して前記第３の半導体層が露呈するように設けられ、前記半導体基板の面方位に対して水平方向では、少なくとも一部が前記第４の半導体層を貫通して前記第３の半導体層が露呈するように設けられた第２の溝と、
    前記第２の溝を覆うように形成された前記第３の半導体層よりも不純物濃度の高い第１導電型の第５の半導体層と、
    前記半導体基板の面方位に対して垂直方向では、前記第４の半導体層を貫通して前記第３の半導体層が露呈、或いは前記第４及び第３の半導体層を貫通して前記第２の半導体層が露呈するように設けられ、前記半導体基板の面方位に対して水平方向では、前記第３の半導体層を貫通して一端が前記第２の半導体層を露呈、或いは前記第３及び第２の半導体層を貫通して一端が前記第１の半導体層を露呈、他端が前記第４の半導体層を露呈するように設けられ、前記第５の半導体層の間及び側面と離間して配置形成される第３の溝と、
    前記第３の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートと、
    を具備することを特徴とする半導体装置。
  7. 第１導電型の半導体基板に、前記半導体基板の面方位に対して水平方向に細長い四角柱形状を有する第１の溝を形成する工程と、
    前記第１の溝を覆うように、前記半導体基板よりも不純物濃度の低い第１導電型の第１の半導体層、第２導電型の第２の半導体層、及び前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層を積層形成する工程と、
    前記第３の半導体層、前記第２の半導体層、及び前記第１の半導体層を、前記半導体基板が露呈するように平坦研磨する工程と、
    前記半導体基板の面方位に対して垂直方向では、少なくとも一部が前記第３の半導体層を貫通して前記第２の半導体層が露呈するように、前記半導体基板の面方位に対して水平方向では、少なくとも一部が前記第３の半導体層を貫通して前記第２の半導体層が露呈するように、前記第３の半導体層に第２の溝を形成する工程と、
    前記第２の溝を覆うように、前記第２の半導体層よりも不純物濃度の高い第２導電型の第４の半導体層を形成する工程と、
    前記第４の半導体層を、前記半導体基板が露呈するように平坦研磨する工程と、
    前記半導体基板の面方位に対して垂直方向では、積層形成された前記第３及び第２の半導体層を貫通して前記第１の半導体層が露呈するように、前記半導体基板の面方位に対して水平方向では、前記第２の半導体層を貫通し、一端が前記第１の半導体層或いは前記半導体基板を露呈するように、他端が前記第３の半導体層を露呈するように、前記第４の半導体層と離間するように第３の溝を形成する工程と、
    前記第３の溝を覆うように、ゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートを形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
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