CN102412299A - 半导体装置及其制造方法 - Google Patents

Abstract

根据一个实施方式，在半导体装置中，第一槽设置于N⁺基板上。在第一槽上，设置被层叠形成的N层、N^-层、P层及N⁺层使之覆盖第一槽。半导体装置具有第二及第三槽。在第二槽上，设置P⁺层使之覆盖第二槽。在第三槽上，设置沟槽栅极使之覆盖第三槽。

Description

半导体装置及其制造方法

(相关文献的引用)

本申请以2010年9月21日在先提出的日本专利申请2010-211036号的优先权为基础，且要求其权利，其全部内容通过引用而被包含于此。

技术领域

这里说明的实施方式涉及半导体装置及其制造方法。

背景技术

在功率MOS晶体管或IGBT(Insulated Gate Bipolar Transistor)中，能够实现低导通电阻化、高速化及元件间距的微细化等的沟槽式产品被大量开发。再者，为了降低基板电阻及提高单元器件的集成度，提出了以3维的形式进行器件配置的3维沟槽栅极功率MOS晶体管及IGBT。

但是，在以往以来所提出的3维沟槽栅极功率MOS晶体管结构或3维沟槽栅极IGBT结构中，由于需要起因于3维沟槽栅极的复杂的元件结构的复杂的内部载流子的控制，所以产生了器件的击穿容量下降、ASO(Area ofSafe Operation：器件的2次击穿容量)的下降以及阈值电压(Vth)的控制较为困难等问题。

发明内容

本发明提供一种可以提高击穿容量的半导体装置及其制造方法。

根据一个实施方式，半导体装置设置第一槽、第一半导体层、第二半导体层、第三半导体层、第二槽、第四半导体层、第三槽及沟槽栅极。第一槽设置于第一导电型的半导体基板上。第一半导体层是第一导电型，与半导体基板相比杂质浓度更低。第二半导体层是第二导电型。第三半导体层是第一导电型，与第一半导体层相比杂质浓度更高。第一半导体层、第二半导体层及第三半导体层以覆盖第一槽的方式层叠形成。第二槽设置于第三半导体层上，在相对于半导体基板的面垂直的方向上设置为，至少一部分贯通第三半导体层而使第二半导体层露出，在相对于半导体基板的面水平的方向上设置为，至少一部分贯通第三半导体层而使第二半导体层露出。第四半导体层是第二导电型，与第二半导体层相比杂质浓度更高，以覆盖第二槽的方式形成。第三槽与第四半导体层之间及侧面分离地配置而形成，在相对于半导体基板的面垂直的方向上设置为，贯通第三半导体层而使第二半导体层露出，或者贯通第三及第二半导体层而使第一半导体层露出，在相对于半导体基板的面水平的方向上设置为，贯通第二半导体层而一端使第一半导体层露出，或者贯通第二及第一半导体层而一端使半导体基板露出，另一端使第三半导体层露出。沟槽栅极以覆盖第三槽的方式形成，由层叠形成的栅极绝缘膜及栅电极膜构成。

根据其他的实施方式，半导体装置的制造方法具有如下工序。第一工序，在第一导电型的半导体基板上，在相对于半导体基板的面水平的方向上形成具有细长的四方柱形状的第一槽。第二工序，以覆盖第一槽的方式层叠形成与半导体基板相比杂质浓度更低的第一导电型的第一半导体层、第二导电型的第二半导体层及与第一半导体层相比杂质浓度更高的第一导电型的第三半导体层。第三工序，对第三半导体层、第二半导体层及第一半导体层进行平坦研磨，以使半导体基板露出。第四工序，在第三半导体层上形成第二槽，以在相对于半导体基板的面垂直的方向上，至少一部分贯通第三半导体层而使第二半导体层露出，在相对于半导体基板的面水平的方向上，至少一部分贯通第三半导体层而使第二半导体层露出。第五工序，以覆盖第二槽的方式形成与第二半导体层相比杂质浓度更高的第二导电型的第四半导体层。第六工序，对第四半导体层进行平坦研磨，以使半导体基板露出。第七工序，形成第三槽，以在相对于半导体基板的面垂直的方向上，贯通层叠形成的第三及第二半导体层而使第一半导体层露出，在相对于半导体基板的面水平的方向上，贯通第二半导体层，而一端使第一半导体层或半导体基板露出，另一端使第三半导体层露出，和第四半导体层分离。第八工序，以覆盖第三槽的方式形成由栅极绝缘膜及栅电极膜构成的沟槽栅极。

发明的效果

本发明可以提高半导体装置的击穿容量。

附图说明

图1是表示第一实施方式的沟槽功率MOS晶体管的俯视图。

图2是图1的区域1的立体剖面图。

图3是沿着图1的A-A线的剖面图。

图4是说明第一实施方式的沟槽功率MOS晶体管工作时的载流子流动的图。

图5是说明第一实施方式的沟槽功率MOS晶体管击穿时产生的载流子的流动的图。

图6是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图7是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图8是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图9是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图10是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图11是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图12是表示第一实施方式的沟槽功率MOS晶体管制造工序的立体剖面图。

图13是表示第一实施方式的沟槽功率MOS晶体管的变形例的俯视图。

图14是表示第二实施方式的沟槽功率MOS晶体管的立体剖面图。

图15是表示第三实施方式的沟槽功率MOS晶体管的立体剖面图。

图16是表示第三实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图17是表示第四实施方式的IGBT的立体剖面图。

图18是表示第五实施方式的沟槽功率MOS晶体管的立体剖面图。

图19A是图18的区域2的放大俯视图，图19B是表示场板的连接的图。

图20是表示第五实施方式的Cgd和Ron关系的图。

图21是表示第五实施方式的沟槽功率MIS晶体管的变形例的立体剖面图。

图22A是图21的区域3的放大俯视图，图22B是表示场板的结构的剖面图。

图23A是表示第五实施方式的沟槽功率MOS晶体管的变形例的俯视图，图23B是表示场板的结构的剖面图。

图24是表示第六实施方式的IGBT的立体剖面图。

具体实施方式

下面，参照附图说明更多的实施例。在附图中，相同的符号表示出相同或者类似部分。

(第一实施方式)

有关第一实施方式的半导体装置及其制造方法，参照附图进行说明。图1是表示沟槽功率MOS晶体管的俯视图。图2是图1的区域1的立体剖面图。图3是沿着图1的A-A线的剖面图。在本实施方式中，为了提高在水平(lateral)方向上工作的3维Nch沟槽功率MOS晶体管的击穿容量，将P⁺载流子抽出层设置在沟槽栅极的周围。

如图1所示，在沟槽功率MOS晶体管80中，在作为漏极层的N⁺基板1上设置带状的槽(trench)21(第一槽)。以覆盖槽21的方式层叠形成作为N漏极层的N层2、作为N^-漂移层的N^-层3、作为沟槽功率MOS晶体管80的沟道部的P层4、以及作为源极层的N⁺层5。

在N⁺层5上，以使一部分贯通N⁺层5而到达P层4的方式设置槽22(第二槽)。槽22在沟槽栅极11的末端部(图1的左端及右端)侧形成得比其他部分更宽，以到达P层4。在槽22中，以覆盖槽22的方式设置P⁺层6。

在P层4上设置槽23(第三槽)，该槽23具有矩形形状，并且贯通P层4而一端到达N^-层3，另一端到达N⁺层5。槽23(第三槽)对于作为漏极层的N⁺基板1，在水平方向上以2列并行配置多个。在槽23之间及侧面，隔着N⁺层5，与槽23分离地配置P⁺层6。

在槽23中，以覆盖槽23的方式设置由栅极绝缘膜7及栅电极8构成的沟槽栅极11。

N⁺层5设置于沟槽栅极11和P⁺层6之间。P⁺层6设置于在沟槽栅极11的周围设置的N⁺层5和N⁺层5之间、沟槽栅极11的末端部(图1的左端及右端)的N⁺层5的外侧面。

沟槽功率MOS晶体管80例如是300V类的3维Nch沟槽栅极功率MOS晶体管。这里，P⁺层6作为抽出载流子(空穴)的P⁺载流子抽出层(P⁺carrierwithdrawal layer)来发挥作用。有关作为P⁺载流子抽出层的P⁺层6，详细情况将在下面说明。

如图2所示，在N⁺基板1上，在相对于N⁺基板1水平的方向上设置具有细长的四方柱形状的槽21。在作为漏极层的N⁺基板1的槽21的相反侧，设置未图示的漏电极。漏电极与N⁺基板1连接。

在槽21(第一槽)中，以覆盖槽21的方式层叠形成N层2、N^-层3、P层4及N⁺层5。作为N漏极层的N层2设定为例如在N⁺基板1侧杂质浓度较高，在作为N^-漂移层的N^-层3侧杂质浓度较低。作为N^-漂移层的N^-层3，例如与N层2相比设定得宽度更大。

在N⁺层5上设置具有突起部(protrusion portion)24的槽22(第二槽)，该槽22形成为，在相对于N⁺基板1的面垂直的方向上，一部分贯通N⁺层5而使P层4表面露出，在相对于N⁺基板1的面水平的方向上，一部分贯通N⁺层5而使P层4侧面露出。

在槽22中以覆盖槽22的方式设置P⁺层6。P⁺层6与P层4相比杂质浓度更高。

在P层4上设置具有四方柱形状的槽23(第三槽)，该槽23形成为，在相对于N⁺基板1的面水平的方向上，贯通P层4而一端使N^-层3侧面露出，另一端使N⁺层5侧面露出。槽23如图3所示，其设置为，在相对于N⁺基板1的面垂直的方向上，贯通N⁺层5而使P层4表面露出。槽23在P⁺层6之间及侧面上，与P⁺层6分离地配置。

在此，虽然设置了槽23，使之在相对于N⁺基板1的面垂直的方向上，使P层4表面露出，但是也可以设置槽23使之贯通N⁺层5及P层4而使N^-层3表面露出。另外，虽然设置了槽23，使之在相对于N⁺基板1的面水平的方向上，贯通P层4而一端使N^-层3侧面露出，但是也可以设置槽23使之贯通P层4及N^-层3而一端使N层2侧面露出。

在槽23中，以覆盖槽23的方式设置由栅极绝缘膜7及栅电极8构成的沟槽栅极11。这里，N⁺层5及P⁺层6上设置未图示的源电极。源电极与N⁺层5及P⁺层6连接。

下面，对于沟槽功率MOS晶体管的工作，参照图4及图5进行说明。图4是表示沟槽功率MOS晶体管工作时的载流子流动的图。

如图4所示，沟槽功率MOS晶体管80在对漏电极施加高电位侧电源电压(higher voltage source voltage)(Vdd)，并对沟槽栅极11施加高(high)电平的信号时导通。此时，在相对于半导体基板1垂直的方向上，在沟槽栅极11的和P层4相接的侧面部形成反转层(inversion layer)，载流子从源电极侧向漏电极流动。优选的是，该侧面部设定为电子的移动率比其他的面方向(plane direction)更大的例如{100}面。

在此，由于在沟槽栅极11正下方设有P层4，因而虽然未图示但是在沟槽栅极11正下方也形成反转层。由于沟槽栅极11相对于N⁺基板1，与水平方向的宽度相比垂直方向的深度更大，因而沟槽栅极11正下方的反转层的影响(对漏电流的帮助)较少。

图5是说明沟槽功率MOS晶体管击穿时产生的载流子流动的图。

如图5所示，若对沟槽功率MOS晶体管80的漏极侧施加了高电压，则作为N^-漂移层的N^-层3和P层4的接合击穿。此时，在相对于N⁺基板1垂直的方向上，在沟槽栅极11的侧面部(接合附近的N^-层3)产生载流子。

作为在击穿时所产生的载流子的空穴沿P⁺层4→突起部24的作为P⁺载流子抽出层的P⁺层6→源电极11的路径，在相对于N⁺基板1水平的方向上流动，从源电极排出。

这样，在击穿时产生的载流子就经由P⁺层6迅速地从源电极排出。因此，可以大幅度地抑制寄生npn双极晶体管(N^-层3侧为集电极，P层4为基极，N⁺层5侧为发射极)的工作。从而，可以抑制输出耐压(雪崩容量avalanche tolerance)的下降，确保高的输出耐压(雪崩容量)。

其结果为，可以防止沟槽功率MOS晶体管80的击穿容量(breakdowntolerance)的下降。另外，还可以防止沟槽功率MOS晶体管80的ASO(Areaof Safe Operation器件的2次击穿容量)的下降。再者，由于工作所不需要的载流子被迅速抽出，因而阈值电压(Vth)的控制较为容易。

下面，对于沟槽功率MOS晶体管的制造法，参照图6至图12进行说明。图6至11是表示沟槽功率MOS晶体管制造工序的剖面图。图12是表示沟槽功率MOS晶体管制造工序的立体剖面图。

如图6所示，首先在高浓度地掺杂有N型杂质的硅基板即N⁺基板1上，使用众所周知的光刻法，形成未图示的抗蚀膜。以该抗蚀膜为掩模，例如使用RIE(Reactive 1on Etching)法，在N⁺基板1上形成槽21。在剥离该抗蚀膜后，实施RIE后处理将损伤层等去除。

接下来，如图7所示，在槽21及N⁺基板1上，例如使用硅外延生长法，连续地层叠形成N层2、N^-层3、P层4及N⁺层5。

这里，在N层2的外延生长中，优选的是使用N⁺基板1中的高浓度的杂质不易自掺杂的较低温度的条件。若发生了自掺杂，则N⁺基板1侧的N层2的杂质浓度升高。在N⁺层5外延生长中，优选的是使用膜中的高浓度的杂质不易自掺杂的较低温度的条件。若发生了自掺杂，则N⁺基板1侧的P层4的杂质浓度下降。

接着，如图8所示，例如使用CMP(Chemical Mechanical Polishing)法对N⁺层5、P层4、N^-层3及N层2进行平坦研磨，直到N⁺基板1表面露出。CMP处理后，实施CMP后处理将残留物及损伤层等去除。

然后，如图9所示，使用众所周知的光刻法，形成未图示的抗蚀膜。以该抗蚀膜为掩模，例如使用RIE法在N⁺层5上形成槽22。去除该抗蚀膜后，再次形成未图示的抗蚀膜。以该抗蚀膜为掩模，例如使用RIE法，形成贯通N⁺层5并使P层4表面露出的突起部24。在剥离该抗蚀膜后，实施RIE后处理将损伤层等去除。

接下来，如图10所示，在槽22、N⁺层5、P层4、N^-层3、N层2及N⁺基板1上，例如使用硅外延生长法以覆盖槽22的方式形成P⁺层6。

接着，如图11所示，例如使用CMP法进行平坦研磨，直到N⁺基板1表面露出。CMP处理后，实施CMP后处理将残留物及损伤层等去除。

然后，如图12所示，使用众所周知的光刻法，形成未图示的抗蚀膜。以该抗蚀膜为掩模，例如使用RIE法在P层4上形成槽23，使之在相对于N⁺基板1水平的方向上，贯通P层4而一端使N^-层3侧面露出，另一端使N⁺层5侧面露出，并且在相对于N⁺基板1垂直的方向上，端部贯通N⁺层5而使P层4表面露出。在剥离该抗蚀膜后，实施RIE后处理将损伤层等去除。

此后的沟槽栅极、绝缘膜、接点及金属布线等的形成工序采用众所周知的技术进行，完成沟槽功率MOS晶体管80。

如上所述，在本实施方式的半导体装置及其制造方法中，在N⁺基板1上设置槽21。在槽21中，以覆盖槽21的方式设置层叠形成的N层2、N^-层3、P层4及N⁺层5。在N⁺层5上设置槽22，使之在相对于N⁺基板1垂直的方向上一部分贯通N⁺层5而使P层4表面露出，并且在相对于N⁺基板1水平的方向上一部分贯通N⁺层5而使P层4侧面露出。在槽22中，以覆盖槽22的方式设置P⁺层6。与P⁺层6之间及侧面分离地配置而形成槽23，该槽23在相对于N⁺基板1垂直的方向上，贯通N⁺层5而使P层4表面露出，并且在相对于N⁺基板1水平的方向上，贯通P层4而在一端使N^-层3侧面露出，在另一端使N⁺层5侧面露出。P⁺层6将在沟槽功率MOS晶体管80击穿时产生的载流子向源电极侧迅速地抽出。

因此，可以提高沟槽功率MOS晶体管80的击穿容量。另外，还可以提高沟槽功率MOS晶体管80的ASO。再者，由于工作所不需要的载流子被迅速抽出，因而沟槽功率MOS晶体管80的阈值电压(Vth)的控制较为容易。

还有，在本实施方式中，将作为P⁺载流子抽出层的P⁺层6设置在沟槽栅极的周围，该P⁺载流子抽出层将在3维Nch沟槽栅极功率MOS晶体管中产生的空穴向源极侧抽出。在3维Pch沟槽栅极功率MOS晶体管的情况下，优选的是作为N⁺载流子抽出层的N⁺层设置于沟槽栅极的周围，该N⁺载流子抽出层将产生的电子向源极侧抽出。另外，虽然在N⁺基板上层叠形成了N层2和N^-层3，但是例如在低耐压类的3维Nch沟槽栅极功率MOS晶体管的情况下，也可以只设置N层。

另外，虽然在沟槽栅极11和P⁺层6之间设置了N⁺层5(图1所示的俯视图)，但是也可以形成为如下的沟槽功率MOS晶体管80a，即，变更槽22aa的形状，以便如图13所示将末端侧的N⁺层5的一部分削除而P层6aa和沟槽栅极11相接，在末端侧设置N⁺层5aa。

(第二实施方式)

对于第二实施方式的半导体装置，参照附图进行说明。图14是表示沟槽功率MOS晶体管的立体剖面图。在本实施方式中，将按水平方向工作的3维Nch沟槽功率MOS晶体管的沟槽栅极设置在N⁺源极层和N⁺漏极层之间。

下面，对和第一实施方式相同的结构部分，附上相同的符号而省略该部分的说明，只说明不同的部分。

如图14所示，沟槽功率MOS晶体管81例如是300V类的3维Nch沟槽栅极功率MOS晶体管。

在P层4、N^-层3及N层2上设置具有四方柱形状的槽23a(第三槽)，其形成为，在相对于N⁺基板1的面水平的方向上，贯通P层4、N^-层3及N层2而一端使N⁺基板1侧面露出，另一端使N⁺层5侧面露出。槽23a设置为，在相对于N⁺基板1的面垂直的方向上，端部贯通N⁺层5而使P层4表面露出。槽23a在P⁺层6之间及侧面上，与P⁺层6分离地配置。作为P⁺载流子抽出层的P⁺层6进行和第一实施方式相同的工作。

在此，虽然在相对于N⁺基板1的面垂直的方向上设置了槽23a，以露出P层4表面，但是也可以设置槽23a使之贯通N⁺层5及P层4而使N^-层3表面露出。

在槽23a中，以覆盖槽23a的方式设置由栅极绝缘膜7a及栅电极8a构成的沟槽栅极11a。沟槽栅极11a设置于作为N⁺源极层的N⁺层5和作为N⁺漏极层的N⁺基板1之间。

还有，沟槽功率MOS晶体管81采用和第一实施方式相同的制造方法进行制造。

如上所述，在本实施方式的半导体装置中，在N⁺基板1上设置槽21。在槽21中，以覆盖槽21的方式设置层叠形成的N层2、N^-层3、P层4及N⁺层5。在N⁺层5上设置槽22，使之在相对于N⁺基板1垂直的方向上一部分贯通N⁺层5而使P层4表面露出，并且在相对于N⁺基板1水平的方向上一部分贯通N⁺层5而使P层4侧面露出。在槽22中，以覆盖槽22的方式设置P⁺层6。设置与P⁺层6之间及侧面分离地配置而形成的槽23a，该槽23a在相对于N⁺基板1垂直的方向上，贯通N⁺层5而使P层4表面露出，在相对于N⁺基板1水平的方向上，贯通P层4、N^-层3及N层2而在一端使N⁺基板1侧面露出，在另一端使N⁺层5侧面露出。在槽23a中，以覆盖槽23a的方式设置沟槽栅极11a。P⁺层6将在沟槽功率MOS晶体管81击穿时产生的载流子向源电极侧迅速地抽出。

因此，可以提高沟槽功率MOS晶体管81的击穿容量。另外，还可以提高沟槽功率MOS晶体管81的ASO。再者，由于工作所不需要的载流子被迅速抽出，因而沟槽功率MOS晶体管81的阈值电压(Vth)的控制较为容易。

(第三实施方式)

对于第三实施方式的半导体装置及其制造方法，参照附图进行说明。图15是表示沟槽功率MOS晶体管的立体剖面图。在本实施方式中，变更了P⁺载流子抽出层的形状。

下面，对和第一实施方式相同的结构部分，附上相同的符号而省略该部分的说明，只说明不同的部分。

如图15所示，沟槽功率MOS晶体管82例如是300V类的3维Nch沟槽栅极功率MOS晶体管。

在N⁺层5上设置槽22a(第二槽)，其形成为，在相对于N⁺基板1的面垂直的方向上，贯通N⁺层5而使P层4表面露出，在相对于N⁺基板1的面水平的方向上，一部分贯通N⁺层5而使P层4侧面露出。

在槽22a中，以覆盖槽22a的方式设置作为P⁺载流子抽出层的P⁺层6a。P⁺层6a与P层4相比杂质浓度更高。作为P⁺载流子抽出层的P⁺层6a进行和第一实施方式相同的工作。

下面，对于沟槽功率MOS晶体管的制造法，参照图16进行说明。图16是表示沟槽功率MOS晶体管制造工序的剖面图。

如图16所示，使用众所周知的光刻法，形成未图示的抗蚀膜。以该抗蚀膜为掩模，在N⁺层5上，例如使用RIE法形成贯通N⁺层5而使P层4表面露出的槽22a(第二槽)。在剥离该抗蚀膜后，实施RIE后处理将损伤层等去除。此后由于和第一实施方式同样地进行制造，因而省略其说明。

如上所述，在本实施方式的半导体装置及其制造方法中，在N⁺基板1上设置槽21。在槽21上，以覆盖槽21的方式设置层叠形成的N层2、N^-层3、P层4及N⁺层5。在N⁺层5上设置槽22a，使之在相对于N⁺基板1垂直的方向上贯通N⁺层5而使P层4表面露出，在相对于N⁺基板1水平的方向上一部分贯通N⁺层5而使P层4侧面露出。在槽22a中，以覆盖槽22a的方式设置P⁺层6a。设置与P⁺层6之间及侧面分离地配置而形成的槽23，该槽23在相对于N⁺基板1垂直的方向上，贯通N⁺层5而使P层4表面露出，在相对于N⁺基板1水平的方向上，贯通P层4而在一端使N^-层3侧面露出，在另一端使N⁺层5侧面露出。在槽23中，以覆盖槽23的方式设置沟槽栅极11。P⁺层6a将在沟槽功率MOS晶体管81击穿时产生的载流子向源电极侧迅速地抽出。

因此，可以提高沟槽功率MOS晶体管82的击穿容量。另外，还可以提高沟槽功率MOS晶体管82的ASO。再者，由于工作不需要的载流子被迅速抽出，因而沟槽功率MOS晶体管82的阈值电压(Vth)的控制较为容易。

(第四实施方式)

对于第四实施方式的半导体装置，参照附图进行说明。图17是表示IGBT的立体剖面图。在本实施方式中，为了提高在水平方向上工作的3维IGBT的击穿容量，将P⁺载流子抽出层设置在沟槽栅极的周围。

下面，对和第一实施方式相同的结构部分，附上相同的符号而省略该部分的说明，只说明不同的部分。

如图17所示，IGBT(Insulated Gate Bipolar Transistor)90是3维沟槽栅极IGBT。

在作为P⁺集电极层的P⁺基板31上设有相对于P⁺基板31水平的方向上具有细长的四方柱形状的槽21a。在与P⁺基板31的槽21a的相反侧，设置未图示的集电极电极。集电极电极与P⁺基板31连接。

在槽21a(第一槽)上，以覆盖槽21a的方式层叠形成作为N⁺集电极的N⁺层32、作为N缓冲层的N层2、作为N^-基极层的N^-层3、作为第一P基极层的P层4及作为发射极层的N⁺层5。

在N⁺层5上设置具有突起部24的槽22(第二槽)，其形成为，在相对于P⁺基板31的面垂直的方向上，一部分贯通N⁺层5而使P层4表面露出，在相对于P⁺基板31的面水平的方向上，一部分贯通N⁺层5而使P层4侧面露出。

在槽22上，以覆盖槽22的方式设置作为第二P基极层的P⁺层6。P⁺层6与P层4相比杂质浓度更高。作为P⁺载流子抽出层的P⁺层6进行和第一实施方式相同的工作。

在P层4上设置具有四方柱形状的槽23(第三槽)，其形成为，在相对于P⁺基板31的面水平的方向上，贯通P层4而一端使N^-层3侧面露出，另一端使N⁺层5侧面露出。槽23设置为，在相对于P⁺基板31的面垂直的方向上，端部贯通N⁺层5而使P层4表面露出。槽23a与P⁺层6分离地配置在P⁺层6之间及侧面。

还有，槽23也可以设置为，在相对于P⁺基板31的面垂直的方向上，贯通N⁺层5及P层4而使N^-层3表面露出，在相对于P⁺基板31的面水平的方向上，贯通P层4及N^-层3而一端使N层2侧面露出，或者贯通P层4、N^-层3及N层2而一端使N⁺层32侧面露出，另一端使N⁺层5侧面露出。

在槽23上，以覆盖槽23的方式设置由栅极绝缘膜7及栅电极8构成的沟槽栅极11。这里，N⁺层5及P⁺层6上设置未图示的发射极电极。发射极电极与N⁺层5及P⁺层6连接。

如上所述，在本实施方式的半导体装置中，在P⁺基板31上设置槽21a。在槽21a中，以覆盖槽21a的方式设置层叠形成的N⁺层32、N层2、N^-层3、P层4及N⁺层5。在N⁺层5上设置槽22，使之在相对于N⁺基板1垂直的方向上一部分贯通N⁺层5而使P层4表面露出，在相对于N⁺基板1水平的方向上一部分贯通N⁺层5使P层4侧面露出。在槽22中，以覆盖槽22的方式设置P⁺层6。设置与P⁺层6之间及侧面分离地配置而形成的槽23a，该槽23a在相对于N⁺基板1垂直的方向上，贯通N⁺层5而使P层4表面露出，在相对于N⁺基板1水平的方向上，贯通P层4而在一端使N^-层3侧面露出，在另一端使N⁺层5侧面露出。在槽23中，以覆盖槽23的方式设置沟槽栅极11。P⁺层6将在IGBT90击穿时产生的载流子向发射极电极侧迅速地抽出。

因此，可以提高作为3维沟槽栅极IBGT的IGBT90的击穿容量。另外，还可以提高IGBT90的ASO。

对于本发明第五实施方式的半导体装置，参照附图进行说明。图18是表示沟槽功率MOS晶体管的立体剖面图。图19A是图18的区域2的放大俯视图，图19B是表示场板(field plate)连接的图。图20是表示Cgd和Ron关系的图。在本实施方式中，在第三槽内设置场板使之与沟槽栅极相对向，降低Cgd和Ron。

下面，对和第一实施方式相同的结构部分，附上相同的符号而省略该部分的说明，只说明不同的部分。

如图18所示，沟槽功率MOS晶体管83例如是300V类的3维Nch沟槽栅极功率MOS晶体管。

在P层4上设置槽23b(第三槽)，该槽23b具有矩形形状，贯通P层4而一端到达N^-层3，另一端到达N⁺层5。槽23b(第三槽)相对于作为漏极层的N⁺基板1在水平方向上以2列并行配置多个。在槽23b之间及侧面，隔着N⁺层5和槽23b分离地配置P⁺层6。

在槽23b中，埋设沟槽栅极11b(附图中显示为G)和场板42(附图中显示为FP)。沟槽栅极11b具有矩形形状，其设置为，一端以跨过P层4的方式到达N^-层3，另一端到达N⁺层5。沟槽栅极11b由栅极绝缘膜7b及栅电极8b构成。

场板42和沟槽栅极11b隔着绝缘膜41相对配置于槽23b(第三槽)内。场板42隔着栅极绝缘膜7b，设置于N^-层3侧的槽23b内。场板42具有矩形形状，但并不一定限定于此。例如也可以将场板42变更为梯形形状等。另外，也可以将场板42以与沟槽栅极11b相对的方式在一条直线上配置多个。在场板42中，虽然使用了N⁺多晶硅膜，但是也可以使用金属膜或金属硅化物膜等。

如图19A所示，栅电极8b的一端向N^-层3侧延伸间隔L1的量，另一端向N⁺层5延伸间隔L1的量。场板42以间隔L2的量和栅电极8b分离地配置。场板42具有间隔L3的长度(附图中的横向)。

如图19B所示，场板42与源电极连接。在沟槽功率MOS晶体管83的工作时，对漏极施加高电位侧电源Vdd，对栅极施加栅极电压Vg，对源极及场板42施加低电位侧电源(接地电位)Vss。高电位侧电源Vdd、栅极电压Vg及低电位侧电源(接地电位)Vss设定为

Vdd＞Vg＞＞Vss≥0·········公式(1)

场板42的电位V_FP设定为0V，作为漏极层的N^-层3的电位Vn3设定为Vdd。因此，隔着栅极绝缘膜7b配置于场板42周围的N^-层3表面部分的浓度上升。因此，如图20所示，设置了场板42的沟槽功率MOS晶体管83可以降低栅极·漏极间容量Cgd，能够降低导通电阻Ron。从而，若设置了场板42，则可以改善栅极·漏极间容量Cgd和导通电阻Ron的折衷(trade-off)关系。

如上所述，在本实施方式的半导体装置中，在槽23b中设置沟槽栅极11b和场板42。沟槽栅极11b设置为，一端以跨过P层4的方式到达N^-层3，另一端到达N⁺层5。场板42和沟槽栅极11b隔着绝缘膜41相对配置于槽23b(第三槽)中。在沟槽功率MOS晶体管83的工作时，场板42的电位V_FP设定为0V，作为漏极层的N^-层3的电位Vn3设定为Vdd。隔着栅极绝缘膜7b配置于场板42周围的N^-层3表面部分的浓度上升。

因此，除了第一实施方式的效果之外，还可以降低栅极·漏极间容量Cgd和导通电阻Ron。从而，可以改善沟槽功率MOS晶体管83的栅极·漏极间容量Cgd和导通电阻Ron的折衷关系。

还有，在本实施方式中将场板42与源电极连接，但是并不一定限定于此。例如也可以施加场板42的负电压。若对场板42施加了负电压，则可以抑制电流崩塌等。

另外，在本实施方式中将场板42配置在相对于槽21垂直的方向，以一端延伸到N^-层3，另一端延伸到P⁺层6的方式配置了沟槽栅极11b，但是并不一定限定于此。例如，也可以是图21至23所示的第一及第二变形例的沟槽功率MOS晶体管。

具体而言，在图21、图22A及图22B所示的第一变形例的沟槽功率MOS晶体管84中，如图21所示与第四实施方式的槽23b相比将槽23c进一步延伸。如图21所示，以从一个N^-层3延伸到另一个N^-层3的方式配置由栅极绝缘膜7c及栅电极8c构成的沟槽栅极11。场板42以与沟槽栅极11c相对向的方式，配置在相对于槽21垂直的方向及底部的水平方向。

对于图23A及图23B所示的第二变形例的沟槽功率MOS晶体管来说，如图23B所示，与第四实施方式的槽23b相比将槽23d形成得更深。如图23B所示，与第四实施方式的情况相比将P⁺层6形成得更深。如图23B所示，以与沟槽栅极11b在横向及纵向上相对向的方式配置场板42。

对于第六实施方式的半导体装置，参照附图进行说明。图24是表示IGBT的立体剖面图。在本实施方式中，在水平方向上工作的3维IGBT中，在第三槽中以与沟槽栅极相对向的方式设置场板，降低Cgd和Ron。

下面，对和第一实施方式相同的结构部分，附上相同的符号而省略该部分的说明，只说明不同的部分。

如图24所示，IGBT(Insulated Gate Bipolar Transistor)91是3维沟槽栅极IGBT。

在P层4上设置槽23b(第三槽)，该槽23b具有矩形形状，贯通P层4而一端到达N^-层3，另一端到达N⁺层5。槽23b(第三槽)相对于作为N⁺集电极的N⁺层32，在水平方向上以2列并行配置多个。在槽23b之间及侧面，隔着N⁺层5，与槽23b分离地配置P⁺层6。

在槽23b中，埋设沟槽栅极11b和场板42。沟槽栅极11b具有矩形形状，其设置为，一端以跨过P层4的方式到达N^-层3，另一端到达N⁺层5。沟槽栅极11b由栅极绝缘膜7b及栅电极8b构成。

场板42和沟槽栅极11b隔着绝缘膜41相对配置于槽23b(第三槽)中。场板42隔着栅极绝缘膜7b设置于N^-层3侧的槽23b中。

如上所述，在本实施方式的半导体装置中，在槽23b中，设置沟槽栅极11b和场板42。沟槽栅极11b设置为，一端以跨过P层4的方式到达N^-层3，另一端到达N⁺层5。场板42和沟槽栅极11b隔着绝缘膜41相对配置于槽23b(第三槽)中。在IGBT91的工作时，场板42的电位V_FP为0V，N^-层3的电位Vn3经由P⁺基板31连接于Vdd侧。隔着栅极绝缘膜7b配置于场板42周围的N^-层3表面部分的浓度上升。

因此，可以提高作为3维沟槽栅极IBGT的IGBT91的击穿容量。可以提高IGBT91的ASO。另外，还可以降低IGBT91的栅极·漏极间容量Cgd和导通电阻Ron。从而，可以改善IGBT91的栅极·漏极间容量Cgd和导通电阻Ron的折衷关系。

本发明并不限定为上述实施方式，也可以在不脱离发明宗旨的范围内，进行各种变更。

在第一至第三实施方式中，虽然在第一槽21上设置源电极，在N⁺基板1侧设置漏电极，但是也可以取而代之，在第一槽21上设置漏电极，在N⁺基板1侧设置源电极。这种情况下，优选的是，作为P⁺载流子抽出层的P⁺层6设置于N⁺基板1侧。优选的是，N层2、N^-层3设置于漏电极侧。

另外，在第一至4实施方式中，虽然在第二槽内埋设了P⁺层，但是也可以取代P⁺层，而形成埋入金属层或埋入金属硅化物层等。

说明了本发明的数个实施例，但是这些实施例是作为例子所提示的，不意味着限定发明的范围。这些新的实施例能够以其他各种各样的方式来实施，可以在不脱离发明宗旨的范围内，进行各种省略、替换及变更。这些实施例及其变形包含于发明的范围及宗旨内，并且包含于权利要求所述的发明和其均等的范围内。

Claims (20)

1.一种半导体装置，其特征为，具备：

第一槽，设置于第一导电型的半导体基板上；

第一导电型的第一半导体层、第二导电型的第二半导体层和第一导电型的第三半导体层，上述第一半导体层和第二半导体层以覆盖上述第一槽的方式层叠形成，与上述半导体基板相比杂质浓度更低，上述第三半导体层与上述第一半导体层相比杂质浓度更高；

第二槽，设置于上述第三半导体层上，在相对于上述半导体基板的面垂直的方向上设置为，至少一部分贯通上述第三半导体层而使上述第二半导体层露出，在相对于上述半导体基板的面水平的方向上设置为，至少一部分贯通上述第三半导体层而使上述第二半导体层露出；

第二导电型的第四半导体层，以覆盖上述第二槽的方式形成，与上述第二半导体层相比杂质浓度更高；

第三槽，与上述第四半导体层之间及侧面分离地配置而形成，在相对于上述半导体基板的面垂直的方向上设置为，贯通上述第三半导体层而使上述第二半导体层露出，或者贯通上述第三及第二半导体层而使上述第一半导体层露出，在相对于上述半导体基板的面水平的方向上设置为，贯通上述第二半导体层而一端使上述第一半导体层露出，或者贯通上述第二及第一半导体层而一端使上述半导体基板露出，另一端使上述第三半导体层露出；以及

沟槽栅极，以覆盖上述第三槽的方式形成，由层叠形成的栅极绝缘膜及栅电极膜构成。

2.如权利要求1所述的半导体装置，其特征为，

上述第三及第四半导体层与源电极连接，上述半导体基板与漏电极连接，在上述半导体装置导通时，在上述半导体基板的垂直方向上的上述沟槽栅极的侧面形成沟道层，在上述沟道层中从源极向漏极方向流动载流子。

3.如权利要求1所述的半导体装置，其特征为，

在上述半导体装置击穿时，在上述第一及第二半导体层界面附近的上述第一半导体层中产生的载流子经由上述第二及第四半导体层，向源电极抽出。

4.如权利要求1所述的半导体装置，其特征为，

上述半导体基板是N型高杂质浓度的第一漏极层，上述第一半导体层是与上述第一漏极层相比更低浓度的N型第二漏极层，上述第三半导体层是N型高杂质浓度的源极层。

5.如权利要求1所述的半导体装置，其特征为，

上述半导体基板是N型高杂质浓度的第一漏极层，上述第一半导体层由与上述第一漏极层相比更低浓度的N型第二漏极层及与上述第二漏极层相比更低浓度的N型漂移层构成，上述第三半导体层是N型高杂质浓度的源极层。

6.如权利要求1所述的半导体装置，其特征为，

上述第四半导体层是抽出在上述半导体装置的击穿时产生的载流子的载流子抽出层。

7.如权利要求1所述的半导体装置，其特征为，

上述半导体装置是Nch功率MOS晶体管。

8.如权利要求1所述的半导体装置，其特征为，

还具备场板，该场板与上述沟槽栅极隔着绝缘膜相对配置于上述第三槽中，以覆盖上述第一半导体层侧的上述第三槽的方式形成。

9.如权利要求8所述的半导体装置，其特征为，

上述场板与上述源电极连接。

10.如权利要求8所述的半导体装置，其特征为，

上述场板含有N⁺多晶硅膜、金属膜或者金属硅化物膜。

11.一种半导体装置，其特征为，具备：

第一槽，设置于第一导电型的半导体基板上；

第二导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层和第二导电型的第四半导体层，上述第一半导体层以覆盖上述第一槽的方式层叠形成，上述第二半导体层与上述第一半导体层相比杂质浓度更低，上述第三半导体层与上述半导体基板相比杂质浓度更低，上述第四半导体层与上述第二半导体层相比杂质浓度更高；

第二槽，设置于上述第四半导体层上，在相对于上述半导体基板的面垂直的方向上设置为，至少一部分贯通上述第四半导体层而使上述第三半导体层露出，在相对于上述半导体基板的面水平的方向上设置为，至少一部分贯通上述第四半导体层而使上述第三半导体层露出；

第一导电型的第五半导体层，以覆盖上述第二槽的方式形成，与上述第三半导体层相比杂质浓度更高；

第三槽，与上述第五半导体层之间及侧面分离地配置而形成，在相对于上述半导体基板的面垂直的方向上设置为，贯通上述第四半导体层而使上述第三半导体层露出，或者贯通上述第四及第三半导体层而使上述第二半导体层露出，在相对于上述半导体基板的面水平的方向上设置为，贯通上述第三半导体层而一端使上述第二半导体层露出，或者贯通上述第三及第二半导体层而一端使上述第一半导体层露出，另一端使上述第四半导体层露出；以及

沟槽栅极，以覆盖上述第三槽的方式形成，由层叠形成的栅极绝缘膜及栅电极膜构成。

12.如权利要求11所述的半导体装置，其特征为，

上述第四及第五半导体层与发射极电极连接，上述半导体基板与集电极电极连接，在上述半导体装置导通时，在上述半导体基板的垂直方向上的上述沟槽栅极的侧面形成沟道层，在上述沟道层中从发射极向集电极方向流动载流子。

13.如权利要求11所述的半导体装置，其特征为，

在上述半导体装置击穿时，在上述第二及第三半导体层界面附近的上述第二半导体层中产生的载流子经由上述第三及第五半导体层，向发射极电极抽出。

14.如权利要求11所述的半导体装置，其特征为，

上述半导体基板是P型高杂质浓度的第一集电极层，上述第一半导体层是N型高杂质浓度的第二集电极层，上述第二半导体层由与上述第二集电极层相比更低浓度的N型缓冲层及与上述缓冲层相比更低浓度的N型第一基极层构成，上述第三半导体层是与上述第一集电极层相比更低浓度的P型第二基极层，上述第四半导体层是N型高杂质浓度的发射极层。

15.如权利要求11所述的半导体装置，其特征为，

上述第五半导体层是抽出在上述半导体装置的击穿时产生的载流子的载流子抽出层。

16.一种半导体装置的制造方法，其特征为，具备：

在第一导电型的半导体基板上，在相对于上述半导体基板的面水平的方向上形成具有细长的四方柱形状的第一槽的工序；

以覆盖上述第一槽的方式层叠形成与上述半导体基板相比杂质浓度更低的第一导电型的第一半导体层、第二导电型的第二半导体层及与上述第一半导体层相比杂质浓度更高的第一导电型的第三半导体层的工序；

对上述第三半导体层、上述第二半导体层及上述第一半导体层进行平坦研磨，以使上述半导体基板露出的工序；

在上述第三半导体层上形成第二槽，以在相对于上述半导体基板的面垂直的方向上，至少一部分贯通上述第三半导体层而使上述第二半导体层露出，在相对于上述半导体基板的面水平的方向上，至少一部分贯通上述第三半导体层而使上述第二半导体层露出的工序；

以覆盖上述第二槽的方式形成与上述第二半导体层相比杂质浓度更高的第二导电型的第四半导体层的工序；

对上述第四半导体层进行平坦研磨，以使上述半导体基板露出的工序；

与上述第四半导体层分离地形成第三槽，以在相对于上述半导体基板的面垂直的方向上，贯通层叠形成的上述第三及第二半导体层而使上述第一半导体层露出，在相对于上述半导体基板的面水平的方向上，贯通上述第二半导体层，而一端使上述第一半导体层或上述半导体基板露出，另一端使上述第三半导体层露出的工序；以及

以覆盖上述第三槽的方式形成由栅极绝缘膜及栅电极膜构成的沟槽栅极的工序。

17.如权利要求16所述的半导体装置的制造方法，其特征为，

上述第一至第四半导体层使用外延生长法来形成。

18.如权利要求16所述的半导体装置的制造方法，其特征为，

上述平坦研磨使用CMP法进行。

19.如权利要求16所述的半导体装置的制造方法，其特征为，

上述第一至第三槽使用RIE法来形成。

20.如权利要求16所述的半导体装置的制造方法，其特征为，

上述半导体装置是Nch功率MOS晶体管。

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