CN104465767B - 半导体器件、集成电路及半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件、集成电路及半导体器件的制造方法。半导体器件包括在具有第一主表面的半导体衬底中的晶体管。该晶体管包括源区、漏区、沟道区、漂移区以及邻近沟道区的至少两个侧的栅电极。沟道区和漂移区沿平行于第一主表面的第一方向被布置在源区和漏区之间。半导体器件进一步包括在栅电极之下并且与栅电极绝缘的导电层。

Description

半导体器件、集成电路及半导体器件的制造方法
技术领域
本发明属于集成电路领域，尤其涉及一种半导体器件、集成电路及半导体器件的制造方法。
背景技术
在汽车行业和工业电子中通常被采用的功率晶体管要求低的导通状态电阻(on-state resistance，Ron)，同时确保高的电压阻断能力。例如，MOS(金属氧化物半导体，metaloxide semiconductor)功率晶体管应该能够根据应用要求阻断几十至几百或数千伏(V)的漏极至源极电压Vds。在通常的约2V至20V的栅-源电压时，MOS功率晶体管通常地可导通高达数百安培(A)的非常大的电流。
在横向功率器件中电流流动主要发生在与半导体衬底的第一主表面平行处，横向功率器件对其中集成了另外的部件(比如开关、桥和控制电路)的集成电路是有用的。
根据现有技术，存在有结合制造垂直功率器件的过程的集成方案，该垂直功率器件包括具有另外的部件(比如逻辑电路)的沟槽。通常地，场板(field plate)布置在沟槽的较低部分中，并且栅电极布置在沟槽的较高部分中。在这种垂直功率器件中，电流流通主要相对于半导体衬板的第一表面垂直地发生。
亟需发展可利用已知的集成方案制造的另外的横向晶体管的构思。
发明内容
根据实施例，半导体器件包括在具有第一主表面的半导体衬底中的晶体管。该晶体管包括源区、漏区、沟道区、漂移区以及与沟道区邻近的至少两个侧的栅电极，沟道区和漂移区沿平行于第一主表面的第一方向被布置在源区和漏区之间。半导体器件进一步包括在栅电极之下并且与该栅电极绝缘的导电层。
根据另一个实施例，集成电路包括在具有第一主表面的半导体衬底中的第一晶体管和第二晶体管。第一晶体管包括第一源区、第一漏区、第一沟道区、第一漂移区、与第一沟道区邻近的至少两个侧的第一栅电极，第一沟道区和第一漂移区沿平行于第一主表面的第一方向被布置在第一源区和第一漏区之间。第二晶体管包括第二源区、第二漏区、第二沟道区、第二漂移区、第二栅电极和毗连第二漂移区的第二场板。第二沟道区和第二漂移区沿第二方向被布置在第二源区和第二漏区之间，该第二方向相对于第一主表面垂直地延伸。
根据进一步的实施例，制造半导体器件的方法包括在具有第一主表面的半导体衬底中形成晶体管。形成晶体管的步骤包括形成源区、形成漏区、形成沟道区、形成漂移区以及毗连沟道区的至少两个侧形成栅电极。沟道区和漂移区沿平行于第一主表面的第一方向被布置在源区和漏区之间。形成半导体器件进一步包括形成导电层，该导电层的部分被布置在栅电极之下并且与该栅电极绝缘。
通过阅读下面的具体实施方式和通过查看附图，本领域的技术人员将能认识其他的特征和优点。
附图说明
附图被包括以提供对本发明的实施例的进一步理解，而且附图被包括在本说明书中并构成本说明书的一部分。附图说明了本发明实施例，并且和具体实施方式一起用于解释原理。通过参考下面的具体实施方式，能更好地理解并将容易领会本发明的其他的实施例和众多预期优点。附图中的元件不一定相对彼此是按比例的。类似的附图标记表示对应的类似部分。
图1示出了一种根据实施例的半导体器件的剖视图，该剖视图平行于半导体衬底的第一主表面取得；
图2示出了图1所说明的半导体器件的剖视图；
图3A和图3B示出了图1所示的半导体器件的另外的剖视图；
图4A示出了一个集成电路的剖视图，该剖视图沿平行于半导体衬底的第一主表面的平面取得；
图4B示出了图4A所示的集成电路的一部分的剖视图；
图5A至图5H说明了一种制造半导体器件的方法的剖视图以及用于描述制造半导体器件方法的对应的掩模；
图6示出了一种用于制造半导体器件的方法的流程图；以及
图7示出了一种依照实施例制造集成电路的方法的流程图。
具体实施方式
在下面具体实施方式中引用了附图，其构成本发明的一部分，并且其中通过例举本发明可以实施的具体实施例的方式被示出。对此，方向性术语例如“顶(top)”、“底(bottom)”、“前(front)”、“后(back)”、“前向(leading)”、“背向(trailing)”等是用于参照附图所描述的方向使用。由于本发明的实施例的部件可在多个不同的方向上设置，所以方向性术语是以例证为目的而绝不是为了限制本发明。应当理解的是，不脱离本发明权利要求限定的范围，可利用本发明的其他实施例或者对本发明作出结构或逻辑上的修改。
实施例的描述不是为了限定。特别的是，在下文中描述的实施例的元件可与不同实施例的元件相结合。
在下面描述中使用的术语“晶片(wafer)”、“衬底(substrate)”或“半导体衬底(semiconductor substrate)”可包括任何具有半导体表面的基于半导体的结构。晶片和结构应被理解为包括硅、硅晶绝缘体(SOI)、蓝宝石硅片(SOS)、掺杂半导体和未掺杂半导体、由基底半导体基础支撑的硅的外延层，以及其他半导体结构。半导体不必是硅基的。半导体也可以是硅-锗、锗或者砷化镓。根据其他实施例，通常地，碳化硅(SiC)或氮化镓(GaN)可形成半导体衬底材料。
如在本说明书中使用的术语“横向(lateral)和水平(horizontal)”旨在描述平行于半导体衬底或者半导体本体的第一表面的方向。这可以是例如晶片或裸片的表面。
如在本说明书中使用的术语“垂直(vertical)”旨在描述被布置为垂直于半导体衬底或半导体本体的第一表面的方向。
如本文所用，术语“具有(having)”，“包括(containing、including、comprising)”等是开放式术语，表示所陈述的元件或特征的存在，但并不排除其它的要素或特征。冠词“一(a或an)”和“该(the)”旨在不仅包括单数也包括复数，除非上下文另有明确说明。
附图和说明书中说明了紧接掺杂类型“n”或“p”之后的用“-”或“+”表示的相对掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂区的掺杂浓度，同时“n+”掺杂区的掺杂浓度高于“n”掺杂区的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂部位可具有相同或者不同的绝对掺杂浓度。为了更好的理解，在附图和说明书中往往掺杂区被表示为“p”或“n”的掺杂。显然可以理解的是这种表示绝不是为了限制。只要能够实现所描述的功能，可以是任意的掺杂类型。另外，在所有的实施例中，掺杂类型可以反转。
如在本说明书中所用，术语“耦接(coupled)”和/或“电耦接(electricallycoupled)”并不意味着表示该元件必须直接耦接在一起——可以在“耦接”或“电耦接”元件之间提供中间元件。术语“电连接(electrically connected)”旨在描述电连接在一起的元件之间的低电阻电连接。
图1示出了根据实施例的半导体器件1的剖视图。图1的剖视图是沿平行于半导体衬底的第一主表面的平面取得。图1所示的半导体器件包括源区201、漏区205、沟道区220和漂移区260。源区210、漏区205和漂移区260可用第一导电类型的掺杂剂(例如n型掺杂剂)进行掺杂。源区和漏区201、205的掺杂浓度可高于漂移区260的掺杂浓度。沟道区220被布置在源区201和漂移区260之间。沟道区220可用第二导电类型的掺杂剂(例如p型掺杂剂)进行掺杂。漂移区260可被布置在沟道区220和漏区205之间。源区201、沟道区220、漂移区260和漏区205沿平行于半导体衬底的第一主表面的第一方向被布置。
当向栅电极210施加适当的电压时，在沟道区220中形成的沟道的导电性由栅极电压控制。栅电极210通过绝缘的栅极介电材料211(比如氧化硅)与沟道区220绝缘。通过控制在沟道区220中形成的沟道的导电性，从源区201经由在沟道区220中形成的沟道和漂移区260流向漏区205的电流可被控制。根据实施例，晶体管可进一步包括场板250，场板250被布置为与漂移区260邻近。场板250通过绝缘的场介电层251(比如氧化硅)与漂移区260绝缘。
如上所述，当晶体管被接通时，反型层(inversion layer)在沟道区220和绝缘的栅极介电材料211之间的界限处形成。因此，经由漂移区260从源区201到漏区205，晶体管为导通状态。当晶体管被关闭时，在沟道区220和绝缘的栅极介电材料211之间的界限处没有导电沟道形成，所以没有电流流通。此外，在关闭状态下可向场板250施加适当的电压。在关闭状态下，场板250耗尽来自漂移区260的电荷载流子(charge carrier)，所以半导体器件1的击穿电压特性被改进了。与不具有场板的器件相比较，在包括场板250的半导体器件1中，漂移区260的掺杂浓度可增加而不退化击穿电压特性。由于漂移区260的较高的掺杂浓度，导通电阻RDSon进一步被减少，从而改进了器件特性。
半导体器件1可进一步包括体接触区280，体接触区280可用第二导电类型进行掺杂。此外，半导体器件1包括围绕横向晶体管的阵列的隔离沟槽292。绝缘材料291被布置在隔离沟槽292的侧壁处。此外，导电填充290被布置在隔离沟槽292之内。
图2说明了半导体器件1沿着图1中标为I-I’的直线的剖视图。图2的剖视图被取得是为了横穿栅电极210和场板250。半导体器件1被形成于包括基极层15的半导体衬底10中，基极层15例如是用第一导电类型进行掺杂的，例如通过较低掺杂浓度的第一掺杂类型的区域叠加而成的n+进行掺杂。用第二导电类型的掺杂剂进行掺杂的衬底材料的部分16布置在基极层15之上。对应地，被掺杂的衬底部分和阱(well)被形成，以便提供包括重掺杂区201a的源区201，重掺杂区201a与源电极202接触。此外，体接触区280包括与体接触插塞281接触的重掺杂区280a。体接触部分280把沟道区220连接至合适的电位(例如源极电位)，以避免在该部分处能够另外形成的寄生双极型晶体管。
栅电极210被布置在栅极沟槽213中。栅极沟槽213被布置在半导体衬底10的第一主表面110中直至层16的底侧。此外，场板250被布置在场板沟槽253中，场板沟槽253可与栅极沟槽213延伸至相同的深度。隔离沟槽292可与栅极沟槽213和场板沟槽253延伸至相同的深度。填充在隔离沟槽292中的材料290可以是与场板250的材料和布置在栅电极210之下的半导体衬底10中的材料270相同的材料。
导电材料270被布置在栅极沟槽213中。导电材料270的一部分被布置在栅电极210之下的半导体衬底10中，并且通过绝缘材料211与栅电极210绝缘而且通过绝缘材料271与周围的半导体材料绝缘。根据实施例，导电层270的部分毗连第一主表面110布置。导电层270通过连接插塞272耦接至合适的电位。从而，可避免另外地能够在此位置形成的寄生MOS晶体管。例如，导电层270可耦接至源端273。漏区205可耦接至漏电极206。
图3A示出了半导体器件沿着图1中标为II-II’的直线的另外的剖视图。图3A的剖视图被取得是为了横穿沟道区220和漂移区260。
如图3A所示，体接触区280在第三方向上延伸，该第三方向平行于第一主表面110并且相对于第一方向垂直。同样地，源区201沿第三方向延伸。源区201的一部分被布置在导电层270的部分之间，该导电层270被布置在栅极沟槽213中。沟道区220被布置在邻近的栅电极210的部分之间。沟道区220包括用第二导电类型掺杂的掺杂衬底部分。漂移区260布置在邻近的场板沟槽253之间。
图3B示出了半导体器件分别地在相对于I和I’之间或者II和II’之间的方向垂直的方向上，沿着图1中标为III-III’的直线的剖视图。如图3B所示，沟道区220具有脊的形状，该脊具有宽度d1。例如，该脊可具有顶侧220a和两个侧壁220b。侧壁220b可相对于主表面110垂直地或者以大于75°的角度延伸。根据如图3所示的实施例，栅电极210可被布置与该脊的至少两个侧邻近。此外，栅电极210还可以邻近该脊的顶侧220a。根据另一个实施例，栅电极210可仅邻近该脊的两个侧壁220b。如图3B进一步所示，导电材料270被布置在栅极沟槽213的较低部分中。
如参考图1至图3B所示，半导体器件1包括在具有第一主表面110的半导体衬底10中形成的晶体管5。晶体管5包括源区201、漏区205、沟道区220、漂移区260以及在平行于第一主表面110的第一方向上延伸的栅电极210。栅电极210被布置为与沟道区220的至少两个侧邻近，并且沟道区220和漂移区260沿第一方向被布置在源区201和漏区205之间。半导体器件进一步包括导电层270。导电层270的部分被布置在栅电极210之下的半导体衬底10中，并且与栅电极210绝缘。根据进一步的实施例，半导体器件1可包括邻近漂移区260布置的场板250。
因此，沟道区220具有在第一方向上延伸的第一脊222的形状。根据实施例，而且漂移区260可具有沿第一方向延伸的第二脊的形状。如图1所示，第二脊262可具有与第一脊222的宽度d1不同的宽度d2。
根据实施例，沟道区220的宽度d1为d1≤2x ld，其中ld表示耗尽区(depletionzone)的长度，耗尽区在栅绝缘层211和沟道区220之间的界面处形成。例如，耗尽区的宽度可确定如下：
其中εs表示半导体材料的介电常数(硅为11.9×ε0，ε0＝8.85×10-14F/cm)，k表示波尔兹曼常数(1.38066×10-23J/k)，T表示温度，ln表示自然对数，NA表示半导体主体的杂质浓度，ni表示本征载流子浓度(27℃时硅为1.45×1010cm-3)，以及q表示基本电荷(1.6×10-19C)。
通常，耗尽区的长度根据栅极电压而改变。假定在晶体管中，在对应于阈值电压的栅极电压下，耗尽区的长度对应于耗尽区的最大宽度。例如，沿着半导体衬底10的第一主表面110的第一脊的宽度可约为20nm至130nm，例如为40nm至120nm。
此外，长度对宽度的比值可满足以下关系：s1/d1>2.0，其中s1表示与栅电极210接触的第一脊的长度，或者，换句话说，还是如图1所示的沿第一方向测得的沟道区的长度。根据其他的实施例，s1/d1>2.5。根据进一步的实施例，漂移区260可包括未被图案化以形成脊的平坦表面。
根据宽度d1≤2 x ld的实施例，晶体管200被称为“完全耗尽型”晶体管(“fully-depleted”transistor)，当栅电极210被设为导通电压(on-voltage)时，在该晶体管200中沟道区220被完全耗尽。在这种晶体管中，能达到最佳的亚阈值电压并且短沟道效应(shortchannel effect)可被有效地抑制，结果是器件特性的改进。
在包括场板250的晶体管中，另一方面，亟需使用具有远大于宽度d1的宽度d2的漂移区260。由于漂移区的更大宽度d2，漂移区260的电阻RDSon可进一步减小，结果是进一步改进器件特性。为了改进体区中的半导体器件特性和进一步改进漂移区中的器件特性，使用合适的蚀刻掩模可完成图案化栅电极和场板，以便提供第一脊和第二脊的不同宽度。
如将特别地参考图5A至图5H进行讨论的，图1至图3B所示的半导体器件可通过用于制造垂直功率晶体管的集成方案完成，即在晶体管中，场板250和栅电极210通过在沟槽中布置的两个不同导电层来实现，该沟槽在半导体衬底10的第一主表面110中形成。
图4A示出了一种根据实施例的集成电路的剖视图。图4A的剖视图在平行于半导体衬底的第一主表面的平面中取得。如图所示，根据实施例的集成电路2包括如本文中参考图1至图3所描述的半导体器件1。此外，集成电路2包括含有垂直功率晶体管的第二半导体器件3。如图4A特别地说明的，第二半导体器件3包括在平行于半导体衬底的第一主表面的方向上延伸的多个栅极沟槽310。半导体器件3可进一步包括围绕栅极沟槽310的阵列的隔离沟槽393。绝缘层391布置在隔离沟槽393的侧壁处。此外，导电填充390布置在隔离沟槽393中。
图4B示出了第二半导体器件3沿着图4A中标为III-III’的直线的剖视图。半导体器件3包括可并联连接的多个垂直晶体管35。垂直晶体管35中的每一个均包括在半导体衬底10的第一主表面110中形成的栅极沟槽310。半导体器件3包括邻近第一主表面110布置的源区401和在半导体衬底10的后侧上布置的漏区409。漏电极410邻近漏区409布置。此外，半导体器件3包括沟道区402以及漂移区406，二者在相对于第一主表面110垂直的第二方向上被布置在源区401和漏区409之间。场板405被布置在栅极沟槽310的较低部分中。此外，栅电极403被布置在沟槽310的邻近沟道402的较高部分中。栅电极403借助于栅绝缘层408与沟道区402绝缘。此外，场板405借助于场绝缘层407与漂移区406绝缘。栅电极403通过绝缘层412与场板405绝缘。
当向栅电极403施加合适的电压，导电沟道被形成作为沟道区402和栅绝缘层408之间的界面。因此，栅极电压控制源区401和漏区409之间的电流流通。当晶体管被关闭，在沟道区402和栅绝缘层408之间的界面处没有形成导电沟道。此外，由于场板405的存在，电荷载流子因漂移区406被耗尽，以致产生的晶体管可经受相当高电压。根据实施例，两种类型的晶体管，即横向晶体管5和垂直晶体管35可在单个半导体衬底10中集成。此外，两个半导体器件均可以通过联合处理过程形成。例如，对于第一半导体器件1和第二半导体器件3使用不同的掩模，各自的部件可被处理。
图5A至5H说明了制造半导体器件1或者集成电路2的步骤。图5A至5H特别地说明了沿着图1中标为I-I’的直线的剖视图。
用于执行根据实施例的方法的起点是被用第一导电类型的掺杂剂进行掺杂的重掺杂晶片，例如，n+半导体晶片500。被以低于晶片500的掺杂浓度进行掺杂的第一导电类型的半导体层(例如n-层)在半导体晶片500之上外延地生长。图5A示出了产生的结构示例的剖视图。较低掺杂浓度的第一导电类型的层510形成于具有较高掺杂浓度的第一导电类型的晶片500之上。层510的表面形成了产生的衬底的第一主表面520。
此后，可执行数个掺杂过程，以便提供阱注入(well implantation)。例如，这些阱注入可定义第一半导体器件和第二半导体器件1、3的部件。此外，被注入的阱部分可实现逻辑电路的部件，该逻辑电路的部件将在随后过程或者并行过程中形成。
图5B示出了产生的结构的示例。如图5B所示，被用第二导电类型的掺杂剂进行掺杂的层530布置在第一导电类型的层510的以较低掺杂浓度进行掺杂的部分515之上。此外，第一导电类型的部分550邻近第一主表面520布置。层530提供第一导电类型的部分515和部分550之间的垂直隔离。另外，第二导电类型的部分540邻近第一主表面520布置。
此后，可执行蚀刻过程。根据制造集成电路的方法的实施例，可采用掩模，用于相应地处理第二半导体器件3的部件。例如，如图5D所示的掩模570可被用来形成如图5C所示的衬底10的第一主表面520中的开口560、565，从而形成栅电极210和场板250。此外，如图5C和图5D中并未明确示出，掩模570可包括用于形成隔离沟槽293的开口。如图5D所示的掩模570包括用于定义栅极沟槽560的开口574以及用于定义场板沟槽565的开口572。使用如图5D所示的掩模570，执行蚀刻过程以便形成开口560、565。此后，可沉积绝缘层，紧接着沉积导电层。
例如，还如图5E所示，第一绝缘层561可在第一开口560中形成，并且第二绝缘层566可在第二开口565中形成。此外，第一导电层562可在第一开口560中形成，并且第二导电层567可在开口565中形成。以类似的方式，绝缘层和导电层可在隔离沟槽(未图示)中形成。例如，形成绝缘层和导电层的过程可以是如图4B所示的形成场介电层407和场板405的处理步骤。
此后，例如如图5G所示，可使用掩模570执行进一步的蚀刻过程。如图所示，图5G所示的掩模570包括定义栅电极210的位置的开口575。
图5F示出了在执行相应的蚀刻过程之后产生的结构的示例。如图所示，开口563在导电层562和绝缘层561中形成。此后，执行形成绝缘层的进一步过程，紧接着形成导电层569。由于该处理步骤，薄的层568在开口563的侧壁和底侧上形成，紧接着形成导电填充569。例如，此过程还可形成如图4B所示的垂直晶体管35的栅极介电层408和栅电极403。此外，可执行掺杂过程，以提供源区和漏区201、205的重掺杂部分。图5H示出了产生的结构的示例。
此后，可执行进一步的处理步骤，以便提供第一半导体器件1和第二半导体器件3另外的部件。例如，可形成另外的绝缘层，紧接着形成到第一半导体器件和第二半导体器件1、3的部件的各接触。
图6总结了根据实施例制造半导体器件的方法的要素。如图6所示，制造半导体器件的方法包括在具有第一主表面的半导体衬底中形成晶体管。形成晶体管包括：形成源区(S40)；形成漏区(S40)；形成沟道区(S10)；形成漂移区(S20)；以及形成与沟道区的至少两个侧邻近的在平行于第一主表面的第一方向上延伸的栅电极(S30)，沟道区和漂移区沿第一方向被布置在源区和漏区之间。形成半导体器件的步骤进一步包括形成导电层(S25)，导电层的部分被布置在栅电极之下的半导体衬底中并且与栅电极绝缘。
根据实施例，该方法可进一步包括在第一主表面中形成沟槽，其中形成导电层的部分的步骤包括在沟槽中形成导电材料。根据实施例，该方法可进一步包括回蚀刻(etchback)沟槽中的导电材料的部分。例如，形成栅电极的步骤可包括在该导电层的部分之上形成绝缘层，绝缘层沿沟槽的侧壁排列，以及在该绝缘层之上形成栅极导电层。根据实施例，形成半导体器件的步骤可进一步包括形成场板(S35)。
此外，图7总结了制造集成电路的方法的要素。如图所示，形成集成电路可包括在具有第一主表面的半导体衬底中形成第一晶体管(S100)和形成第二晶体管(S200)。形成第一晶体管可包括：形成第一源区(S140)；形成第一漏区(S140)；形成第一沟道区(S110)；形成第一漂移区(S120)；以及形成在平行于第一主表面的第一方向上延伸的第一栅电极(S130)，第一栅电极被形成以被布置为邻近沟道区的至少两个侧。形成第一沟道区和形成第一漂移区可被完成，以使其沿第一方向被布置在第一源区和第一漏区之间。此外，形成第二晶体管(S200)的步骤包括：形成第二源区(S240)；形成第二漏区(S240)；形成第二沟道区(S210)；形成第二漂移区(S220)；以及形成第二栅电极(S230)，其中第二沟道区和第二漂移区沿第二方向被布置在第二源区和第二漏区之间，第二漏区相对于第一主表面垂直地延伸。根据实施例，形成第一晶体管的步骤(S100)可进一步包括形成导电层(S125)，该导电层的部分被布置在第一栅电极之下的半导体衬底中并且与第一栅电极绝缘。根据实施例，形成第二晶体管(S200)的步骤可进一步包括形成第二场板(S225)，以使其被布置为与第二漂移区邻近。
根据实施例，该方法可进一步包括在第一主表面中形成沟槽，其中形成导电层的部分的步骤包括在沟槽中形成导电材料。根据实施例，该方法可进一步包括回蚀刻沟槽中的导电材料的部分。例如，形成第一栅电极的步骤可包括在导电层的部分之上形成绝缘层，该绝缘层对沟槽的侧壁加衬，以及在该绝缘层之上形成栅极导电层。
根据实施例，形成第一半导体器件的步骤可进一步包括形成第一场板。
根据实施例，第一晶体管的元件和第二晶体管的元件可通过联合处理过程形成。例如，形成用于形成第一栅电极的沟槽的步骤和形成用于形成第二栅电极的沟槽的步骤可包括使用不同掩模的联合蚀刻过程。此外，形成导电层的步骤和形成第二场板的步骤可包括形成导电层的联合方法。此外，形成第一栅电极的步骤和形成第二栅电极的步骤可包括形成导电层的联合方法。
尽管本发明的实施例已在上面描述，但很明显还是有另外的实施例可以实施。例如，另外的实施例可包括记载于权利要求中的任何特征的子组合或者如上描述的示例中任何元件的子组合。此外，所附权利要求的精神和范围不应被在此描述的实施例所限制。

Claims (18)

1.一种半导体器件，其包括在具有第一主表面的半导体衬底中的晶体管，所述晶体管包括：
源区；
漏区；
沟道区；
漂移区；以及
栅电极，其与所述沟道区的至少两个侧邻近，所述沟道区和所述漂移区沿平行于所述第一主表面的第一方向被布置在所述源区和所述漏区之间，
所述半导体器件进一步包括在所述栅电极之下并且与所述栅电极绝缘的导电层。
2.如权利要求1所述的半导体器件，
其中所述导电层的部分被布置成与所述第一主表面邻近。
3.如权利要求2所述的半导体器件，
其中所述导电层的所述部分和所述栅电极被布置在形成于所述半导体衬底的所述第一主表面中的栅极沟槽中。
4.如权利要求1所述的半导体器件，
其中所述导电层和所述源区连接至源端。
5.如权利要求1所述的半导体器件，进一步包括
被布置成与所述漂移区相邻的场板。
6.如权利要求1所述的半导体器件，
其中所述沟道区具有在所述第一方向上延伸的第一脊的形状。
7.如权利要求6所述的半导体器件，
其中所述漂移区的部分具有沿所述第一方向延伸的第二脊的形状。
8.如权利要求7所述的半导体器件，
其中所述第二脊具有与所述第一脊的宽度不同的宽度。
9.如权利要求6所述的半导体器件，
其中所述第一脊的宽度d为：d≤2x ld，其中ld表示在所述第一脊和所述栅电极之间的界面处形成的耗尽区的长度。
10.如权利要求6所述的半导体器件，
其中s/d>2.0，其中s表示沿第一方向测得的所述第一脊的长度，以及其中d表示所述第一脊的宽度。
11.一种集成电路，其包括在具有第一主表面的半导体衬底中的第一晶体管和第二晶体管，所述第一晶体管包括：
第一源区；
第一漏区；
第一沟道区；
第一漂移区；
第一栅电极，其与所述第一沟道区的至少两个侧邻近，所述第一沟道区和所述第一漂移区沿平行于所述第一主表面的第一方向被布置成在所述第一源区和所述第一漏区之间，
所述集成电路进一步包括导电层，其中所述导电层的部分被布置在所述第一栅电极之下的所述半导体衬底中并且与所述第一栅电极绝缘，
所述第二晶体管包括：
第二源区；
第二漏区；
第二沟道区；
第二漂移区；
第二栅电极，以及
第二场板，其与所述第二漂移区邻近，
所述第二沟道区和所述第二漂移区沿第二方向被布置在所述第二源区和所述第二漏区之间，所述第二方向相对于所述第一主表面垂直地延伸。
12.如权利要求11所述的集成电路，
其中所述导电层的另一部分被布置成与所述第一主表面邻近。
13.如权利要求11所述的集成电路，
所述导电层和所述第一源区连接至源端。
14.如权利要求11所述的集成电路，
其中所述导电层的所述部分和所述第一栅电极被布置在形成于所述半导体衬底的所述第一主表面中的栅极沟槽中。
15.一种半导体器件，其包括在具有第一主表面的半导体衬底中的晶体管，所述晶体管包括：
源区；
漏区；
沟道区；
漂移区；以及
栅电极，其与所述沟道区的至少两个侧邻近，所述沟道区和所述漂移区沿平行于所述第一主表面的第一方向被布置在所述源区和所述漏区之间，
所述栅电极被布置在沿所述第一方向延伸的栅极沟槽中，
所述半导体器件进一步包括在所述栅电极之下并且与所述栅电极绝缘的导电层。
16.如权利要求15所述的半导体器件，
其中所述导电层的部分被布置成与所述第一主表面邻近。
17.如权利要求15所述的半导体器件，其中所述源区、所述漏区和所述漂移区是第一导电类型，以及所述沟道区为与所述第一导电类型不同的第二导电类型。
18.如权利要求17所述的半导体器件，进一步包括：
位于所述源区之下并且与所述沟道区接触的所述第二导电类型的半导体部分。
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