CN103325829A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN103325829A
CN103325829A CN2012103159612A CN201210315961A CN103325829A CN 103325829 A CN103325829 A CN 103325829A CN 2012103159612 A CN2012103159612 A CN 2012103159612A CN 201210315961 A CN201210315961 A CN 201210315961A CN 103325829 A CN103325829 A CN 103325829A
Authority
CN
China
Prior art keywords
mask
semiconductor layer
layer
groove
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012103159612A
Other languages
English (en)
Inventor
西胁达也
大田刚志
安原纪夫
新井雅俊
河野孝弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN103325829A publication Critical patent/CN103325829A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种可微细化的半导体装置及其制造方法。本发明的半导体装置具备：第1导电型的第1半导体层；第2导电型的基极层，被设置在所述第1半导体层上；第1导电型的第2半导体层，被设置在所述基极层上；多个栅电极，栅电极的上端比所述基极层的上表面位于上方，栅电极的下端比所述基极层的下表面位于下方，隔着栅极绝缘膜与所述第1半导体、所述第2半导体层及所述基极层接触；绝缘部件，被配置在所述栅电极上，所述绝缘部件的上表面比所述第2半导体层的上表面位于下方；以及导电膜，在所述栅电极之间，与所述栅电极相隔规定的距离，将所述第2半导体层的从上端至下端、以及所述第2半导体层及所述绝缘部件的上端覆盖。

Description

半导体装置及其制造方法
本申请主张以日本专利申请2012-66416号（申请日：2012年3月22日）为基础申请的优先权。本申请通过参照该基础申请而将基础申请的全部内容包括在内。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
在沟槽型MOSFET（Metal-Oxide-Semiconductor Field-EffectTransistor：金属氧化物半导体场效应晶体管）中，使埋入有栅电极的沟槽的间距微细化，从而提高沟道密度，降低导通电阻。在该情况下，需要在微细化的基极层上形成源极层。另外，为了维持雪崩耐量，需要在细微化的基极层上形成电阻足够低的基极接触（base contact）。
但是，在一般的光刻方法中，难以在微细化的基极层上以高精度形成源极层及基极接触。
发明内容
本发明提供一种可微细化的半导体装置及其制造方法。
本发明的半导体装置具备：第1导电型的第1半导体层；第2导电型的基极层，设置在所述第1半导体层上；第1导电型的第2半导体层，设置在所述基极层上；多个栅电极，上端位于所述基极层的上表面的上方，下端位于所述基极层的下表面的下方，隔着栅极绝缘膜与所述第1半导体、所述第2半导体层及所述基极层相接；绝缘部件，配置在所述栅电极上，上表面位于所述第2半导体层的上表面的下方；以及导电膜，在所述栅电极之间，与所述栅电极相隔规定的距离，将所述第2半导体层的从上端至下端、以及所述第2半导体层及所述绝缘部件的上端覆盖。
另外，本发明的半导体装置的制造方法具备以下工序：在半导体基板上形成沿一个方向延伸的多个第1掩膜的工序；在所述第1掩膜的侧面上形成第2掩膜的工序；将所述第1掩膜及所述第2掩膜作为掩膜，在所述半导体基板的上表面形成第1沟槽的工序；在所述第1沟槽内填埋绝缘部件的工序；将所述第1掩膜除去的工序；以及将所述第2掩膜以及所述绝缘部件作为掩膜，对所述半导体基板的上表面进行蚀刻，形成比所述第1沟槽浅的第2沟槽的工序。
附图说明
图1是例示出第1实施方式的半导体装置的剖视图。
图2（a）～（d）是例示出第1实施方式的半导体装置的制造方法的工序剖视图。
图3（a）～（d）是例示出第1实施方式的半导体装置的制造方法的工序剖视图。
图4（a）～（d）是例示出第1实施方式的半导体装置的制造方法的工序剖视图。
图5是例示出第1实施方式的半导体装置的制造方法的工序剖视图。
图6（a）～（d）是例示出第2实施方式的半导体装置的制造方法的工序剖视图。
图7（a）～（d）是例示出第2实施方式的半导体装置的制造方法的工序剖视图。
图8（a）～（d）是例示出第2实施方式的半导体装置的制造方法的工序剖视图。
图9是例示出第3实施方式的半导体装置的剖视图。
图10（a）～（d）是例示出第3实施方式的半导体装置的制造方法的工序俯视图。
图11（a）～（d）是例示出第3实施方式的半导体装置的制造方法的工序剖视图。
图12（a）～（d）是例示出第3实施方式的半导体装置的制造方法的工序剖视图。
图13（a）～（d）是例示出第3实施方式的半导体装置的制造方法的工序剖视图。
图14（a）及（b）是例示出第3实施方式的半导体装置的制造方法的工序剖视图。
图15（a）～（d）是例示出第4实施方式的半导体装置的制造方法的工序剖视图。
图16（a）～（d）是例示出第4实施方式的半导体装置的制造方法的工序剖视图。
图17（a）～（d）是例示出第4实施方式的半导体装置的制造方法的工序剖视图。
图18（a）～（d）是例示出第4实施方式的半导体装置的制造方法的工序剖视图。
图19（a）及（b）是例示出第4实施方式的半导体装置的制造方法的工序剖视图。
附图标记说明
1：半导体装置、2：半导体装置、11：半导体基板、11a：上表面、12：漏极层、13：漂移层、14：基极层、15：源极层、15a：上表面、16：漏电极、17：沟槽、18：栅电极、18a：上端、18b：下端、19：绝缘部件、19a：上表面、20：栅极绝缘膜、20a：上端、21：沟槽、21a：底面、22：基极接触层、23：导电膜、24：金属膜、25：源电极、31：掩膜部件、32：开口区域、33：绝缘膜、34a：硅氮化膜、34b：硅氮化膜、34c：硅氮化膜、35：掩膜部件、36：开口区域、37：多晶硅膜、37a：多晶硅膜、37b：多晶硅膜、38：硅氧化膜、38a：硅氧化膜、39：绝缘膜、41：场板电极、42：场板绝缘膜、43：掩膜部件
具体实施方式
（第1实施方式）
下面，参照附图来说明本发明的实施方式。
首先，说明第1实施方式。
图1是例示出第1实施方式的半导体装置的剖视图。
如图1所示，在本实施方式的半导体装置1中设置有半导体基板11。半导体基板11例如是由单结晶硅构成的硅基板。在半导体基板11上，从下层朝上依次设置有漏极层12、漂移层13、基极层14及源极层15。在半导体基板11的下表面上设置有漏电极16。漏电极16例如是金属膜，与半导体基板11的整个下表面接触。
在漏极层12中含有作为施主（donor）的杂质、例如磷。漏极层12的导电型为n形。在漏极层12上设置有漂移层13。在漂移层13中含有作为施主的杂质、例如磷。漂移层13的导电型为n形。其中，漂移层13的有效杂质浓度比漏极层12的有效杂质浓度低。
另外，在本说明书中，“有效杂质浓度”是指对半导体材料的导电做出贡献的杂质的浓度，例如在半导体材料中含有作为施主的杂质和作为受主（acceptor）的杂质两者的情况下，是指将施主与受主相互抵消的部分除去后的浓度。
在漂移层13上设置有基极层14。在基极层14中含有作为受主的杂质、例如硼。基极层14的导电型为p形。在基极层14上设置有源极层15。在源极层15中含有作为施主的杂质、例如磷。源极层15的导电型为n形。
在半导体基板11的内部设置有栅电极18。
栅电极18由导电性材料、例如添加有杂质的多晶硅形成。栅电极18的下端部位于漂移层13内，栅电极18的中间部将基极层14贯穿，栅电极18的上端部位于源极层15之中。栅电极18的上端18a比基极层14的上表面及源极层15的下表面更靠上方。栅电极18的下端18b比基极层14的下表面更靠下方。
在栅电极18上设置有由绝缘性材料、例如硅氧化物构成的绝缘部件19。绝缘部件19的上表面19a比源极层15的上表面15a更靠下方。
在栅电极18及绝缘部件19与半导体基板11之间，设置有由绝缘性材料、例如硅氧化膜构成的栅极绝缘膜20。栅电极18经由栅极绝缘膜20与漂移层13、基极层14及源极层15相接。栅极绝缘膜20的上端20a比源极层15的上表面15a更靠下方。
在半导体基板11上设置有导电膜23。导电膜23例如是钨膜。导电膜23与半导体基板11的整个上表面及绝缘部件19的整个上表面19a相接。因此，导电膜23将源极层15及绝缘部件19的上端覆盖。此外，导电膜23在栅电极18之间，与栅电极18隔着规定距离从源极层15的上端覆盖至下端，进入。在导电膜23上设置有由金属、例如铝构成的金属膜24。由导电膜23及金属膜24构成源电极25。
在源极层15与基极层14的边界上，与导电膜23相接地设置有基极接触层22。基极接触层22的导电型为p形。其中，基极接触层22的有效杂质浓度比基极层14的有效杂质浓度高。在半导体装置1中，重复配置图1所示的结构。图1示出2个基本单位。
接着，说明本实施方式的半导体装置的动作。
在半导体装置1中，对源电极25施加负极的电源电位、对漏电极16施加正极的电源电位时，以漂移层13与基极层14的界面为起点形成耗尽层。在该状态下，若对栅电极18施加比阈值高的电位，则在基极层14上的栅极绝缘膜20附近形成反转层，从漏电极16经由漏极层12、漂移层13、基极层14、源极层15流过电流。另一方面，若对栅电极18施加比阈值低的电位，则反转层消失，电流被切断。此时，在半导体基板11内产生的空穴经由基极接触层22迅速向源电极25排出。
接着，说明本实施方式的半导体装置的制造方法。
图2（a）～（d）、图3（a）～（d）、图4（a）～（d）及图5是例示出第1实施方式的半导体装置的制造方法的工序剖视图。
首先，如图2（a）所示，准备半导体基板11。半导体基板11在漏极层12上形成有漂移层13。漏极层12及漂移层13的导电型为n形。其中，漂移层13的有效杂质浓度比漏极层12的有效杂质浓度低。
接着，例如通过热氧化法或CVD（Chemical Vapor Deposition：化学气相成长）法，在半导体基板11上形成硅氧化膜。接着，通过光刻法，选择性地将该硅氧化膜除去，形成由硅氧化物构成的多个掩膜部件31。在掩膜部件31之间，在半导体基板11的上表面形成沿一个方向延伸的开口区域32a。另外，掩膜部件31可以在端部连结。
接着，如图2（b）所述，例如通过热氧化法，在开口区域32a的半导体基板11上形成绝缘膜33。绝缘膜33形成为，其上表面33a比掩膜部件31的上表面31a更靠下方。
然后，如图2（c）所示，在整个面上形成硅氮化膜34a。该硅氮化膜34a将开口区域32a的绝缘膜33上覆盖，并且将掩膜部件31覆盖。
接着，如图2（d）所示，进行回蚀，将硅氮化膜34a中的、形成在掩膜部件31的上表面31a上的部分及绝缘膜33上的平坦部分除去，使其残留在掩膜部件31的侧面上。由此形成掩膜部件35。掩膜部件35形成在掩膜部件31的侧面上，在开口区域32a内形成开口区域32b。然后，将掩膜部件35作为掩膜，将绝缘膜33中的在开口区域32b露出的部分除去。
接着，如图3（a）所示，将掩膜部件31和掩膜部件35作为掩膜，实施RIE（Reactive Ion Etching：反应性离子蚀刻）等的异向性蚀刻，从而将半导体基板11的上部中的位于开口区域32b内的部分选择性地除去，以等间隔形成沿一个方向延伸的多个沟槽17。
接着，如图3（b）所示，例如进行热氧化处理，在沟槽17的内表面上形成栅极绝缘膜20。在通过热氧化处理形成栅极绝缘膜20的情况下，沟槽17的侧面被氧化而浸蚀。由此，除栅极绝缘膜20之外的沟槽17的宽度变得比开口区域32b的宽度大。
接着，如图3（c）所示，在整个面上堆积含有杂质、例如磷的多晶硅，形成多晶硅膜37。该多晶硅膜37被埋入到沟槽17内，并且还堆积到掩膜部件31及掩膜部件35的上表面上。
接着，如图3（d）所示，进行回蚀，将多晶硅膜37（参见图3（c））中的、堆积在掩膜部件31及掩膜部件35的上表面上的部分及被埋入到沟槽17内的上部的部分除去。其结果，多晶硅膜37（参见图3（d））残留在沟槽17内的下部，形成栅电极18。
接着，如图4（a）所示，通过例如CVD法，在整个面上堆积硅氧化物，形成硅氧化膜38。硅氧化膜38将沟槽17内的栅电极18上的部分填埋，并配置在掩膜部件31及掩膜部件35的上表面上。
接着，如图4（b）所示，对整个面实施回蚀，将硅氧化膜38（参见图4（a））中的、形成在掩膜部件31（参见图4（a））及掩膜部件35的上表面上的部分、以及沟槽17的正上方区域的部分除去。由此，硅氧化膜38（参见图4（a））残留在沟槽17内。将残留在沟槽17内的硅氧化膜38称为绝缘部件19。此时，绝缘部件19的上表面19a位于半导体基板11的上表面11a的下方。另外，掩膜部件31（参见图4（a））被除去，半导体基板11的上表面11a的配置有掩膜部件31的部分露出。然后，将掩膜部件35除去，而使绝缘膜33残留。
接着，如图4（c）所示，从上方对半导体基板11离子注入作为受主的杂质、例如硼。由此，半导体基板11中的位于栅电极18的下端18b的上方的部分的导电型从n形变为p形。由此，在半导体基板11的上层形成基极层14。
进一步，从上方对半导体基板11离子注入作为施主的杂质、例如磷。由此，基极层14中的上层部的导电型从p形变为n形，成为源极层15。源极层15的下表面比栅电极18的上端18a位于下方。
接着，如图4（d）所示，将绝缘膜33作为掩膜，从上方实施异向性蚀刻。由此，半导体基板11中的被掩膜部件31覆盖的部分被选择性地除去，在半导体基板11的上表面11a上形成沿一个方向延伸的沟槽21。沟槽21形成为将源极层15贯穿而到达基极层14的深度。沟槽21形成在各沟槽17之间。因此，沟槽17及沟槽21交替配置。
接着，将绝缘膜33及绝缘部件19作为掩膜，对半导体基板11离子注入作为受主的杂质。由此，在沟槽21的正下方区域、即基极层14的源极层15的正下方区域之间的部分，形成导电型为p形的基极接触层22，该基极接触层22的有效杂质浓度比基极层14的有效杂质浓度高。另外，作为成为受主的杂质，在使用BF2这种粒子射程较短的离子种的情况下，源极层15上的绝缘膜33成为掩膜，在源极层15中几乎不会注入离子。另一方面，在使用硼这种粒子射程较长的离子种的情况下，有时在源极层15中也被注入硼，但是，由于在源极层15中导入高浓度的磷，在本工序中注入的硼的量比源极层15中的磷的量少，所以不会因该硼注入而导致源极层15的导电型从n形变为p形。
接着，如图5所示，以绝缘部件19、栅极绝缘膜20及绝缘膜33（参见图4（d））被选择性地蚀刻的条件，对半导体基板11进行回蚀，将绝缘部件19的上部、栅极绝缘膜20的上部、绝缘膜33（参见图4（d））除去。由此，栅极绝缘膜20的上端20a也后退至半导体基板11的上表面11a、即源极层15的上表面15a的下方。并且，使源极层15的沟槽17侧的侧面的上部及源极层15的上表面15a露出。
接着，如图1所示，以将半导体基板11的上表面覆盖的方式形成导电膜23。导电膜23进入到沟槽21内而与基极接触层22的上表面接触，并且与源极层15的整个露出面接触，还与绝缘部件19的上表面19a及栅极绝缘膜20的上端20a接触。接着，在导电膜23上形成金属膜24。由导电膜23及金属膜24构成源电极25。另一方面，在半导体基板11的下表面上形成漏电极16。
这样，如图1所示，制造出半导体装置1。
接着，说明本实施方式的效果。
在本实施方式中，源极层15的上表面15a在沟槽17侧位于绝缘部件19的上表面19a的上方，在沟槽21侧位于基极接触层22的上表面的上方。因此，源极层15成为比绝缘部件19及基极接触向上方突出的结构。由此，能够扩大源极层15与源电极25之间的接触面积。由此，能够将源极接触电阻，即使微细化，也能够实现低导通电阻的半导体装置1。
另外，在本实施方式的制造方法中，在图2（a）所示的工序中，在半导体基板11上形成掩膜部件31，在图2（d）所示的工序中，在掩膜部件31的侧面上形成绝缘膜33及掩膜部件35，在图3（a）所示的工序中，将掩膜部件31及掩膜部件35作为掩膜，形成沟槽17，在图4（d）所示的工序中，将绝缘膜33作为掩膜，形成沟槽21。
这样，通过光刻法形成了掩膜部件31之后，能够通过自对准的步骤形成沟槽17及沟槽21。此时，能够通过掩膜部件31的宽度来控制沟槽21的开口宽度，能够通过掩膜部件31的间隔及掩膜部件35的宽度来控制沟槽17的开口宽度。
另外，形成在自对准地形成的沟槽17与沟槽21之间的源极层15也不会被光刻除去，能够自对准地形成。此时，能够通过掩膜部件35的宽度及绝缘膜33的宽度来控制源极层15的宽度。
此外，能够将自对准地形成的绝缘膜33作为掩膜，自对准地形成基极接触层22。
掩膜部件31的材料和绝缘部件19的材料采用相同的材料，从而能够在同一工序中进行掩膜部件31的除去和绝缘部件19的形成。
在形成基极层14及源极层15时，从绝缘膜33上方进行离子注入。绝缘膜33防止离子在单结晶的特定方向上被较深地注入，并且起到防止离子因热处理而逸离的盖的作用。由此，能够控制离子注入深度及注入量。
另外，在本实施方式中，将掩膜部件35除去而形成基极层14及源极层15，但是也可以不将掩膜部件35除去。在该情况下，掩膜部件35能够作为形成沟槽21时的掩膜使用。另外，虽然将沟槽17的深度设为进入到漂移层13的深度，但是也可以设为到达漂移层13的深度。虽然将沟槽21的深度设为到达基极层14的深度，但是也可以设为进入到基极层14的深度。
（第2实施方式）
接着，说明第2实施方式。
图6（a）～（d）、图7（a）～（d）、图8（a）～（d）是例示出第2实施方式的半导体装置的制造方法的工序剖视图。
本实施方式是在上述的半导体装置1的制造方法中，在半导体基板11上不形成绝缘膜33的情况的制造方法。
首先，如图6（a）所示，准备半导体基板11。
接着，在半导体基板11上形成掩膜部件31。
然后，如图6（b）所示，在整个面上形成硅氮化膜34a。该硅氮化膜34a将开口区域32a中的半导体基板11上面覆盖，并且覆盖掩膜部件31。
接着，如图6（c）所示，进行回蚀，将硅氮化膜34a之中的、形成在掩膜部件31的上表面31a上的部分及半导体基板11上的平坦部分除去，而使其残留在掩膜部件31的侧面上。由此，形成掩膜部件35。掩膜部件35形成在掩膜部件31的侧面上，在开口区域32a内形成开口区域32b。
接着，如图6（d）所示，将掩膜部件31及掩膜部件35作为掩膜，形成沟槽17。
接着，如图7（a）所示，在沟槽17的内表面上形成栅极绝缘膜20。
而且，如图7（b）所示，以将沟槽17内填埋的方式，在半导体基板11上形成多晶硅膜37。
接着，如图7（c）所示，进行回蚀，使多晶硅膜37（参见图7（b））残留在沟槽17内的下部，形成栅电极18。
接着，如图7（d）所示，以将沟槽17内填埋的方式，在半导体基板11上形成硅氧化膜38。
接着，如图8（a）所示，对整个面实施回蚀，使硅氧化膜38（参见图7（d））残留在沟槽17内，形成绝缘部件19。另外，此时，将掩膜部件31（参见图7（d））除去。
接着，如图8（b）所示，从上方对半导体基板11离子注入硼，形成基极层14。
此外，从上方对半导体基板11离子注入磷，形成源极层15。
接着，如图8（c）所示，将掩膜部件35作为掩膜，从上方实施异向性蚀刻。由此，半导体基板11中的被掩膜部件31覆盖的部分被选择性地除去，在半导体基板11的上表面11a形成沿一个方向延伸的沟槽21。
接着，将掩膜部件35及绝缘部件19作为掩膜，对半导体基板11离子注入作为受主的杂质。由此，在沟槽21的正下方区域形成基极接触层22。
接着，如图8（d）所示，将掩膜部件35除去。此外，将绝缘部件19的上部及栅极绝缘膜20的上部除去。由此，使绝缘部件19的上表面19a及栅电极20的上端20a后退至半导体基板11的上表面11a、即源极层15的上表面15a的下方。
接着，如图1所示，以将半导体基板11的上表面覆盖的方式形成源电极25，在半导体基板11的下表面上形成漏电极16。
采用这种方式，如图1所示，制造出半导体装置1。
接着，说明本实施方式的效果。
在本实施方式中，无需形成绝缘膜33。因此，能够缩短制造工序。本实施方式的上述以外的效果与上述的第1实施方式相同。
（第3实施方式）
接着，说明第3实施方式。
图9是例示出第3实施方式的半导体装置的剖视图。
如图9所示，本实施方式的半导体装置2与上述的第1实施方式的半导体装置1（参见图1）的不同之处在于，在栅电极18的正下方区域设置有场板电极41。场板电极41由导电性材料、例如添加有杂质的多晶硅构成，与源电极25或栅电极18连接。另一方面，场板电极41与漏电极16绝缘。在场板电极41与漂移层13之间设置有场板绝缘膜42。本实施方式中的上述以外的构成与上述的第1实施方式相同。
接着，说明本实施方式的半导体装置的制造方法。
图10（a）～（d）、图11（a）～（d）、图12（a）～（d）、图13（a）～（d）、图14（a）及（b）例示出第3实施方式的半导体装置的制造方法的工序剖视图。
首先，如图10（a）及（b）所示，实施上述的第1实施方式的图2（a）及（b）所示的工序。省略说明这些工序。
然后，如图10（c）所示，在整个面上形成硅氮化膜34b。该硅氮化膜34b将开口区域32a中的绝缘膜33上面覆盖，并将掩膜部件31覆盖。在本实施方式中，将硅氮化膜34b的厚度设为比上述第1实施方式中的硅氮化膜34a的厚度大。
接着，如图10（d）所示，进行回蚀，将硅氮化膜34b（参见图10（c））中的、形成在掩膜部件31的上表面31a上的部分及绝缘膜33上的平坦部分除去，而使其残留在掩膜部件31的侧面上。由此，形成掩膜部件35。然后，将掩膜部件35作为掩膜，将绝缘膜33中的在开口区域32b露出的部分除去。
接着，如图11（a）所示，将掩膜部件31及掩膜部件35作为掩膜，实施RIE等的异向性蚀刻，从而形成沟槽17。
接着，如图11（b）所示，例如进行热氧化处理，在沟槽17的内表面上形成场板绝缘膜42。另外，此时，半导体基板11的上表面中的被掩膜部件31覆盖的部分也被氧化，形成绝缘膜39。在通过热氧化处理形成场板绝缘膜42的情况下，沟槽17的侧面被氧化而浸蚀。场板绝缘膜42变得比上述第1实施方式中的栅极绝缘膜20厚。因此，沟槽17的侧面被浸蚀的厚度也比栅极绝缘膜20的厚度大。由此，除场板绝缘膜42之外的沟槽17的宽度变得比开口区域32b的宽度大。另外，在掩膜部件35的下方也形成有场板绝缘膜42。
接着，如图11（c）所示，在整个面上堆积杂质、例如含有磷的多晶硅，形成多晶硅膜37a。
接着，如图11（d）所示，进行回蚀，使多晶硅膜37a（参照图11（c））残留在沟槽17内的下部，形成场板电极41。
接着，如图12（a）所示，进行蚀刻，将场板绝缘膜42中的、位于场板电极42的上表面上的部分除去。结果，场板绝缘膜42只有位于场板电极41的上表面下方的部分残留。另外，这时掩膜部件31也被除去。
如上所述，沟槽17的宽度变得比开口区域32b的宽度大。由此，形成在掩膜部件35的下方的场板绝缘膜42被除去，从而掩膜部件35的沟槽17侧的端部向沟槽17的正上方区域突出。
接着，如图12（b）所示，在沟槽17的内表面上的场板电极41的上表面上及场板电极41的上表面上形成栅极绝缘膜20。例如，进行热处理，将沟槽17的内表面及场板电极41的上表面氧化，形成栅极绝缘膜20。
接着，如图12（c）所示，以将沟槽17的内部填埋的方式，在半导体基板11上形成多晶硅膜37b。
接着，如图12（d）所示，对整个面进行回蚀，使多晶硅膜37b（参见图12（c））残留在沟槽17内的下部，形成栅电极18。
接着，如图13（a）所示，在半导体基板11上形成硅氧化膜38。
接着，如图13（b）所示，对整个面实施回蚀，使硅氧化膜38残留在沟槽17内，形成绝缘部件19。另外，将半导体基板11的上表面上的绝缘膜39（参见图13（a））除去。
接着，如图13（c）所示，将掩膜部件35（参见图13（b））除去。由此，绝缘膜33的上表面露出。
然后，如图13（d）所示，从上方对半导体基板11离子注入硼，在半导体基板11的上层形成基极层14。
进一步，从上方对半导体基板11离子注入磷，在基极层14中的上层部形成源极层15。
接着，如图14（a）所示，将绝缘膜33及绝缘部件19作为掩膜，从上方实施异向性蚀刻。由此，半导体基板11中的被掩膜部件31覆盖的部分被选择性地除去，在半导体基板11的上表面11a形成沿一个方向延伸的沟槽21。
接着，将绝缘膜33及绝缘部件19作为掩膜，对半导体基板11离子注入硼。由此，在基极层14中的源极层15的正下方区域间的部分形成基极接触层22。
接着，如图14（b）所示，以绝缘部件19、栅极绝缘膜20及绝缘膜33（参见图14（a））被选择性地蚀刻的条件，对半导体基板11进行回蚀，将绝缘部件19的上部、栅极绝缘膜20的上部、以及绝缘膜33（参见图14（a））除去。由此，使绝缘部件19的上表面19a及栅极绝缘膜20的上端20a后退至半导体基板11的上表面11a、即源极层15的上表面15a的下方。而且，使源极层15中的沟槽17侧的侧面的上部及源极层15的上表面15a露出。
接着，如图9所示，以将半导体基板11的上表面覆盖的方式形成源电极25。另一方面，在半导体基板11的下表面形成漏电极16。
采用这种方式，如图9所示，制造出半导体装置2。
接着，说明本实施方式的效果。
根据本实施方式，在半导体装置2上设置有场板电极。由此，能够使导通电阻低电阻化，并且提高耐压。本实施方式中的上述以外的效果与上述的第1实施方式相同。
（第4实施方式）
接着，说明第4实施方式。
图15（a）～（d）、图16（a）～（d）、图17（a）～（d）、图18（a）～（d）以及图19（a）和（b）是例示出第4实施方式的半导体装置的制造方法的工序剖视图。
本实施方式是上述第3实施方式的半导体装置2的其他制造方法。
首先，与上述第1实施方式相同，实施图2（a）及（b）所示的工序。省略说明这些工序。
接着，如图15（a）所示，在整个面上形成硅氮化膜34c。在本实施方式中，使硅氮化膜34c的厚度比上述第2实施方式中的硅氮化膜34b的厚度薄。硅氮化膜34c将开口区域32a中的绝缘膜33上面覆盖，并将掩膜部件31覆盖。
接着，如图15（b）所示，进行回蚀，将硅氮化膜34c（参见图15（a））之中的、形成在掩膜部件31的上表面上的部分及绝缘膜33上的平坦部分除去，而使其残留在掩膜部件31的侧面上。由此，形成掩膜部件35。掩膜部件35形成在掩膜部件31的侧面上，在开口区域32a内形成有开口区域32b。然后，将掩膜部件35作为掩膜，将绝缘膜33中的在开口区域32b露出的部分除去。
接着，如图15（c）所示，在半导体基板11的整个面上堆积硅氧化物，形成硅氧化膜38a。
然后，如图15（d）所示，进行回蚀，将硅氧化膜38a（参见图15（c））之中的、形成在掩膜部件31及掩膜部件35的上表面上的部分以及半导体基板11上的平坦部分除去，而使其残留在掩膜部件35的侧面上。由此，形成由硅氧化物构成的掩膜部件43。掩膜部件43形成在掩膜部件35的侧面上。在掩膜部件43上，在开口区域32b内形成有开口区域32c。由此，在掩膜部件31的两侧形成有掩膜部件35，在掩膜部件35中的掩膜部件31相反侧的侧面上形成有掩膜部件43。
接着，如图16（a）所示，将掩膜部件31、掩膜部件35及掩膜部件43作为掩膜，实施RIE等的异向性蚀刻，从而将开口区域32c的正下方区域中的半导体基板11的上部选择性地除去，等间隔地形成沿一个方向延伸的多个沟槽17。
接着，如图16（b）所示，在沟槽17的内表面上形成场板绝缘膜42。另外，此时，半导体基板11的上表面中的被掩膜部件31覆盖的部分也被氧化，形成绝缘膜39。在通过热氧化处理形成场板绝缘膜42的情况下，沟槽17的侧面被氧化而浸蚀。因此，除场板绝缘膜42之外的沟槽17的宽度变得比开口区域32c的宽度大。
但是，在本实施方式中，控制在沟槽17的侧面被氧化而浸蚀的厚度。由此，使得沟槽17的宽度不会变得比开口区域32b的宽度大。也就是说，在掩膜部件35的下方不形成场板绝缘膜42。例如，半导体基板11为硅，由于硅转化为氧化硅而厚度变为2.3倍。在该情况下，将所形成的场板绝缘膜42的厚度控制在掩膜部件43的宽度方向的厚度的2.3倍以下。
接着，如图16（c）所示，在整个面上堆积杂质、例如含有磷的多晶硅，形成多晶硅膜37a。该多晶硅膜37a被填埋到沟槽17内，并且还堆积在掩膜部件31、掩膜部件35及掩膜部件43的上表面上。
接着，如图16（d）所示，进行回蚀，使多晶硅膜37残留在沟槽17内的下部，形成场板电极41。
接着，如图17（a）所示，进行蚀刻，将场板绝缘膜42之中的、位于场板电极41的上表面上的部分除去。其结果，场板绝缘膜42只有位于场板电极41的上表面的下方的部分残留。另外，此时，掩膜部件31（参见图16（d））及掩膜43（参见图16（d））也被除去。
如上所述，在本实施方式中，在掩膜部件35的下方不形成场板绝缘膜42。因此，即使将场板绝缘膜42之中的、位于场板电极41的上表面上的部分除去，掩膜部件35的沟槽17侧的端部也不会向沟槽17的正上方区域突出。
接着，如图17（b）所示，在沟槽17的内表面上的场板电极41的上表面上及场板电极41的上表面上形成栅极绝缘膜20。
接着，如图17（c）所示，以将沟槽17的内部填埋的方式，在半导体基板11上堆积导电材料、例如添加有磷的多晶硅，形成多晶硅膜37b。
接着，如图17（d）所示，对整个面进行回蚀，使多晶硅膜37b（参见图17（c））残留在沟槽17内的下部，形成栅电极18。
接着，如图18（a）所示，通过例如CVD法在整个面上堆积氧化硅，形成硅氧化膜38。
接着，如图18（b）所示，对整个面实施回蚀，使硅氧化膜38（参见图18（a））残留在沟槽17内，形成绝缘部件19。此时，绝缘部件19的上表面19a比半导体基板11的上表面11a更靠下方。另外，半导体基板11的上表面上的绝缘膜39（参见图18（a））被除去，半导体基板11的上表面中的被绝缘膜39覆盖的部分露出。
接着，如图18（c）所示，将掩膜部件35（参见图18（b））除去。由此，绝缘膜33的上表面露出。
而且，如图18（d）所示，从上方对半导体基板11离子注入硼，在半导体基板11的上层形成基极层14。
此外，从上方对基极层14离子注入磷，在基极层14中的上层部形成源极层15。
接着，如图19（a）所示，将绝缘膜33、栅极绝缘膜20及绝缘部件19作为掩膜，从上方实施异向性蚀刻。由此，半导体基板11中的被掩膜部件31覆盖的部分被选择性地除去，在半导体基板11的上表面11a形成沿一个方向延伸的沟槽21。
接着，将绝缘膜33、栅极绝缘膜20及绝缘部件19作为掩膜，对半导体基板11离子注入硼。由此，在基极层14的正下方区域间的部分形成基极接触层22。
接着，如图19（b）所示，以绝缘部件19、栅极绝缘膜20及绝缘膜33（参见图19（a））被选择性地蚀刻的条件，对半导体基板11进行回蚀，将绝缘部件19的上部及栅极绝缘膜20的上部以及绝缘膜33除去。
接着，如图9所示，以将半导体基板11的上表面覆盖的方式，形成源电极25。另一方面，在半导体基板11的下表面形成漏电极16。
采用这种方式，如图9所示，制造出半导体装置2。
接着，说明本实施方式的效果。
在上述第3实施方式中，在掩膜部件35的下方形成场板绝缘膜42。由此，即使形成在掩膜部件35下方的场板绝缘膜42被除去，掩膜部件35仍被固定在源极层15上，所以需要较厚地形成硅氮化膜34b。
在本实施方式中，在掩膜部件35的侧面上形成掩膜部件43，在掩膜部件43的下方形成场板绝缘膜42。掩膜部件35被固定在源极层15上。因此，即使场板绝缘膜42被除去，掩膜部件35仍被固定在源极层15上。因此，能够将用于形成掩膜部件35的硅氮化膜34c的厚度设为比上述第3实施方式中的硅氮化膜34b的厚度薄。由此，通过由硅氮化膜34c将半导体基板11覆盖，从而能够降低在半导体基板11上产生的应力。因此，能够抑制半导体基板11翘曲。另外，能够降低在半导体基板11中产生的缺陷数量。
另外，作为用于形成沟槽17的掩膜，掩膜部件31、掩膜部件35及掩膜部件43在横向排列。而且，通过光刻法形成了掩膜部件31之后，能够通过自对准的步骤形成掩膜部件35及掩膜部件43。此外，用于栅电极18的沟槽17及用于基极接触层22的沟槽21也能够自对准地形成。此时，根据掩膜部件31的宽度来控制沟槽21的开口宽度，通过掩膜部件31的间隔以及掩膜部件35及掩膜部件43的宽度来控制沟槽17的开口宽度。
根据以上说明的实施方式，能够提供可微细化的半导体装置及其制造方法。
以上说明了本发明的几个实施方式，但这些实施方式是作为例子提出的，并不是要限定发明的范围。这些新颖的实施方式可以采用其他各种方式实施，在不脱离发明宗旨的范围内，进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包括在专利要求书中记载的发明及其等效物的范围内。另外，上述的各实施方式也可以相互组合来实施。

Claims (13)

1.一种半导体装置，具备：
第1导电型的第1半导体层；
第2半导体层，设置在所述第1半导体层上，为第1导电型，有效杂质浓度比所述第1半导体层的有效杂质浓度低；
第2导电型的基极层，设置在所述第2半导体层上；
第1导电型的第3半导体层，设置在所述基极层上；
多个栅电极，上端位于所述基极层的上表面的上方，下端位于所述基极层的下表面的下方，隔着栅极绝缘膜与所述第2半导体层、所述基极层及所述第3半导体层相接；
绝缘部件，配置在所述栅电极上，上表面位于所述第3半导体层的上表面的下方；
导电膜，在所述栅电极之间，与所述栅电极相隔规定的距离，将所述第3半导体层的从上端至下端、以及所述第3半导体层及所述绝缘部件的上端覆盖；
场板电极，在所述栅电极的下方，隔着所述栅极绝缘膜设置；以及
基极接触层，在所述第3半导体层与所述基极层的边界，与所述导电膜相接地设置，所述基极接触层的有效杂质浓度比所述基极层的有效杂质浓度高。
2.一种半导体装置，具备：
第1导电型的第1半导体层；
第2导电型的基极层，设置在所述第1半导体层上；
第1导电型的第2半导体层，设置在所述基极层上；
多个栅电极，上端位于所述基极层的上表面的上方，下端位于所述基极层的下表面的下方，隔着栅极绝缘膜与所述第1半导体层、所述第2半导体层及所述基极层相接；
绝缘部件，配置在所述栅电极上，上表面位于所述第2半导体层的上表面的下方；以及
导电膜，在栅电极之间，与所述栅电极相隔规定的距离，将所述第2半导体层的从上端至下端、以及所述第2半导体层及所述绝缘部件的上端覆盖。
3.如权利要求2所述的半导体装置，
在所述第2半导体层与所述基极层之间的边界，还具备与所述导电膜相接地设置的基极接触层，该基极接触层的有效杂质浓度比所述基极层的有效杂质浓度高。
4.如权利要求2或3所述的半导体装置，
还具备场板电极，在所述栅电极的下方，隔着所述栅极绝缘膜设置。
5.如权利要求4所述的半导体装置，
所述第1半导体层具有：
第1导电型的第3半导体层；以及
第4半导体层，设置在所述第3半导体层上，为第1导电型，该第4半导体层的有效杂质浓度比所述第3半导体层的有效杂质浓度低，
所述基极层设置在所述第4半导体层上，
所述栅电极到达所述第4半导体层，
所述栅极绝缘膜设置在所述第4半导体层之间。
6.一种半导体装置的制造方法，具备以下工序：
在半导体基板上形成沿一个方向延伸的多个第1掩膜的工序；
在所述第1掩膜的侧面上形成第2掩膜的工序；
将所述第1掩膜及所述第2掩膜作为掩膜，在所述半导体基板的上表面形成第1沟槽的工序；
在所述第1沟槽内填埋绝缘部件的工序；
将所述第1掩膜除去的工序；以及
将所述第2掩膜及所述绝缘部件作为掩膜，对所述半导体基板的上表面进行蚀刻，形成比所述第1沟槽浅的第2沟槽的工序。
7.如权利要求6所述的半导体装置的制造方法，还包括以下工序：
在所述第1沟槽的内表面上形成栅极绝缘膜的工序；
在所述第1沟槽内的下部填埋栅电极的工序；
从上方对所述半导体基板导入杂质，从而在所述半导体基板中的比所述栅电极的下端靠上方的部分形成第2导电型的基极层的工序；
从上方对所述基极层导入杂质，从而在所述基极层的上层部且下表面比所述栅电极的上端靠下方的部分形成第1导电型的第1半导体层的工序；
将所述第2掩膜除去的工序；
将所述第2沟槽内填埋，以将所述第1半导体层及绝缘部件覆盖的方式形成第1导电膜的工序；以及
在所述半导体基板的下表面连接第2导电膜的工序，
所述半导体基板为第1导电型，
在填埋所述绝缘部件的工序中，将所述绝缘部件填埋到所述栅电极上，
在形成所述第2沟槽的工序中，以将所述第1半导体层贯穿并到达所述基极层的方式，形成所述第2沟槽。
8.一种半导体装置的制造方法，具备：
在半导体基板上形成沿一个方向延伸的多个第1掩膜的工序；
在所述半导体基板的上表面中的未被所述第1掩膜覆盖的区域上，以该上表面比所述第1掩膜的上表面靠下方的方式形成绝缘膜的工序；
在所述第1掩膜的侧面上形成第2掩膜，并且以所述第2掩膜作为掩膜，将所述绝缘膜除去，而使其残留在所述第2掩膜的正下方区域的工序；
将所述第1掩膜及所述第2掩膜作为掩膜，在所述半导体基板的上表面形成第1沟槽的工序；
在所述第1沟槽内填埋绝缘部件的工序；
将所述第1掩膜除去的工序；
将所述第2掩膜除去的工序；以及
将所述绝缘膜及所述绝缘部件作为掩膜，对所述半导体基板的上表面进行蚀刻，形成比所述第1沟槽浅的第2沟槽的工序。
9.如权利要求8所述的半导体装置的制造方法，具备：
在所述第1沟槽的内表面上形成栅极绝缘膜的工序；
在所述第1沟槽内的下部填埋栅电极的工序；
从上方对所述半导体基板导入杂质，从而在所述半导体基板中的比所述栅电极的下端靠上方的部分形成第2导电型的基极层的工序；
从上方对所述基极层导入杂质，从而在所述基极层的上层部且下表面比所述栅电极的上端靠下方的部分形成第1导电型的第1半导体层的工序；
将所述绝缘膜除去的工序；
将所述第2沟槽内填埋，以将所述第1半导体层及绝缘部件覆盖的方式形成第1导电膜的工序；以及
在所述半导体基板的下表面连接第2导电膜的工序，
所述半导体基板为第1导电型，
在填埋所述绝缘部件的工序中，将所述绝缘部件填埋到所述栅电极上，
在形成所述第2沟槽的工序中，以将所述第1半导体层贯穿且到达所述基极层的方式，形成所述第2沟槽。
10.如权利要求6～9中任一项所述的半导体装置的制造方法，还具备：
在所述第1沟槽的内表面上形成场板绝缘膜的工序；
在所述第1沟槽内的下部填埋场板电极的工序；以及
将所述场板绝缘膜中的比所述场板电极的上表面靠上的部分除去的工序，
在形成所述栅极绝缘膜的工序中，所述栅极绝缘膜形成在所述第1沟槽的内表面上的所述场板电极上的部分及所述场板电极的上表面上，
在填埋所述栅电极的工序中，将所述栅电极填埋到所述第1沟槽内的所述场板电极上。
11.如权利要求10所述的半导体装置的制造方法，
还具有在所述第2掩膜的侧面上形成第3掩膜的工序，
在形成所述第1沟槽的工序中，将所述第1掩膜、所述第2掩膜及所述第3掩膜作为掩膜，在所述半导体基板的上表面形成第1沟槽，
在将比所述场板电极的上表面靠上的部分除去的工序中，将所述第3掩膜除去。
12.如权利要求6～9中任一项所述的半导体装置的制造方法，还具备：
对所述第2沟槽的底面导入杂质，从而形成有效杂质浓度比所述基极层的有效杂质浓度高的第2导电型的基极接触层的工序。
13.如权利要求6～9中任一项所述的半导体装置的制造方法，
在形成所述第1掩膜的工序中，
将所述半导体基板形成为，在第1导电型的第2半导体层上设置有第3半导体层，该第3半导体层为第1导电型，有效杂质浓度比所述第2半导体层的有效杂质浓度低，
将所述第1掩膜形成在所述第3半导体层上，
在形成所述绝缘膜的工序中，将所述绝缘膜形成在所述第3半导体层上，
在形成所述第1沟槽的工序中，将所述第1沟槽形成在所述第3半导体层上，
在形成所述基极层的工序中，
将所述杂质导入到所述第3半导体层，
将所述基极层形成在所述第3半导体层上，
在将所述第2导电膜连接的工序中，将所述第2导电膜连接到所述第2半导体层的下表面。
CN2012103159612A 2012-03-22 2012-08-30 半导体装置及其制造方法 Pending CN103325829A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012066416A JP2013197551A (ja) 2012-03-22 2012-03-22 半導体装置及びその製造方法
JP066416/2012 2012-03-22

Publications (1)

Publication Number Publication Date
CN103325829A true CN103325829A (zh) 2013-09-25

Family

ID=49194482

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012103159612A Pending CN103325829A (zh) 2012-03-22 2012-08-30 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US20130248995A1 (zh)
JP (1) JP2013197551A (zh)
CN (1) CN103325829A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106549018A (zh) * 2015-09-15 2017-03-29 美光科技公司 单元接触结构
CN112534569A (zh) * 2018-08-01 2021-03-19 日产自动车株式会社 半导体装置、功率模块以及半导体装置的制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8951867B2 (en) * 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US8809948B1 (en) 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
JP6509673B2 (ja) 2015-08-10 2019-05-08 株式会社東芝 半導体装置
JP6541591B2 (ja) * 2016-03-07 2019-07-10 東京エレクトロン株式会社 凹部内の結晶成長方法および処理装置
JP6584348B2 (ja) * 2016-03-07 2019-10-02 東京エレクトロン株式会社 凹部の埋め込み方法および処理装置
JP6554438B2 (ja) 2016-03-30 2019-07-31 東京エレクトロン株式会社 シリコン膜の形成方法および形成装置
US10340290B2 (en) * 2017-09-15 2019-07-02 Globalfoundries Inc. Stacked SOI semiconductor devices with back bias mechanism
JP2020167333A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
WO2002078092A1 (en) * 2001-03-09 2002-10-03 Fairchild Semiconductor Corporation Power semiconductor device having a trench gate electrode and method of making the same
US20040191996A1 (en) * 2003-03-31 2004-09-30 Masaru Takaishi Method for manufacturing semiconductor device and semiconductor device
CN1658400A (zh) * 2004-02-16 2005-08-24 松下电器产业株式会社 半导体装置及其制造方法
US20080150018A1 (en) * 2006-12-26 2008-06-26 Nec Electronics Corporation Semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8530964B2 (en) * 2011-12-08 2013-09-10 Infineon Technologies Ag Semiconductor device including first and second semiconductor elements

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
WO2002078092A1 (en) * 2001-03-09 2002-10-03 Fairchild Semiconductor Corporation Power semiconductor device having a trench gate electrode and method of making the same
US20040191996A1 (en) * 2003-03-31 2004-09-30 Masaru Takaishi Method for manufacturing semiconductor device and semiconductor device
CN1658400A (zh) * 2004-02-16 2005-08-24 松下电器产业株式会社 半导体装置及其制造方法
US20080150018A1 (en) * 2006-12-26 2008-06-26 Nec Electronics Corporation Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106549018A (zh) * 2015-09-15 2017-03-29 美光科技公司 单元接触结构
CN106549018B (zh) * 2015-09-15 2020-04-07 美光科技公司 单元接触结构
CN112534569A (zh) * 2018-08-01 2021-03-19 日产自动车株式会社 半导体装置、功率模块以及半导体装置的制造方法

Also Published As

Publication number Publication date
US20130248995A1 (en) 2013-09-26
JP2013197551A (ja) 2013-09-30

Similar Documents

Publication Publication Date Title
CN103325829A (zh) 半导体装置及其制造方法
CN103000529B (zh) 半导体装置以及其制造方法
CN103545370B (zh) 用于功率mos晶体管的装置和方法
CN104517852B (zh) 横向漏极金属氧化物半导体元件及其制造方法
CN102339861B (zh) 半导体装置
CN104518010B (zh) 集成电路和制造集成电路的方法
CN103035725B (zh) 双栅极捆扎的vdmos器件
CN107710418A (zh) 多屏蔽沟槽栅极场效应晶体管
KR101228366B1 (ko) Ｌｄｍｏｓ 소자 제조 방법
CN103035726B (zh) 双栅极vdmos器件
CN104733531A (zh) 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet
CN102983164A (zh) 半导体器件及其制造方法
CN106571394B (zh) 功率器件及其制造方法
US9929259B2 (en) Semiconductor device and manufacturing method for semiconductor device
JP6840611B2 (ja) 半導体装置及びその製造方法
CN103022094A (zh) 半导体器件及其制造方法
CN103295907A (zh) 半导体装置及其制造方法
CN105027290B (zh) 自适应电荷平衡的mosfet技术
US20170236930A1 (en) Vertical double-diffused metal-oxide semiconductor field-effect transistor and manufacturing method therefor
CN103295888A (zh) 半导体装置及其制造方法
CN105793987B (zh) 沟槽栅极沟槽场板半垂直半横向mosfet
CN103325818A (zh) 半导体装置及其制造方法
KR20100067567A (ko) 반도체 소자 및 이의 제조 방법
JP2013254844A (ja) 半導体装置及び半導体装置の製造方法
KR20130036501A (ko) 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130925