JP6584348B2 - 凹部の埋め込み方法および処理装置 - Google Patents

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Description

本発明は、凹部が形成された絶縁膜を表面に有する被処理基板に対し、凹部にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を埋め込む凹部の埋め込み方法、およびそれに用いられる処理装置に関する。
近時、半導体集積回路装置には、動作の高速化が要求されている。動作の高速化は、主にトランジスタ等の半導体デバイスの微細化、配線の低抵抗化、層間絶縁膜の低誘電率化等によって牽引されている。しかし、これらの技術による動作の高速化では、限界が近づきつつある。
そこで、更なる動作の高速化を図るために、従来から用いられている半導体材料であるシリコン（Ｓｉ）に代えて、よりキャリア移動度が高い半導体材料であるシリコンゲルマニウム（ＳｉＧｅ）やゲルマニウム（Ｇｅ）が注目されている（特許文献１）。
このようなＧｅやＳｉＧｅは、ＳｉＯ２膜やＳｉＮ膜等の絶縁膜に形成されたトレンチやホール等の凹部内に、化学的蒸着法（ＣＶＤ法）によりＧｅ膜やＳｉＧｅ膜として埋め込む用途が検討されている。
特開２００８−７１８１４号公報
ところで、Ｇｅ膜やＳｉＧｅ膜のようなゲルマニウム系膜は高い下地選択性を有することが知られており、絶縁膜上へ成膜する場合には、アモルファスシリコン等のシリコン材料をシードとして用いることが検討されている。
しかしながら、この手法ではトレンチやホール等の凹部を選択的に埋め込みたい場合でも、全体にゲルマニウム系膜の成長が生じ、凹部以外の意図しないエリアにも成膜がされてしまう。
したがって、本発明は、絶縁膜に形成された凹部にゲルマニウム系膜を選択的に埋め込むことができる凹部の埋め込み方法およびそれに用いられる処理装置を提供することを課題とする。
上記課題を解決するため、本発明の第１の観点は、凹部が形成された絶縁膜を表面に有する被処理基板に対し、前記凹部にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を埋め込む凹部の埋め込み方法であって、前記絶縁膜の表面に、前記凹部を完全に埋め込まない程度にシリコン膜を成膜する工程と、次いで、前記シリコン膜をエッチングして、前記凹部内の底部のみに前記シリコン膜を残存させる工程と、次いで、前記凹部内の底部に残存する前記シリコン膜上に選択的にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を成長させ、前記凹部に選択的に前記ゲルマニウム系膜を埋め込む工程とを有することを特徴とする凹部の埋め込み方法を提供する。
上記第１の観点において、前記シリコン膜は、シリコン原料ガスを用いたＣＶＤ法により形成され、前記ゲルマニウム系膜は、ゲルマニウム原料ガス、またはゲルマニウム原料ガスおよびシリコン原料ガスを用いたＣＶＤ法により形成されてよい。この場合に、前記シリコン原料ガスは、シラン系ガスまたはアミノシラン系ガスであってよい。また、前記ゲルマニウム原料ガスは、ゲルマン系ガスまたはアミノゲルマン系ガスであってよい。
前記シリコン膜をエッチングする工程は、被処理基板に前記シリコン膜をエッチング可能なエッチングガスを供給することによりなされるものであってよく、その場合に、前記エッチングガスとしては、Ｃｌ２、ＨＣｌ、Ｆ２、Ｂｒ２、ＨＢｒから選択されたものを用いることができる。
前記シリコン膜を成膜する工程は、前記被処理基板の温度を３００〜７００℃の範囲内にして行うことができ、前記シリコン膜をエッチングする工程は、前記被処理基板の温度を２００〜５００℃にして行うことができ、前記凹部に選択的に前記ゲルマニウム系膜を埋め込む工程は、前記被処理基板の温度を２００〜５００℃にして行うことができる。
本発明の第２の観点は、凹部が形成された絶縁膜を表面に有する被処理基板に対し、前記凹部にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を埋め込む処理装置であって、前記被処理基板を収容する処理容器と、前記処理容器内に所定のガスを供給するガス供給部と、前記処理容器内を加熱する加熱機構と、前記処理容器内を排気して減圧状態とする排気機構と、前記ガス供給部、前記加熱機構、および前記排気機構を制御する制御部とを具備し、前記制御部は、前記排気機構により前記処理容器内を所定の減圧状態に制御し、前記加熱機構により前記処理容器内を所定温度に制御し、前記ガス供給部から前記処理容器内にシリコン原料ガスを供給させて、前記絶縁膜の表面に、前記凹部を完全に埋め込まない程度にシリコン膜を成膜させ、次いで、前記ガス供給部から前記処理容器内にエッチングガスを供給させ、前記シリコン膜をエッチングして、前記凹部内の底部のみに前記シリコン膜を残存させ、次いで、前記ガス供給部から前記処理容器内に、ゲルマニウム原料ガス、またはゲルマニウム原料ガスおよび前記シリコン原料ガスを供給させて、前記凹部内の底部に残存する前記シリコン膜上に選択的にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を成長させることを特徴とする処理装置を提供する。
上記第２の観点において、前記処理容器は、前記被処理基板が複数保持された基板保持具が収容され、複数の基板に対して処理が行われるようにすることができる。
本発明の第３の観点は、コンピュータ上で動作し、処理装置を制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、上記第１の観点の凹部の埋め込み方法が行われるように、コンピュータに前記処理装置を制御させることを特徴とする記憶媒体を提供する。
本発明によれば、トレンチやホール等の凹部が形成された絶縁膜の表面に、凹部を完全に満たさない程度のシリコン膜を成膜した後、エッチングガスを用いてエッチングすることにより、凹部の底部にのみシリコン膜を残存させることができ、この状態でゲルマニウム系膜を成膜すると、底部のシリコン膜の上のみに選択的に成膜されるため、ゲルマニウム系膜を底部からボトムアップ成長させることができる。このため、ゲルマニウム系膜を凹部内に選択的に埋め込むことができる。また、このようにボトムアップ成長することにより、凹部が微細であっても、ボイドが生成されることなく、凹部内にゲルマニウム系膜を埋め込むことができる。
本発明の一実施形態に係る凹部の埋め込み方法を示すフロー図である。 本発明の一実施形態に係る凹部の埋め込み方法を説明するための工程断面図である。 本発明の凹部の埋め込み方法の実施に用いることができる処理装置の一例を示す縦断面図である。 実験例におけるサンプルウエハの各工程の断面を示すＳＥＭ写真である。
以下、添付図面を参照して本発明の実施形態について説明する。
＜凹部の埋め込み方法＞
最初に、本発明に係る凹部の埋め込み方法の一実施形態について、図１のフロー図および図２の工程断面図に基づいて説明する。
まず、トレンチやホール等の凹部２０２が所定パターンで形成された、ＳｉＯ２膜やＳｉＮ膜等からなる絶縁膜２０１を半導体基体２００上に有する半導体ウエハ（以下単にウエハと記す）を準備する（ステップ１、図２（ａ））。
凹部２０２としては、例えば、開口径または開口幅が１０〜５０ｎｍ、深さが５０〜３００ｎｍ程度のものであってよい。
次に、凹部２０２を完全に満たさない程度のシリコン膜、典型的にはアモルファスシリコン膜２０３を成膜（堆積）する（ステップ２、図２（ｂ））。このときのアモルファスシリコン膜２０３の成膜は、シリコン（Ｓｉ）原料ガスを用いたＣＶＤ法により行われる。アモルファスシリコン膜２０３の膜厚は、凹部の大きさ形状にもよるが、１０〜２０ｎｍ程度が好ましい。
Ｓｉ原料ガスとしては、ＣＶＤ法に適用可能なＳｉ含有化合物全般を用いることができ特に限定されないが、シラン系化合物、アミノシラン系化合物を好適に用いることができる。シラン系化合物としては、例えば、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）等を挙げることができ、アミノシラン系化合物としては、例えば、ＢＡＳ（ブチルアミノシラン）、ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）、ＤＭＡＳ（ジメチルアミノシラン）、ＢＤＭＡＳ（ビスジメチルアミノシラン）等を挙げることができる。もちろん他のシラン系ガス、アミノシラン系ガスであってもよい。
このときの具体的なプロセス条件としては、ウエハの温度：３００〜７００℃、圧力：０．１〜１０Ｔｏｒｒ（１３．３〜１３３３Ｐａ）程度を用いることができる。
次に、ウエハにエッチングガスを供給して、アモルファスシリコン膜２０３エッチングし、凹部２０２の底部にのみアモルファスシリコン膜２０３を残存させる（ステップ３、図２（ｃ））。
エッチングガスは、上方から供給されるため、アモルファスシリコン膜２０３は表面側からエッチングされる。このため、図２（ｃ）に示すように、アモルファスシリコン膜２０３の上面部分および凹部２０２の側面部分を完全にエッチングして絶縁膜２０１が露出した状態とし、凹部２０２の底部にのみ、Ｖ字状ないしはＵ字状をなすように残存させることができる。
このとき用いられるエッチングガスとしては、アモルファスシリコンをエッチングすることができるもの全般を用いることができ、特に限定されないが、例えば、Ｃｌ２、ＨＣｌ、Ｆ２、Ｂｒ２、ＨＢｒ等を好適に用いることができる。また、このようなエッチングガスによるエッチングとともに、またはこのようなエッチングガスによるエッチングに代えて、シリコンを除去することができる他のエッチングプロセスを用いてもよい。
この際のエッチング温度は２００〜５００℃の範囲が好ましい。この場合に、エッチング温度がこの範囲内で高温であればあるほど（４００℃程度以上）、底部にアモルファスシリコン膜を残しやすくなる傾向がある。
次に、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）からなるゲルマニウム系膜２０４を成膜（堆積）し、凹部２０２内にゲルマニウム系膜２０４を選択的に埋め込む（ステップ４、図２（ｄ））。
このとき、ゲルマニウム系膜２０４がＧｅ膜の場合にはＧｅ原料ガスを用い、ＳｉＧｅ膜の場合にはＧｅ原料ガスおよびＳｉ原料ガスを用いて、ＣＶＤ法により成膜する。ゲルマニウム系膜２０４がＳｉＧｅ膜である場合は、Ｓｉが７０ａｔ％程度以上であることが好ましい。
ＧｅまたはＳｉＧｅからなるゲルマニウム系膜２０４は絶縁膜上には成膜されないが、シリコン上には成膜されるため、絶縁膜２０１が露出している表面部分や凹部２０２の側面部分にはゲルマニウム系膜２０４は成膜されず、凹部２０２の底部に存在するアモルファスシリコン膜２０３の上のみに選択的に成膜される。このため、ゲルマニウム系膜２０４を、凹部２０２の底部からボトムアップ成長させることができ、凹部２０２内に選択的に埋め込むことができる。
Ｇｅ原料ガスとしては、ＣＶＤ法に適用可能なＧｅ含有化合物全般を用いることができ特に限定されないが、ゲルマン系化合物、アミノゲルマン系化合物を好適に用いることができる。ゲルマン系化合物としては、例えば、モノゲルマン（ＧｅＨ４）、ジゲルマン（Ｇｅ２Ｈ６）等を挙げることができ、アミノゲルマン系化合物としては、トリスジメチルアミノゲルマン（ＧｅＨ（ＮＭｅ２）３）、ジメチルアミノゲルマン（ＧｅＨ３（ＮＭｅ２）２）、ビスジメチルアミノゲルマン（ＧｅＨ２（ＮＭｅ２）２）等を挙げることができる。もちろん他のゲルマン系ガス、アミノゲルマン系ガスであってもよい。
ＳｉＧｅ膜を形成する場合に用いられるＳｉ原料ガスは、上述のアモルファスシリコン膜２０３の成膜の場合と同様、ＣＶＤ法に適用可能なＳｉ含有化合物全般を用いることができ特に限定されないが、シラン系化合物やアミノシラン系化合物を好適に用いることができる。
このときの具体的なプロセス条件としては、ウエハの温度：２００〜５００℃、圧力：０．１〜１０Ｔｏｒｒ（１３．３〜１３３３Ｐａ）程度を用いることができる。
ゲルマニウム系膜２０４は、凹部２０２の上面まで埋め込んでもよいし、その後にキャップ層を形成する場合等には、上面より低い位置まで埋め込んでもよい。
凹部２０２に埋め込まれたゲルマニウム系膜２０４はアモルファスであるから、上記処理が終了後、ゲルマニウム系膜２０４の結晶化処理が行われる。
以上のように、本実施形態によれば、トレンチやホール等の凹部２０２が形成された絶縁膜２０１を有するウエハに、凹部２０２を完全に満たさない程度のアモルファスシリコン膜２０３を成膜した後、エッチングガスを用いてエッチングすることにより、凹部２０２の底部にのみアモルファスシリコン膜２０３を残存させることができ、この状態でＧｅまたはＳｉＧｅからなるゲルマニウム系膜２０４を成膜すると、底部のアモルファスシリコン膜２０３の上のみに選択的に成膜されるため、ゲルマニウム系膜２０４を底部からボトムアップ成長させることができる。このため、ゲルマニウム系膜２０４を凹部２０２内に選択的に埋め込むことができる。また、このようにボトムアップ成長することにより、凹部２０２が微細であっても、ボイドが生成されることなく、凹部２０２内にゲルマニウム系膜２０４を埋め込むことができる。
＜処理装置の一例＞
次に、本発明の凹部の埋め込み方法の実施に用いることができる処理装置の一例について説明する。図３は、そのような処理装置の一例である成膜装置を示す縦断面図である。
成膜装置１は、天井部を備えた筒状の断熱体３と、断熱体３の内周面に設けられたヒータ４とを有する加熱炉２を備えている。加熱炉２は、ベースプレート５上に設置されている。
加熱炉２内には、例えば石英からなる、上端が閉じている外管１１と、この外管１１内に同心状に設置された例えば石英からなる内管１２とを有する２重管構造をなす処理容器１０が挿入されている。そして、上記ヒータ４は処理容器１０の外側を囲繞するように設けられている。
上記外管１１および内管１２は、各々その下端にてステンレス等からなる筒状のマニホールド１３に保持されており、このマニホールド１３の下端開口部には、当該開口を気密に封止するためのキャップ部１４が開閉自在に設けられている。
キャップ部１４の中心部には、例えば磁気シールにより気密な状態で回転可能な回転軸１５が挿通されており、回転軸１５の下端は昇降台１６の回転機構１７に接続され、上端はターンテーブル１８に固定されている。ターンテーブル１８には、保温筒１９を介して被処理基板であるウエハを保持する基板保持具である石英製のウエハボート２０が載せられる。このウエハボート２０は、例えば５０〜１５０枚のウエハＷを所定間隔のピッチで積み重ねて収容できるように構成されている。
そして、昇降機構（図示せず）により昇降台１６を昇降させることにより、ウエハボート２０を処理容器１０内へ搬入搬出可能となっている。ウエハボート２０を処理容器１０内に搬入した際に、上記キャップ部１４がマニホールド１３に密接し、その間が気密にシールされる。
また、成膜装置１は、処理容器１０内へＳｉ原料ガスを導入するＳｉ原料ガス供給機構２１と、処理容器１０内へＧｅ原料ガスを導入するＧｅ原料ガス供給機構２２と、処理容器１０内へエッチングガスを導入するエッチングガス供給機構２３と、処理容器１０内へパージガス等として用いられる不活性ガスを導入する不活性ガス供給機構２４とを有している。これらＳｉ原料ガス供給機構２１と、Ｇｅ原料ガス供給機構２２と、エッチングガス供給機構２３と、不活性ガス供給機構２４とはガス供給部を構成する。
Ｓｉ原料ガス供給機構２１は、Ｓｉ原料ガス供給源２５と、Ｓｉガス供給源２５から成膜ガスを導くＳｉ原料ガス配管２６と、Ｓｉ原料ガス配管２６に接続され、マニホールド１３の側壁下部を貫通して設けられた石英製のＳｉ原料ガスノズル２６ａとを有している。Ｓｉ原料ガス配管２６には、開閉バルブ２７およびマスフローコントローラのような流量制御器２８が設けられており、Ｓｉ原料ガスを流量制御しつつ供給することができるようになっている。
Ｇｅ原料ガス供給機構２２は、Ｇｅ原料ガス供給源２９と、Ｇｅガス供給源２９からＧｅ原料ガスを導くＧｅ原料ガス配管３０と、Ｇｅ原料ガス配管３０に接続され、マニホールド１３の側壁下部を貫通して設けられた石英製のＧｅ原料ガスノズル３０ａとを有している。Ｇｅ原料ガス配管３０には、開閉バルブ３１およびマスフローコントローラのような流量制御器３２が設けられており、Ｇｅ原料ガスを流量制御しつつ供給することができるようになっている。
エッチングガス供給機構２３は、エッチングガス供給源３３と、エッチングガス供給源３３から成膜ガスを導くエッチングガス配管３４と、エッチングガス配管３４に接続され、マニホールド１３の側壁下部を貫通して設けられた石英製のエッチングガスノズル３４ａとを有している。エッチングガス配管３４には、開閉バルブ３５およびマスフローコントローラのような流量制御器３６が設けられており、Ｇｅ原料ガスを流量制御しつつ供給することができるようになっている。
不活性ガス供給機構２４は、不活性ガス供給源３７と、不活性ガス供給源３７から不活性ガスを導く不活性ガス配管３８と、不活性ガス配管３８に接続され、マニホールド１３の側壁下部を貫通して設けられた不活性ガスノズル３８ａとを有している。不活性ガス配管３８には、開閉バルブ３９およびマスフローコントローラのような流量制御器４０が設けられている。
Ｓｉ原料ガス供給機構２１から供給されるＳｉ原料ガスは、上述したように、ＣＶＤ法に適用可能なＳｉ含有化合物であれば限定されないが、シラン系化合物、アミノシラン系化合物を好適に用いることができる。
Ｇｅ原料ガス供給機構２２から供給されるＧｅ原料ガスも、上述したように、ＣＶＤ法に適用可能なＳｉ含有化合物であれば限定されないが、上述したように、ゲルマン系化合物、アミノゲルマン系化合物を好適に用いることができる。
エッチングガス供給機構２３から供給されるエッチングガスも、上述したように、シリコンを除去することができるものであればよく、好適なものとしてＣｌ２、ＨＣｌ、Ｆ２、Ｂｒ２、ＨＢｒ等が例示される。
不活性ガス供給機構２３から供給される不活性ガスとしては、Ｎ２ガスや、Ａｒガスのような希ガスを用いることができる。
マニホールド１３の側壁上部には、外管１１と内管１２との間隙から処理ガスを排出するための排気管４１が接続されている。この排気管４１には処理容器１０内を排気するための真空ポンプ４２が接続されており、また排気管４１には圧力調整バルブ等を含む圧力調整機構４３が設けられている。そして、真空ポンプ４２で処理容器１０内を排気しつつ圧力調整機構４３で処理容器１０内を所定の圧力に調整するようになっている。
また、成膜装置１は制御部５０を有している。制御部５０は、成膜装置１の各構成部、例えばバルブ類、流量制御器であるマスフローコントローラ、ヒータ電源、昇降機構等の駆動機構等を制御するコンピュータ（ＣＰＵ）と、オペレータが成膜装置１を管理するためにコマンドの入力操作等を行うキーボードや、成膜装置１の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェースと、成膜装置１で実行される各種処理のパラメータや、処理条件に応じて成膜装置１の各構成部に処理を実行させるためのプログラムすなわち処理レシピ等が格納された記憶部とを有しており、必要に応じて、ユーザーインターフェースからの指示等にて任意の処理レシピを記憶部から呼び出してコンピュータに実行させる。これにより、コンピュータの制御下で、成膜装置１で上述したような凹部の埋め込み方法が実施される。処理レシピは記憶媒体に記憶されている。記憶媒体は、ハードディスク、ＤＶＤ、半導体メモリ等であってよい。
次に、以上のように構成される成膜装置により上述したような凹部の埋め込み方法を実施する際の処理動作について説明する。以下の処理動作は制御部５０における記憶部の記憶媒体に記憶された処理レシピに基づいて実行される。
最初に、上述したような所定パターンのトレンチやホール等の凹部が形成された絶縁膜を有する半導体ウエハＷをウエハボート２０に例えば５０〜１５０枚搭載し、ターンテーブル１８に保温筒１９を介してウエハＷを搭載したウエハボート２０を載置し、昇降台１６を上昇させることにより、下方開口部から処理容器１０内へウエハボート２０を搬入する。
このとき、ヒータ４によりウエハボート２０のセンター部（上下方向の中央部）の温度をアモルファスシリコン膜の成膜に適した温度、例えば、３００〜７００℃の範囲の所定温度になるように処理容器１０内を予め加熱しておく。そして、処理容器１０内を０．１〜１０Ｔｏｒｒ（１３．３〜１３３３Ｐａ）の圧力に調整した後、開閉バルブ２７を開にし、Ｓｉ原料ガス供給源２５からＳｉ原料ガス配管２６を介して処理容器１０（内管１２）内にＳｉ原料ガスとして例えばＳｉＨ４ガスを供給し、ウエハボート２０を回転させつつ、３００〜７００℃の範囲の所定温度でアモルファスシリコン膜の成膜を実施する。このときのガス流量は、流量制御器２８により５０〜５０００ｓｃｃｍの範囲内の所定流量に制御される。アモルファスシリコン膜の成膜は、凹部を完全に満たさない程度の所定の膜厚になった時点で、開閉バルブ２７を閉じて終了する。
次に、真空ポンプ４２により排気管４１を介して処理容器１０内を排気するとともに、開閉バルブ３９を開放して、不活性ガス供給源３７からＮ２ガス等の不活性ガスを処理容器１０内に供給して処理容器１０内をパージし、ヒータ４により処理容器１０内の温度を２００〜５００℃の範囲の所定温度にするとともに、圧力を所定の値とする。次いで開閉バルブ３９を閉じ、開閉バルブ３５を開放して、エッチングガス供給源３３からエッチングガス配管３４を介して所定のエッチングガス、例えばＣｌ２ガスを処理容器１０内に供給し、凹部の底部にのみ、Ｖ字状ないしはＵ字状をなすように残存するようにする。所定時間経過後、開閉バルブ３５を閉じてエッチングを終了する。
次に、上記と同様に処理容器１０内の排気およびパージを行うとともに、ヒータ４により処理容器１０内の温度を２００〜５００℃の範囲の所定温度にする。次いで開閉バルブ３９を閉じ、開閉バルブ３１を開放して、Ｇｅ原料ガス供給源２２から、Ｇｅ原料ガス配管３０を介して処理容器１０（内管１２）内にＧｅ原料ガスとして例えばＧｅＨ４ガスを供給し、２００〜５００℃の範囲の所定温度でＧｅ膜を成膜する。このとき、開閉バルブ３１とともに開閉バルブ２７を開放して、Ｇｅ原料ガス、例えばＧｅＨ４ガスに加えて、Ｓｉ原料ガス、例えばＳｉＨ４ガスを処理容器１０内に供給してＳｉＧｅ膜を成膜してもよい。
これにより、上述したように、アモルファスシリコン膜が存在している底部のみからＧｅ膜またはＳｉＧｅ膜がボトムアップ成長し、凹部のみ選択的に埋め込むことができる。
所定時間成膜を行って凹部内の所定の高さまでＧｅ膜またはＳｉＧｅ膜が成膜されたら開閉バルブ３１または開閉バルブ３１，２７を閉じて成膜を終了し、その後、真空ポンプ４２により排気管４１を介して処理容器１０内を排気しつつ、不活性ガスにより処理容器１０内のパージを行う。そして、処理容器１０内を常圧に戻した後、昇降台１６を下降させてウエハボート２０を搬出する。
以上のように、成膜装置１は、一度に多数のウエハの処理が可能であり、また、処理容器１０内で凹部の埋め込み処理の全ての工程を連続して実施することができるので、処理のスループットが極めて高い。また、さらにスループットを高める観点から、各工程の温度差を極力小さくすることが好ましい。
実際の条件としては、以下のようなものを例示することができる。
・ウエハ枚数：１５０枚
・アモルファスシリコン膜成膜
温度：５００℃
圧力：２．０Ｔｏｒｒ（２６７Ｐａ）
ＳｉＨ４ガス流量：１０００ｓｃｃｍ
・エッチング
温度：４００℃
圧力：０．３Ｔｏｒｒ（４０Ｐａ）
Ｃｌ２ガス流量：１０００ｓｃｃｍ
・Ｇｅ膜埋め込み
温度：３００℃
圧力：１．５Ｔｏｒｒ（２００Ｐａ）
ＧｅＨ４ガス流量：７００ｓｃｃｍ
・ＳｉＧｅ膜埋め込み
温度：３５０℃
圧力：１．５Ｔｏｒｒ（２００Ｐａ）
ＧｅＨ４ガス流量：９００ｓｃｃｍ
ＳｉＨ４ガス流量：２２５ｓｃｃｍ
＜実験例＞
次に実験例について説明する。
図４は実験例におけるサンプルウエハの各工程の断面を示すＳＥＭ写真である。
図４（ａ）に示すような、Ｓｉ基体上に形成されたＳｉＯ２膜に間口の幅が４０ｎｍ、深さが３００ｎｍのトレンチが所定パターンで形成されたサンプルウエハを準備し、このサンプルウエハに対し図３の成膜装置を用いて埋め込み処理を行った。
最初に、Ｓｉ原料ガスとしてＳｉＨ４ガスを用いてサンプルウエハにアモルファスシリコン膜を成膜した。この際に、ウエハ温度：５００℃、圧力：２．０Ｔｏｒｒ（２６７Ｐａ）、ＳｉＨ４ガス流量：１０００ｓｃｃｍの条件とし、図４（ｂ）に示すように、トレンチを完全に満たさない程度の膜厚で成膜した。
次いで、エッチングガスとしてＣｌ２ガスを用いてアモルファスシリコン膜をエッチングした。この際に、ウエハ温度：４００℃、圧力：０．３Ｔｏｒｒ（４０Ｐａ）、Ｃｌ２ガス流量：１０００ｓｃｃｍの条件とし、図４（ｃ）に示すように、トレンチの底部にアモルファスシリコン膜がＶ字状に残る状態とした。
次いで、Ｇｅ原料ガスとしてＧｅＨ４ガスを用いてＧｅ膜の埋め込みを行った。この際に、ウエハ温度：３００℃、圧力：１．５Ｔｏｒｒ（２００Ｐａ）、ＧｅＨ４ガス流量：７００ｓｃｃｍの条件とした。その結果、図４（ｄ）に示すように、Ｇｅ膜がトレンチ底部のアモルファスシリコンからボトムアップ成長し、サンプル表面およびトレンチ側壁にはＧｅ膜が成膜されず、トレンチ内に選択的にＧｅ膜を埋め込むことができた。また、微細トレンチにもかかわらず、トレンチ内のＧｅ膜には一切ボイド等の欠陥は見られなかった。
＜他の適用＞
以上、本発明の実施形態について説明したが、この発明は、上記の実施形態に限定されることはなく、その趣旨を逸脱しない範囲で種々変形可能である。
例えば、上記実施形態では、本発明の方法を縦型のバッチ式装置により実施した例を示したが、これに限らず、横型のバッチ式装置や枚葉式装置等の他の種々の成膜装置により実施することもできる。また、全ての工程を一つの装置で実施する例を示したが、一部の工程（例えばエッチング）を他の装置で行ってもよい。
さらに、被処理基板として半導体ウエハを用いた場合について示したが、これに限らず、フラットパネルディスプレイ用のガラス基板やセラミックス基板等、他の基板にも適用できることはいうまでもない。
１；成膜装置
２；加熱炉
４；ヒータ
１０；処理容器
２０；ウエハボート
２１；Ｓｉ原料ガス供給機構
２２；Ｇｅ原料ガス供給機構
２３；エッチングガス供給機構
４１；排気管
４２；真空ポンプ
５０；制御部
２００；Ｓｉ基体
２０１；絶縁膜
２０２；凹部（トレンチまたはホール）
２０３；アモルファスシリコン膜
２０４；ゲルマニウム系膜
Ｗ；半導体ウエハ（被処理基板）

Claims (12)

  1. 凹部が形成された絶縁膜を表面に有する被処理基板に対し、前記凹部にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を埋め込む凹部の埋め込み方法であって、
    前記絶縁膜の表面に、前記凹部を完全に埋め込まない程度にシリコン膜を成膜する工程と、
    次いで、前記シリコン膜をエッチングして、前記凹部内の底部のみに前記シリコン膜を残存させる工程と、
    次いで、前記凹部内の底部に残存する前記シリコン膜上に選択的にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を成長させ、前記凹部に選択的に前記ゲルマニウム系膜を埋め込む工程と
    を有することを特徴とする凹部の埋め込み方法。
  2. 前記シリコン膜は、シリコン原料ガスを用いたＣＶＤ法により形成され、前記ゲルマニウム系膜は、ゲルマニウム原料ガス、またはゲルマニウム原料ガスおよびシリコン原料ガスを用いたＣＶＤ法により形成されることを特徴とする請求項１に記載の凹部の埋め込み方法。
  3. 前記シリコン原料ガスは、シラン系ガスまたはアミノシラン系ガスであることを特徴とする請求項２に記載の凹部の埋め込み方法。
  4. 前記ゲルマニウム原料ガスは、ゲルマン系ガスまたはアミノゲルマン系ガスであることを特徴とする請求項２または請求項３に記載の凹部の埋め込み方法。
  5. 前記シリコン膜をエッチングする工程は、被処理基板に前記シリコン膜をエッチング可能なエッチングガスを供給することによりなされることを特徴とする請求項１から請求項４のいずれか１項に記載の凹部の埋め込み方法。
  6. 前記エッチングガスは、Ｃｌ２、ＨＣｌ、Ｆ２、Ｂｒ２、ＨＢｒから選択されたものであることを特徴とする請求項５に記載の凹部の埋め込み方法。
  7. 前記シリコン膜を成膜する工程は、前記被処理基板の温度を３００〜７００℃の範囲内にして行われることを特徴とする請求項１から請求項６のいずれか１項に記載の凹部の埋め込み方法。
  8. 前記シリコン膜をエッチングする工程は、前記被処理基板の温度を２００〜５００℃にして行われることを特徴とする請求項１から請求項７のいずれか１項に記載の凹部の埋め込み方法。
  9. 前記凹部に選択的に前記ゲルマニウム系膜を埋め込む工程は、前記被処理基板の温度を２００〜５００℃にして行われることを特徴とする請求項１から請求項８のいずれか１項に記載の凹部の埋め込み方法。
  10. 凹部が形成された絶縁膜を表面に有する被処理基板に対し、前記凹部にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を埋め込む処理装置であって、
    前記被処理基板を収容する処理容器と、
    前記処理容器内に所定のガスを供給するガス供給部と、
    前記処理容器内を加熱する加熱機構と、
    前記処理容器内を排気して減圧状態とする排気機構と、
    前記ガス供給部、前記加熱機構、および前記排気機構を制御する制御部と
    を具備し、
    前記制御部は、
    前記排気機構により前記処理容器内を所定の減圧状態に制御し、前記加熱機構により前記処理容器内を所定温度に制御し、
    前記ガス供給部から前記処理容器内にシリコン原料ガスを供給させて、前記絶縁膜の表面に、前記凹部を完全に埋め込まない程度にシリコン膜を成膜させ、
    次いで、前記ガス供給部から前記処理容器内にエッチングガスを供給させ、前記シリコン膜をエッチングして、前記凹部内の底部のみに前記シリコン膜を残存させ、
    次いで、前記ガス供給部から前記処理容器内にゲルマニウム原料ガス、またはゲルマニウム原料ガスおよび前記シリコン原料ガスを供給させて、前記凹部内の底部に残存する前記シリコン膜上に選択的にゲルマニウムまたはシリコンゲルマニウムからなるゲルマニウム系膜を成長させることを特徴とする処理装置。
  11. 前記処理容器は、前記被処理基板が複数保持された基板保持具が収容され、複数の基板に対して処理が行われることを特徴とする請求項１０に記載の処理装置。
  12. コンピュータ上で動作し、処理装置を制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、請求項１から請求項９のいずれかの凹部の埋め込み方法が行われるように、コンピュータに前記処理装置を制御させることを特徴とする記憶媒体。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019035553A1 (ko) 2017-08-17 2019-02-21 주식회사 엘지화학 슬롯들의 움직임으로 전극 활물질 슬러리의 코팅 형태가 변환되는 슬롯 다이 코터
JP6777624B2 (ja) 2017-12-28 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US20220108888A1 (en) * 2020-10-04 2022-04-07 Applied Materials, Inc. Selective Deposition of Germanium

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156077A (ja) * 1999-11-26 2001-06-08 Nec Corp 半導体装置の製造方法
JP5063594B2 (ja) * 2005-05-17 2012-10-31 台湾積體電路製造股▲ふん▼有限公司 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法
US8466049B2 (en) * 2005-07-29 2013-06-18 Hitachi Kokusai Electric Inc. Semiconductor device producing method with selective epitaxial growth
WO2007112066A2 (en) * 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
JP2008071814A (ja) 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
US7534689B2 (en) * 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
US8263474B2 (en) * 2007-01-11 2012-09-11 Tokyo Electron Limited Reduced defect silicon or silicon germanium deposition in micro-features
CN101836295A (zh) * 2007-08-08 2010-09-15 新加坡科技研究局 半导体装置及其制备方法
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US8338884B2 (en) * 2009-05-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Selective epitaxial growth of semiconductor materials with reduced defects
US8558336B2 (en) * 2009-08-17 2013-10-15 United Microelectronics Corp. Semiconductor photodetector structure and the fabrication method thereof
US8609497B2 (en) * 2010-02-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of dual EPI process for semiconductor device
JP2012004542A (ja) * 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
EP2423951B1 (en) * 2010-08-05 2016-07-20 Imec Antiphase domain boundary-free III-V compound semiconductor material on semiconductor substrate and method for manufacturing thereof
JP5741382B2 (ja) * 2011-09-30 2015-07-01 東京エレクトロン株式会社 薄膜の形成方法及び成膜装置
JP5780981B2 (ja) * 2012-03-02 2015-09-16 東京エレクトロン株式会社 ゲルマニウム薄膜の成膜方法
JP2013197551A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP6174943B2 (ja) * 2013-08-22 2017-08-02 東京エレクトロン株式会社 凹部を充填する方法
KR102245485B1 (ko) * 2013-09-04 2021-04-29 인텔 코포레이션 선택적 에피택시 동안 측벽 결함을 방지하는 방법 및 구조
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