TW201735272A - 凹部之填埋方法及處理裝置 - Google Patents

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Abstract

本發明，係對於在表面具有已形成凹部之絕緣膜之被處理基板，將鍺或鍺矽所構成之鍺系膜填埋至該凹部之凹部之填埋方法，其具有以下步驟：在該絕緣膜的表面，以不完全埋入該凹部之厚度，使矽膜成膜；接著，對該矽膜進行蝕刻，而使該矽膜僅殘存於該凹部內之底部；接著，在殘存於該凹部內之底部之該矽膜上，選擇性地使鍺或矽鍺所構成之鍺系膜成長，而選擇性的將該鍺系膜填埋至該凹部。

Description

凹部之填埋方法及處理裝置
本發明係有關於：對於在表面具有已形成凹部之絕緣膜之被處理基板，將鍺或矽鍺構成之鍺系膜填埋至該凹部之凹部之填埋方法，以及其所使用之處理裝置。
近來，在半導體積體電路裝置中，有要求動作之高速化。動作之高速化，主要由電晶體等半導體元件的微細化、配線之低電阻化、及層間絕緣膜之低介電率化等而帶動。然而，其等技術所獲致之動作的高速化，已漸漸趨近於極限。
此處，為了要謀求進一步動作之高速化，所著眼的是，取代以往所使用之半導體材料、亦即矽（Si），而使用載子移動度較高之半導體材料、亦即矽鍺（SiGe）或是鍺（Ge）。
該種Ge或是SiGe所被研究中之用途，有在形成於SiO2 膜或SiN膜等絕緣膜之溝渠或孔洞等之凹部內，藉由化學蒸鍍法（CVD法）而填埋成為Ge膜或SiGe膜者。
然而，Ge膜或SiGe膜之類的鍺系膜，已知具有高的底層選擇性，在成膜至絕緣膜上之情形時，已有研究以非晶矽等之矽材料作為晶種層來使用。
然而，即使是在藉該種方式而選擇性的填埋溝渠或孔洞等之凹部之情形時，仍會在全體成長鍺系膜，在凹部以外之目標外的區域亦會成膜。
因此，本發明之目的在於，提供可選擇性的將鍺系膜填埋至形成於絕緣膜之凹部之凹部之填埋方法，以及其所使用之處理裝置。
本發明之第1觀點，係一種凹部之填埋方法，其係對於在表面具有已形成凹部之絕緣膜之被處理基板，將鍺或鍺矽所構成之鍺系膜填埋至該凹部；其具有以下步驟： 在該絕緣膜的表面，以不完全埋入該凹部之厚度，使矽膜成膜； 接著，對該矽膜進行蝕刻，而使該矽膜僅殘存於該凹部內之底部； 接著，在殘存於該凹部內之底部之該矽膜上，選擇性地使鍺或矽鍺所構成之鍺系膜成長，而選擇性的將該鍺系膜填埋至該凹部。
本發明之第2觀點，係一種處理裝置，其係對於在表面具有已形成有凹部之絕緣膜之被處理基板，將鍺或矽鍺所構成之鍺系膜埋入該凹部；其具備： 處理容器，用以收置該被處理基板； 氣體供應部，用以將既定之氣體供應至該處理容器內； 加熱機構，用以對該處理容器內加熱； 排氣機構，用以使該處理容器內排氣而成減壓狀態；及 控制部，用以控制該氣體供應部、該加熱機構、及該排氣機構； 該控制部，係藉該排氣機構將該處理容器內控制成既定之減壓狀態，藉該加熱機構將該處理容器內控制成既定溫度； 係從該氣體供應部將矽原料氣體供應至該處理容器內，在該絕緣膜的表面，以不完全埋入該凹部之厚度而使矽膜成膜； 接著，從該氣體供應部將蝕刻氣體供應至該處理容器內，對該矽膜進行蝕刻，而使該矽膜僅殘存於該凹部內之底部； 繼而，從該氣體供應部將鍺原料氣體或是鍺原料氣體與該矽原料氣體之雙方，供應至該處理容器內，而在殘存於該凹部內之底部之該矽膜上，選擇性地使鍺或矽鍺所構成之鍺系膜成長。
本發明之第3觀點，係一種記錄媒體，其係記錄有在電腦上動作之用以控制處理裝置之程式、且為非暫時性之電腦可讀取之記錄媒體； 該程式在實施時，係由電腦控制該處理裝置控制以進行申請專利範圍第1項之凹部之填埋方法。
以下，參照附圖以說明本發明之實施形態。在下述之詳細說明中，為了能充份理解本發明，而提供更多之具體詳細內容。然而，即使無該種詳細之說明，專精人士仍理所當然的能夠掌握本發明。在其他之例中，為了要避免難以理解各種實施形態，對於周知的方法、步驟、系統、或構成要素，並未詳細說明。 〈凹部之填埋方法〉
首先，對於本發明之凹部之填埋方法之一實施形態，係根據圖1之流程圖及圖2之工程截面圖以提出說明。
先準備半導體晶圓（以下僅稱為晶圓），該半導體晶圓所指者，係在半導體基板200上，具有由SiO2 膜或SiN膜等所構成之絕緣膜201，且絕緣膜201已藉由既定圖案形成溝渠或孔洞等之凹部202（步驟S1，圖2（a））。
凹部202可例舉為，開口徑或開口寬為10～50nm，深度為50～300nm左右者。
繼而，以不完全填滿凹部202之厚度，而使矽膜（典型為非晶矽膜）203成膜（堆積）（步驟S2，圖2（b））。此時之非晶矽膜203之成膜，係使用矽（Si）原料氣體而以CVD法來進行。非晶矽膜203的膜厚，亦取決於凹部之大小形狀，以10～20nm左右為佳。
所使用之Si原料氣體，只要是能適用於CVD法之各種含矽化合物，則並無特別限定，但能較適用於矽烷系化合物、胺基矽烷系化合物。矽烷系化合物可舉例為，矽甲烷（SiH4 ）、乙矽烷（Si2 H6 ）等。胺基矽烷系化合物可例舉為，BAS（丁基胺基矽烷）、BTBAS（雙特丁基胺基矽烷）、DMAS（二甲基胺基矽烷）、及BDMAS（雙二甲基胺基矽烷）等。當然，其他之矽烷系氣體、胺基矽烷系氣體亦可。
作為此時之具體之製程條件可例舉為，晶圓之溫度：300～700℃，壓力：0.1～10Torr（13.3～1333Pa）左右。
接著，將蝕刻氣體供應至晶圓，而對非晶矽膜203進行蝕刻，而僅在凹部202的底部殘存非晶矽膜203（步驟S3，圖2（c））。
由於蝕刻氣體係由上方供應，因此，非晶矽膜203從表面側開始受到蝕刻。因而，如圖2（c）所示，將非晶矽膜203的上面部分及凹部202之側面部分予以完全的蝕刻，而呈絕緣膜201外露之狀態，僅在凹部202之底部殘存成V字形或U字形。
此時所使用之蝕刻氣體，只要是各種可對非晶矽進行蝕刻者，則並無特別限定，但可例舉為Cl2 、HCl、F2 、Br2 、HBr等適用者。又，亦可使用能去除矽之其他蝕刻製程，連同該種蝕刻氣體所進行之蝕刻一併進行，或是取代該種蝕刻氣體所進行之蝕刻。
此時之蝕刻溫度，以200～500℃之範圍為佳。在此情形，蝕刻溫度在此範圍內越是高溫（400℃以上），則越有在底部殘留非晶矽膜之傾向。
繼而，使得由鍺（Ge）或矽鍺（SiGe）所構成之鍺系膜204成膜（堆積），選擇性的將鍺系膜204填埋至凹部202內（步驟S4，圖2（d））。
此時，在鍺系膜204為Ge膜之情形時，使用Ge原料氣體，在SiGe膜之情形時，使用Ge原料氣體及Si原料氣體，藉由CVD法而成膜。鍺系膜204為SiGe膜之情形時，Si以70at%以上為較佳。
由Ge或SiGe所構成之鍺系膜204，在絕緣膜上並未成膜，但係在矽上成膜，因此，在絕緣膜201外露之表面部分或凹部202之側面部分，鍺系膜204並未成膜，僅在存在於凹部202之底部之非晶矽膜203之上選擇性成膜。因之，可使鍺系膜204從凹部202之底部由下而上的成長，可選擇性的填埋至凹部202內。
Ge原料氣體只要是能適於CVD法之各種含Ge化合物，則並無特別限定，但可使用較適用之鍺烷系化合物、胺基鍺烷系化合物。鍺烷系化合物可舉例為，甲鍺烷（GeH4 ）、二鍺烷（Ge2 H6 ）等。胺基鍺烷系化合物可舉例為，三（二甲胺基）鍺烷（GeH（NMe2 ）3 ）、二甲胺基鍺烷（GeH3 （NMe2 ）2 ）、雙二甲胺基鍺烷（GeH2 （NMe2 ）2 ）等。當然，亦可為其他之鍺烷系氣體、胺基鍺烷系氣體。
在形成SiGe膜時所用之Si原料氣體，與上述之非晶矽膜203之成膜時相同，只要是適用於CVD法之各種含Si化合物，則並無特別限定，然而，可使用較適用之矽烷系化合物或胺基矽烷系化合物。
此時之具體的製程條件可例舉為，晶圓的溫度：200～500℃、壓力：0.1～10Torr（13.3～1333Pa）。
鍺系膜204亦可填埋至凹部202的上面為止，在之後有形成覆蓋（cap）層之情形時，亦可填埋至較上面為低的位置。
由於填埋至凹部202之鍺系膜204係非晶矽，因此，在上述處理之結束後，進行鍺系膜204之結晶化處理。
如上述，依照本實施形態，係在具有絕緣膜201且該絕緣膜已形成溝渠或孔洞等之凹部202之晶圓，以不完全填滿凹部202之厚度使非晶矽膜203成膜後，使用蝕刻氣體以進行蝕刻，藉此，能僅在凹部202的底部殘存非晶矽膜203，在該狀態下使Ge或SiGe所構成之鍺系膜204成膜後，則能僅在底部之非晶矽膜203之上選擇性的成膜，因此，可使鍺系膜204從底部由下往上的成長。因之，可將鍺系膜204選擇性的埋入凹部202內。又，藉由該種由下而上之成長方式，雖然凹部202甚為微細，亦能在不產生空孔的情況下，將鍺系膜204填埋至凹部202內。 〈處理裝置之一例〉
繼而舉一例說明，可實施本發明之凹部之填埋方法之處理裝置。圖3係該種處理裝置之一例之成膜裝置之縱截面圖。
成膜裝置1具備：絕熱體3，其具有天井部而呈筒狀；以及加熱爐2，其具有設置於絕熱體3之內周面之加熱器4。加熱爐2係被設置於基座5之上。
在加熱爐2之內，插入呈雙重管構造之處理容器10，其具有例如石英所構成之上端緊閉之外管11 ，以及與該外管11內設置成同心狀之例如石英構成之內管12。又，上述加熱器4係以圍繞處理容器10之外側之方式而設置。
上述外管11及內管12，各在其下端被不鏽鋼等所構成之筒狀之歧管13所保持，在該歧管13之下端開口部中，為了將該開口以氣密方式包封而以開閉自如之方式設有覆蓋部14。
在覆蓋部14之中心部，插通著例如以磁性密封成氣密狀態而旋轉之旋轉軸15，在旋轉軸15之下端，係連接於昇降台16之旋轉機構17，其上端被固定於旋轉台18。在旋轉台18中，透過保溫筒19，裝載著基板保持具、即石英製之晶舟20，以供保持作為被處理基板之晶圓。該晶舟20之構成方式，係以既定間隔之間距，重疊而收置著例如50～150片之晶圓W。
又，藉由以昇降機構（未圖示）使昇降台16進行昇降之方式，而能將晶舟20搬入／搬出於處理容器10。在將晶舟20搬入處理容器10內之時，係使上述覆蓋部14緊密接觸於歧管部13，而將其間密封成氣密狀態。
又，成膜裝置1中具備：用以將Si原料氣體導入處理容器10內之Si原料氣體供應機構21；用以將Ge原料氣體導入處理容器10內之Ge原料氣體供應機構22；用以將蝕刻氣體導入處理容器10內之蝕刻氣體供應機構23；及，用以將非活性氣體作為潔淨氣體等用途而導入處理容器10內之非活性氣體供應機構24。其等Si原料氣體供應機構21、Ge原料氣體供應機構22、蝕刻氣體供應機構23、及非活性氣體供應機構24，係構成為氣體供應部。
Si原料氣體供應機構21具備有：Si原料氣體供應源25；用以從Si氣體供應源25引導成膜氣體之Si原料氣體配管26；以及，與Si原料氣體配管26相連接，且係貫通歧管13之側壁下部而設置之石英製的Si原料氣體噴嘴26a。在Si原料氣體配管26中，設有開閉閥27及質流控制器之類的流量控制器28，而能邊控制流量邊供應Si原料氣體。
Ge原料氣體供應機構22具備有：Ge原料氣體供應源29；用以從Ge氣體供應源29引導Ge原料氣體之Ge原料氣體配管30；以及，與Ge原料氣體配管30連接，且係貫通於歧管13之側壁下部而設置之石英製之Ge原料氣體噴嘴30a。在Ge原料氣體配管30中，設有開閉閥31及質流控制器之類的流量控制器32，能邊控制流量邊供應Ge原料氣體。
蝕刻氣體供應機構23具備有：蝕刻氣體供應源33；用以從蝕刻氣體供應源33引導蝕刻氣體之蝕刻氣體配管34；以及，與蝕刻氣體配管34連接，且係貫通於歧管13之側壁下部而設置之石英製之蝕刻氣體噴嘴34a。在蝕刻氣體配管34中，設有開閉閥35及質流控制器之類的流量控制器36，能夠邊控制流量邊供應蝕刻氣體。
非活性氣體供應機構24具備有：非活性氣體供應源37；用以從非活性氣體供應源37引導非活性氣體之非活性氣體配管38；以及，與非活性氣體配管38連接，且係貫通於歧管13之側壁下部而設置之非活性氣體噴嘴38a。非活性氣體配管38中，設置有開閉閥39以及質流控制器之類的流量控制器40。
從Si原料氣體供應機構21所供應之Si原料氣體，如上述，只要是可適用於CVD法之含矽化合物，則並無特別限定，但可使用較為適用之矽烷系化合物、胺基矽烷系化合物。
從Ge原料氣體供應機構22所供應之Ge原料氣體，同樣的，如上述，只要是可適用於CVD法之含鍺化合物，則並無特別限制，然而，可使用如上述之較適用之鍺烷系化合物、胺基鍺烷系化合物。
從蝕刻氣體供應機構23所供應之蝕刻氣體，同樣的，如上述，只要可供去除矽即可，而較佳之示例有Cl2 、HCl、F2 、Br2 、HBr等。
從非活性氣體供應機構23所供應之非活性氣體，可使用N2 氣體、或Ar氣體之類的稀有氣體。
在歧管13之側壁上部，連接著用以從外管11與內管12之間隙排出處理氣體之排氣管41。在該排氣管41中，連接著用以使處理容器10內排氣之真空泵42，又，在排氣管41中，設有包含壓力調整閥等之壓力調整機構43。又，係邊以真空泵42進行處理容器10內之排氣，邊由壓力調整機構43將處理容器10內調整成既定之壓力。
又，成膜裝置1具有控制部50。控制部50具有：電腦（CPU），用以控制成膜裝置1之各構成部，例如閥類、流量控制器（質流控制器）、加熱器電源、及昇降機構等之驅動機構等；鍵盤，以供操作者管理成膜裝置1時之輸入操作指令等之用；人機介面，係由顯示器等所構成，用以將成膜裝置1之稼動狀況以可視化方式顯示；及記錄部，其中儲存著成膜裝置1所實施之各種處理之參數，以及依照處理條件而使成膜裝置1之各構成部實施其處理之程式（亦即處理配方等）；能依照必要性，根據來自人機介面的指示等，從記錄部叫出任意之處理配方，以供在電腦實施。藉此，在電腦的控制下，由成膜裝置1實施上述之凹部之填埋方法。處理配方係記錄於記錄媒體。記錄媒體亦可為硬碟、DVD、半導體記憶體等。
接著說明，藉以上所構成之成膜裝置而實施上述之凹部之填埋方法時的處理動作。以下之處理動作，係根據記錄於控制部50之記錄部之記錄媒體之處理配方，而據以實施。
最初，在晶舟20搭載例如50～150片之半導體晶圓W，且使該半導體晶圓W具有已形成上述既定圖案之溝渠或孔洞等之凹部之絕緣膜，並將搭載著晶圓W之晶舟20透過保溫筒19而載置於旋轉台18，藉由昇降台16的上昇，從下方開口部將晶舟20搬入處理容器10內。
此時，藉由加熱器4預先將處理容器10內加熱，以將晶舟20之中心部（上下方向之中央部）之溫度，加熱至適於非晶矽膜所成膜之溫度，例如為300～700℃範圍之既定溫度。又，在將處理容器10內調整成0.1～10Torr（13.3～1333Pa）之壓力後，將開閉閥27打開，從Si原料氣體供應源25透過Si原料氣體配管26，將例如SiH4 氣體作為Si原料氣體而供應至處理容器10（內管12）內，邊使晶舟20旋轉，邊以300～700℃之範圍之既定溫度，實施非晶矽膜的成膜。此時之氣體流量，係藉由流量控制器28而控制於50～5000sccm範圍內之既定流量。非晶矽膜之成膜，係在未完全填滿凹部而成既定膜厚之時點，將開閉閥27關閉以結束之。
繼而，藉真空泵42透過排氣管41而使處理容器10內排氣，且，將開閉閥39打開，從非活性氣體供應源37將N2 氣體等之非活性氣體供應至處理容器10內，以清潔處理容器10內，並藉加熱器4將處理容器10內的溫度加熱成200～500℃之範圍之既定溫度，且使壓力成為既定之值。接著，將開閉閥39關閉，將開閉閥35打開，而從蝕刻氣體供應源33透過蝕刻氣體配管34將既定之蝕刻氣體（例如Cl2 氣體）供應至處理容器10內，而僅在凹部之底部殘存成V字形或U字形。在經過既定時間後，將開閉閥35關閉而結束蝕刻。
接著，與上述相同的，進行處理容器10內之排氣及清潔，且，藉加熱器4將處理容器10內之溫度加熱至200～500℃之範圍之既定溫度。繼而將開閉閥39關閉，將開閉閥31打開，從Ge原料氣體供應源22透過Ge原料氣體配管30將Ge原料氣體（例如GeH4 氣體）供應至處理容器10（內管12）內，在200～500℃之範圍之既定溫度，使Ge膜成膜。此時，除了開閉閥31亦能將開閉閥27打開，將Si原料氣體（例如SiH4 氣體）連同Ge原料氣體（例如GeH4 氣體），供應至處理容器10內，以使SiGe膜成膜。
藉此，如上述，能僅從非晶矽膜所存在之底部由下而上的長成Ge膜或SiGe膜，而能選擇性的僅填埋於凹部。
進行既定時間的成膜，使Ge膜或SiGe膜成膜至凹部內之既定高度，然後將開閉閥31關閉，或是將開閉閥31、27關閉，而結束成膜，之後，藉由真空泵42透過排氣管41而使處理容器10內排氣，且藉非活性氣體進行處理容器10內之清潔。又，使處理容器10內回到常壓後，使昇降台16下降，以搬出晶舟20。
如上述，成膜裝置1可一次處理多數個晶圓，又，在處理容器10內可連續實施凹部之填埋處理之所有步驟，因此，處理之產出量極高。又，進一步從提高產出量之觀點看來，較佳係盡力減少各步驟之溫度差。
實際之條件，可舉例如下。 ˙晶圓片數：150片 ˙非晶矽膜成膜 溫度：500℃ 壓力：2.0Torr（267Pa） SiH4 氣體流量：1000sccm 蝕刻 溫度：400℃ 壓力：0.3Torr（40Pa） Cl2 氣體流量：1000sccm Ge膜填埋 溫度：300℃ 壓力：1.5Torr（200Pa） GeH4 氣體流量：700sccm SiGe膜填埋 溫度：350℃ 壓力：1.5Torr（200Pa） GeH4 氣體流量：900sccm SiH4 氣體流量：225sccm 〈實驗例〉
接著說明實驗例。
圖4表示實驗例中之樣本晶圓之各工程截面之SEM照片。
準備圖4（a）所示之樣本晶圓，該樣本晶圓，係在形成於Si基體上之SiO2 膜，以既定圖案形成間距寬為40nm、深度為300nm之溝渠；然後使用圖3之成膜裝置1對該樣本晶圓進行填埋處理。
首先，使用SiH4 氣體作為Si原料氣體，在樣本晶圓使非晶矽膜成膜。此時之條件為，晶圓溫度：500℃、壓力：2.0Torr（267Pa）、SiH4 氣體流量：1000sccm，如圖4（b）所示，以不完全填滿溝渠之膜厚而成膜。
繼而，使用Cl2 氣體作為蝕刻氣體而對非晶矽膜進行蝕刻。在此時之條件為，晶圓溫度：400℃、壓力：0.3Torr（40Pa）、Cl2 氣體流量：1000sccm，如圖4（c）所示，在溝渠的底部殘留非晶矽膜而成V字形的狀態。
之後，使用GeH4 氣體作為Ge原料氣體，以進行Ge膜之填埋。此時之條件為，晶圓溫度：300℃、壓力：1.5Torr（200Pa）、GeH4 氣體流量：700sccm。其結果，如圖4（d）所示，Ge膜從溝渠底部之非晶矽由下而上的成長，在樣本晶圓的表面及溝渠側壁，Ge膜並未成膜，可選擇性的將Ge膜填埋至溝渠內。又，儘管為微細之溝渠，在溝渠內之Ge膜完全未發現空孔等之凹陷。 〈其他之適用情況〉
以上，係說明本發明之實施形態，然而，本發明並不侷限於上述之實施形態，在不脫離其要旨之範圍，可進行各種變形。
例如，上述實施形態中之示例，係以縱型的批量式裝置來實施本發明之方法，但其並不侷限於此，亦可藉由橫型的批量式裝置或單片式裝置等其他各種成膜裝置來實施。又，其係將所有之工程在一個裝置內實施之示例，然而，亦能使一部分之工程（例如蝕刻）在其他裝置進行。
再者，係使用半導體晶圓以作為被處理基板，但其並不侷限於此，無庸贅言的，亦可適用於平面顯示器用之玻璃基板或陶瓷基板等其他之基板。
依照本發明，係在已形成溝渠或孔洞等之凹部之絕緣膜的表面，以不完全填滿凹部之厚度而使矽膜成膜後，使用蝕刻氣體以進行蝕刻，而能僅在凹部之底部殘存矽膜，在該狀態下使鍺系膜成膜後，可選擇性的在底部之矽膜之上成膜，因此，可使鍺系膜從底部由下往上的成長。因此，可選擇性的將鍺系膜填埋在凹部內。又，由於藉由該種由下而上的成長，即使凹部甚為微細，亦能在不產生空孔的情況下將鍺系膜填埋至凹部內。
此次所揭示之實施形態，應該看成所提各點僅為例示，而非用以限制其作法。實際上，上述之實施形態能以各種形態而具體呈現。又，上述之實施形態，在不脫離後述之申請專利範圍及其主旨的情況下，能以各種形態進行省略、置換、及變更。本發明之範圍可主張為，包含下述之申請專利範圍與其均等意義及範圍內之所有變更內容。
1‧‧‧成膜裝置
2‧‧‧加熱爐
3‧‧‧絕熱體
4‧‧‧加熱器
5‧‧‧基座
10‧‧‧處理容器
11‧‧‧外管
12‧‧‧內管
13‧‧‧歧管
14‧‧‧覆蓋部
15‧‧‧旋轉軸
16‧‧‧昇降台
17‧‧‧旋轉機構
18‧‧‧旋轉台
19‧‧‧保溫筒
20‧‧‧晶舟
21‧‧‧Si原料氣體供應機構
22‧‧‧Ge原料氣體供應機構
23‧‧‧蝕刻氣體供應機構
24‧‧‧非活性氣體供應機構
25‧‧‧Si原料氣體供應源
26‧‧‧Si原料氣體配管
26a‧‧‧Si原料氣體噴嘴
27‧‧‧開閉閥
28‧‧‧流量控制器
29‧‧‧Ge原料氣體供應源
30‧‧‧Ge原料氣體配管
30a‧‧‧Ge原料氣體噴嘴
31‧‧‧開閉閥
32‧‧‧流量控制器
33‧‧‧蝕刻氣體供應源
34‧‧‧蝕刻氣體配管
34a‧‧‧蝕刻氣體噴嘴
35‧‧‧開閉閥
36‧‧‧流量控制器
37‧‧‧非活性氣體供應源
38‧‧‧非活性氣體配管
38a‧‧‧非活性氣體噴嘴
39‧‧‧開閉閥
40‧‧‧流量控制器
41‧‧‧排氣管
42‧‧‧真空泵
43‧‧‧壓力調整機構
50‧‧‧控制部
200‧‧‧半導體基板
201‧‧‧絕緣膜
202‧‧‧凹部
203‧‧‧矽膜(非晶矽膜)
204‧‧‧鍺系膜
所附之圖面，係作為本說明書的一部分而用以說明本發明之實施形態，除了上述之一般說明，以及後述之實施形態之詳細內容，亦將說明本發明之概念。
圖1係本發明之一實施形態之凹部之填埋方法之流程圖。
圖2（a）~（d）係用以說明本發明之一實施形態之凹部之填埋方法之工程截面圖。
圖3係可實施於本發明之凹部之填埋方法之一處理裝置示例之縱截面圖。
圖4（a）~（d）係表示實驗例中之樣本晶圓之各工程之截面之SEM照片。
無
S1~S4‧‧‧步驟

Claims (12)

  1. 一種凹部之填埋方法，其係對於在表面具有已形成凹部之絕緣膜的被處理基板，將鍺或鍺矽所構成之鍺系膜填埋至該凹部；該凹部之填埋方法具有以下步驟： 在該絕緣膜的表面，以不完全埋入該凹部的程度之厚度，使矽膜成膜； 接著，對該矽膜進行蝕刻，而使該矽膜僅殘存於該凹部內之底部； 接著，在殘存於該凹部內之底部之該矽膜上，選擇性地使鍺或矽鍺所構成之鍺系膜成長，而選擇性的將該鍺系膜填埋於該凹部。
  2. 如申請專利範圍第1項之凹部之填埋方法，其中該矽膜，係藉由使用矽原料氣體的CVD法形成，該鍺系膜係藉由使用鍺原料氣體、或鍺原料氣體與矽原料氣體之雙方的CVD法而形成。
  3. 如申請專利範圍第2項之凹部之填埋方法，其中該矽原料氣體，係矽烷系氣體、或胺基矽烷系氣體。
  4. 如申請專利範圍第2項之凹部之填埋方法，其中該鍺原料氣體，係鍺烷系氣體、或胺基鍺烷系氣體。
  5. 如申請專利範圍第1項之凹部之填埋方法，其中，對該矽膜進行蝕刻之步驟，係以對被處理基板供應可蝕刻該矽膜之蝕刻氣體之方式而進行。
  6. 如申請專利範圍第5項之凹部之填埋方法，其中該蝕刻氣體，係選自於Cl2 、HCl、F2 、Br2 、及HBr之中。
  7. 如申請專利範圍第1項之凹部之填埋方法，其中，使該矽膜成膜之步驟，係使該被處理基板之溫度在300～700℃之範圍內而進行。
  8. 如申請專利範圍第1項之凹部之填埋方法，其中，對該矽膜進行蝕刻之步驟，係使該被處理基板之溫度在200～500℃之範圍內而進行。
  9. 如申請專利範圍第1項之凹部之填埋方法，其中，選擇性的將該鍺系膜填埋至該凹部之步驟，係使該被處理基板之溫度在200～500℃之範圍內而進行。
  10. 一種處理裝置，其係對於在表面具有已形成有凹部之絕緣膜之被處理基板，將鍺或矽鍺所構成之鍺系膜埋入該凹部；該處理裝置具備： 處理容器，用以收置該被處理基板； 氣體供應部，用以將既定之氣體供應至該處理容器內； 加熱機構，用以對該處理容器內加熱； 排氣機構，用以使該處理容器內排氣而成減壓狀態；及 控制部，用以控制該氣體供應部、該加熱機構、及該排氣機構； 該控制部， 係藉該排氣機構將該處理容器內控制成既定之減壓狀態，並藉該加熱機構將該處理容器內控制成既定溫度； 係從該氣體供應部將矽原料氣體供應至該處理容器內，在該絕緣膜的表面，以不完全埋入該凹部之厚度的程度使矽膜成膜； 接著，從該氣體供應部將蝕刻氣體供應至該處理容器內，對該矽膜進行蝕刻，而使該矽膜僅殘存於該凹部內之底部； 繼而，從該氣體供應部將鍺原料氣體、或是鍺原料氣體與該矽原料氣體之雙方供應至該處理容器內，而在殘存於該凹部內之底部之該矽膜上，選擇性地使鍺或矽鍺所構成之鍺系膜成長。
  11. 如申請專利範圍第10項之處理裝置，其中該處理容器，係收置著能保持複數片該被處理基板之基板保持具，可處理複數片基板。
  12. 一種記錄媒體，其係記錄有在電腦上動作之用以控制處理裝置之程式、且為非暫時性之電腦可讀取之記錄媒體； 該程式在實施時，係由電腦控制該處理裝置以進行申請專利範圍第1項之凹部之填埋方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019035553A1 (ko) 2017-08-17 2019-02-21 주식회사 엘지화학 슬롯들의 움직임으로 전극 활물질 슬러리의 코팅 형태가 변환되는 슬롯 다이 코터
JP6777624B2 (ja) 2017-12-28 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US20220108888A1 (en) * 2020-10-04 2022-04-07 Applied Materials, Inc. Selective Deposition of Germanium

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156077A (ja) * 1999-11-26 2001-06-08 Nec Corp 半導体装置の製造方法
JP5063594B2 (ja) * 2005-05-17 2012-10-31 台湾積體電路製造股▲ふん▼有限公司 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法
US8466049B2 (en) * 2005-07-29 2013-06-18 Hitachi Kokusai Electric Inc. Semiconductor device producing method with selective epitaxial growth
WO2007112066A2 (en) * 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
JP2008071814A (ja) 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
US7534689B2 (en) * 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
US8263474B2 (en) * 2007-01-11 2012-09-11 Tokyo Electron Limited Reduced defect silicon or silicon germanium deposition in micro-features
CN101836295A (zh) * 2007-08-08 2010-09-15 新加坡科技研究局 半导体装置及其制备方法
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US8338884B2 (en) * 2009-05-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Selective epitaxial growth of semiconductor materials with reduced defects
US8558336B2 (en) * 2009-08-17 2013-10-15 United Microelectronics Corp. Semiconductor photodetector structure and the fabrication method thereof
US8609497B2 (en) * 2010-02-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of dual EPI process for semiconductor device
JP2012004542A (ja) * 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
EP2423951B1 (en) * 2010-08-05 2016-07-20 Imec Antiphase domain boundary-free III-V compound semiconductor material on semiconductor substrate and method for manufacturing thereof
JP5741382B2 (ja) * 2011-09-30 2015-07-01 東京エレクトロン株式会社 薄膜の形成方法及び成膜装置
JP5780981B2 (ja) * 2012-03-02 2015-09-16 東京エレクトロン株式会社 ゲルマニウム薄膜の成膜方法
JP2013197551A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP6174943B2 (ja) * 2013-08-22 2017-08-02 東京エレクトロン株式会社 凹部を充填する方法
KR102245485B1 (ko) * 2013-09-04 2021-04-29 인텔 코포레이션 선택적 에피택시 동안 측벽 결함을 방지하는 방법 및 구조
JP6150724B2 (ja) * 2013-12-27 2017-06-21 東京エレクトロン株式会社 凹部を充填する方法

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