KR20160003225A - 기판 처리 장치, 반도체 장치의 제조 방법 및 기판 처리 방법 - Google Patents

기판 처리 장치, 반도체 장치의 제조 방법 및 기판 처리 방법 Download PDF

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KR20160003225A
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데츠야 도미나리
아츠시 모리야
기요히사 이시바시
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

채널부에 SiGe 또는 Ge막을 사용한 반도체 장치의 제조 방법, 기판 처리 방법, 기판 처리 장치를 제공한다. 적어도 표면의 일부에 SiGe막 또는 Ge막이 노출된 기판과, 상기 기판을 처리하는 처리실과, 상기 처리실 내에 에칭 가스를 공급하는 에칭 가스 공급부와, 상기 처리실 내에 성막 가스로서 적어도 Si 함유 가스를 공급하는 성막 가스 공급부와, 상기 SiGe막 또는 Ge막의 표면에 형성된 Ge 산화막을 상기 에칭 가스를 공급함으로써 제거하고, 상기 에칭 가스의 공급에 의해 상기 Ge 산화막을 제거한 후에 상기 Si 함유 가스를 공급하여, 적어도 상기 SiGe막 또는 상기 Ge막 상에 Si 함유막을 에피택셜 성장시키도록, 상기 성막 가스 공급부 및 상기 에칭 가스 공급부를 제어하는 제어부를 포함하는 기판 처리 장치.

Description

기판 처리 장치, 반도체 장치의 제조 방법 및 기판 처리 방법{SUBSTRATE PROCESSING APPARATUS, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND SUBSTRATE PROCESSING METHOD}
본 발명은 기판 처리 장치, 반도체 장치의 제조 방법 및 기판 처리 방법에 관한 것으로, 특히 실리콘 웨이퍼 등의 기판에 실리콘 등의 반도체막을 선택 성장으로 성막하는 프로세스 기술에 관한 것이다.
최근 들어, 반도체 장치의 미세화 외에, 구동 속도의 고속화 및 소비 전력의 저감이 요구되고 있다.
그러나, 반도체 장치가 미세화됨으로써, 트랜지스터 소자의 게이트 길이가 짧아지고, 이것이 원인이 되어서 누설 전류가 증대하여, 소비 전력의 저감이 방해를 받게 되어 버린다는 과제나, 반대로, 누설 전류를 억제하고자 하면, 트랜지스터의 전류 구동 속도가 저하되어 버린다는 과제가 새롭게 발생하였다.
이와 같은 과제에 대한 어프로치의 하나로서, 왜곡 실리콘(Si) 기술이 기대되고 있다. 이 기술은, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 채널 영역에 압축 응력 또는 인장 응력 중 어느 한쪽을 가함으로써 Si의 결정 격자를 왜곡시켜, 에너지 밴드 구조를 변화시킴으로써 격자 진동에 의한 캐리어 산란의 감소나 유효 질량의 저감에 의해 정공(홀)과 전자의 이동도가 향상되는 것이다.
MOSFET의 채널 영역에 압축 응력 또는 인장 응력을 인가하기 위해서, 소스/드레인 영역에 Si를 에피택셜 성장시키는 소위 엔베디드(매립) 구조의 트랜지스터가 제안되어 있다. 이러한 에피택셜 성장을 실현하는 장치로서, 예를 들어 특허문헌 1에 개시되는 기판 처리 장치가 있다.
일본 특허 공개 제2011-216909호 공보
한편, 이러한 미세화 이외의 반도체 장치의 성능 향상 수단으로서, planer형 2차원 구조로부터 Fin형 3차원 구조로의 전환이나, 전자·홀(정공)의 이동도가 Si보다 우수한 실리콘 게르마늄(SiGe)이나 게르마늄(Ge) 등의 재료를 채널부에 사용하는 것이 검토되고 있다.
본 발명은 이러한 문제점을 감안하여, 채널부에 고농도의 Ge 원자를 함유한 SiGe 또는 Ge막을 사용한 반도체 장치의 제조 방법, 기판 처리 방법, 기판 처리 장치를 제공하는 데 있다.
본 발명의 일 형태에 의하면,
표면의 일부에 불순물을 함유하는 SiGe막 또는 Ge막이 노출된 기판과,
상기 기판을 처리하는 처리실과,
상기 처리실 내에 에칭 가스를 공급하는 에칭 가스 공급부와,
상기 처리실 내에 적어도 Si 원자를 함유하는 성막 가스를 공급하는 성막 가스 공급부와,
상기 처리실 내에 상기 에칭 가스 공급부로부터 에칭 가스를 공급해서 상기 SiGe막 또는 Ge막의 표면으로부터 불순물을 제거하고, 상기 에칭 가스의 공급에 의해 불순물을 제거한 후에 상기 성막 가스 공급부로부터 상기 Si 원자를 함유하는 성막 가스를 공급해서 상기 SiGe막 또는 Ge막 상에 Si 함유막을 에피택셜 성장시키도록 상기 가열 장치, 상기 성막 가스 공급부 및 상기 에칭 가스 공급부를 제어하는 제어부를 포함하는 기판 처리 장치가 제공된다.
본 발명의 다른 형태에 의하면,
표면의 일부에 불순물을 함유하는 SiGe막 또는 Ge막이 노출된 기판을 처리실로 반송하는 공정과,
상기 처리실 내에 에칭 가스를 공급하여, 상기 SiGe막 또는 Ge막의 표면으로부터 불순물을 제거하는 공정과,
상기 불순물을 제거하는 공정 후, 상기 처리실 내에 적어도 Si 원자를 함유하는 성막 가스를 공급해서 불순물을 제거한 상기 SiGe막 또는 Ge막 상에 Si 함유막을 에피택셜 성장시키는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 형태에 의하면,
표면의 일부에 불순물을 함유하는 SiGe막 또는 Ge막이 노출된 기판을 처리실로 반송하는 공정과,
상기 처리실 내에 에칭 가스를 공급하여, 상기 SiGe막 또는 Ge막의 표면으로부터 불순물을 제거하는 공정과,
상기 불순물을 제거하는 공정 후, 상기 처리실 내에 적어도 Si 원자를 함유하는 성막 가스를 공급해서 불순물을 제거한 상기 SiGe막 또는 Ge막 상에 Si 함유막을 에피택셜 성장시키는 공정을 포함하는 기판 처리 방법이 제공된다.
본 발명에 따르면, 반도체 장치의 성능 향상을 가능하게 한 기판 처리 방법, 반도체 장치의 제조 방법, 기판 처리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 관한 기판 처리 장치의 구성을 도시하는 개요도이다.
도 2는 본 발명의 일 실시 형태에 관한 기판 처리 장치의 처리로의 종단면도이다.
도 3은 본 발명의 제1 실시 형태에 관한 기판 처리를 도시한 흐름도이다.
도 4는 HCl 가스와 Cl2 가스를 에칭 가스로서 사용한 기판 클리닝을 행한 경우의 각각의 에칭 레이트를 도시한 그래프이다.
도 5는 H2 어닐 처리에 의한 기판 클리닝의 프로세스를 도시한 흐름도이다.
도 6은 H2 어닐 처리에 의한 기판 클리닝을 실시한 경우의 Si 기판, SiGe 및 캡층이 되는 Epi-Si(또는 Epi-SiGe)막의 각 계면에 있어서의 산소 농도와 탄소 농도를 해석한 그래프이다.
도 7은 Cl2 가스를 사용한 프리에칭 처리에 의한 기판 클리닝의 프로세스를 도시한 흐름도이다.
도 8은 Cl2 가스로 프리에칭했을 때의 웨이퍼 상의 에칭 레이트를 도시한 그래프이다.
도 9의 (A)는 프리에칭 처리를 실시하지 않은 경우의 기판 중심과 기판 단부에 있어서의 성막 시간과 Si막의 막 두께를 도시한 그래프, (B)는 프리에칭 처리를 실시한 경우의 기판 중심과 기판 단부에 있어서의 성막 시간과 Si막의 막 두께를 도시한 그래프이다.
도 10의 (A)는 Si 기판 상에 Fin형 구조로서 STI부와 채널부를 형성했을 때의 도면, (B)는 STI부를 에칭함으로써 채널부의 일부를 노출시켰을 때의 도면, (C)는 노출된 채널부에 캡층을 형성했을 때의 도면, (D)는 캡층 상에 게이트 절연막과 게이트막을 형성했을 때의 도면이다.
도 11의 (A)는 Si 기판 상에 STI부와 채널부를 형성했을 때의 도면, (B)는 채널부 상에 캡층을 형성했을 때의 도면, (C)는 소스 드레인부 및 게이트부를 형성한 반도체 장치의 개략도이다.
(발명자들이 얻은 지견)
먼저, 도 10 및 도 11을 사용해서 일반적인 3차원형 및 planar형 반도체 장치의 제조 공정에 대해서 개략적으로 설명한다.
도 10은 채널부에 고농도의 Ge 원자를 포함하는 SiGe막 또는 Ge막을 사용한 Fin형 반도체 장치의 성막 공정을 도시한 도면이며, 도 10의 (A)는 Si 기판 상에 STI(Shallow Trench Isolation)부(101)와 채널부(102)를 성막했을 때의 도면이다. Si 기판 상에 STI부(101)를 형성한 후에 채널 영역을 리세스하고, 그 부분에 에피택셜 성장을 행한다. 고농도의 Ge 원자를 갖는 SiGe 또는 Ge를 채널로 해서 에피택셜 성장하는 경우, 기판 Si와의 격자 상수 차에 기인하는 왜곡에 의해 3차원 성장(Stranski-Krastanov(SK) mode 성장)이 되기 때문에, 표면은 거칠어진 상태로 되는 경우가 있다. 이 표면을 CMP(Chemical Mechanical Polishing) 처리 또는 에치 백 처리 등에 의해 평탄화한다.
그 후, 도 10의 (B)에 도시하는 바와 같이, 채널부(102)의 일부분을 노출하는 형태로 STI부(101)를 에칭한다. 채널부(102)가 노출되면, 도 10의 (C)에 도시하는 바와 같이 노출된 채널부 상에 캡층이 되는 Si 또는 SiGe의 에피택셜막(이하, 에피택셜 Si 및 에피택셜 SiGe를 Epi-Si, Epi-SiGe라고 기재함)(103)이 형성된다.
캡층이 되는 Epi-Si 또는 Epi-SiGe층(103)이 형성되면, 그 층 위에 게이트 절연막(104)으로서 사용되는 High-K막 등이 형성되고, 게이트 절연막(104) 상에는 MetalGate막(MG막) 등의 게이트막이 도 10의 (D)에 도시하는 바와 같이 형성된다.
도 11은 planar형 반도체 장치의 성막 공정을 간단하게 도시한 것이다.
도 11의 (A)는 도 10의 (A)와 마찬가지로, Si 기판(110) 상에 STI부(111)와 채널부(112)를 형성했을 때의 도면이다. planar형이어도 3차원형과 마찬가지로, 고농도의 Ge 원자를 포함하는 SiGe 또는 Ge를 에피택셜 성장하는 경우에는, 3차원 성장이 되어 기판 표면이 거칠어지는 경우가 있기 때문에, 채널부(112)의 평탄화를 도모하기 위해서 CMP 처리나 에치 백 처리 등에 의해 채널부(112)의 표면을 평탄화한다.
평탄화된 채널부(112) 상에는 캡층이 되는 Epi-Si 또는 Epi-SiGe막을 도 11의 (B)와 같이 형성하고, 최종적으로 소스/드레인부나, 게이트부(114) 등을 형성해서 도 11의 (C)에 도시되는 바와 같은 반도체 장치를 제조한다.
여기서, 반도체 장치의 채널부에 고농도의 Ge 원자를 포함하는 SiGe나 Ge를 사용하면, SiGe 또는 Ge막 표면에 발생하는 Ge 산화막에 의해 채널부의 SiGe 또는 Ge막과, 채널부 상에 형성되는 High-K막 등의 게이트 절연막과의 계면에 계면 준위가 발생하게 된다. 이것을 억제하기 위해서, 채널부의 SiGe 또는 Ge막 표면 상에 Si박막 등의 캡층을 형성할 필요가 있다.
그러나, Fin형 등의 3차원 구조로 하는 경우나, planar형의 경우이어도 고농도의 Ge 원자를 포함하는 SiGe나 Ge를 사용하는 경우에는, Si와의 큰 격자 상수 차에 기인해서 표면이 거칠어지기 때문에, CMP 처리 등의 타 장치에 의한 평탄화 등의 처리가 필요해진다. 이 때문에, SiGe 성막 후에 연속해서 Si 성막을 행할 수 없어, 다시 SiGe나 Ge 성장 표면 상에 Si를 에피택셜 성장을 실시할 필요가 있다. CMP 처리 등의 처리에 의해 타 장치에 반송할 때 기판이 대기에 노출되기 때문에 기판 표면 상에 자연 산화막이 형성되어 버리기 때문에, 캡층이 되는 Si 또는 SiGe의 에피택셜막(이하, Epi-Si, Epi-SiGe로 함)과 채널부의 계면이 청정 계면으로 되지 않아, 원하는 전기 특성을 얻을 수 없다.
여기서, 고농도의 Ge 원자를 포함하는 SiGe란, 적어도 50% 이상의 Ge 원자를 함유하는 SiGe를 가리키고 있다.
일반적으로, 이러한 막 표면의 불순물 제거에는 수소(H2) 어닐 처리가 행하여진다. 여기서, 불순물을 제거하는 기술로서, 저온에서 행하는 H2 어닐 처리에 의한 기판 클리닝을 사용한 경우에 대해서 도 5, 도 6을 사용해서 설명한다.
도 5는 H2 어닐 처리에 의한 기판 표면 클리닝의 프로세스 흐름도이다.
H2 어닐 공정 S13은, 수소 분위기 하에서 열처리를 행함으로써 수소의 환원 작용을 이용해서 불순물을 제거하는 기술이다. 도 6은, 처리실 내를 채널부인 SiGe막의 완화가 일어나지 않고, Fin 형상이 무너지지 않는 온도대의 550℃로 설정하고, 30분간, H2 어닐 처리에 의한 기판 클리닝을 실시한 경우의 Si 기판, SiGe막 및 캡층이 되는 Epi-Si(또는 Epi-SiGe)막의 각 계면에 있어서의 산소 농도와 탄소 농도를 해석한 그래프이다. 여기서, 도 6의 종축은 산소 농도와 탄소 농도를 나타내고 있고, 횡축은, 캡층이 되는 Epi-Si(또는 Epi-SiGe)막의 표면으로부터 기판 하면 방향을 향한 깊이(㎚)를 나타내고 있다.
도 6에 도시되는 바와 같이, 550℃라고 하는 저온에서 처리하고 있기 때문에, 수소의 환원 효과가 불충분해지고, 채널부의 SiGe막과 캡층이 되는 Epi-Si(또는 Epi-SiGe)막과의 계면에서는 탄소 농도 및 산소 농도가 매우 높게 되어 있어, 청정한 계면을 얻을 수 없다는 것을 확인할 수 있다.
이와 같이, 채널부와 캡층의 계면이 청정하지 않은 경우, 채널부 상에 형성되는 캡층은 원하는 전기 특성을 가질 수 없지만, 불순물이 충분히 제거되는 온도에서 H2 어닐 처리를 실시하면, 채널부에 왜곡 완화의 결함이나, 열에 의한 형상 붕괴가 발생하게 된다.
본 발명자들은, 이러한 현상이, 채널부에 고농도의 Ge 원자를 함유하는 SiGe막 또는 Ge막을 사용한 경우에 발생하는 특유의 과제인 것을 알아내었다.
본 발명은 본 발명자들이 알아낸 상기 지견에 기초하는 것이다.
<제1 실시 형태>
이어서 본 발명의 일 실시 형태를 도면에 기초하여 설명한다.
도 1에 있어서, 본 발명의 일 실시 형태에 관한 기판 처리 장치(10)의 개요를 나타낸다. 기판 처리 장치(10)는 소위 핫월식 종형 감압 CVD 장치이다. 도 1에 도시하는 바와 같이, 웨이퍼 카세트(후프 또는 포드라고도 함)(12)에 의해 반입된 웨이퍼(Si 기판) a는, 이동 탑재기(14)에 의해 웨이퍼 카세트(12)로부터 기판 유지구로서의 보트(16)에 이동 탑재된다. 보트(16)에의 이동 탑재는, 대기실에서 행하여지고, 대기실에 보트(16)가 있을 때에는, 노구 게이트 밸브(29)에 의해, 처리실은 기밀하게 유지된다. 보트(16)에의 모든 웨이퍼 a의 이동 탑재가 완료되면, 노구 게이트 밸브(29)를 이동하여, 노구부를 개방함으로써, 보트(16)는 처리로(18) 내에 삽입되고, 처리로(18) 내는 진공 배기계(20)에 의해 감압된다. 그리고 히터(22)에 의해 처리로(18) 내를 원하는 온도로 가열하고, 온도가 안정된 시점에서 가스 공급부(21)로부터 원료 가스와 에칭 가스를 교대로 공급하여, 웨이퍼 a 상에 Si 또는 SiGe 등을 선택 에피택셜 성장시킨다. 또한, 참조 부호 23은 제어계이며, 보트(16)의 처리로(18) 내에의 삽입 및 회전, 처리로(18)로부터의 배출, 진공 배기계(20)에서의 배기, 가스 공급부(21)로부터의 가스의 공급 및 히터(22)에 의한 가열 등을 제어한다.
Si 또는 SiGe의 선택 에피택셜 성장의 원료 가스로서는, SiH4나 Si2H6, SiH2Cl2등의 Si 함유 가스가 사용되고, SiGe의 경우에는 또한 GeH4나 GeCl4 등의 Ge 함유 가스가 가해진다. CVD 반응에 있어서 원료 가스가 도입되면 Si 상에서는 즉시 성장이 개시되는 데 반해 SiO2나 SiN의 절연막 상에서는 잠복 기간(인큐베이션 타임)이라고 불리는 성장의 지연이 발생한다. 이 잠복 기간 동안, Si 상에만 Si 또는 SiGe를 성장시키는 것이 선택 성장이다. 이 선택 성장 중에는 SiO2이나 SiN의 절연막 상에 Si 핵의 형성(불연속인 Si막의 형성)이 발생하고 있어, 선택성이 손상되게 된다. 따라서, 원료 가스의 공급 후에, 에칭 가스를 공급해서 SiO2나 SiN 등의 절연막 상에 형성된 Si 핵(Si막)의 제거를 행한다. 이것을 반복함으로써 선택 에피택셜 성장을 행한다.
이어서, 본 발명의 일 실시 형태에 관한 기판 처리 장치(10)에 사용하는 처리로(18)의 보트(16)의 삽입 후의 구성의 상세를, 도면에 기초하여 설명한다. 도 2는 본 발명의 일 실시 형태에 관한 보트(16) 삽입 후의 처리로(18)의 개략적인 구성도이며, 종단면도로서 도시된다. 도 2에 도시하는 바와 같이, 처리로(18)에는, 처리실(24)을 형성하는, 예를 들어 아우터 튜브로 이루어지는 반응관(26)과, 반응관(26)의 하부에 배치되어, 배기구(27)로부터 배기되는 가스 배기관(28)과 처리실(24) 내에 원료 가스 등을 공급하는 제1 가스 공급계(30)와 에칭 가스 등을 공급하는 제2 가스 공급계(32)가 설치되고, 반응관(26)과 O링(33a)을 개재해서 접속된 매니폴드(34)와, 매니폴드(34)의 하단부를 폐색하고, 처리실(24)을 O링(33b 및 33c)을 개재해서 밀폐하는 시일 캡(36)과, 웨이퍼(Si 기판) a를 다단으로 보유 지지(지지)하는 웨이퍼 보유 지지체(기판 지지 부재)로서의 보트(16)와, 보트(16)를 소정의 회전수로 회전시키는 회전 기구(38)와, 반응관(26)의 외측에, 도시하지 않은 히터 소선과 단열 부재로 이루어지고 웨이퍼 a를 가열하는 히터(가열 부재)(22)를 구비하고 있다.
반응관(26)은, 예를 들어 석영(SiO2) 또는 탄화 실리콘(SiC) 등의 내열성 재료로 이루어지고, 상단이 폐색되고, 하단이 개구된 원통 형상으로 형성되어 있다. 매니폴드(34)는, 예를 들어 스테인리스 등으로 이루어지고, 상단 및 하단이 개구된 원통 형상으로 형성되어 있고, 상단이 O링(33a)을 개재해서 반응관(26)과 걸리어 결합되어 있다. 시일 캡(36)은, 예를 들어 스테인리스 등으로 이루어지고, 링 형상부(35)와 원반 형상부(37)로 형성되고, 매니폴드(34)의 하단부를 O링(33b 및 33c)을 개재해서 폐색하고 있다. 또한, 보트(16)는, 예를 들어 석영이나 탄화 실리콘 등의 내열성 재료로 이루어지고, 복수매의 웨이퍼 a를 수평 자세로 또한 중심을 정렬시킨 상태로 정렬시켜서 다단으로 보유 지지하도록 구성되어 있다. 보트(16)의 회전 기구(38)는, 회전축(39)이 시일 캡(36)을 관통해서 보트(16)에 접속되어 있고, 보트(16)를 회전시킴으로써 웨이퍼 a를 회전시키도록 구성되어 있다.
또한, 히터(22)는, 상부 히터(22A), 중앙 상부 히터(22B), 중앙 히터(22C), 중앙 하부 히터(22D) 및 하부 히터(22E)의 5개의 영역으로 분할되어 있고, 이들은, 각각 원통 형상을 갖고 있다.
그리고, 처리로(18) 내에서는, 높이가 상이한 제1 가스 공급구(40a, 40b, 40c)를 갖는 3개의 제1 가스 공급 노즐(42a, 42b, 42c)이 배치되어 있고, 제1 가스 공급계(30)를 구성하고 있다. 또한, 제1 가스 공급 노즐(42a, 42b, 42c)과는 별도로, 높이가 상이한 제2 가스 공급구(43a, 43b, 43c)를 갖는 3개의 제2 가스 공급 노즐(44a, 44b, 44c)이 배치되고, 제2 가스 공급계(32)를 구성하고 있다. 제1 가스 공급계 및 제2의 가스 공급계는, 가스 공급부(21)에 접속되어 있다.
이 처리로(18)의 구성에 있어서, 원료 가스(예를 들어 SiH4 가스)는, 제1 가스 공급계(30)의 제1 가스 공급 노즐(42a, 42b, 42c)로부터 보트(16)의 상부, 중앙부, 하부의 3군데에 공급되고, 에칭 가스(예를 들어 Cl2 또는 HCl 가스)는, 제2 가스 공급계(32)의 제2 가스 공급 노즐(44a, 44b, 44c)로부터 보트(16)의 상부, 중앙부, 하부의 3군데에 공급된다. 또한, 제1 가스 공급계(30)로부터 원료 가스가 공급되고 있는 사이에, 제2 가스 공급계(32)로부터는, 퍼지 가스(예를 들어 H2 가스)가 공급되고, 제2 가스 공급계(32)로부터 에칭 가스가 공급되고 있는 사이에는, 제1 가스 공급계(30)로부터 퍼지 가스가 공급됨으로써, 다른 쪽의 가스가 노즐 내로 역류되는 것을 방지하고 있다. 또한, 처리실(24) 내의 분위기는, 배기계로서의 가스 배기관(28)으로부터 배기된다. 가스 배기관(28)은, 배기 수단(예를 들어 진공 펌프(59))이 접속된다. 가스 배기관(28)은, 처리실(24)의 하방에 설치되어 있고, 도 2에 도시하는 바와 같이, 가스 공급 노즐(42, 44)로부터 분출된 가스는, 상부로부터 하부를 향해서 흐른다. 이렇게 가스의 흐름을 상부로부터 하부를 향하도록 함으로써, 비교적 온도가 낮고 부생성물이 부착되기 쉬운 처리실(24)의 하부를 통과한 가스가 기판 a와 접촉되지 않는 구성으로 할 수 있어, 막질의 향상을 기대할 수 있다.
이어서, 본 실시 형태의 기판 처리 장치에 있어서 실시되는 반도체 장치의 제조 공정의 일 공정인, 기판 처리 공정에 대해서 설명한다. 도 3은, 본 발명의 제1 실시 형태에 관한 기판 처리의 흐름도이다.
본 실시 형태의 기판 처리 공정에서는, 도 3에 도시하는 바와 같이, 웨이퍼 반입 공정 S1, 보트 로드(보트 반입) 공정 S2, 감압 공정 S3, 승온 공정 S4, 온도 안정 공정 S5, 프리에칭 기판 클리닝 공정 S6, Si 선택 성장 공정 S7, 퍼지 공정 S8, 대기압화 공정 S9, 보트 언로드(보트 반출) 공정 S10, 웨이퍼·보트 냉각 공정 S11, 웨이퍼 반송 공정 S12를 포함한다. 이하, 본 실시 형태에 관한 기판 처리 공정을 구체적으로 설명한다.
(웨이퍼 반입 공정 S1)
타 장치에 의해 처리(예를 들어 HF 웨트 에칭)된 웨이퍼 a를 보유 지지한 카세트(12)는, OHT 등의 공장내 반송 장치(도시 생략)에 의해 기판 처리 장치(10) 내에 반입된다. 카세트(12)가 기판 처리 장치(10)에 반송되면, 이동 탑재기(14)는 웨이퍼 a를 카세트(12)로부터 보트(16)에 장전(웨이퍼 차징)한다(웨이퍼 반입 공정 S1). 보트(16)에 웨이퍼 a를 수수한 이동 탑재기(14)는, 카세트(12)로 되돌아와서 후속 웨이퍼 a를 보트(16)에 장전한다. 보트(16) 내에 장전된 웨이퍼 a는, 수평 자세로 또한 서로 중심을 정렬시킨 상태로 정렬되고, 다단으로 지지된 상태로 된다. 본 실시 형태에서는, 웨이퍼 a는 단결정 실리콘으로 구성되고, 그 표면에는 절연체면으로서의 실리콘 산화막이나 실리콘 질화막 등의 절연막이 부분적으로 형성되어 있다. 절연막 사이에는, 웨이퍼 a의 표면의 일부가 노출되고, 그 노출된 부분이 반도체면으로서의 단결정 실리콘부이다. 그 단결정 실리콘부 상에는 고농도의 Ge 원자를 포함하는 SiGe 또는 Ge 에피택셜층이 형성되어 있고, 표면은 SiGe 또는 Ge가 노출되어 있다.
(보트 로드 공정 S2)
미리 지정된 매수의 웨이퍼 a가 보트(16)에 장전(웨이퍼 차징)되면, 보트(16)를 도시하지 않은 보트 엘리베이터에 의해 상승 동작시킨다(보트 로드 공정 S2). 그러면, 웨이퍼 a군을 보유 지지한 보트(16)가 보트 엘리베이터의 상승 동작에 의해 처리로(18) 내에 반입(보트 로딩)되고, 매니폴드(34)의 하단의 개구가 시일 캡(36)에 의해 폐색되어, 보트 엘리베이터가 정지된다. 또한, 보트(16)를 처리실(24) 내에 수용할 때는, 처리실(24) 내의 온도는 400℃ 이하로 설정한다.
(감압 공정 S3)
계속해서, 처리실(24) 내가 원하는 압력(진공도)이 되도록, 진공 배기계(20)에 의해 진공 배기된다(감압 공정 S3). 이때, 처리실(24) 내의 압력은 도시하지 않은 압력 센서로 측정되고, 이 측정된 압력에 기초하여, 배기 밸브(예를 들어 APC 밸브)(62)가, 제어 장치(60)에 의해 피드백 제어된다.
(승온 공정 S4, 온도 안정 공정 S5)
또한, 처리실(24) 내가 원하는 온도로 되도록 히터(22)에 의해 가열된다(승온 공정 S4). 이때, 처리실(24) 내가 500℃ 이상, 600℃ 미만이 되도록, 도시하지 않은 온도 센서가 검출한 온도 정보에 기초하여, 히터(22)에의 통전량이 제어 장치(60)에 의해 피드백 제어된다. 또한, 감압 공정 S3 후이며 승온 공정 S4 전에, 회전 기구(38)의 회전을 개시시키고, 회전 기구(38)에 의해, 보트(16)가 회전됨으로써 웨이퍼 a가 회전된다. 이와 같이 하여, 처리실(24) 내의 온도가 안정될 때까지, 예를 들어 550℃가 될 때까지 대기한다(온도 안정 공정 S5).
(프리에칭 기판 클리닝 공정 S6)
이어서, 웨이퍼 a에 프리에칭 가스를 사용한 프리에칭을 행한다. 본 실시 형태에서는, 프리에칭 가스로서, 염화수소(HCl) 가스를 사용한다.
프리에칭 기판 클리닝 공정 S6에서는, 가스 공급부(21)로부터 제2 가스 공급계(32)를 통하여 반응관 내에 HCl 가스가 공급된다.
이 HCl 가스는 가스 공급부(21)에 접속된 MFC나 유량 조정 밸브 등의 가스 유량 조정 수단에 의해 유량이 조정된다. 유량이 조정된 HCl 가스는 제2 가스 공급계(32)로부터 제2 가스 공급 노즐(44a, 44b, 44c)의 가스 공급구(43a, 43b, 43c)로부터 보트(16)의 상부, 중앙부, 하부에 공급되고, 처리실(24) 내를 하강해서 가스 배기관(28)으로부터 배기된다.
이 프리에칭 기판 클리닝 공정 시에, 히터(22)를 제어하여, 처리실(24) 내를 HCl 가스가 활성화함과 함께 하지막인 SiGe 또는 Ge막에 왜곡이 발생하지 않는 500℃ 이상 600℃ 미만이라는 온도 범위 내로 조정한다. 이것은, HCl 가스는 반응력이 작고, 500℃ 미만의 온도에서는 HCl 가스가 활성화되지 않기 때문이며, 또한 600℃ 이상의 온도에서는 하지막인 고농도의 Ge 원자를 포함하는 SiGe 또는 Ge막에 왜곡이 발생하기 때문에, 원하는 전기 특성을 얻을 수 없게 되기 때문이다. 또한, 본 공정에 있어서의 처리 온도 범위로서는, 적합하게는 550℃ 이상 내지 600℃ 미만에서 처리하는 것이 바람직하다. 이렇게 550℃ 이상 내지 600℃ 미만의 온도대에서 처리함으로써, 단지 에칭하는 것이 아니라, 에칭 후의 웨이퍼 표면에 Si 또는 SiGe막을 에피택셜 성장시키는 것이 필요해지는 경우에, 웨이퍼 표면에 Si 또는 SiGe 에피택셜막의 성장 저해 요인이 되는 할로겐 원자가 잔류되는 것을 억제할 수 있어, 양호한 Si 또는 SiGe 에피택셜막을 성막하는 것이 가능하게 된다.
또한, 배기 밸브(62)를 조정해서 처리실(24) 내의 압력을 예를 들어 100 내지 600㎩의 범위로 설정한다. 이것은, HCl 가스는 반응력이 작기 때문에, 처리실(24) 내의 압력이 100㎩보다도 낮으면 에칭 레이트를 얻을 수 없어, 대상물을 에칭하는 것이 곤란해져 버리는 것과, 노내 압력이 600㎩ 이상이 되면 균일한 에칭 레이트를 얻는 것이 곤란해지는 것을 이유로서 들 수 있다.
여기서, 본 프리에칭 기판 클리닝 S6에 의해 클리닝되는 채널부의 고농도의 Ge 원자를 포함하는 SiGe막 또는 Ge막은, 그 표면 조도가 1㎚ 이하(RMS 표기의 경우, 0.3㎚ 이하)가 되도록 처리되는 것이 바람직하다. 이러한 표면 조도로 함으로써, 채널부 상에 균일한 캡층을 형성하는 것이 가능하게 된다.
(Si 선택 성장 공정 S7)
Si 선택 성장 공정 S7에 있어서, 웨이퍼 a에 성막, 즉 SiGe 또는 Ge막을 하지로 한 Si의 에피택셜 선택 성장을 행한다. 일례로서 이하에 Si의 에피택셜 선택 성장의 구체예에 대해서 설명한다. (1) 먼저, 가스 공급부(21)로부터 제1 가스 공급계(30)에 원료 가스를 공급함으로써, 제1 가스 공급 노즐(42a, 42b, 42c)의 가스 공급구(40a, 40b, 40c)로부터 원료 가스가 처리실(24) 내에 공급된다. 이 원료 가스는, 예를 들어 SiH4 가스이며, 제어 장치(60)에 의해 제어된 가스 공급부(21)에 접속된 MFC나 유량 조정 밸브에 의해 유량 조정된다. 유량 조정된 원료 가스는 제1 가스 공급 노즐(42a, 42b, 42c)로 들어가서, 히터(22)에 의해 가열되면서 제1 가스 공급구(40a, 40b, 40c)로부터 처리실(24)에 공급된다(성막 공정).
이때, 동시에 캐리어 가스로서 수소(H2) 가스를 흘려도 된다. 캐리어 가스로서 처리실(24) 내에 공급되는 H2 가스는, 제어 장치(60)에 의해 제어된 가스 공급부(21)에 접속된 MFC나 유량 조정 밸브에 의해 유량 조정된다. 유량 조정된 원료 가스는 제1 가스 공급 노즐(42a, 42b, 42c)로 들어가서, 히터(22)에 의해 가열되면서 제1 가스 공급구(40a, 40b, 40c)로부터 처리실(24)에 공급된다.
(2) 이어서, 원료 가스 및 H2 가스의 공급을 멈추고 처리실(24) 내의 배기를 행하고, 처리실(24) 내의 배기 완료 후, 퍼지 가스가 되는 질소(N2) 가스나 H2 가스 등의 불활성 가스를 제1 가스 공급 노즐(42a, 42b, 42c) 또는 제2 가스 공급 노즐(44a, 44b, 44c), 또는 이들 모든 가스 공급 노즐에 공급하여, 처리실(24) 내의 분위기를 퍼지한다(선택 성장 공정내 퍼지 공정).
(3) 그 후, 에칭 가스를 제2 가스 공급계(32)에 공급한다. 이 에칭 가스는, 예를 들어 염소(Cl2) 가스이며, 제2 가스 공급 노즐(44a, 44b, 44c)을 통하여 제2 가스 공급구(43a, 43b, 43c)로부터 처리실(24) 내에 공급된다(에칭 공정).
(4) 그 후, 에칭 가스의 공급을 멈추고 처리실(24) 내의 배기를 행하고, 처리실(24) 내의 배기 완료 후, 퍼지 가스가 되는 질소(N2) 가스나 H2 가스 등의 불활성 가스를 제1 가스 공급계(30) 또는 제2 가스 공급계(32), 또는 그 양쪽으로부터 공급하여, 처리실(24) 내의 분위기를 퍼지한다(선택 성장 공정내 퍼지 공정).
이상의 (1) 내지 (4)의 공정을(1) 사이클로 하고, Si 에피택셜막이 원하는 두께가 될 때까지, 이 사이클을 반복함으로써 선택 에피택셜 성장(Si 선택 성장 공정 S7)이 행하여진다.
이때, 배기 밸브(62)를 적정하게 조정하여, 처리실(24) 내의 압력을 예를 들어(100㎩) 미만이 되도록 설정한다. 원료 가스인 예를 들어 SiH4 가스의 유량을 예를 들어 0 내지 1000sccm의 범위 내로, H2 가스의 유량을 0 내지 20000sccm의 범위 내로 설정한다. 또한, 프로세스에 따라, 에칭 가스인 Cl2 가스의 유량을 0 내지 100sccm 이하의 범위 내로 설정한다.
(퍼지 공정 S8, 대기압화 공정 S9)
이어서, 제1 가스 공급계(30), 제2 가스 공급계(32)에의 가스 공급을 정지하고, 처리실 내에의 원료 가스, H2 가스, 에칭 가스의 공급을 정지한다. 이어서, 가스 공급부(21)로부터 질소 가스 등의 불활성 가스를 제1 가스 공급계(30) 또는 제2 가스 공급계(32), 또는 그 양쪽으로부터 공급하여, Si 선택 성장 공정 S7 완료 후에 처리실(24) 내에 잔류하는 원료 가스나 에칭 가스, 반응 생성물 등을 불활성 가스와 함께 가스 배기관(28)으로부터 배출하는 퍼지 공정 S8을 실시한다.
이와 같이 하여, 처리실(24) 내를 퍼지하여, 처리실(24) 내의 분위기를 불활성 가스로 치환한다(퍼지 공정 S8). 처리실(24) 내의 퍼지가 완료되면, 가스 배기관(28)의 배기 밸브(62)의 개방도를 조절하면서, 처리실(24) 내에 불활성 가스를 공급하고, 처리실(24) 내의 압력을 대기압으로 복귀시킨다(대기압화 공정 S9).
(보트 언로드 공정 S10 내지 웨이퍼 반송 공정 S12)
그 후, 회전 기구(38)를 정지시켜서 웨이퍼 a의 회전을 정지하고, 보트 엘리베이터를 하강 동작시키고, 시일 캡(36)을 하강시킴으로써 매니폴드(34)의 하단을 개구하고, 보트(16)를 매니폴드(34)의 하방으로 하강시켜서 처리실(201)로부터 반출한다(보트 언로드 공정 S10). 계속해서, 보트(16)에 장전한 상태 그대로, 웨이퍼 a와 보트가 냉각될 때까지 대기하는 기간을 설정한다(웨이퍼·보트 냉각 공정 S11). 웨이퍼 a가 냉각되면 상기 웨이퍼 이동 탑재기에 의해 처리 완료된 웨이퍼 a를 보트(16)로부터 취출하고, 웨이퍼 카세트(12)에 이동 탑재한다(웨이퍼 반출 공정 S12). 처리 완료 웨이퍼 a가 적재된 웨이퍼 카세트(12)는, 도시하지 않은 공장내 반송 장치에 의해 기판 처리 장치(10)로부터 취출된다. 이상의 공정(S1 내지 S12)에 의해, 본 실시 형태에 관한 기판 처리 공정이 행하여진다.
(Cl2 에칭 처리에 의한 기판 클리닝과 HCl 에칭 처리에 의한 기판 클리닝과의 비교)
이어서 Cl2 가스를 에칭 가스로 해서 기판 클리닝을 행한 경우에 대해서 도 7, 도 8을 사용해서 설명한다.
도 7은 Cl2 가스를 사용한 프리에칭 처리에 의한 기판 클리닝을 적용하는 경우의 프로세스 흐름도이며, 도 3과는 Cl2 프리에칭 공정 S14가 상이하고, 그 밖의 스텝은 도 3과 마찬가지의 처리를 행하고 있다.
Cl2 가스를 프리에칭 처리에 사용한 경우, Cl2는 HCl보다도 에칭력이 강하기 때문에, 하지가 되는 재질에 의해 에칭 레이트가 크게 상이하다.
도 8은, 에칭 대상이 되는 막종을 Si 및 SiGe로 한 경우에, 처리실 내를 SiGe막의 완화가 일어나지 않고, 형상이 무너지지 않는 온도대인 550℃로 설정하고, Cl2 가스로 프리에칭했을 때의 웨이퍼 상의 에칭 레이트를 도시한 그래프이다. 여기서, 도 8에 있어서의 그래프의 종축은, 에칭 레이트(Å/min)를 나타내고 있고, 횡축은, 기판 표면의 위치를 나타낸 것이며, 횡축 중앙에 기재되어 있는 0.0의 값이 기판 중심의 위치를 나타내고 있다.
도 8에 도시되는 바와 같이, 기판 단부(횡축값이 -150.0 또는 150.0)의 위치에 있어서, 에칭 대상이 Si인 경우의 에칭 레이트가 약 4Å/min인 데 반해, 에칭 대상이 SiGe인 경우의 동일 위치에서는, 에칭 레이트가 약 200Å/min으로 약 50배의 에칭 레이트가 되는 것을 확인할 수 있다.
마찬가지로, 기판 중심(횡축값이 0.0)의 위치에 있어서, 에칭 대상이 Si인 경우의 에칭 레이트가, 약 2Å/min인 데 반해, 에칭 대상이 SiGe인 경우의 동일 위치에서는, 약 30Å/min으로 약 15배의 에칭 레이트가 된다.
따라서, Cl2 가스를 사용해서 프리에칭을 행한 경우, SiGe이면 에칭 레이트가 매우 높아져 버리기 때문에, 채널부에 형성된 SiGe, Ge막을 균일하게 클리닝하기 위해서는, 매우 복잡하고 또한 섬세한 제어가 필요해진다.
이에 비해, 에칭 대상이 되는 막종을 SiGe로 하고 HCl 가스와 Cl2 가스를 에칭 가스로서 사용한 기판 클리닝을 행한 경우의 각각의 에칭 레이트를 나타낸 결과를 도 4에 도시한다.
도 4에 있어서, 그래프의 종축과 횡축이 나타내는 파라미터는 각각 도 8과 동일하다.
도 4에 도시되는 바와 같이, HCl을 에칭 가스로 해서 기판 클리닝을 행한 경우, 기판 단부(횡축값이 -150.0)의 위치에 있어서의 에칭 레이트가 3Å/min으로, 다른 쪽의 기판 단부(횡축값이 150.0)의 위치에 있어서의 에칭 레이트에 비하여 다소 높게 되어 있지만, 기판 중심부로부터 기판 단부에 걸쳐서 1 내지 2Å/min의 에칭 레이트로, 거의 균일한 에칭 레이트를 얻을 수 있다.
(프리에칭 처리의 유무에 의한 Si막의 인큐베이션 시간의 비교)
이어서 프리에칭 처리의 유무에 의한 캡층의 Si막의 성막 시간을 비교한 그래프를 도 9에 도시한다.
도 9의 (A)는 프리에칭 처리를 실시하지 않은 경우의 기판 중심과 기판 단부에 있어서의 성막 시간과 Si막의 막 두께를 도시한 그래프이며, 도 9의 (B)는 프리에칭 처리를 실시한 경우의 기판 중심과 기판 단부에 있어서의 성막 시간과 Si막의 막 두께를 도시한 그래프이다. 여기서, 도 9의 (A), 도 9의 (B) 모두 그래프의 종축은 Si의 막 두께를 나타내고, 횡축은 성막 시간을 나타내고 있다.
프리에칭 처리를 행하지 않은 경우, 도 9의 (A)에 도시되어 있는 바와 같이, 기판 중심의 Si막 형성에 관한 인큐베이션 시간은 0.61min인데 반해, 기판 단부는 1.45min으로 동일 기판 표면 상이어도 인큐베이션 시간이 크게 다르다.
이에 비해, 프리에칭 처리를 행한 경우, 도 9의 (B)에 도시되어 있는 바와 같이, 기판 중심의 Si막 형성에 관한 인큐베이션 시간은 0.54min이며, 기판 단부의 Si 형성에 관한 인큐베이션 시간 0.67min과 동일 기판 표면 상에 있어서, 큰 차는 발생하지 않는다.
이상으로부터, 본 실시 형태에 따르면, 이하에 나타내는 1개 또는 복수의 효과를 발휘하는 것이 가능해진다.
본 실시 형태에 따르면, 고농도의 Ge 원자를 포함하는 SiGe 또는 Ge막을 갖는 기판 또는 반도체 장치에 있어서, SiGe 또는 Ge막을 성막 후, in-situ로 표면을 에칭함으로써 클리닝 가능하게 되기 때문에, ex-situ에 비하여, 타 장치에 기판 또는 반도체 장치를 이동시킬 때 발생하는 파손이나 자연 산화막의 형성 등의 리스크를 저감시킬 수 있음과 함께, 기판 또는 반도체 장치 처리의 스루풋을 향상시키는 것이 가능하게 된다.
또한, 본 실시 형태에 따르면, SiGe 또는 Ge막을 갖는 기판 또는 반도체 장치에 있어서, 저온에서 표면을 에칭함으로써 클리닝 가능하게 되고, SiGe 또는 Ge막에 왜곡의 완화나 변형, 파손 등을 발생시키지 않고, 원하는 막질을 유지하는 것이 가능하게 된다.
또한, 본 실시 형태에 따르면, SiGe 또는 Ge막을 균일하게 원하는 양만큼 에칭하는 제어가 가능하게 되기 때문에, 고농도의 Ge 원자를 포함하는 SiGe막 또는 Ge막의 표면 조도를 1㎚ 이하(RMS 표기의 경우, 0.3㎚ 이하)가 되는 균일한 표면 조도를 얻을뿐만 아니라, 캡막과의 계면이 되는 표면에 청정 표면을 얻을 수 있고, SiGe 또는 Ge막 상에 형성하는 Si나 SiGe의 에피택셜막의 인큐베이션 시간의 변동을 억제하는 것이 가능하게 되어, 결정성이 양호한 Si 또는 SiGe의 에피택셜막을 성막하는 것이 가능하게 된다.
이상, 본 발명을 실시 형태에 따라 설명했지만, 상술한 각 실시 형태는 적절히 조합해서 사용할 수 있고, 그 효과를 얻을 수 있다.
또한, 본 발명은 상술한 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능이다.
예를 들어, 상술한 실시 형태에서는, 채널부에 고농도 Ge 원자를 함유하는 SiGe 또는 Ge막을 사용해서 설명했지만, 채널부에 한하지 않고, Si 기판 상에 고농도 Ge 원자를 함유하는 SiGe 또는 Ge막 상에 Epi-Si 또는 Epi-SiGe를 형성하는 반도체 장치이면 어떠한 부위이어도 된다.
또한, 상술한 실시 형태에서는, 기판 유지구로서의 보트를 사용한 종형 뱃치식 기판 처리 장치를 사용해서 설명을 행했지만, 이에 한정되지 않고, 매엽형 기판 처리 장치이어도 되고, 매엽형 뱃치식 기판 처리 장치이어도 된다.
이하에, 본 발명의 바람직한 형태에 대해서 부기한다.
(부기 1) 표면의 일부에 불순물을 함유하는 SiGe막 또는 Ge막이 노출된 기판과, 상기 기판을 처리하는 처리실과, 상기 처리실 내에 에칭 가스를 공급하는 에칭 가스 공급부와, 상기 처리실 내에 적어도 Si 원자를 함유하는 성막 가스를 공급하는 성막 가스 공급부와, 상기 처리실 내에 상기 에칭 가스 공급부로부터 에칭 가스를 공급해서 상기 SiGe막 또는 Ge막의 표면으로부터 불순물을 제거하고, 상기 에칭 가스의 공급에 의해 불순물을 제거한 후에 상기 성막 가스 공급부로부터 상기 Si 원자를 함유하는 성막 가스를 공급해서 상기 SiGe막 또는 Ge막 상에 Si 함유막을 에피택셜 성장시키도록 상기 가열 장치, 상기 성막 가스 공급부 및 상기 에칭 가스 공급부를 제어하는 제어부를 포함하는 기판 처리 장치.
(부기 2) 표면의 일부에 불순물을 함유하는 SiGe막 또는 Ge막이 노출된 기판을 처리실로 반송하는 공정과, 상기 처리실 내에 에칭 가스를 공급하여, 상기 SiGe막 또는 Ge막의 표면으로부터 불순물을 제거하는 공정과, 상기 불순물을 제거하는 공정 후, 상기 처리실 내에 적어도 Si 원자를 함유하는 성막 가스를 공급해서 불순물을 제거한 상기 SiGe막 또는 Ge막 상에 Si 함유막을 에피택셜 성장시키는 공정을 포함하는 반도체 장치의 제조 방법.
(부기 3) 표면의 일부에 불순물을 함유하는 SiGe막 또는 Ge막이 노출된 기판을 처리실로 반송하는 공정과, 상기 처리실 내에 에칭 가스를 공급하여, 상기 SiGe막 또는 Ge막의 표면으로부터 불순물을 제거하는 공정과, 상기 불순물을 제거하는 공정 후, 상기 처리실 내에 적어도 Si 원자를 함유하는 성막 가스를 공급해서 불순물을 제거한 상기 SiGe막 또는 Ge막 상에 Si 함유막을 에피택셜 성장시키는 공정을 포함하는 기판 처리 방법.
(부기 4) 표면의 일부에 불순물을 함유하는 SiGe막 또는 Ge막이 노출된 기판을 처리실로 반송하는 공정과, 상기 처리실 내에 에칭 가스를 공급하여, 상기 SiGe막 또는 Ge막의 표면으로부터 불순물을 제거하는 공정과, 상기 불순물을 제거하는 공정 후, 상기 처리실 내에 적어도 Si 원자를 함유하는 성막 가스를 공급해서 불순물을 제거한 상기 SiGe막 또는 Ge막 상에 Si 함유막을 에피택셜 성장시키는 공정을 포함하는 기판의 제조 방법.
(부기 5) 상기 기판 처리 장치는 상기 처리실 내를 가열하는 가열 장치를 더 포함하고, 상기 제어부는, 상기 에칭 가스 공급 전에 상기 처리실 내를 500℃ 이상 600℃ 미만이 되도록 상기 가열 장치를 제어하는 부기(1) 내지 부기(4)에 기재된 기판 처리 장치, 반도체 장치의 제조 방법, 기판 처리 장치 및 기판의 제조 방법.
(부기 6) 상기 에칭 가스는 염화수소 가스인 부기(1) 내지 부기(4)에 기재된 기판 처리 장치, 반도체 장치의 제조 방법, 기판 처리 장치 및 기판의 제조 방법.
(부기 7) 상기 성막 가스는 SiH4 가스, H2 가스, Cl2 가스인 부기(1) 내지 부기(4)에 기재된 기판 처리 장치, 반도체 장치의 제조 방법, 기판 처리 장치 및 기판의 제조 방법.
(부기 8) 상기 캡이 되는 Si 함유막은 Epi-Si막 또는 Epi-SiGe막인 부기(1) 내지 부기(4)에 기재된 기판 처리 장치, 반도체 장치의 제조 방법, 기판 처리 장치 및 기판의 제조 방법.
(부기 9) 표면의 일부에 SiGe막 또는 Ge막이 노출된 기판과, 상기 기판을 처리하는 처리실과, 상기 처리실 내를 소정의 온도로 가열하는 가열 장치와, 상기 처리실 내에 적어도 Si 원자를 함유하는 성막 가스를 공급하는 성막 가스 공급부와, 상기 처리실 내에 에칭 가스로서의 염화수소 가스를 공급하는 에칭 가스 공급부와, 상기 처리실 내의 온도를 500℃ 이상 600℃ 미만으로 가열하고, 상기 처리실 내를 가열 후에 상기 에칭 가스 공급부로부터 염화수소 가스를 공급해서 상기 SiGe막 또는 Ge막의 표면으로부터 불순물을 제거하고, 상기 염화수소 가스 공급에 의해 불순물을 제거한 후에 상기 성막 가스 공급부로부터 상기 Si 원자를 함유하는 성막 가스를 공급해서 상기 SiGe막 또는 Ge막 상에 캡이 되는 막을 형성하도록 상기 가열 장치, 상기 성막 가스 공급부 및 상기 에칭 가스 공급부를 제어하는 제어부를 포함하는 기판 처리 장치.
이상 서술한 바와 같이 본 발명은 반도체 장치의 성능 향상을 가능하게 한 반도체 장치의 제조 방법, 기판 처리 방법, 기판 처리 장치에 이용할 수 있다.
101 반도체 제조 장치
110 카세트
111 하우징
114 카세트 스테이지
118 카세트 반송 장치
105 카세트 선반
125 웨이퍼 이동 탑재기
125c 아암
141 로드 로크실
144 가스 공급관
176, 177, 178 밸브
180 제1 가스 공급원
181 제2 가스 공급원
182 제3 가스 공급원
183, 184, 185 MFC
200 웨이퍼
201 반응 실
202 처리로
205 반응관
206 히터
209 매니폴드
217 보트
16a 보트 단열부
238 온도 제어부
235 가스 유량 제어부
231 가스 배기관
236 압력 제어부
219 시일 캡
237 구동 제어부
239 주 제어부
240 컨트롤러
242 APC 밸브
244 볼 나사
248 승강 모터
249 승강 대
250 승강 샤프트
254 회전 기구
255 회전축
264 가이드 샤프트
265 벨로즈
252 승강 기판
253 구동부 커버
256 구동부 수납 케이스
257 냉각 기구
258 전력 공급 케이블
259 냉각수 유로
260 냉각수 배관.

Claims (15)

  1. 기판 처리 장치로서,
    적어도 표면의 일부에 SiGe막 또는 Ge막이 노출된 기판과, 상기 기판을 처리하는 처리실과, 상기 처리실 내에 에칭 가스를 공급하는 에칭 가스 공급부와, 상기 처리실 내에 성막 가스로서 적어도 Si 함유 가스를 공급하는 성막 가스 공급부와, 상기 SiGe막 또는 Ge막의 표면에 형성된 Ge 산화막을 상기 에칭 가스를 공급함으로써 제거하고, 상기 에칭 가스의 공급에 의해 상기 Ge 산화막을 제거한 후에 상기 Si 함유 가스를 공급하여, 적어도 상기 SiGe막 또는 상기 Ge막 상에 Si 함유막을 에피택셜 성장시키도록, 상기 성막 가스 공급부 및 상기 에칭 가스 공급부를 제어하는 제어부를 포함하는, 기판 처리 장치.
  2. 제1항에 있어서,
    상기 에칭 가스는 염화수소인, 기판 처리 장치.
  3. 제2항에 있어서,
    상기 기판 처리 장치는 상기 처리실 내를 가열하는 가열 장치를 더 포함하고,
    상기 제어부는, 상기 에칭 가스를 공급할 때의 상기 처리실 내의 온도가 500℃ 이상 600℃ 미만이 되도록 상기 가열 장치를 제어하는, 기판 처리 장치.
  4. 제2항에 있어서,
    상기 기판 처리 장치는 상기 처리실 내의 분위기를 배기하는 배기부를 더 포함하고,
    상기 제어부는, 상기 에칭 가스를 공급할 때의 상기 처리실 내의 압력이 100㎩ 이상 600㎩ 미만이 되도록 상기 배기부를 제어하는, 기판 처리 장치.
  5. 제1항에 있어서,
    상기 SiGe막 또는 Ge막은, 적어도 50% 이상의 Ge 원자를 함유하고 있는, 기판 처리 장치.
  6. 반도체 장치의 제조 방법으로서,
    적어도 표면의 일부에 SiGe막 또는 Ge막을 노출시킨 기판을 처리실로 반송하는 공정과,
    상기 기판을 반송 후, 에칭 가스 공급부로부터 상기 처리실 내에 에칭 가스를 공급하여, 상기 SiGe막 또는 Ge막의 표면에 형성된 Ge 산화막을 제거하는 공정과,
    상기 Ge 산화막을 제거한 후, 성막 가스로서 적어도 Si 함유 가스를 성막 가스 공급부로부터 상기 처리실 내에 공급함으로써, 적어도 상기 SiGe막 또는 Ge막의 표면에 Si 함유막을 에피택셜 성장시키는 공정을 포함하는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 에칭 가스는 염화수소인, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 Ge 산화막을 제거하는 공정에 있어서의 상기 처리실의 온도가 500℃ 이상 600℃ 미만이 되도록 상기 처리실 내를 가열하는 가열 장치를 제어하는, 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 Ge 산화막을 제거하는 공정에 있어서의 상기 처리실의 압력이 100㎩ 이상 600㎩ 미만이 되도록, 상기 처리실 내의 분위기를 배기하는 배기부와 상기 에칭 가스 공급부를 제어하는, 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 SiGe막 또는 Ge막은, 적어도 50% 이상의 Ge 원자를 함유하고 있는, 반도체 장치의 제조 방법.
  11. 기판 처리 방법으로서,
    적어도 표면의 일부에 SiGe막 또는 Ge막을 노출시킨 기판을 처리실로 반송하는 공정과,
    상기 기판을 반송 후, 에칭 가스 공급부로부터 상기 처리실 내에 에칭 가스를 공급하여, 상기 SiGe막 또는 Ge막의 표면에 형성된 Ge 산화막을 제거하는 공정과,
    상기 Ge 산화막을 제거한 후, 성막 가스로서 적어도 Si 함유 가스를 성막 가스 공급부로부터 상기 처리실 내에 공급함으로써, 적어도 상기 SiGe막 또는 Ge막의 표면에 Si 함유막을 에피택셜 성장시키는 공정을 포함하는, 기판 처리 방법.
  12. 제11항에 있어서,
    상기 에칭 가스는 염화수소인, 기판 처리 방법.
  13. 제12항에 있어서,
    상기 Ge 산화막을 제거하는 공정에 있어서의 상기 처리실의 온도가 500℃ 이상 600℃ 미만이 되도록 상기 처리실 내를 가열하는 가열 장치를 제어하는, 기판 처리 방법.
  14. 제12항에 있어서,
    상기 Ge 산화막을 제거하는 공정에 있어서의 상기 처리실의 압력이 100㎩ 이상 600㎩ 미만이 되도록, 상기 처리실 내의 분위기를 배기하는 배기부와 상기 에칭 가스 공급부를 제어하는, 기판 처리 방법.
  15. 제11항에 있어서,
    상기 SiGe막 또는 Ge막은, 적어도 50% 이상의 Ge 원자를 함유하고 있는, 기판 처리 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180108455A (ko) * 2017-03-23 2018-10-04 도쿄엘렉트론가부시키가이샤 가열 방법, 성막 방법, 반도체 장치의 제조 방법, 및 성막 장치
KR20200035213A (ko) * 2018-09-25 2020-04-02 도쿄엘렉트론가부시키가이샤 에칭 방법, 에칭 장치 및 기억 매체
US11342192B2 (en) 2017-03-29 2022-05-24 Tokyo Electron Limited Substrate processing method and storage medium

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018427A1 (en) * 2015-07-15 2017-01-19 Applied Materials, Inc. Method of selective epitaxy
JP6778139B2 (ja) 2017-03-22 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6969935B2 (ja) * 2017-08-28 2021-11-24 キオクシア株式会社 半導体装置及びその製造方法
JP7405070B2 (ja) * 2020-12-17 2023-12-26 信越半導体株式会社 エピタキシャルウェーハの欠陥評価方法
JP7436438B2 (ja) * 2021-09-29 2024-02-21 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216909A (ja) 2003-03-26 2011-10-27 Hitachi Kokusai Electric Inc 基板処理装置及び半導体デバイスの製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3372158B2 (ja) * 1996-02-09 2003-01-27 株式会社東芝 半導体装置及びその製造方法
JP4511092B2 (ja) * 2000-12-11 2010-07-28 セイコーエプソン株式会社 半導体素子の製造方法
US7785995B2 (en) * 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
JP2007305730A (ja) * 2006-05-10 2007-11-22 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP4894390B2 (ja) * 2006-07-25 2012-03-14 信越半導体株式会社 半導体基板の製造方法
JP2010045254A (ja) * 2008-08-15 2010-02-25 Toshiba Corp 半導体装置の製造方法
JP5755931B2 (ja) * 2010-04-28 2015-07-29 株式会社半導体エネルギー研究所 半導体膜の作製方法、電極の作製方法、２次電池の作製方法、および太陽電池の作製方法
KR101852342B1 (ko) * 2011-03-23 2018-04-27 삼성전자주식회사 반도체 소자 및 그의 제조방법
US9093269B2 (en) * 2011-12-20 2015-07-28 Asm America, Inc. In-situ pre-clean prior to epitaxy

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216909A (ja) 2003-03-26 2011-10-27 Hitachi Kokusai Electric Inc 基板処理装置及び半導体デバイスの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180108455A (ko) * 2017-03-23 2018-10-04 도쿄엘렉트론가부시키가이샤 가열 방법, 성막 방법, 반도체 장치의 제조 방법, 및 성막 장치
US11342192B2 (en) 2017-03-29 2022-05-24 Tokyo Electron Limited Substrate processing method and storage medium
KR20200035213A (ko) * 2018-09-25 2020-04-02 도쿄엘렉트론가부시키가이샤 에칭 방법, 에칭 장치 및 기억 매체

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