CN101836295A - 半导体装置及其制备方法 - Google Patents

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Abstract

公开了一种制备半导体装置的方法。该方法包括在介电层内形成至少一个沟槽、从而将半导体基片的一部分暴露，至少在该至少一个沟槽的底部形成硅-锗缓冲层，在该硅-锗缓冲层上形成锗种子层且在该锗种子层上形成锗层。还公开了一种半导体装置。该半导体装置包括半导体基片、置于该半导体基片之上的介电层、在该介电层且将该半导体基片的一部分暴露的至少一个沟槽、至少置于该至少一个沟槽的底部之上的硅-锗缓冲层，置于该硅-锗缓冲层之上的锗种子层以及置于该锗种子层之上的锗层。

Description

半导体装置及其制备方法
技术领域
本发明的实施方案涉及半导体装置领域。举例来说，本发明的实施方案涉及在Ge的选择性外延生长(SEG)之前，具有Ge种子层的低温硅锗(SiGe)的外延结构及其制备方法。
背景技术
硅(Si)基互补型金属氧化物半导体(CMOS)电子设备的前端处理通常包含高于900℃处理温度的热循环。相反，对于锗-硅(Ge/Si)基电子设备和光电设备，Ge的存在需要相对更低温度的处理，例如低于约700℃。这种热预算的不相容在具有Ge/Si基设备的Si基CMOS电子设备的单片集成中构成了关键的挑战。
为了处理这个问题，已经做了一些努力，以使得具有Ge/Si基设备的Si基CMOS电子设备的单片集成成为可能。一种方法涉及通过组分梯度SiGe缓冲利用超高真空化学气相沉积(UHVCVD)在Si之上生长Ge。R.M.Sieg等发表的“Toward device-quality GaAs growthby molecular beam epitaxy on offcut Ge/Si1-xGex/Si substrates”，Journalof Vacuum Science&Technology B：Microelectronics and NanometerStructures，1998年5月，卷16，3期，1471-1474页中公开了通过Ge/梯度Si1-xGex/Si缓冲层的使用，砷化镓(GaAs)在Si基片上的外延生长使得具有Si微电子的GaAs基光电器件的单片集成成为可能。
另一种方法涉及利用Si上的两步Ge生长，其由以下步骤组成：约350℃至450℃低温下的Ge种子层的沉积，然后是约500℃至850℃的更高温下的Ge外延的沉积。Silvia Famà等发表的“Highperformance germanium-on-silicon detectors for opticalcommunications”，Applied Physics Letters，2002年7月，卷81，4期，586-588页公开了以下内容：为了最小化与大的晶格失配有关的位错，驰豫低温Ge缓冲薄层在350℃、以10sccm的GeH4沉积在Si上。该缓冲层用于促进位错插入作为用于应变驰豫而非岛状生长的机制。然后将反应器的温度提高至600℃的更高温度并将约4μm的Ge沉积在Si上。
相似的方法公开在Hsin-Chiao Luan等发表的“High-quality Geepilayers on Si with low threading-dislocation densities”，Applied PhysicsLetters，卷75，19期，2909-2911页中。该出版物公开了以下内容：通过循环热退火后的两步UHVCVD处理获得了Si上具有低的穿透位错密度的高质量Ge外延层。Si上的Ge的异质外延在350℃、以10sccm的GeH4流开始。在30nm的Ge沉积在Si上之后，熔炉的温度升高至600℃，并将1μm的Ge沉积在Si上。然后在高退火温度和低退火温度之间将晶圆进行循环退火。
最近，Junko Nakatsuru发表的“Growth of high quality Ge epitaxiallayer on Si(100)substrate using ultra thin Si0.5Ge0.5buffer”，MaterialsResearch Society，秋季版，EE 7.24，2005，中描述了一种在低温Ge种子层生长之前使用大约几个纳米的超薄低温Si1-xGex缓冲层以及随后的高温Ge外延的方法。该出版物公开了在外延生长之前用稀释的氢氟酸(DHF)溶液清洗Si基片，并在750℃时进行真空退火。2-20nmSi1-xGex缓冲层在450-520℃下生长。然后使用两步生长处理在该缓冲层上生长Ge外延层。首先，约30nm的Ge种子层在350℃～400℃生长，然后约1μm的更厚的Ge层在550℃～600℃生长。将所生成的结构在该厚的Ge外延层生长之后，于约800℃下进行原位退火处理，持续约15分钟。
还使用如出版物“Growth of high quality Ge epitaxial layer on Si(100)substrate using ultra thin Si0.5Ge0.5buffer”中公开的方法，但是没有循环退火，另一出版物，Ter-Hoe Loh等发表的“Ultrathin lowtemperature SiGe buffer for the growth of high quality Ge epilayers on Si(100)by ultrahigh vacuum chemical vapor deposition”，Applied PhysicsLetters，卷90，(092108)2007公开了能够实现Si上的已生长成的总的Ge中6×106cm-2的蚀坑密度(EPD)。获得大约106cm-2的Ge外延蚀坑密度(EPD)同时消除退火导致更低的热预算处理并减少Si和混合有Si的Ge中蔓延的掺杂扩散。抑制Ge和Si混合对维持决定光电二极管反应谱的带隙特性很关键。
然而，现有技术中未公开在已形成图案的Si基片上选择性生长高质量应变或应变驰豫的Ge外延的方法。一种应用是使用Ge/Si作为光探测器进行CMOS处理以实现光电集成电路(OEIC)。可以在完成前端CMOS处理之后实现Ge在Si基OEIC芯片的指定区域之上的选择性外延生长(SEG)用于形成Ge/Si光探测器。这不仅仅方便了集成处理而且消除了实现用于形成台面结构的Ge刻蚀，还带来了与全晶圆之上的总的Ge外延相比更好的晶体质量这一额外好处。这是由于区域依赖界面形核源(例如位错的相互作用，微粒和穿透位错(TD))的抑制，以及用作穿透位错陷阱的台面结构侧壁的存在，该穿透位错能够更容易地向SEG外延的边缘传播出去。
发明内容
在本发明的一个实施方案中，提供了制备半导体装置的方法。该方法包括在介电层内形成至少一个沟槽、从而将半导体基片的一部分暴露，至少在该至少一个沟槽的底部形成硅-锗缓冲层，在该硅-锗缓冲层上形成锗种子层，以及在该锗种子层上形成锗层。
在本发明的一个实施方案中，提供了一种半导体装置。该半导体装置包括半导体基片、置于该半导体基片之上的介电层、在该介电层内将该半导体基片的一部分暴露的至少一个沟槽、至少置于该至少一个沟槽的底部之上的硅-锗缓冲层，置于该硅-锗缓冲层之上的锗种子层以及置于该锗种子层之上的锗层。
附图说明
在附图中，同样的参考字符在不同的视图中通常涉及相同的部分。附图不一定按比例绘制，而是通常强调例示本发明的原则。在以下描述中，参考以下附图描述本发明的各种实施方案，其中：
图1示出了依据本发明实施方案的半导体装置的剖面图；
图2A～2K示出了例示依据本发明实施方案的半导体装置的制备过程的剖面图；
图3示出了例示依据本发明实施方案的半导体装置的制备方法的流程图；
图4示出了依据本发明实施方案的沟槽中用于选择性外延生长的温度、乙硅烷(或硅烷)和稀释的锗烷的流量与时间的图；
图5示出了外延生长系统的示意图；
图6A示出了具有在SiO2限定的Si窗口中沉积的SEG Ge、100×100μm2正方形的一角的扫描电镜(SEM)图像；
图6B示出了SEG Ge边缘处的剖面透射电镜(XTEM)图像；
图6C示出了0.6μm×20μm SEG Ge带条的SEM图像；
图6D示出了2×2μm2正方形衬垫SEG Ge的SEM图像；
图6E示出了具有SiO2作为电介质的0.35μm×20μm SEG Ge带条的XTEM图像；
图7A示出了用CrO2/HF溶液进行Ge表面处理(湿法刻蚀)之后，100×100μm2SEG Ge外延的边缘处刻蚀坑的SEM图像；
图7B示出了用CrO2/HF溶液进行Ge表面处理(湿法刻蚀)之后，100×100μm2SEG Ge外延的中心处刻蚀坑的SEM图像；
图7C示出了用碘(I2/CHCOOH/HNO3/HF)溶液进行Ge表面处理(湿法刻蚀)之后，100×100μm2SEG Ge外延的表面的SEM图像(全局视图)；
图7D示出了用碘溶液进行Ge表面处理(湿法刻蚀)之后，100×100μm2SEG Ge外延的表面的SEM图像(局部视图)；
图7E示出了由CrO2/HF和碘溶液二者的表面处理而测量的蚀坑密度(EPD)作为SEG Ge尺寸的函数的图；
图8示出了晶圆的各位点处100×100μm2SEG Ge的中心处的显微拉曼光谱；
图9示出了垂直入射光电二极管结构的剖面图；
图10示出了具有正电压作为反向偏压的四种设备样本的I-V曲线；
图11示出了波导光电二极管的剖面图；
图12示出了波导光电二极管的透视图；
图13示出了在电介质上具有形核Ge的波导光电二极管的透视图。
具体实施方式
本发明的实施方案已具体示出，并参考具体实施方案进行了描述，然而，本领域的技术人员应当理解，其中可以在不偏离所附权利要求书所限定的本发明精神和范围的情况下做出各种形式和细节上的变型。因此，所附权利要求书和在该权利要求书的等同方式的含义和范围之内得出的所有变型所显示的本发明的范围都被包括在内。
图1示出了依据本发明的实施方案的半导体装置100的剖面图。该半导体装置100包括初始半导体基片102。该半导体基片102通常为体硅(Si)基片(或晶圆)或者绝缘体上硅(SOI)基片。然而，任何其它合适的半导体材料均可以用作半导体基片102。介电层104沉积于该半导体基片102上，该介电层104可以是氧化物，例如二氧化硅(SiO2)或者氧化物和氮化物(例如氮化硅)的组合物。然而，任何其它合适的电介质材料均可以用作介电层104。半导体装置100还包括介电层104中将半导体基片102的一部分暴露的至少一个沟槽106。硅-锗(SiGe)缓冲层108至少放置在沟槽106的底部之上，SiGe缓冲层108与半导体基片102接触。锗(Ge)种子层110放置在SiGe缓冲层108之上，以使得Ge种子层110包裹SiGe缓冲层108的三个边缘。然后Ge外延层112放置于Ge种子层110之上。最后，Ge保护层或者覆盖层114放置于Ge外延层112之上。Ge保护层114通常由Si制成。
图2A～2K示出了例示依据本发明实施方案的半导体装置的制备过程的剖面图。
图2A示出了初始半导体基片102。该半导体基片102通常为体Si基片或者SOI基片。该体Si基片可以为电阻率在约6～9Ωcm范围内的8英寸的p-型Si(100)晶圆且该SOI基片可以为电阻率约12Ωcm的p-型晶圆。然而，任何其它合适的半导体材料均可以用作半导体基片102。在沉积之前，初始半导体基片102可以首先在混合比率为1∶2∶10的氢氧化铵(NH4OH)∶过氧化氢(H2O2)∶去离子(DI)中清洗，然后在混合比率为1∶200的氢氟酸(HF)∶DI中清洗，持续约2分钟。然后进行超声波干燥。
在清洗之后，图2B示出了半导体基片102上沉积的介电层104。该介电层104可以为氧化物或者首先是氧化物然后是氮化物的组合物。在本发明的实施方案中，氧化物为SiO2，氮化物为氮化硅(Si3N4)，但不限于此。在本发明的实施方案中，通过等离子体增强化学气相沉积(PECVD)沉积SiO2。然而，可以利用用于沉积SiO2的任意合适的沉积方法。SiO2的厚度通常约为100nm，但不限于此。在本发明的另一实施方案中，SiO2在半导体基片102上热生长，然后进行Si3N4的PECVD沉积。然而可以利用任意合适的SiO2和Si3N4的沉积方法。热生长的SiO2的厚度通常约为120nm，但不限于此。Si3N4的厚度通常约为50nm。
接下来，图2C示出了沉积在介电层104上的光刻胶层116。
图2D示出了接下来通过传统光刻技术使光刻胶层116形成图案。然后，将形成图案的光刻胶层116用作掩膜，不被该掩膜覆盖的部分介电层104通过各向异性刻蚀方法(例如反应离子刻蚀(RIE))刻蚀掉，在半导体基片102上的电介质开口118内留下约100埃的介电层104。
图2E显示了移除光刻胶层116，然后在电介质开口118内进行剩余介电层104的湿法刻蚀，以形成将半导体基片102的一部分暴露的沟槽106。用混合比率为1∶25的稀释的氢氟酸(DHF)∶DI实施湿法刻蚀。接着，部分形成的半导体装置100首先用混合比率为1∶2∶10的NH4OH∶H2O2∶DI在大约60℃清洗约5分钟，然后在混合比率为1∶200的DHF∶DI中清洗约2分钟。再于DI水中清洗，然后在氮气(N2)中干燥。
清洗之后，开始沟槽106内的选择性外延生长(SEG)。将部分形成的半导体装置100装载入外延生长系统的腔室内，在此处该外延开始于约750℃～800℃在N2中进行原位高温清洗。然后，当SiH4或者Si2H6在该腔室中流动，薄Si层(未示出)在沟槽106内、半导体基片102上于约570℃～600℃之间的温度生长。该薄Si层具有约30nm的厚度，但不限于此。然而，薄的Si层的生长是可选的。薄的Si层仅在为了掺杂质的目的而进行离子注入而使得半导体基片120为无定形时需要。
在纯的或者稀释的GeH4气体流动之前、温度从约750℃下降至350℃时，包括约600s的中断时间。Ge外延在图2F中开始。当SiH4或者Si2H6以及纯的或者稀释的GeH4气体流过半导体基片102时，SiGe缓冲层108在沟槽106内的半导体基片102上沉积。SiGe缓冲层108的厚度约为13nm至30nm，通常约为13nm。SiGe缓冲层108的最小厚度约为7nm至约10nm。
图2G示出了SiGe缓冲层108上的Ge种子层110在350℃至400℃温度下的生长。类似地，当GeH4气体流过SiGe缓冲层108，SiGe缓冲层108表面上GeH4的热分解发生，并产生Ge和H2。在本发明的实施方案中，Ge种子层110的厚度约为30nm至50nm，通常约为30nm。在本发明的实施方案中，Ge种子层110的最小厚度约为20nm。
然后，有约2000s的温度稳定时间，此处，温度可能从约550℃上升至600℃。图2H示出了在光刻定义的电介质窗口118或者沟槽106内的Ge外延层112的选择性生长，以及介电层104上形核Ge120的形成。Ge外延层112涉及到高温(550℃至600℃)下的Ge生长。Ge外延层112的最小厚度约为30nm。通常，Ge(Ge外延层112和Ge种子层110)的总厚度约为60nm。在本发明的实施方案中，Ge外延层112的厚度约为30nm至500nm，例如约400nm至约500nm。
当Si2H6或者GeH4流过介电层104，Si2H6或者GeH4的分解导致了Si或Ge形核种子120在介电层104上分别沉积。在一段时间内，这些Si或Ge的形核种子120将在介电层104上形成进一步的Si或Ge的形核的中心，最终形成多晶硅或者Ge层。在介电层104上形成均匀的多晶硅或者Ge层，以在底部完全覆盖介电层104所花费的时间被认为是成核时间。将培养时间定义为从气体成分流过介电层104的时间点到在介电层104上首先出现成核的Si或Ge 120的时间这一时间段。气体成分为乙硅烷(或硅烷)以及稀释的锗烷(或者通常的纯的锗烷)。
在低温SiGe缓冲层108生长期间，缩短Si2H6和GeH4的流动时间，以使得这段时间比约350℃至400℃的低温下的培养时间更短。因此，克服了种类形核的限制，还生长出了其厚度足以能够吸收由晶格失配和失配应力所导致的位错的SiGe缓冲层108。
然而，在Ge外延层112的选择性生长期间，当单晶锗112在电介质SEG窗口118内增长厚度时，在介电层104上开始Ge的成核。当介电层104上的Ge微粒增长尺寸时，这些开始争夺气体成分，因此耗尽了SEG窗118中用于Ge 112的单晶生长的种子。结果，SEG窗口118上的Ge外延层112的厚度达到了极限。由于介电层104上成核的Ge 120实际上是多晶的，单晶锗112不可能将其范围延伸出SEG窗118的边缘之外。在本发明的实施方案中，该过程中Ge外延层112的最大厚度约为400nm至500nm。另外，在低温SiGe缓冲层108之上的两步Ge层的生长期间，在Ge层(Ge外延层112和Ge种子层110)与SiGe缓冲层108之间的界面处出现位错。位错环回到Ge/SiGe界面。该位错环的范围估计约为Ge-种子层110的高度或厚度。因此，在本发明的实施方案中，Ge外延层112的最小厚度应该约为30nm，以使得Ge外延表面112在该位错环范围之上约为30nm。
图2I示出了550℃至600℃的温度下Ge外延层112之上的保护性覆盖层114。该覆盖层114通常为Si，但不限于此。在本发明的实施方案中，该覆盖层114的厚度约为3nm～10nm，通常约为4nm。该覆盖层114或者Ge保护层的生长是为了保护Ge外延层112，但可以是可选的。
图2J示出了覆盖层114上的光刻胶层134的沉积。反向掩膜光刻可以用于形成覆盖层114上的保护性光刻胶层134。
图2K示出了最终的半导体装置100，在此处，通过在适当刻蚀溶液(例如氯气(Cl2)或者Cl2/溴化氢(HBr))中原位或者对位地进行干燥刻蚀移除了介电层104上成核的Ge 120。刻蚀溶液流动的持续时间可以约为180s。在完成刻蚀成核的Ge 120之后移除光刻胶层134。
图3示出了例示依据本发明实施方案的半导体装置100的制备方法的流程图。该方法300于302处以初始半导体基片102开始。接下来，在304中，介电层104在半导体基片102上沉积。进一步，在306中，光刻胶层116在介电层104上沉积。使用光刻技术使光刻胶层116形成图案。接下来，在308中，将形成图案的光刻胶116用作掩膜，将没有被该掩膜覆盖的部分介电层104通过各向异性刻蚀方法(例如RIE)刻蚀掉，在半导体基片102上的电介质开口118内留下约100埃的介电层104。在310中，移除了光刻胶层116，然后在电介质开口118内进行剩余介电层104的湿法刻蚀，以形成将半导体基片102的一部分暴露的沟槽106。清洗部分形成的半导体装置100，并进一步装载入生长室内，以便进一步进行原位高温清洗。在312中，温度下降至约350℃～400℃，而且SiGe缓冲层108在沟槽106内的半导体基片102暴露的部分上生长。在314中，Ge种子层110在与SiGe缓冲层108的生长温度大约相同的温度下在SiGe缓冲层108上生长。然后，在316中，该温度上升至约550℃～600℃。在温度稳定时期后，Ge外延层112在Ge种子层110之上生长。接下来，在318中，覆盖层114在Ge外延层112之上生长。然后，在320中，光刻胶层134通过覆盖该覆盖层114的反向掩膜形成。最后，在322中，Cl2或者Cl2/HBr在生长室内流动，以移除成核的Ge 120。而且，在完成刻蚀成核的Ge120之后移除光刻胶层134。
图4示出了依据本发明实施方案的沟槽中用于选择性外延生长的温度、乙硅烷(或硅烷)和稀释的锗烷的流量与时间的图。SEG过程开始约750℃～800℃在N2中进行原位高温清洗。然后，SiH4或者Si2H6在该腔室中流动，持续约20s。薄Si层在沟槽106内的半导体基片102上于约570℃～600℃之间的温度生长。该薄的Si层具有约30nm的厚度，但不限于此。在纯的或者稀释的锗烷(10％GeH4：Ar)流动之前、温度从约750℃下降至350℃时，包括约600s的中断时间。当温度降低至350℃～400℃时，SiH4或者Si2H6以及纯的或者稀释的锗烷(10％GeH4：Ar)气体在UHVCVD生长系统的生长室内流动，持续约460s，该流动导致沟槽106内SiGe缓冲层108的生长。对于Ge种子层110的生长，温度维持在约350℃～400℃之间的相同范围。仅有纯的或者稀释的锗烷气体在该生长室内流动，持续约1000s～约3000s。纯的或者稀释的锗烷气体的流动是在与SiGe缓冲层108的生长期间流动的纯的或稀释的锗烷气体相比更高的体积下进行。接下来，有约2000s的温度稳定周期，此处，该生长室内的温度从约350℃至400℃的范围上升至约550℃至600℃之间的更高范围，然后进入稳定时间。为了温度均匀性，需要足够的时间来确保生长出的薄膜在厚度和构成方面的均匀性。在此温度稳定周期期间在腔室内没有任何气体的流动。进一步，对于Ge外延层112的生长，温度维持在约550℃至600℃之间的范围。然后，纯的或稀释的锗烷气体流动，持续约2000s～3000s，且流速与Ge种子层110的生长期间的流速相当。纯的或稀释的锗烷的流动时间由Ge外延层112的目标厚度确定。在所维持的约550℃至600℃之间的相同范围的温度下，为了Si覆盖层114的生长，仅有SiH4或者Si2H6流动，持续约100s至150s。
图5示出了外延生长系统的示意图。该外延生长系统144是冷壁单晶片UHVCVD系统，例如Canon ANELVA 1-2100SRE。该UHVCVD系统144包括两个涡轮分子泵122、水冷式冷壁室124、热电偶126、高温计128、感受器130、加热器132以及两个气体入口146。该两个气体入口146，一个供预混合外延增长气体，例如锗烷，乙硅烷(膦，用于掺杂质的乙硼烷)出入，另一个供氯气出入。这是因为氯气是刻蚀剂，而其它的气体是用于外延生长的。半导体基片或者晶圆102安装在感受器130上，其通常是涂敷有碳化硅的石墨盘，以接收半导体基片102表面上材料的均匀沉积。该感受器130在沉积期间可以通过一马达旋转，以进一步改善沉积材料的均匀性。腔室内的典型处理压力在约10-3Pa至约1Pa之间。对于大多数情况的化学气相沉积(CVD)生长系统，外延生长由气相反应和晶圆表面反应二者引起。对于气相反应，气体前体在岐管中预混合且当气体混合物到达晶圆或者半导体基片102之上的高温区域附近时，发生气体反应和分解，并导致该外延层的沉积。晶圆表面反应由到达晶圆或者半导体基片102表面、承受高温的气体前体成分组成，且沉积导致吸附中间反应物并脱附来自该半导体基片表面的种子。半导体基片102表面之上的净吸附速率引起薄膜的生长。
在本发明的实施方案中，在特定的压力范围下，气相反应被最小化，而晶圆表面反应是主要的。该生长速率依赖于该晶圆表面的温度。该UHVCVD生长系统144的腔室的最终压力是约10-6Pa的数量级。(例如)将100％的乙硅烷(Si2H6)气体和稀释的锗烷(10％GeH4：Ar)气体从室壁124的气体入口146之一引入。从背面加热半导体基片102。生长室壁124和该加热器室124的覆盖物(该生长室的墙衬)是水冷的，以便将气体分解仅限制在半导体基片102的表面。可替换的Si源气体为硅烷(SiH4)和二氯硅烷(SiH2Cl2)，且可替换的Ge源气体为纯的锗烷(GeH4)。使用气压的超高真空(UHV)范围，设备级外延能够在约550℃～约600℃的低温范围下生长。
对于晶圆表面反应，Si或者Ge的生长分别由SiH4，Si2H6或GeH4分别多相分解为Si或Ge和氢气(H2)引起。拿Si生长举例来说，SiH4在晶圆表面的热分解根据两步吸附或者脱附以及多相反应机制进行。该化学方程式为：
Figure GPA00001021890300121
Figure GPA00001021890300122
其中，*表示自由表面位点，SiH4*为吸附的硅烷。H2气体还经历了自由表面位置上的解离吸附，
Figure GPA00001021890300123
2*表示2个自由表面位点。由于H*占据了一个表面位点，所以H*被认为抑制硅烷吸附。
对于Si2H6，该化学反应为：
Figure GPA00001021890300131
对于Ge生长，该化学方程式为：
Figure GPA00001021890300133
Figure GPA00001021890300134
为了使用Si基片上的Si2H6和GeH4气体说明SiGe的生长，晶圆表面上的典型的化学反应方程式为：
实验结果
图6A示出了具有在SiO2限定的Si窗口中沉积的SEG Ge 158在100×100μm2正方形限定一角的扫描电镜(SEM)图像。SEG Ge包括SiGe缓冲层，108，Ge种子层110和Ge外延层112。该正方形开口的边缘沿(100)方向对齐。
图6B示出了SEG Ge158边缘处的剖面透射电镜(XTEM)图像。测量到的Ge外延层112和SiGe缓冲层108的厚度分别约为114.2nm和14.8nm。由(111)和(311)面组成的两面(double facets)通常也用于Si的SEG。这两面的变化由接续有(111)面形成的(311)面第一生长组成。每个平面的变化是由于(100)平面和其它平面之间在低分压生长条件下的生长速度的差别所导致的。100×100μm2开口的边缘沿(100)方向对齐。在图6B中，SEG Ge158从SiGe缓冲层108的边缘开始是横向的。就是说，Si0.8Ge0.2缓冲层108首先进行选择性生长，然后Ge种子层110环绕Si0.8Ge0.2外延108的边缘。Ge外延112的非选择性在Ge外延的厚度变得超过300nm的厚度时到来。这也意味着成核的Ge微粒将在该SEG Ge 158厚度之后形成于电介质104之上。该成核的Ge微粒可以通过Cl2气流的原位刻蚀来选择性移除。
SEG Ge 158也可以在由PECVD形成的Si3N4图案的窗口上实现。据检测，面的形成不依赖于电介质的性质。位错所引起的XTEM衬度显示，没有位错传播至该表面。该表面的粗糙度通过原子力显微镜(AFM)来测量。10×10μm2扫描区域的均方根粗糙度对于没有图案的基片上的SEG Ge 158和覆盖的Ge来说分别为1.14nm和1.45nm。SEG外延上的粗糙度有所减少。相对于Si(100)基片102上双层SiGe缓冲108上的1μm的Ge外延112上具有3.2nm rms的粗糙度来说，这些都是改进。
图6C示出了0.6μm×20μm SEG Ge 158带条的SEM图像，且图6D示出了2×2μm2正方形衬垫SEG Ge 158的SEM图像。在图6C和图6D中，电介质104为SiO2。由于0.6μm开口之上的Ge生长过度，因此所测得的SEG Ge 158带条的宽度约为0.7μm。图6E示出了具有SiO2作为电介质104的0.35μm×20μm SEG Ge带条的XTEM图像。
图7A和图7B示出了二氧化铬(CrO2)和氢氟酸(HF)溶液进行Ge表面处理(湿法刻蚀)之后，100×100μm2SEG Ge 158外延的边缘和中心处刻蚀坑(EP)的SEM图像。在其中计算蚀坑密度(EPD)的盒子具有12μm×15μm的尺寸。在100×100μm2SEG Ge中，刻蚀坑倾向于聚集在边缘处。在一些区域，对于相同检测区域的100×100μm2SEG Ge中心处实际上检测不到EP。对于100×100μm2的平均EPD计算出约为2.8×106cm-2至5.6×106cm-2。
图7C示出了用碘(I2/CHCOOH/HNO3/HF)溶液或者I2溶液进行Ge表面处理(湿法刻蚀)之后，100×100μm2SEG Ge外延158的表面的SEM图像(全局视图)。图7D示出了用碘溶液进行Ge表面处理(湿法刻蚀)之后，100×100μm2SEG Ge外延的表面的SEM图像(局部视图)。图7C和图7D示出了I2溶液导致的刻蚀坑。这些图本身示出了刻蚀坑的性能特点。SEM图像由检测样本表面发射的次级电子所产生。如果检测区域为一个坑，该区域几乎不发射或者不发射次级电子，因此在该图像上出现了黑色区域。
目前的发明的关键区别在于它在不使用循环退火的情况下对减小的生长区域的更低EPD的贡献，因此，通过使用薄层低温Si1-xGex缓冲层简化了对主流CMOS工艺进行集成的处理步骤。对于Si之上的Ge的生长的主要挑战在于晶格常数与热膨胀(收缩)系数的不匹配。在Si之上的Ge在约550～600℃下生长之后以及冷却期间，由这两种材料的晶格失配会引起位错，且由于Ge和Si的导热系数的不匹配会引起界面应力。这些界面应力随SEG-Ge外延尺寸的减小而减少。因此，当尺寸减小至超过某一点时，界面应力对导致位错和EP来说就变得不重要了。
图7E示出了由CrO2/HF和碘溶液二者的表面处理而测量的蚀坑密度(EPD)作为SEG Ge尺寸的函数图。分别示出了用CrO2/HF和碘溶液处理后的EPD。图7E示出了EPD相对SEG区域减少的总体趋势。对于50×90μm2SEG-Ge区域来说，CrO2/HF处理之后计算的EPD低于碘溶液处理之后计算的EPD仅是统计变量。EPD从计算SEM图像的2维盒子中的EP数量而得到。该盒子的通常尺寸为：15×20μm2。关键的信息是SEG区域EPD的总体减少趋势。两种刻蚀剂溶液用于比较和得到具有更好可靠性的结果。
100×100μm2SEG Ge 158具有接近全晶圆Ge外延的EPD，而该EPD随着生长面积的减少而减少。EPD减少至对50μm×90μm衬垫来说约105cm-2。对于2×2μm2和0.6μm×20μm的SEG Ge带条来说，检测不到EPD。这些小区域位于与50μm×90μm衬垫相同的模具上。由于依赖失配位错源的抑制以及接近TD陷阱的边缘，EPD随生长面积减少是期望理论的典型情况。尽管EPD随面积而减少已经被其它的方法所披露，例如Hsin-Chiao Luan等发表的“high-qualityGe epilayers on Si with low threading-dislocation densities”，AppliedPhysics Letter，卷75，19期，1999年11月和美国第6635110号专利中的，目前的发明的主要区别在于其对于对相同生长面积来说更低的EPD的贡献，其通过利用将Si0.8Ge0.2缓冲作为低温失配位错的陷阱而实现。
图8示出了晶圆的各位点处100×100μm2SEG Ge的中心处(点1～5)的显微拉曼光谱。还绘出了具有超薄Si0.8Ge0.2缓冲的Si(100)基片及体Ge基片之上覆盖的Ge外延的光谱用作比较。Ar+激光激发的波长约为514nm。从全晶圆至100×100μm2SEG Ge外延，在仪器误差之内没有检测到拉曼声子峰的变化。该体Ge基片在约301.4cm-1处具有Ge-Ge光学声子峰。来自300cm-1处覆盖的Ge和100×100μm2SEG Ge外延峰的光学声子信号显示了很小的变化，这表明两种情况下Ge外延中的残余拉应变。该残余拉应变在约0.29％～0.36％的范围内变化，这被认为是由Si和Ge的线性热膨胀系数的区别所导致的。该激光束穿入Ge外延的深度约为15nm。在声子峰的半峰全宽(FWHM)中没有重要区别，因此表示对于覆盖层和100×100μm2SEG两种情况，Ge薄膜的光学质量没有重要区别。
为了评估Ge/Si材料对于作为光探测器的应用是否可行，将约114.2nm厚度的100×100μm2SEG 158制造成光电二极管。图9示出了垂直入射光电二极管结构152的剖面图。P-i-N结通过半导体基片102(例如P-型基片)、本征SEG Ge 158(SiGe缓冲层108、Ge种子层110和Ge外延层112)和Ge外延层112上的N+浅植入砷掺杂形成，以使得Ge/SiGe/Si界面位于耗尽区。上阴极138由与N+Ge 136接触的铝(Al)电极组成(接触面积25μm×100μm)。估计的N+结136的深度约为30nm。Al电极由剥离工艺制成。该底部基片触点，通常为Al，形成接地的阳极140。成核的Ge 120存在于电介质104上，且不必移除成核的Ge 120。成核的Ge 120还被介电层142(通常为SiO2)所覆盖。
由于暗电流对光接收器灵敏度具有贡献，因此对其进行了研究。图10示出了具有正电压作为反向偏压的四台设备样本的电流-电压(I-V)曲线。在室温(RT)、约1V偏压时的最小暗电流密度约为8.6mA/cm2，且平均暗电流密度约为10mA/cm2。在约2V时，最小暗电流密度提高到约11mA/cm2。这些都被认为是低的暗电流密度，因为Ge/SiGe异质界面之上的Ge的厚度仅约为114.2nm。相比之下，通过与循环退火相结合的两步式Ge生长制备的Ge的暗电流密度通常约为20mA/cm2。本发明在Ge/Si光检测器的应用的性能上可与现有的SEG的优势相比，且不需要使用高温循环退火，因此，使得其对于实现主流COMS工艺的集成是有用的。
据发现，Idark与温度的关系如方程(9)所示，其中，n等于3/2，而不是3。Ea是泄露电流的激活能量，Va是所施加的偏压，k是波尔兹曼常数，且T是温度。图10中的插图示出了分别在0.5V、1V和2V的反向偏压时的ln(Idark/T3/2)相对1/kT的图。从该图的斜率提取出的Ea，给出了0.3eV的平均值，其大约是室温(RT)下Ge的带隙的一半(0.66eV)。这暗示着，二极管中的泄露电流受耗尽区内的陷阱辅助电子空穴生成所控制，这也被称为Shockley-Hall-Read过程。
Idark＝CTne-Ea/kT(eqVa/2kT-1)，C为任意常数。                (9)
在具有暴露的Si的沟槽106之上的Ge或者SiGe的选择性外延生长过程期间，Ge在绝缘的电介质104上成核。对于如图9所示的垂直入射光电二极管，由于光功率从该顶部注入到Ge外延112内，且在该晶圆的平面内方向没有光传播，在绝缘的电介质104上存不存在成核的Ge微粒120不会对该设备的操作的光学方面产生影响。然而，如果相邻的平面电子设备单片地存在于与该垂直入射光电二极管相同的模具上，该成核的Ge120可能会形成通往相邻电子设备的漏电路径，且为了对该设备进行合适的电子操作，可能需要将成核的Ge120移除。
图11示出了波导光电二极管的剖面图。该波导光电二极管154是具有典型脊形波导结构的Si/SiO2波导。该波导光电二极管154包括隐埋氧化物148和半导体基片102，例如沉积在该隐埋氧化物148上的p型SOI基片。突起150形成于该SOI基片102的Si层上。介电层104，例如SiO2沉积在SOI基片102之上。该波导光电二极管154还包括突起150之上的介电层104内的至少一个沟槽106，其将SOI基片102的一部分暴露。SiGe缓冲层108至少置于沟槽106的底部之上，SiGe缓冲层108与SOI基片102接触。Ge种子层110置于SiGe缓冲层108之上，以使得Ge种子层110环绕SiGe缓冲层108的三个边缘。然后，将Ge外延层112置于Ge种子层110之上。Ge外延层112掺杂了n型掺杂物，以使它成为n型。用作阴极的金属触点138沉积于Ge外延层112之上，以连接用作SOI基片102之上的阳极140的另一金属触点。触点138、140通常由Al制成。
波导光电二极管154的制造过程是这样的。首先，对SOI 102之上的Si实施部分干法刻蚀，以形成突起150(即位于底部的中心厚Si脊，其侧面为具有SiO2的更薄的Si)。设计这种结构是为了在光波沿该脊形波导结构向下传播时，将光功率(optical power)限制在该脊的中心。在完成对Si的干法刻蚀以形成该脊之后即沉积SiO2104(或者折射率小于Si的电介质)。电介质开口118通过开放式光刻、对SiO2104的部分干法刻蚀、对剩余电介质的湿法刻蚀以将Si表面暴露，以及接下来的SEG-Ge158生长来形成。
对于Ge或Si波导光电二极管154，光功率是沿着Si/SiO2波导移动的，而不像垂直入射光电二极管152，光功率是从该顶部注入到Ge外延层112内。对于波导光电二极管154，Si是这样的通道：光功率在其内流动，且在其内SiO2104是波导的包层。没有成核的Ge120留在介电层104上。
图12示出了波导光电二极管154的立体图。在光波沿着Si/SiO2波导102移动时，光功率瞬间耦合到Ge或Si吸收块156，该吸收块在Si/SiO2波导102上通过选择性外延而外延生长。
图13示出了具有介电层104上的成核的Ge120的波导光电二极管154的透视图。在图11中示出了介电层104，但是在图13中没有示出。尽管未示出介电层104，它通常是SOI脊形波导壁上的薄层。成核的Ge120微粒位于介电层104的表面上。这些成核的Ge120在暴露的Si基片表面中的Ge的选择性外延生长期间形成。根据该制作过程，如果成核的Ge120在额外的介电层在该结构上沉积时没有被移除，那么这些Ge微粒120就能够嵌入介电层内。SEG Ge与介电层上成核的Ge同时形成。对于Si或Ge波导光电二极管的操作的光学方面，由于Ge的折射率为4.2，Si的折射率为3.55，因此绝缘的介电层104上成核的Ge120形成沿Si/SiO2波导102移动的光波的光散射中心。当光波通过Si/SiO2波导102传播时，高折射率材料(例如Ge)倾向于将光功率与其耦合。这些Ge微粒120导致光波散射和光损耗，且降低波导光电二极管154的外部量子效率。

Claims (40)

1.一种制备半导体装置的方法，该方法包括：
在介电层上形成至少一个沟槽，从而暴露半导体基片的一部分；
至少在所述至少一个沟槽的底部上形成硅-锗缓冲层；
在所述硅-锗缓冲层上形成锗种子层；以及
在所述锗种子层上形成锗层。
2.如权利要求1所述的方法，
其中，所述半导体基片是硅基片。
3.如权利要求2所述的方法，
其中，所述硅基片是体硅基片或者绝缘体上硅基片。
4.如权利要求1所述的方法，
其中，利用低温处理形成所述硅-锗缓冲层。
5.如权利要求1所述的方法，
其中，利用气相沉积处理形成所述硅-锗缓冲层。
6.如权利要求4所述的方法，
其中，利用约350℃至400℃温度范围的低温处理形成所述硅-锗缓冲层。
7.如权利要求4所述的方法，
其中，在所述低温处理期间温度从约750℃降低至约350℃。
8.如权利要求1所述的方法，
其中，所述硅-锗缓冲层形成有约7nm至约30nm范围的层厚度。
9.如权利要求5所述的方法，
其中，所述气相沉积处理包括应用乙硅烷气体成分和锗烷气体成分。
10.如权利要求7和9所述的方法，
其中，控制所述气相沉积处理，以便在所述温度降低的最后减少所述乙硅烷气体成分的应用和所述锗烷气体成分的应用。
11.如权利要求1所述的方法，
其中，利用低温处理形成所述锗种子层。
12.如权利要求11所述的方法，
其中，利用气相沉积处理形成所述锗种子层。
13.如权利要求11所述的方法，
其中，利用约350℃至400℃温度范围的低温处理形成所述锗种子层。
14.如权利要求1所述的方法，
其中，所述锗种子层形成有约20nm至约50nm范围的层厚度。
15.如权利要求1所述的方法，
其中，利用外延生长处理形成所述锗层。
16.如权利要求1所述的方法，
其中，利用高温处理形成所述锗层。
17.如权利要求1所述的方法，
其中，利用气相沉积处理形成所述锗层。
18.如权利要求1所述的方法，
其中，利用约500℃至650℃温度范围的高温处理形成所述锗层。
19.如权利要求1所述的方法，
其中，所述锗层形成有约30nm至约500nm范围的层厚度。
20.如权利要求1所述的方法，还包括：
在所述半导体基片上形成所述介电层。
21.如权利要求1所述的方法，
其中，所述介电层包括氧化物、氮化物或者组合物。
22.如权利要求21所述的方法，
其中，所述介电层包括氧化硅或者氮化硅。
23.如权利要求1所述的方法，还包括：
在所述锗层上形成锗保护层。
24.如权利要求23所述的方法，
其中，所述锗保护层由硅或者光刻胶材料制成。
25.如权利要求1所述的方法，还包括：
移除沉积在所述介电层的上表面上的锗材料。
26.如权利要求25所述的方法，
其中，利用干法刻蚀处理移除所述锗材料。
27.如权利要求25所述的方法，
其中，利用使用氯气或溴化氢的干法刻蚀处理移除所述锗材料。
28.一种半导体装置，包括：
半导体基片；
置于所述半导体基片之上的介电层；
在所述介电层内的至少一个沟槽，其暴露所述半导体基片的一部分；
至少置于所述至少一个沟槽的底部之上的硅-锗缓冲层；
置于所述硅-锗缓冲层之上的锗种子层；以及
置于所述锗种子层之上的锗层。
29.如权利要求28所述的半导体装置，
其中，所述半导体基片是硅基片。
30.如权利要求29所述的半导体装置，
其中，所述硅基片是体硅基片或者绝缘体上硅基片。
31.如权利要求28所述的半导体装置，
其中，所述硅-锗缓冲层具有约8nm至约30nm范围的层厚度。
32.如权利要求28所述的半导体装置，
其中，所述锗种子层具有约20nm至约50nm范围的层厚度。
33.如权利要求28所述的半导体装置，
其中，所述锗层是外延生长的锗层。
34.如权利要求28所述的半导体装置，
其中，所述锗层具有约30nm至约500nm范围的层厚度。
35.如权利要求28所述的半导体装置，
其中，所述介电层包括氧化物、氮化物或者组合物。
36.如权利要求35所述的半导体装置，
其中，所述介电层包括氧化硅或氮化硅。
37.如权利要求28所述的半导体装置，还包括：
置于所述锗层之上的锗保护层。
38.如权利要求37所述的半导体装置，
其中，所述锗保护层由硅或者光刻胶材料制成。
39.一种包括权利要求28所述的半导体装置的光学元件。
40.如权利要求39所述的光学元件，
其构造为波导或者光电二极管。
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