CN106340562A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，实现暗电流小的锗受光器。锗受光器(PD1)由在p型硅芯层(PSC)的上表面上依次层叠的p型锗层(PG)、非掺杂的i型锗层(IG)以及n型锗层(NG)构成，在i型锗层(IG)的侧面形成由硅构成的第1罩层(CA1)，在n型锗层(NG)的上表面以及侧面形成由硅构成的第2罩层(CA2)。另外，在n型锗层(NG)中导入了具有比锗的共价键半径更小的共价键半径的元素例如磷或者砷等。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造技术，优选可利用于例如内置了锗受光器(光检测器)的半导体装置及其制造。
背景技术
在日本特开平10-290023号公报(专利文献1)中记载了如下半导体光检测器：在n型硅层中形成用氧化硅膜覆盖了侧壁的槽，在槽内形成n型锗层、锗单晶层、p型锗层以及p型硅层，将锗单晶层用作光吸收层。
在J.Fujikata et al.，“High Performance Silicon Waveguide-Integrated PIN and Schottky Ge Photodiodes and their Link withInverter-Type CMOS TIA Circuits”(非专利文献1)中记载了由在硅基板上隔着BOX层形成的p+型硅层、在p+型硅层上形成的锗层、以及在锗层上形成的n+型硅锗层(或者非掺杂的硅锗层)构成的pinGe二极管构造以及肖特基Ge二极管构造受光器。
【专利文献1】日本特开平10-290023号公报
【非专利文献1】J.Fujikata，M.Noguchi，M.Miura，D.Okamoto，T.Horikawa，and Y.Arakawa，“High Performance SiliconWaveguide-Integrated PIN and Schottky Ge Photodiodes and theirLink with Inverter-Type CMOS TIA Circuits”Extended Abstracts ofthe 2013International Conference on Solid State Devices andMaterials，Fukuoka，2013，pp980-981
发明内容
在硅光子技术中，为了使光回路和电子回路融合，受光器不可缺少，利用了锗半导体的锗受光器被认为有前途。但是，在锗受光器中，在硅层和锗层的界面，产生由于共价键半径的差异或者离子注入所致的损伤等而引起的缺陷，存在暗电流(尽管未被照射光但仍流动的电流)增加这样的课题。
其他课题和新的特征根据本说明书的记述以及附图将变得明确。
一个实施方式的半导体装置具有：硅芯层、在硅芯层的上表面上形成的p型锗层、在p型锗层的上表面上形成的非掺杂的i型锗层、在i型锗层的上表面上形成的n型锗层、以及在n型锗层的上表面上形成的由硅构成的罩层。另外，在n型锗层中导入了具有比锗的共价键半径更小的共价键半径的元素。
一个实施方式的半导体装置的制造方法包括：在硅芯层的上表面上形成p型锗层的工序；在p型锗层的上表面上形成非掺杂的i型锗层的工序；在i型锗层的上表面上以及侧面上形成由硅构成的第1罩层的工序；以及以覆盖第1罩层的方式形成第1绝缘膜的工序。其次，包括：加工i型锗层的上表面上的第1罩层以及第1绝缘膜而形成到达i型锗层的开口部的工序；在开口部的底面所露出的i型锗层的上表面上形成n型锗层的工序；以及在n型锗层的上表面上以及侧面上形成由硅构成的第2罩层的工序。其次，包括：以覆盖第2罩层的方式形成第2绝缘膜的工序；加工第2罩层的上表面上的第2绝缘膜而形成到达第2罩层的连接部的工序；以及在连接部的内部形成导电材料的工序。此处，p型锗层、i型锗层以及第1罩层是在同一装置内通过外延生长法而连续地形成的，n型锗层以及第2罩层是在同一装置内通过外延生长法而连续地形成的。另外，导入到n型锗层的杂质元素的共价键半径小于锗的共价键半径。
根据一个实施方式，能够实现暗电流小的锗受光器。
附图说明
图1的(a)以及(b)分别是实施方式1的锗受光器的主要部分俯视图以及主要部分剖面图(沿着该图(a)的A-A线的剖面图)。
图2的(a)以及(b)分别是示出实施方式1的锗受光器的制造工序的主要部分俯视图以及主要部分剖面图(沿着该图(a)的A-A线的剖面图)。
图3的(a)以及(b)分别是接着图2的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图4的(a)以及(b)分别是接着图3的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图5的(a)以及(b)分别是接着图4的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图6的(a)以及(b)分别是接着图5的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图7的(a)以及(b)分别是接着图6的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图8的(a)以及(b)分别是接着图7的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图9的(a)以及(b)分别是接着图8的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图10的(a)以及(b)分别是实施方式2的锗受光器的主要部分俯视图以及主要部分剖面图(沿着该图(a)的B-B线的剖面图)。
图11的(a)以及(b)分别是实施方式2的锗受光器的变形例的主要部分俯视图以及主要部分剖面图(沿着该图(a)的B-B线的剖面图)。
图12的(a)以及(b)分别是实施方式3的锗受光器的主要部分俯视图以及主要部分剖面图(沿着该图(a)的C-C线的剖面图)。
图13的(a)以及(b)分别是示出实施方式3的锗受光器的制造工序的主要部分俯视图以及主要部分剖面图(沿着该图(a)的C-C线的剖面图)。
图14的(a)以及(b)分别是接着图13的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图15的(a)以及(b)分别是接着图14的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
图16的(a)以及(b)分别是接着图15的示出锗受光器的制造工序的主要部分俯视图以及主要部分剖面图。
(符号说明)
CA1：第1罩层；CA2：第2罩层；CTa、CTb：连接孔；IF1：第1绝缘膜(BOX层、下层包覆层)；IF2：第2绝缘膜；IF3：第3绝缘膜；IF4：第4绝缘膜；IF5：第5绝缘膜；IFA、IFB：绝缘膜(上层包覆层)；IG：非掺杂的i型锗层；NG：n型锗层；NSG：n型硅锗层；OP1：第1开口部；OP2：第2开口部；OP3：第3开口部；PD1、PD2、PD2a、PD3：锗受光器；PG：p型锗层；PL：插头；PSC：p型硅芯层；PSG：p型硅锗层；RP1、RP2：抗蚀剂图案；SC：硅芯层；SL：硅层(SOI层)；SUB：半导体基板。
具体实施方式
在以下的实施方式中，为便于说明，在有必要时分割为多个部分或者实施方式而进行说明，但除了特别明示的情况以外，它们并非相互无关，而是一方为另一方的一部分或者全部的变形例、详情、补充说明等的关系。
另外，在以下的实施方式中，在提及到要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明确地限定于特定的数量的情况等以外，不限于该特定的数量，既可以是特定的数量以上也可以是特定的数量以下。
另外，在以下的实施方式中，其构成要素(还包括要素步骤等)除了特别明示的情况以及原理上明确认为必须的情况等以外，显然并非是必须的。
另外，在称为“由A构成”、“由A组成”、“具有A”、“包括(包含)A”时，除了特别明示为仅是该要素的意思的情况等以外，显然不排除其以外的要素。同样地，在以下的实施方式中，在提及到构成要素等的形状、位置关系等时，除了特别明示的情况以及原理上明确认为不是那样的情况等以外，包括实质上与其形状等近似或者类似的情况等。这关于上述数值以及范围也是同样的。
另外，在用于说明以下的实施方式的全部图中，具有同一功能的部分原则上附加同一符号，省略其反复的说明。以下，根据附图，详细说明本实施方式。
近年来，积极地进行如下技术、即所谓硅光子技术的开发：制作以硅为材料的光信号用的传送线路，并以由该光信号用的传送线路构成的光回路为平台，将各种光设备和电子设备进行集成，从而实现光通信用模块。
在以形成在由硅(Si)构成的基板上的光波导为基础的光回路中，主要使用了利用由硅(Si)构成的芯的硅波导。硅(Si)是在电子回路中广泛使用的材料，通过使用硅波导，能够在同一基板上制作光回路和电子回路。
另外，为了将光信号变换为电信号，受光器变得不可缺少，但在受光器中，禁带宽比硅(Si)更窄的锗(Ge)的利用被认为有前途。这是因为在电子回路上，为了检测作为通信波段的直至1.6μm程度为止的波长的近红外光，优选利用禁带宽比硅(Si)更窄的锗(Ge)，另外，锗(Ge)与硅(Si)的亲和性高，能够在硅波导上单片地形成。
例如，提出了由p+型硅层、锗层以及n+型硅锗层构成的pin构造的受光器(例如非专利文献1)。但是，在这样的构造的受光器中，担心暗电流增加。即，硅(Si)的共价键半径是锗(Ge)的共价键半径是另外，磷(P)的共价键半径是硼(B)的共价键半径是
因此，导入了硼(B)的p+型硅层的共价键半径比更小，所以p+型硅层和锗层的共价键半径差比非掺杂的硅层和锗层的共价键半径差更大。n+型硅锗层也是同样的。因此，推测p+型硅层和锗层的界面以及n+型硅锗层和锗层的界面中的缺陷变大，暗电流增加。
另外，推测在向硅层或者锗层导入杂质时，如果采用离子注入法，则由于离子注入时的损伤，缺陷进入到硅层和锗层的界面，暗电流增加。
如果受光器的暗电流变大，则会变成受光器进行错误的判断的原因。因此，在半导体装置的高性能化以及高可靠性化中，重要的是减少该暗电流。
另一方面，提出了由在槽的内部通过外延生长法连续地形成的n型锗层、锗单晶层、以及p型锗层构成的pin构造的受光器(例如专利文献1)。如果是该构造，则能够抑制上述共价键半径的差异以及离子注入法所引起的暗电流的增加。但是，如果在与槽的侧壁之间形成隙间，则存在n型锗层和p型锗层接近而使掺杂元素在相互的层中相互扩散的担心，存在受光器的功能变差的可能性。
在本实施方式中，主要的特征是能够降低暗电流的锗受光器的构造及其制造方法，关于其详情以及效果等，在以后的说明中会明确。
(实施方式1)
<半导体装置的构造>
使用图1，说明本实施方式1的锗受光器的构造。图1的(a)以及(b)分别是本实施方式1的锗受光器的主要部分俯视图以及主要部分剖面图(沿着该图(a)的A-A线的剖面图)。
本实施方式1的锗受光器PD1由在形成于硅芯层SC的p型硅芯层PSC的上表面上依次层叠的导入了p型杂质的p型锗层PG、非掺杂的i(intrinsic(本征))型锗层IG、以及导入了n型杂质的n型锗层NG构成。而且，以覆盖i型锗层IG的侧面的方式形成由硅(Si)构成的第1罩层CA1，以覆盖n型锗层NG的上表面以及侧面的方式形成由硅(Si)构成的第2罩层CA2。
以下，具体地说明锗受光器PD1的结构。在由单晶硅(Si)构成的半导体基板SUB上，形成有隔着第1绝缘膜(还称为BOX层、下层包覆层)IF1而形成的由硅(Si)构成的硅芯层SC。第1绝缘膜IF1的厚度是例如1μm以上，优选为2～3μm程度。关于硅芯层SC的厚度，认为例如100～300nm是适合的范围(显然根据其他条件而不限于该范围)，但认为以200nm为中心值的范围是最佳的。
在硅芯层SC的表层的一部分中，为了与p型锗层PG取得接触，而形成有通过离子注入法导入了p型杂质例如硼(B)的p型硅芯层PSC。其杂质浓度是例如1015～1020cm-3的范围，作为代表性的值是例如1018cm-3程度。
在p型硅芯层PSC的上表面上形成p型锗层PG，在p型锗层PG的上表面上形成i型锗层IG，在i型锗层IG的上表面上形成n型锗层NG。即，通过p型锗层PG、i型锗层IG以及n型锗层NG形成了纵型的pin构造。
p型锗层PG是导入了p型杂质例如硼(B)的锗层，其厚度是例如100nm以下。i型锗层IG的厚度是例如300～20000nm程度。n型锗层NG是导入了n型杂质例如磷(P)的锗层，其厚度是例如100～200nm程度。
另外，p型锗层PG、i型锗层IG以及n型锗层NG的剖面形状是大致梯形，而且以使n型锗层NG的下表面的x方向的宽度L2比i型锗层IG的上表面的x方向的宽度L1更小的方式形成n型锗层NG。同样地，以使n型锗层NG的下表面的y方向的宽度比i型锗层IG的上表面的y方向的宽度更小的方式形成n型锗层NG。
p型锗层PG的侧面、和i型锗层IG的上表面的一部分(未形成有n型锗层NG的上表面)以及侧面被由硅(Si)构成的第1罩层CA1所覆盖。
n型锗层NG的上表面以及侧面被由硅(Si)构成的第2罩层CA2所覆盖。
而且，第1罩层CA1以及第2罩层CA2的周围被绝缘膜(还称为上层包覆层)IFA所覆盖。绝缘膜IFA由第2绝缘膜IF2、第3绝缘膜IF3以及第4绝缘膜IF4构成，分别由氧化硅(SiO2)构成。绝缘膜IFA的厚度是例如2～3μm程度。
在绝缘膜IFA中，形成有到达硅芯层SC的连接孔CTb。另外，在第4绝缘膜IF4中，形成有到达第2罩层CA2的连接孔CTa。在连接孔CTa、CTb的内部，形成有并用了势垒金属的以钨(W)为主导电材料的插头(还称为埋入电极、埋入接触)PL。势垒金属是为了防止构成插头PL的主导电材料的金属的扩散等而设置的，由例如钛(Ti)或者氮化钛(TiN)等构成。其厚度是例如5～20nm程度。
在绝缘膜IFA上形成有第1层的布线M1。第1层的布线M1由例如由铝(Al)、铜(Cu)或者铝-铜合金(Al-Cu合金)构成的主导电材料、以及在主导电材料的下表面以及上表面形成的势垒金属构成。势垒金属是为了防止构成第1层的布线M1的主导电材料的金属的扩散等而设置的，由例如钽(Ta)、钛(Ti)、氮化钽(TaN)或者氮化钛(TiN)等构成。其厚度是例如5～20nm程度。在本实施方式1中，例示了具有1层构造的布线的锗受光器PD1，但不限于此，也可以具有2层以上的多层布线。或者，也可以使用铜(Cu)镶嵌构造。
在本实施方式1的锗受光器PD1中，在p型硅芯层PSC上依次形成p型锗层PG、i型锗层IG、n型锗层NG以及由硅构成的第2罩层CA2。如上所述，硅(Si)的共价键半径是锗(Ge)的共价键半径是另外，磷(P)的共价键半径是硼(B)的共价键半径是
因此，通过在i型锗层IG与第2罩层CA2之间形成导入了磷(P)的n型锗层NG，从而按照i型锗层IG、n型锗层NG以及第2罩层CA2的顺序，共价键半径逐渐变小，所以抑制各自的界面中的缺陷的产生，能够抑制暗电流增加。
同样地，通过在i型锗层IG与p型硅芯层PSC之间形成导入了硼(B)的p型锗层PG，从而按照i型锗层IG、p型锗层PG以及p型硅芯层PSC的顺序，共价键半径逐渐变小，所以能够抑制各自的界面中的缺陷的产生，能够抑制暗电流增加。
另外，在本实施方式1的锗受光器PD1中，在硅芯层SC侧形成p型锗层PG，并在其上依次形成了i型锗层IG以及n型锗层NG，但也可以在硅芯层SC侧形成n型锗层NG，并在其上依次形成i型锗层IG以及p型锗层PG。在俯视时，以使第1层的布线M1与锗受光器PD1的一部分区域重叠的方式形成第1层的布线M1，所以即使在上层设置p型锗层PG，在下层设置n型锗层NG，也能够通过p型锗层PG来接收光。
此处，记载了平面图案是长方形图案的锗受光器，但也可以是圆形图案的受光器。在长方形图案的情况下，典型地使用由一方为几μm的边、且另一方为几十μm的边构成的图案，在圆形图案的情况下，使用直径为几十μm至几百μm的结构。
<半导体装置的制造方法>
使用图2～图9，按照工序顺序来说明本实施方式1的锗受光器的制造方法。图2～图9的各(a)以及(b)分别是本实施方式1的制造工序中的锗受光器的主要部分俯视图以及主要部分剖面图(沿着该图的(a)的A-A线的剖面图)。
首先，如图2的(a)以及(b)所示，准备由半导体基板SUB、在半导体基板SUB的主面上形成的第1绝缘膜IF1、以及在第1绝缘膜IF1上形成的硅层(还称为SOI层)SL构成的SOI(Silicon OnInsulator，绝缘体上的硅)基板(在该阶段中称为SOI晶片的平面大致圆形的基板)。
半导体基板SUB是由单晶硅(Si)构成的支撑基板，第1绝缘膜IF1由氧化硅(SiO2)构成。第1绝缘膜IF1的厚度是例如1μm以上、优选为2～3μm程度。硅层SL的厚度是例如100～300nm程度、优选为200nm程度。
接下来，在硅层SL上涂覆光致抗蚀剂，并在曝光之后进行显影处理，从而对光致抗蚀剂进行构图而形成抗蚀剂图案(省略图示)。接下来，将抗蚀剂图案作为掩模，通过干蚀刻来加工硅层SL，形成硅芯层SC。之后，去除抗蚀剂图案。
接下来，为了实现硅芯层SC与在硅芯层SC的主面上形成的p型锗层PG的接触，通过离子注入法向硅芯层SC的表层的一部分导入p型杂质例如硼(B)，形成p型硅芯层PSC。其杂质浓度是例如1015～1020cm-3的范围，被设定为相对低的浓度。作为代表性的值，是例如1018cm-3程度。
接下来，如图3的(a)以及(b)所示，以覆盖硅芯层SC的方式在第1绝缘膜IF1上形成第2绝缘膜IF2。第2绝缘膜IF2由例如氧化硅(SiO2)构成，其厚度是例如2μm程度。
接下来，在第2绝缘膜IF2上涂覆光致抗蚀剂，并在曝光之后进行显影处理，从而对光致抗蚀剂进行构图而形成抗蚀剂图案(省略图示)。接下来，将抗蚀剂图案作为掩模，通过干蚀刻来加工第2绝缘膜IF2，形成使p型硅芯层PSC的上表面的一部分露出的第1开口部OP1。之后，去除抗蚀剂图案。
接下来，如图4的(a)以及(b)所示，在第1开口部OP1的底部所露出的p型硅芯层PSC的上表面，选择性地形成导入了p型杂质例如硼(B)的p型锗层PG。例如通过将基板温度设为600℃、并使用添加了B2H6气体的GeH4气体的外延生长法而形成p型锗层PG。p型锗层PG的厚度是例如100nm以下。
而且，在p型锗层PG的所露出的表面(上表面以及侧面)上选择性地形成i型锗层IG。例如，通过将基板温度设为600℃、并使用了GeH4气体的外延生长法而形成i型锗层IG。i型锗层IG的厚度是例如300～20000nm程度。
而且，在i型锗层IG的所露出的表面(上表面以及侧面)上选择性地形成第1罩层CA1。由此，所露出的i型锗层IG的表面(上表面以及侧面)被第1罩层CA1所覆盖。第1罩层CA1由例如硅(Si)构成，例如通过将基板温度设为600℃、并使用了乙硅烷(Si2H6)气体、甲硅烷(SiH4)气体或者二氯硅烷(SiH2Cl2)等的外延生长法来形成。第1罩层CA1的厚度是例如50nm以下，优选为10～30nm程度。另外，还能够代替硅(Si)而利用硅锗(SiGe)来构成第1罩层CA1。
此处，通过在同一装置内切换气体，连续地形成p型锗层PG、i型锗层IG以及第1罩层CA1。由此，能够抑制在p型硅芯层PSC与p型锗层PG的界面、p型锗层PG与i型锗层IG的界面、以及i型锗层IG与第1罩层CA1的界面产生缺陷。另外，如果i型锗层IG的所露出的表面(上表面以及侧面)被暴露于氧环境，则i型锗层IG被氧化，但通过在同一装置内连续地在i型锗层IG的表面(上表面以及侧面)上形成第1罩层CA1，能够防止i型锗层IG的氧化。
接下来，如图5的(a)以及(b)所示，在第1罩层CA1上以及第2绝缘膜IF2上形成第3绝缘膜IF3。第3绝缘膜IF3由例如通过等离子体CVD(Chemical Vapor Deposition，化学气相沉积)法或者SACVD(Sub-Atmospheric Chemical Vapor Deposition：亚常压CVD)法而形成的氧化硅(SiO2)构成。第3绝缘膜IF3也可以是在源气体中使用了TEOS(Tetra Ethyl Ortho Silicate(正硅酸乙酯)；Si(OC2H5)4)和臭氧(O3)的TEOS氧化膜。即使形成由氧化硅(SiO2)构成的第3绝缘膜IF3，由于i型锗层IG的表面(上表面以及侧面)被第1罩层CA1所覆盖，所以能够防止i型锗层IG的氧化。
之后，通过例如CMP(Chemical Mechanical Polishing，化学机械抛光)法等，使第3绝缘膜IF3的上表面平坦化。
接下来，在第3绝缘膜IF3上涂覆光致抗蚀剂，并在曝光之后进行显影处理，从而对光致抗蚀剂进行构图而形成抗蚀剂图案RP1。
接下来，如图6的(a)以及(b)所示，将抗蚀剂图案RP1作为掩模，通过干蚀刻法来加工第3绝缘膜IF3以及第1罩层CA1，形成使i型锗层IG的上表面的一部分露出的第2开口部OP2。之后，去除抗蚀剂图案RP1。
接下来，如图7的(a)以及(b)所示，在第2开口部OP2的底部所露出的i型锗层IG的上表面，选择性地形成导入了n型杂质例如磷(P)的n型锗层NG。例如通过将基板温度设为600℃、并使用添加了PH3气体的GeH4气体的外延生长法而形成n型锗层NG。也可以代替PH3气体，而使用在GeH4气体中添加AsH3气体而成的气体来形成n型锗层NG。n型锗层NG的厚度是例如100～200nm程度。
而且，在n型锗层NG的所露出的表面(上表面以及侧面)上，选择性地形成第2罩层CA2。由此，所露出的n型锗层NG的表面(上表面以及侧面)被第2罩层CA2所覆盖。第2罩层CA2由例如硅(Si)构成，例如通过将基板温度设为600℃、并使用了乙硅烷(Si2H6)气体、甲硅烷(SiH4)气体或者二氯硅烷(SiH2Cl2)等的外延生长法来形成。第2罩层CA2的厚度是例如50nm以下，优选为10～30nm程度。另外，还能够代替硅(Si)，而利用硅锗(SiGe)来构成第2罩层CA2。
此处，通过在同一装置内切换气体，连续地形成n型锗层NG以及第2罩层CA2。由此，能够抑制在n型锗层NG与第2罩层CA2的界面产生缺陷。另外，如果n型锗层NG的所露出的表面(上表面以及侧面)被暴露于氧环境，则n型锗层NG被氧化，但通过在同一装置内连续地在n型锗层NG的表面(上表面以及侧面)上形成第2罩层CA2，能够防止n型锗层NG的氧化。
另外，n型锗层NG形成于第2开口部OP2的内侧，所以也不会导致n型锗层NG和p型锗层PG接近而使掺杂元素在相互的层中相互扩散。
接下来，如图8的(a)以及(b)所示，在第2罩层CA2上以及第3绝缘膜IF3上形成第4绝缘膜IF4。由此，构成由第2绝缘膜IF2、第3绝缘膜IF3以及第4绝缘膜IF4构成的绝缘膜IFA。第4绝缘膜IF4由通过例如等离子体CVD法而形成的氧化硅(SiO2)构成。第2绝缘膜IF2、第3绝缘膜IF3以及第4绝缘膜IF4的层叠厚度T1是例如2～3μm程度。
之后，通过例如CMP法等而使第4绝缘膜IF4的上表面平坦化。
接下来，在第4绝缘膜IF4上涂覆光致抗蚀剂，并在曝光之后进行显影处理，从而对光致抗蚀剂进行构图而形成抗蚀剂图案(省略图示)。
接下来，如图9的(a)以及(b)所示，将抗蚀剂图案作为掩模，通过干蚀刻法来加工第4绝缘膜IF4、第3绝缘膜IF3以及第2绝缘膜IF2，形成到达硅芯层SC的连接孔CTb，同时，加工第4绝缘膜IF4而形成到达第2罩层CA2的连接孔CTa。此处，虽然同时形成连接孔CTa和连接孔CTb，但也可以在相互不同的工序中形成连接孔CTa和连接孔CTb。
接下来，如图1的(a)以及(b)所示，在连接孔CTa、CTb的内部隔着势垒金属而埋入导电膜，形成以该埋入的导电膜为主导电材料的插头PL。构成插头PL的主导电材料由例如铝(Al)或者钨(W)等构成，势垒金属由例如钛(Ti)或者氮化钛(TiN)等构成。
接下来，在插头PL上以及第4绝缘膜IF4上通过例如溅射法等而依次堆积势垒金属、金属膜(主导电材料)以及势垒金属，并将抗蚀剂图案作为掩模，通过干蚀刻法来加工该层叠膜，形成第1层的布线M1。构成第1层的布线M1的主导电材料由例如铝(Al)等构成，势垒金属由例如钽(Ta)、钛(Ti)、氮化钽(TaN)或者氮化钛(TiN)等构成。
之后，进一步形成上层的布线。在最上层的布线上形成了保护膜之后，加工保护膜而使最上层的布线的上表面露出。由此，本实施方式1的由p型锗层PG、i型锗层IG、以及n型锗层NG构成的pin构造的锗受光器PD1大致完成。
在本实施方式1的锗受光器PD1的制造工序中，在p型硅芯层PSC的主面上，通过外延生长法分别形成p型锗层PG、i型锗层IG以及n型锗层NG，在向p型锗层PG以及n型锗层NG导入杂质时未使用离子注入法。因此，在p型硅芯层PSC与p型锗层PG的界面、p型锗层PG与i型锗层IG的界面、以及i型锗层IG与n型锗层NG的界面不易形成损伤，所以能够抑制在各界面中产生缺陷。
而且，在同一装置内，连续地在i型锗层IG的表面(上表面以及侧面)上形成第1罩层CA1，在同一装置内，连续地在n型锗层NG的表面(上表面以及侧面)上形成第2罩层CA2，所以i型锗层IG以及n型锗层NG不会暴露于氧环境。另外，在用第1罩层CA1覆盖了i型锗层IG的表面(上表面以及侧面)之后，形成由氧化硅(SiO2)构成的第3绝缘膜IF3，所以在形成第3绝缘膜IF3时i型锗层IG不会暴露于氧环境。同样地，在用第2罩层CA2覆盖n型锗层NG的表面(上表面以及侧面)之后，形成由氧化硅(SiO2)构成的第4绝缘膜IF4，所以在形成第4绝缘膜IF4时n型锗层NG不会暴露于氧环境。由此，能够防止i型锗层IG以及n型锗层NG的氧化。
而且，在第1罩层CA1以及第3绝缘膜IF3中形成的第2开口部OP2的内侧，形成n型锗层NG，所以在外延生长法中，n型锗层NG形成于i型锗层IG的上表面，而未形成于i型锗层IG的侧面。由此，不会导致n型锗层NG和p型锗层PG接近而使掺杂元素在相互的层中相互扩散，所以能够防止受光器的功能变差。
这样，根据本实施方式1，在p型硅芯层PSC上，通过外延生长法而分别形成p型锗层PG、非掺杂的i型锗层IG以及n型锗层NG，从而能够减小锗受光器PD1的暗电流。另外，能够防止锗受光器PD1的功能变差。
(实施方式2)
<半导体装置的构造>
使用图10，说明本实施方式2的锗受光器的构造。图10的(a)以及(b)分别是本实施方式2的锗受光器的主要部分俯视图以及主要部分剖面图(沿着该图的(a)的B-B线的剖面图)。
上述实施方式1的锗受光器PD1和本实施方式2的锗受光器PD2的不同点在于，关于构成锗受光器PD1的一部分的n型锗层NG，在锗受光器PD2中是用n型硅锗层NSG来构成的。
即，如图10所示，在锗受光器PD2中，通过在p型硅芯层PSC上形成的p型锗层PG、i型锗层IG、n型硅锗层NSG以及由硅构成的第2罩层CA2，形成了纵型的pin构造。由此，按照i型锗层IG、n型硅锗层NSG以及第2罩层CA2的顺序，共价键半径逐渐变小，所以抑制在i型锗层IG与n型硅锗层NSG的界面以及n型硅锗层NSG与第2罩层CA2的界面中产生缺陷，能够抑制暗电流增加。
另外，n型硅锗层NSG的锗浓度也可以是均匀的浓度，但也能够以从i型锗层IG朝向第2罩层CA2而使n型硅锗层NSG中的锗浓度逐渐变低的方式设定锗浓度。就硅而言，也能够以从i型锗层IG朝向第2罩层CA2而使n型硅锗层NSG中的硅浓度逐渐变高的方式设定硅浓度。由此，n型硅锗层NSG中的共价键半径也逐渐变化，所以能够进一步抑制暗电流增加。
在通过外延生长法来形成n型硅锗层NSG时，通过调整向外延装置导入的各种气体以及各自的流量，能够容易地控制这样的锗或者硅的组成梯度。因此，能够容易地得到锗或者硅的期望的组成梯度。
使用图11，说明本实施方式2的锗受光器的变形例的构造。图11的(a)以及(b)分别是本实施方式2的锗受光器的变形例的主要部分俯视图以及主要部分剖面图(沿着该图的(a)的B-B线的剖面图)。
如图11所示，在锗受光器PD2a中，在p型硅芯层PSC上，通过p型硅锗层PSG、i型锗层IG、n型锗层NG以及由硅构成的第2罩层CA2而形成纵型的pin构造。由此，按照i型锗层IG、p型硅锗层PSG以及p型硅芯层PSC的顺序，共价键半径逐渐变小，所以抑制在i型锗层IG与p型硅锗层PSG的界面以及p型硅锗层PSG与p型硅芯层PSC的界面中产生缺陷，能够抑制暗电流增加。
另外，p型硅锗层PSG的锗浓度也可以是均匀的浓度，但也能够以从i型锗层IG朝向p型硅芯层PSC而使p型硅锗层PSG中的锗浓度逐渐变低的方式，设定锗浓度。就硅而言，也能够以从i型锗层IG朝向p型硅芯层PSC而使p型硅锗层PSG中的硅浓度逐渐变高的方式，设定硅浓度。由此，p型硅锗层PSG中的共价键半径也逐渐变化，所以能够进一步抑制暗电流增加。
这样，根据本实施方式2，通过使用n型硅锗层NSG或者p型硅锗层PSG，与上述实施方式1同样地同样地能够减小锗受光器PD2的暗电流。另外，能够防止锗受光器PD2的功能变差。
此处，记载了平面图案是长方形图案的锗受光器，但也可以是圆形图案的受光器。
(实施方式3)
<半导体装置的构造>
使用图12，说明本实施方式3的锗受光器的构造。图12的(a)以及(b)分别是本实施方式3的锗受光器的主要部分俯视图以及主要部分剖面图(沿着该图的(a)的C-C线的剖面图)。
本实施方式3的锗受光器PD3与上述实施方式1的锗受光器PD1同样地，由在形成于硅芯层SC的p型硅芯层PSC的上表面上依次层叠的导入了p型杂质的p型锗层PG、非掺杂的i型锗层IG、以及导入了n型杂质的n型锗层NG构成。而且，以覆盖i型锗层IG的侧面的方式形成由硅(Si)构成的第1罩层CA1，以覆盖n型锗层NG的上表面以及侧面的方式形成由硅(Si)构成的第2罩层CA2。
但是，在本实施方式3的锗受光器PD3中，将第1罩层CA1以及第2罩层CA2的周围进行覆盖的绝缘膜(还称为上层包覆层)IFB由第2绝缘膜IF2以及第5绝缘膜IF5构成，分别由氧化硅(SiO2)构成。绝缘膜IFB的厚度是例如2～3μm程度。而且，使在n型锗层NG以及第2罩层CA2的形成中使用的开口部、和在与第2罩层CA2电连接的插头PL的形成中使用的开口部共用化。
即，在上述实施方式1中，如图1的(b)所示，在形成于第3绝缘膜IF3的开口部(第2开口部OP2)的内侧，形成n型锗层NG以及第2罩层CA2，在形成于第4绝缘膜IF4的开口部(连接孔CTa)的内侧，形成插头PL。相对于此，在本实施方式3中，如图12的(b)所示，在第5绝缘膜IF5中开口的开口部(第3开口部OP3)的内侧，形成n型锗层NG以及第2罩层CA2，而且形成插头PL。由此，在本实施方式3的锗受光器PD3中，相比于上述实施方式1的锗受光器PD1，能够削减制造工序数。
另外，在本实施方式3中也能够与上述实施方式2同样地，使用n型硅锗层NSG或者p型硅锗层PSG。
另外，在上述实施方式1中，如图1的(a)所示，在俯视时，以使第1层的布线M1与锗受光器PD1的第2开口部OP2的一部分区域重叠的方式，形成第1层的布线M1。相对于此，在本实施方式3中，如图12的(a)所示，在俯视时，以使第1层的布线M1与锗受光器PD3的第3开口部OP3的全部区域重叠的方式，形成第1层的布线M1。因此，在本实施方式3的锗受光器PD3中，需要从半导体基板SUB侧向锗受光器PD3照射光。
此处，记载了平面图案是长方形图案的锗受光器，但也可以是圆形图案的受光器。
<半导体装置的制造方法>
使用图13～图16，按照工序顺序来说明本实施方式3的锗受光器的制造方法。图13～图16的各(a)以及(b)分别是本实施方式3的制造工序中的锗受光器的主要部分俯视图以及主要部分剖面图(沿着该图的(a)的C-C线的剖面图)。
首先，与上述实施方式1同样地，依次形成硅芯层SC、p型硅芯层PSC、p型锗层PG、i型锗层IG以及第1罩层CA1(参照图2、图3以及图4)。到此为止的制造过程与上述实施方式1相同，所以省略其说明。
接下来，如图13的(a)以及(b)所示，在第1罩层CA1上以及第2绝缘膜IF2上形成第5绝缘膜IF5。由此，构成由第2绝缘膜IF2以及第5绝缘膜IF5构成的绝缘膜IFB。第5绝缘膜IF5由通过例如等离子体CVD法或者SACVD法而形成的氧化硅(SiO2)构成。第5绝缘膜IF5也可以是在源气体中使用了TEOS和臭氧的TEOS氧化膜。
之后，通过例如CMP法等而使第5绝缘膜IF5的上表面平坦化。第5绝缘膜IF5的厚度是与上述实施方式1中示出的第3绝缘膜IF3和第4绝缘膜IF4的层叠厚度大致相同的厚度，第2绝缘膜IF2和第5绝缘膜IF5的层叠厚度T2是例如2～3μm程度。
接下来，在第5绝缘膜IF5上涂覆光致抗蚀剂，并在曝光之后进行显影处理，从而对光致抗蚀剂进行构图而形成抗蚀剂图案RP2。
接下来，如图14的(a)以及(b)所示，将抗蚀剂图案RP2作为掩模，通过干蚀刻法来加工第5绝缘膜IF5以及第1罩层CA1，形成使i型锗层IG的上表面的一部分露出的第3开口部OP3。之后，去除抗蚀剂图案RP2。
接下来，如图15的(a)以及(b)所示，与上述实施方式1同样地，在第3开口部OP3的底部所露出的i型锗层IG的上表面，依次选择性地形成n型锗层NG以及第2罩层CA2。
接下来，在第5绝缘膜IF5上涂覆光致抗蚀剂，并在曝光之后进行显影处理，从而对光致抗蚀剂进行构图而形成抗蚀剂图案(省略图示)。
接下来，如图16的(a)以及(b)所示，将抗蚀剂图案作为掩模，通过干蚀刻法来加工第5绝缘膜IF5以及第2绝缘膜IF2，形成到达硅芯层SC的连接孔CTb。
接下来，如图12的(a)以及(b)所示，与上述实施方式1同样地，在第3开口部OP3以及连接孔CTb的内部隔着势垒金属而形成插头PL，并形成与插头PL电连接的第1层的布线M1。
之后，进一步形成上层的布线。在最上层的布线上形成保护膜之后，加工保护膜而使最上层的布线的上表面露出。由此，本实施方式3的由p型锗层PG、i型锗层IG、以及n型锗层NG构成的pin构造的锗受光器PD3大致完成。
这样，根据本实施方式3，相比于上述实施方式1，能够缩短半导体装置的制造工序，另外能够降低制造成本。
以上，虽然根据实施方式具体地说明了由本发明人完成的发明，但本发明不限于所述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。

Claims (16)

1.一种半导体装置，具有：
硅芯层；
第1导电类型的第1锗层，形成于所述硅芯层的上表面上；
非掺杂的第2锗层，形成于所述第1锗层的上表面上；
与所述第1导电类型不同的第2导电类型的第3锗层，形成于所述第2锗层的上表面上；以及
罩层，形成于所述第3锗层的上表面上，
在所述第3锗层中导入了具有比锗的共价键半径小的共价键半径的元素。
2.根据权利要求1所述的半导体装置，其特征在于，
所述罩层由硅或者硅锗构成。
3.根据权利要求1所述的半导体装置，其特征在于，
在所述第3锗层中含有硅，所述第2锗层侧的所述第3锗层中的硅浓度比所述罩层侧的所述第3锗层中的硅浓度低。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第2锗层的上表面的第1方向的宽度比所述第3锗层的下表面的所述第1方向的宽度大。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第3锗层的上表面上的所述罩层的厚度是10nm以上且50nm以下。
6.根据权利要求1所述的半导体装置，其特征在于，
所述元素是磷、砷或者硼。
7.一种半导体装置的制造方法，包括：
(a)工序，在第1绝缘膜的上表面上形成硅芯层；
(b)工序，在所述硅芯层的上表面上形成导入了第1导电类型的杂质的第1锗层；
(c)工序，在所述第1锗层的上表面上形成非掺杂的第2锗层；
(d)工序，在所述第2锗层的上表面上以及侧面上形成第1罩层；
(e)工序，以覆盖所述第1罩层的方式形成第2绝缘膜；
(f)工序，加工所述第2锗层的上表面上的所述第1罩层以及所述第2绝缘膜，形成到达所述第2锗层的开口部；
(g)工序，在所述开口部的底面所露出的所述第2锗层的上表面上，形成导入了与所述第1导电类型不同的第2导电类型的杂质的第3锗层；
(h)工序，在所述第3锗层的上表面上以及侧面上形成第2罩层；
(i)工序，以覆盖所述第2罩层的方式形成第3绝缘膜；
(j)工序，加工所述第2罩层的上表面上的所述第3绝缘膜，形成到达所述第2罩层的连接部；以及
(k)工序，在所述连接部的内部形成导电材料，
所述第1锗层、所述第2锗层以及所述第1罩层是在同一装置内通过外延生长法而依次形成的，
所述第3锗层以及所述第2罩层是在同一装置内通过外延生长法而依次形成的。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在所述(g)工序中导入到所述第3锗层的杂质元素的共价键半径比锗的共价键半径小。
9.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在所述(g)工序中，使用包含含有锗的第1气体和含有硅的第2气体的气体，一边使所述第2气体相对所述第1气体的比例逐渐增加，一边形成所述第3锗层。
10.根据权利要求7所述的半导体装置的制造方法，其特征在于，
所述第1罩层以及所述第2罩层分别由硅或者硅锗构成。
11.根据权利要求7所述的半导体装置的制造方法，其特征在于，
所述第3锗层的上表面上的所述第2罩层的厚度是10nm以上且50nm以下。
12.一种半导体装置的制造方法，包括：
(a)工序，在第1绝缘膜的上表面上形成硅芯层；
(b)工序，在所述硅芯层的上表面上形成导入了第1导电类型的杂质的第1锗层；
(c)工序，在所述第1锗层的上表面上形成非掺杂的第2锗层；
(d)工序，在所述第2锗层的上表面上以及侧面上形成第1罩层；
(e)工序，以覆盖所述第1罩层的方式形成第2绝缘膜；
(f)工序，加工所述第2锗层的上表面上的所述第1罩层以及所述第2绝缘膜，形成到达所述第2锗层的开口部；
(g)工序，在所述开口部的底面所露出的所述第2锗层的上表面上，形成导入了与所述第1导电类型不同的第2导电类型的杂质的第3锗层；
(h)工序，在所述第3锗层的上表面上以及侧面上形成由硅构成的第2罩层；以及
(i)工序，在所述开口部的内部形成导电材料，
所述第1锗层、所述第2锗层以及所述第1罩层是在同一装置内通过外延生长法而依次形成的，
所述第3锗层以及所述第2罩层是在同一装置内通过外延生长法而依次形成的。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，
在所述(g)工序中导入到所述第3锗层的杂质元素的共价键半径比锗的共价键半径小。
14.根据权利要求12所述的半导体装置的制造方法，其特征在于，
在所述(g)工序中，使用包含含有锗的第1气体和含有硅的第2气体的气体，一边使所述第2气体相对所述第1气体的比例逐渐增加，一边形成所述第3锗层。
15.根据权利要求12所述的半导体装置的制造方法，其特征在于，
所述第1罩层以及所述第2罩层分别由硅或者硅锗构成。
16.根据权利要求12所述的半导体装置的制造方法，其特征在于，
所述第3锗层的上表面上的所述第2罩层的厚度是10nm以上且50nm以下。
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