JP2019075513A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置の製造方法は、（ａ）半導体層ＳＬを有する基板ＳＢを用意する工程、（ｂ）半導体層ＳＬを覆うように、絶縁層ＣＬ上に絶縁膜ＩＬ１を形成する工程、（ｃ）絶縁膜ＩＬ１を貫通して半導体層ＳＬに達する開口部ＯＰ１を形成する工程、（ｄ）開口部ＯＰ１の底面に露出する半導体層ＳＬ上に、選択エピタキシャル成長法により、半導体層ＳＬ上の絶縁膜ＩＬ１の膜厚よりも薄い半導体部ＮＲＯを形成する工程、（ｅ）絶縁膜ＩＬ１上および半導体部ＮＲＯ上に絶縁膜を形成する工程、（ｆ）絶縁膜ＩＬ１上の絶縁膜を除去し、開口部ＯＰ１内の半導体部ＮＲＯ上に絶縁膜を残存させる工程、（ｇ）前記（ｄ）工程において絶縁膜ＩＬ１上に形成された半導体粒子を除去する工程、（ｈ）絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成する工程、を含む。【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に、エピタキシャル成長法により形成した半導体層を有する半導体装置の製造技術に関するものである。
特開２０００−９１５７０号公報（特許文献１）には、気相選択エピタキシャル成長によって半導体薄膜を成長させる半導体装置の製造方法が記載されている。
特開２０００−９１５７０号公報
本願発明者は、エピタキシャル成長法により形成した半導体層を有する半導体装置の製造方法を検討している。この場合、前記半導体層の製造工程を工夫しないと、半導体装置の信頼性が低下してしまう。そのため、前記半導体装置の製造方法を工夫することにより、半導体装置の信頼性の向上が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、（ａ）主面上に半導体層または導体層からなる第１層を有する基板を用意する工程、（ｂ）前記第１層を覆うように、前記基板の主面上に第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜を貫通して前記第１層に達する開口部を形成する工程を含む。そして、半導体装置の製造方法は、（ｄ）前記開口部の底面に露出する前記第１層上に、選択エピタキシャル成長法により、前記第１層上の前記第１絶縁膜の膜厚よりも薄い第１半導体層を形成する工程、（ｅ）前記第１絶縁膜上および前記第１半導体層上に第２絶縁膜を形成する工程を含む。そして、半導体装置の製造方法は、（ｆ）前記第１絶縁膜上の前記第２絶縁膜を除去し、前記第２絶縁膜を前記開口部内の前記第１半導体層上に残存させる工程、（ｇ）前記（ｄ）工程において前記第１絶縁膜上に形成された半導体粒子を除去する工程、（ｈ）前記第１絶縁膜上に第３絶縁膜を形成する工程、を含む。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置を示す要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の要部断面図である。 検討例の半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 第１変形例の半導体装置の要部断面図である。 第１変形例の半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 第２変形例の半導体装置の要部断面図である。 第２変形例の半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 第２の実施の形態の半導体装置の要部断面図である。 第２の実施の形態の半導体装置の製造工程中の要部断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 図４６に続く半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４８に続く半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５０に続く半導体装置の製造工程中の要部断面図である。 第３の実施の形態の半導体装置の要部断面図である。 第３の実施の形態の半導体装置の製造工程中の要部断面図である。 図５３に続く半導体装置の製造工程中の要部断面図である。 図５４に続く半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。 第３変形例の半導体装置の製造工程中の要部断面図である。 図５７に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素などについて、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合などを除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
［半導体装置の構造について］
図１は、本実施の形態の半導体装置を示す要部断面図である。図２〜図３は、本実施の形態の半導体装置の要部平面図である。図２には領域ＡＲ１の平面図が示され、図３には、領域ＡＲ２の平面図を示している。図２のＡ１−Ａ１線の位置での断面図が、図１の領域ＡＲ１の断面に対応し、図３のＡ２−Ａ２線の位置での断面図が、図１の領域ＡＲ２の断面に対応している。
なお、図３では、光導波路ＷＯ２および半導体部ＰＲＯ，ＮＲＯを実線で示し、プラグＰＧ１，ＰＧ２を破線で示し、配線Ｍ１ａ，Ｍ１ｂを二点鎖線で示してある。
図１に示すように、本実施の形態の半導体装置は、基体（支持基板）ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された半導体層（第２半導体層）ＳＬと、を有している。基体ＳＢ１と絶縁層ＣＬと半導体層ＳＬとにより、ＳＯＩ（Silicon on Insulator）基板ＳＢが形成されている。
基体ＳＢ１は、絶縁層ＣＬと絶縁層ＣＬよりも上の構造とを支持する支持基板であるが、半導体基板でもある。基体ＳＢ１は、好ましくは単結晶シリコン基板からなり、例えば、面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型の単結晶シリコン基板からなる。絶縁層ＣＬは、好ましくは酸化シリコン膜からなる。絶縁層ＣＬは、ＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＬは、好ましくはシリコン層（より特定的には単結晶シリコン層）からなり、ＳＯＩ（Silicon on Insulator）層とみなすこともできる。
ＳＯＩ基板ＳＢは、領域ＡＲ１と領域ＡＲ２とを有している。領域ＡＲ１と領域ＡＲ２とは、同一のＳＯＩ基板ＳＢの主面の互いに異なる平面領域に対応している。詳細は後述するが、領域ＡＲ１には、光信号用伝送線路（光導波路ＷＯ１）が形成され、領域ＡＲ２には、受光器（ゲルマニウム受光器ＰＤ）が形成されている。なお、領域ＡＲ１と領域ＡＲ２とは、互いに隣り合っていても、隣り合っていなくてもよいが、理解を簡単にするために、図１においては、領域ＡＲ１，ＡＲ２の順に隣り合うように図示している。
＜光信号線＞
図１および図２に示すように、領域ＡＲ１には、種々の光信号用の伝送線路（すなわち光信号線）としての光導波路ＷＯ１が形成されている。
光導波路ＷＯ１は、半導体層（シリコン層）ＳＬからなり、絶縁層ＣＬ上に形成されており、光導波路ＷＯ１の下面は、絶縁層ＣＬの上面に接している。光導波路ＷＯ１には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ１は、真性半導体、すなわちｉ（intrinsic）型の半導体からなる。図２の場合は、光導波路ＷＯ１は、Ｘ方向に延在するライン状のパターンを有している。光導波路ＷＯ１内に導入された光信号は、光導波路ＷＯ１内を、光導波路ＷＯ１の延在方向に沿って進行するが、これは、後述の光導波路ＷＯ２も同様である。
なお、図２および図３に示すＸ方向およびＹ方向は、互いに直交する方向であるが、ＳＯＩ基板ＳＢの主面（あるいは基体ＳＢ１の主面）に略平行な方向でもある。図１の断面図においては、紙面に垂直な方向がＸ方向に対応している。
図１に示すように、絶縁層ＣＬ上には、光導波路ＷＯ１を覆うように、層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３は、好ましくは酸化シリコン膜からなる。層間絶縁膜ＩＬ３は、具体的には、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２との積層膜からなり、絶縁膜ＩＬ１と絶縁膜ＩＬ２とは、好ましくは、それぞれ酸化シリコン膜からなる。絶縁膜ＩＬ１と絶縁膜ＩＬ２とのうち、絶縁膜ＩＬ１が下層側で絶縁膜ＩＬ２が上層側であるため、光導波路ＷＯ１に接しているのは、絶縁膜ＩＬ１である。光導波路ＷＯ１は、絶縁層ＣＬと層間絶縁膜ＩＬ３（より特定的には絶縁膜ＩＬ１）とで周囲（上下左右）を囲まれており、光導波路ＷＯ１はコア層として機能し、絶縁層ＣＬおよび層間絶縁膜ＩＬ３は、クラッド層として機能することができる。クラッド層としての絶縁層ＣＬおよび層間絶縁膜ＩＬ３の屈折率は、光導波路ＷＯ１および後述の光導波路ＷＯ２の屈折率よりも低い。
また、図１には、断面形状が四角形状（矩形状）の光導波路ＷＯ１を例示しているが、断面形状が凸型（リブ型）の光導波路を絶縁層ＣＬ上に設けることもできる。
領域ＡＲ１において、層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されている。
＜受光器＞
図１および図３を参照して、領域ＡＲ２に形成されたゲルマニウム受光器（光電変換部）ＰＤについて説明する。領域ＡＲ２には、ゲルマニウム受光器ＰＤが形成されている。ゲルマニウム受光器ＰＤは、光信号を電気信号に変換する光電変換素子（光電変換部、光検出器）である。
ゲルマニウム受光器ＰＤは、ｐ型の半導体部（半導体層）ＰＲＯおよびｎ型の半導体部（半導体層）ＮＲＯにより構成されている。ｐ型の半導体部ＰＲＯとｎ型の半導体部ＮＲＯとにより、ｐｎ接合構造の素子（ｐｎ構造のダイオード）が形成され、それによって、ゲルマニウム受光器ＰＤが形成される。
なお、ゲルマニウムの代わりに、シリコンゲルマニウムなどゲルマニウムを含む化合物を用いてもよい。
ｐ型の半導体部ＰＲＯは、半導体層（シリコン層）ＳＬからなり、絶縁層ＣＬ上に形成されており、ｐ型の半導体部ＰＲＯの下面は、絶縁層ＣＬの上面に接している。ｐ型の半導体部ＰＲＯには、ｐ型の不純物が導入されている。ｐ型の半導体部ＰＲＯの厚さ（高さ）は、光導波路ＷＯ１，ＷＯ２の各厚さ（高さ）と、同程度である。
また、ｐ型の半導体部ＰＲＯは、光導波路ＷＯ２に一体的に接続（連結）されている。図３の場合は、Ｘ方向に延在する光導波路ＷＯ２の一方の端部に、ｐ型の半導体部ＰＲＯが一体的に接続（連結）されている。これにより、光導波路ＷＯ２内を伝搬してきた光信号が、ｐ型の半導体部ＰＲＯ内に導入され得る。光導波路ＷＯ２は、半導体層ＳＬからなり、絶縁層ＣＬ上に形成されており、光導波路ＷＯ２の下面は、絶縁層ＣＬの上面に接している。なお、光導波路ＷＯ２は、図３には示しているが、図１の断面には示していない。光導波路ＷＯ２は、不純物イオンは注入されておらず、真性半導体（ｉ型の半導体）からなる。つまり、光導波路ＷＯ２とｐ型の半導体部ＰＲＯとは一体的に形成されており、ともに絶縁層ＣＬ上に形成されているが、光導波路ＷＯ２には不純物は導入されておらず、ｐ型の半導体部ＰＲＯにはｐ型不純物が導入されている。
ｎ型の半導体部ＮＲＯは、ｐ型の半導体部ＰＲＯ上に形成されている。ｎ型の半導体部ＮＲＯの下面は、ｐ型の半導体部ＰＲＯの上面と接しており、ｎ型の半導体部ＮＲＯとｐ型の半導体部ＰＲＯとの間（界面）には、ｐｎ接合（ｐｎ接合面）が形成されている。ｎ型の半導体部ＮＲＯは、ｎ型の不純物が導入されたゲルマニウム（Ｇｅ）層（第１半導体層）からなる。ｎ型の半導体部ＮＲＯの面積（平面寸法）は、ｐ型の半導体部ＰＲＯの面積（平面寸法）よりも小さく、平面視においてｎ型の半導体部ＮＲＯはｐ型の半導体部ＰＲＯに内包されている。ゲルマニウム（Ｇｅ）は、シリコン（Ｓｉ）よりも禁制帯幅が狭い。そのため、ｎ型のゲルマニウムとｐ型のシリコンとにより形成されたｐｎ接合により、例えば通信波長帯である１．６μｍ程度までの波長の近赤外光を検出することができる。
なお、上記ではゲルマニウム層は、ｎ型のゲルマニウムと記載したが、ゲルマニウム層の表面の一部のみに不純物を導入することもできる。この場合は、ドープゲルマニウム層の下にゲルマニウムのノンドープ層が存在するため、ｐｉｎ接合型が形成される。
ゲルマニウム受光器ＰＤは、第１半導体部であるｐ型の半導体部ＰＲＯと、その第１半導体部（ｐ型の半導体部ＰＲＯ）上の第２半導体部とを有している。第２半導体部は、ｎ型の半導体部ＮＲＯからなる。すなわち、ゲルマニウム受光器ＰＤを構成する第２半導体部は、第１半導体部（ｐ型の半導体部ＰＲＯ）上に形成されたゲルマニウム層（半導体部ＮＲＯ）を含んでいる。この第２半導体部は、絶縁膜ＩＬ１の開口部ＯＰ１内に形成されている。特に、第２半導体部（ｎ型の半導体部ＮＲＯ）の膜厚ＴＨ２は、第１半導体部（ｐ型の半導体部ＰＲＯ）上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄い。また、後述するコンタクトホールＣＴ２は、この第２半導体部に達しており、後述するプラグＰＧ２は、この第２半導体部と電気的に接続されている。
領域ＡＲ２においては、絶縁層ＣＬ上に、ゲルマニウム受光器ＰＤ（ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯ）を覆うように、層間絶縁膜ＩＬ３が形成されている。絶縁層ＣＬおよび層間絶縁膜ＩＬ３は、クラッド層として機能することができる。
なお、ｎ型の半導体部ＮＲＯ上には、絶縁膜ＩＬ１は形成されておらず、絶縁膜ＩＬ２が形成されている。これは、絶縁膜ＩＬ１に形成した開口部ＯＰ１内にｎ型の半導体部ＮＲＯを形成した後に、絶縁膜ＩＬ２を形成したためである。その結果、ｎ型の半導体部ＮＲＯ上の層間絶縁膜ＩＬ３は、絶縁膜ＩＬ２からなり、ｎ型の半導体部ＮＲＯ上以外の層間絶縁膜ＩＬ３は、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜からなる。
但し、ｎ型の半導体部ＮＲＯで覆われていない部分のｐ型の半導体部ＰＲＯ上と、ｎ型の半導体部ＮＲＯ上とには、それぞれ、層間絶縁膜ＩＬ３を貫通するコンタクトホールＣＴが形成され、コンタクトホールＣＴ内には、導電性のプラグＰＧが埋め込まれている。なお、ｎ型の半導体部ＮＲＯで覆われていない部分のｐ型の半導体部ＰＲＯ上に形成されたコンタクトホールＣＴを、コンタクトホール（開口部）ＣＴ１と称し、また、ｎ型の半導体部ＮＲＯ上に形成されたコンタクトホールＣＴを、コンタクトホール（開口部）ＣＴ２と称することとする。コンタクトホールＣＴ１は層間絶縁膜ＩＬ３（絶縁膜ＩＬ１，ＩＬ２）に形成されているが、コンタクトホールＣＴ２は、絶縁膜ＩＬ２に形成されている。層間絶縁膜ＩＬ３に形成されたコンタクトホールＣＴ１は、ｎ型の半導体部ＮＲＯで覆われない部分のｐ型の半導体部ＰＲＯに達しており、コンタクトホールＣＴ１の底部では、ｐ型の半導体部ＰＲＯの上面の一部が露出されている。また、絶縁膜ＩＬ２に形成されたコンタクトホールＣＴ２は、ｎ型の半導体部ＮＲＯに達しており、コンタクトホールＣＴ２の底部では、ｎ型の半導体部ＮＲＯの上面の一部が露出されている。
また、コンタクトホールＣＴ１内に埋め込まれたプラグＰＧを、プラグＰＧ１と称し、また、コンタクトホールＣＴ２内に埋め込まれたプラグＰＧを、プラグＰＧ２と称することとする。また、プラグＰＧ１，ＰＧ２が埋め込まれた絶縁膜ＩＬ２上には、配線Ｍ１が形成されている。配線Ｍ１は、第１層目の配線であり、配線Ｍ１ａ，Ｍ１ｂを含んでいる。
プラグＰＧ１の下面は、ｐ型の半導体部ＰＲＯに接して、そのｐ型の半導体部ＰＲＯと電気的に接続されている。プラグＰＧ１の上面は、配線Ｍ１ａに接して、その配線Ｍ１ａと電気的に接続されている。また、プラグＰＧ２の下面は、ｎ型の半導体部ＮＲＯに接して、そのｎ型の半導体部ＮＲＯと電気的に接続されている。プラグＰＧ２の上面は、配線Ｍ１ｂに接して、その配線Ｍ１ｂと電気的に接続されている。このため、ｐ型の半導体部ＰＲＯは、プラグＰＧ１を介して、配線Ｍ１ａと電気的に接続され、ｎ型の半導体部ＮＲＯは、プラグＰＧ２を介して、配線Ｍ１ｂと電気的に接続されている。
従って、ゲルマニウム受光器ＰＤに含まれるｐｎ接合部における光起電力効果により流れる直流電流を、プラグＰＧ１，ＰＧ２および配線Ｍ１ａ，Ｍ１ｂを介して、外部に取り出すことができる。すなわち、光信号を電気信号として取り出すことができる。
次に、領域ＡＲ１，ＡＲ２において、層間絶縁膜ＩＬ３よりも上の構造について、図１を参照して説明する。
領域ＡＲ１，ＡＲ２において、層間絶縁膜ＩＬ３上には、配線Ｍ１を覆うように層間絶縁膜ＩＬ４が形成されている。層間絶縁膜ＩＬ４には、スルーホール（貫通孔）が形成され、スルーホール内に導電性のプラグＰＧ３が埋め込まれている。プラグＰＧ３が埋め込まれた層間絶縁膜ＩＬ４上には、配線Ｍ２が形成されている。配線Ｍ２は、第２層目の配線である。プラグＰＧ３は、配線Ｍ１と配線Ｍ２との間に配置されて、配線Ｍ１と配線Ｍ２とを電気的に接続している。
層間絶縁膜ＩＬ４上には、配線Ｍ２を覆うように、保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ４は、例えば、酸化シリコン膜からなる。酸化シリコンは、クラッド層の材料として好適である。また、保護膜ＴＣは、例えば、酸窒化シリコンからなる。酸化シリコンの屈折率ｎは、１．４５程度であり、酸窒化シリコンの屈折率ｎは、１．８２程度である。保護膜ＴＣには、配線Ｍ２の一部を露出する開口部ＯＰ２が形成されており、開口部ＯＰ２から露出する部分の配線Ｍ２が、パッド部（ボンディングパッド、外部接続部）となる。
［半導体装置の製造工程について］
次に、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。図４〜図１８は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する断面を示している。
まず、図４に示すように、基体（支持基板）ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された半導体層ＳＬと、を有するＳＯＩ基板ＳＢを準備する。基体ＳＢ１は、好ましくは単結晶シリコン基板からなる。絶縁層ＣＬは、好ましくは酸化シリコン膜からなり、例えば２〜３μｍ程度の厚さを有している。半導体層ＳＬは、好ましくはシリコン層（より特定的には単結晶シリコン層）からなり、例えば１８０〜２５０ｎｍ程度の厚さを有している。ＳＯＩ基板ＳＢの製造方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法、貼り合わせ法、またはスマートカットプロセスなどを用いて、ＳＯＩ基板ＳＢを製造することができる。
次に、図５に示すように、半導体層ＳＬをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、光導波路ＷＯ１および半導体部ＰＲＯを形成する。
例えば、半導体層ＳＬ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて半導体層ＳＬをエッチングすることにより、光導波路ＷＯ１および半導体部ＰＲＯを形成することができる。その後、フォトレジストパターンは、アッシングなどにより除去する。光導波路ＷＯ１および半導体部ＰＲＯは、それぞれ、パターニングされた半導体層ＳＬからなり、絶縁層ＣＬ上に形成される。この段階では、光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯには、不純物はドープされていない。なお、光導波路ＷＯ２は、図４〜図１８の断面では示していないが、上記図３に示しており、光導波路ＷＯ２は、半導体部ＰＲＯと一体的に形成されている。
次に、半導体部ＰＲＯにイオン注入法などを用いてｐ型不純物を導入することにより、半導体部ＰＲＯをｐ型の半導体部ＰＲＯとする。例えば、フォトリソグラフィ技術を用いて形成したフォトレジストパターンをマスク（イオン注入阻止マスク）として用いてｐ型不純物を半導体部ＰＲＯにイオン注入する。これにより、ｐ型の半導体部ＰＲＯが形成される。なお、イオン注入の際、光導波路ＷＯ１，ＷＯ２は、フォトレジストパターンで覆われているため、ｐ型不純物（またはｎ型不純物）は注入されない。また、ｐ型不純物（およびｎ型不純物）が導入された後、導入された不純物を活性化させるための熱処理を行うこともできる。
次に、図６に示すように、ＳＯＩ基板ＳＢ上に、すなわち絶縁層ＣＬ上に、光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯを覆うように、絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、好ましくは酸化シリコン膜からなり、より好ましくは膜質の良い（膜密度の高い）酸化シリコン膜からなる。絶縁膜ＩＬ１を膜質の良い（膜密度の高い）酸化シリコン膜により構成することで、前述のように絶縁膜ＩＬ１をクラッド層として機能させることができる。絶縁膜ＩＬ１は、例えばＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition：低圧化学的気相成長）法を用いて形成する。ＬＰＣＶＤ法によれば、膜質の良い（膜密度の高い）酸化シリコン膜を形成することができる。ＬＰＣＶＤ法の原料ガスは、例えば、モノシランおよび一酸化二窒素、ＴＥＯＳ（Tetraethyl orthosilicate：オルトケイ酸テトラエチル）のみ、あるいは、ＴＥＯＳおよび酸素などが用いられる。また、絶縁膜ＩＬ１の成膜温度は、例えば６００〜７００℃である。絶縁膜ＩＬ１の形成膜厚は、半導体層ＳＬの厚さよりも厚く、１μｍ程度である。ＬＰＣＶＤ法による酸化シリコン膜はスループットが低いため、絶縁膜ＩＬ１には、ＬＰＣＶＤ法による酸化シリコン膜と、スループットの高いＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition：プラズマ化学的気相成長）法による酸化シリコン膜との積層膜を用いてもよい。
次に、図７に示すように、絶縁膜ＩＬ１の形成後、絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、絶縁膜ＩＬ１の上面を平坦化する。絶縁膜ＩＬ１の上面を研磨しても、光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯは露出されない。なお、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１は、絶縁膜ＩＬ１を平坦化した後の膜厚である。絶縁膜ＩＬ１の膜厚ＴＨ１は、７００ｎｍ程度である。
次に、図８に示すように、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＩＬ１に開口部ＯＰ１を形成する。開口部ＯＰ１の平面寸法（面積）は、ｐ型の半導体部ＰＲＯの平面寸法よりも小さく、開口部ＯＰ１は、平面視においてｐ型の半導体部ＰＲＯに内包されている。開口部ＯＰ１は、絶縁膜ＩＬ１を貫通して半導体部ＰＲＯに到達しており、開口部ＯＰ１の底部では、半導体部ＰＲＯの上面の一部が露出する。
次に、図９に示すように、開口部ＯＰ１の底部で露出するｐ型の半導体部ＰＲＯ上に、ゲルマニウム（Ｇｅ）からなるｎ型の半導体部（ゲルマニウム層）ＮＲＯを形成する。ｎ型の半導体部ＮＲＯは、エピタキシャル成長法を用いて形成することができ、開口部ＯＰ１内において、ｐ型の半導体部ＰＲＯ上に選択的に形成される。このような形成方法を、特に、選択エピタキシャル成長法と呼ぶ（詳細は後述する）。例えば、ｎ型不純物を含有するゲルマニウム層をエピタキシャル成長させることにより、ｎ型の半導体部ＮＲＯを形成することもできるが、他の形態として、真性半導体としてのゲルマニウム層をエピタキシャル成長させた後に、そのゲルマニウム層にｎ型不純物をイオン注入法などで導入することにより、ｎ型の半導体部ＮＲＯを形成することもできる。これにより、シリコンからなるｐ型の半導体部ＰＲＯと、ゲルマニウムからなるｎ型の半導体部ＮＲＯとからなるｐｎ接合構造の素子が形成される。
図９に示すように、エピタキシャル成長法により形成したｎ型の半導体部（ゲルマニウム層）ＮＲＯは、断面略台形状を有している。また、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２は、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄い。すなわち、ｎ型の半導体部ＮＲＯの上面は、絶縁膜ＩＬ１の上面より低い。さらに言い換えれば、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１を、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２よりも厚くなるように形成しておく。ｎ型の半導体部ＮＲＯの膜厚ＴＨ２は、５００ｎｍ程度である。
なお、詳細は後述するが、図９に示すように、ｐ型の半導体部ＰＲＯ上にｎ型の半導体部（ゲルマニウム層）ＮＲＯを形成する際に、選択エピタキシャル成長法の選択性が崩れて、絶縁膜ＩＬ１上にｎ型の半導体部ＮＲＯと同じ材料、すなわちゲルマニウムからなる半導体粒子ＳＰ１が形成される。
次に、図１０に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ１上に、フォトレジスト膜（第２絶縁膜）ＰＲを形成する。フォトレジスト膜ＰＲは、開口部ＯＰ１内において、ｎ型の半導体部ＮＲＯ上に埋設される。
次に、図１１に示すように、絶縁膜ＩＬ１上のフォトレジスト膜ＰＲを除去し、フォトレジスト膜ＰＲを開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させる。フォトレジスト膜ＰＲの除去方法は、絶縁膜ＩＬ１にダメージを与えない方法であることが好ましく、例えば、Ｏ２プラズマなどのレジストエッチバックが好ましい。なお、絶縁膜ＩＬ１上のフォトレジスト膜ＰＲは、レジストＣＭＰ法により除去してもよく、この場合でもフォトレジスト膜ＰＲを開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させることができる。
次に、図１２に示すように、絶縁膜ＩＬ１上の半導体粒子ＳＰ１を除去する。ここで、半導体粒子ＳＰ１と同じ材料からなるｎ型の半導体部ＮＲＯは、フォトレジスト膜ＰＲおよび絶縁膜ＩＬ１によって被覆されているため、除去されない。半導体粒子ＳＰ１の除去方法の例として、ドライエッチングまたはウェットエッチングがあり、絶縁膜ＩＬ１およびフォトレジスト膜ＰＲにダメージを与えない方法である、ハロゲン系ガスを用いたドライエッチングが好ましい。
次に、図１３に示すように、開口部ＯＰ１内のフォトレジスト膜ＰＲをアッシングなどにより除去する。
次に、図１４に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ２の上面を平坦化する。
絶縁膜ＩＬ２は、好ましくは酸化シリコン膜からなり、より好ましくは埋設性の良い酸化シリコン膜からなる。絶縁膜ＩＬ２を埋設性の良い酸化シリコン膜により形成することで、ｎ型の半導体部ＮＲＯと絶縁膜ＩＬ１との隙間にも酸化シリコン膜を確実に埋設し、ゲルマニウム受光器ＰＤの光学特性の損失を防ぐことができる。絶縁膜ＩＬ２は、好ましくはＯ３−ＴＥＯＳを原料ガスに用いたＳＡＣＶＤ（Sub Atmosphere Chemical Vapor Deposition：準大気圧化学的気相成長）法、または、ＳＯＧ（Spin On Glass：塗布ガラス）法を用いて形成する。Ｏ３−ＴＥＯＳを原料ガスに用いたＳＡＣＶＤ法またはＳＯＧ法によれば、埋設性の良い酸化シリコン膜を形成することができる。ＳＯＧ法は、塗布により酸化シリコン膜を形成する方法である。具体的には、基板の主面上にジブチルエーテルなどの有機溶剤にポリシラザンなどを溶解した溶液を塗布法により塗布する。続いて、大気中で１５０℃程度のベーク処理を行うことにより有機溶剤を蒸発させた後、水蒸気雰囲気等で３００℃以上の熱処理を行うことにより、ポリシラザンを酸化シリコンへ転化させて酸化シリコン膜を形成する。ＳＯＧ法に用いる材料は、前述のポリシラザンまたはＨＳＱ（Hydrogen Silsesquioxane：水素シルセスキオキサン）といった無機材料、あるいは、ＭＳＱ（Methyl Silsesquioxane：メチルシルセスキオキサン）といった有機材料が好ましい。
なお、層間絶縁膜ＩＬ３は、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２との積層膜からなるが、ｎ型の半導体部ＮＲＯ上には絶縁膜ＩＬ２は形成されているが、絶縁膜ＩＬ１は形成されていない。そのため、ｎ型の半導体部ＮＲＯ上の層間絶縁膜ＩＬ３は、絶縁膜ＩＬ２からなり、ｎ型の半導体部ＮＲＯ上以外の層間絶縁膜ＩＬ３は、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜からなる。層間絶縁膜ＩＬ３は、絶縁層ＣＬ上に、光導波路ＷＯ１、光導波路ＷＯ２、ｐ型の半導体部ＰＲＯ、ｎ型の半導体部ＮＲＯを覆うように、形成されている。
次に、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を用いて層間絶縁膜ＩＬ３にコンタクトホール（開口部）ＣＴを形成する。コンタクトホールＣＴは、上記コンタクトホールＣＴ１，ＣＴ２を含んでおり、層間絶縁膜ＩＬ３を貫通するように形成される。すなわち、領域ＡＲ２では、ｎ型の半導体部ＮＲＯで覆われていない部分のｐ型の半導体部ＰＲＯ上にコンタクトホールＣＴ１が形成され、かつ、ｎ型の半導体部ＮＲＯ上にコンタクトホールＣＴ２が形成される。
コンタクトホールＣＴ１は、ｎ型の半導体部ＮＲＯで覆われていない部分のｐ型の半導体部ＰＲＯに平面視において内包されている。コンタクトホールＣＴ１は、層間絶縁膜ＩＬ３（絶縁膜ＩＬ２，ＩＬ１）を貫通してｐ型の半導体部ＰＲＯに達しており、コンタクトホールＣＴ１の底部では、ｐ型の半導体部ＰＲＯの上面の一部が露出される。また、コンタクトホールＣＴ２は、ｎ型の半導体部ＮＲＯに平面視において内包されている。コンタクトホールＣＴ２は、層間絶縁膜ＩＬ３（絶縁膜ＩＬ２）を貫通してｎ型の半導体部ＮＲＯに達しており、コンタクトホールＣＴ２の底部では、ｎ型の半導体部ＮＲＯの上面の一部が露出される。
コンタクトホールＣＴ（ＣＴ１，ＣＴ２）は、例えば次のようにして形成することができる。まず、層間絶縁膜ＩＬ３上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、各コンタクトホールＣＴ１，ＣＴ２用の開口部を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて層間絶縁膜ＩＬ３をエッチングすることにより、層間絶縁膜ＩＬ３にコンタクトホールＣＴ１，ＣＴ２を形成することができる。その後、フォトレジストパターンは、アッシングなどにより除去する。この場合、コンタクトホールＣＴ１，ＣＴ２は、同じ工程で一緒に形成される。
次に、図１６に示すように、層間絶縁膜ＩＬ３のコンタクトホールＣＴ（ＣＴ１，ＣＴ２）内に導電性のプラグＰＧ（ＰＧ１，ＰＧ２）を形成する（埋め込む）。
プラグＰＧは、例えば次のようにして形成することができる。まず、コンタクトホールＣＴの底面および側壁上を含む層間絶縁膜ＩＬ３（絶縁膜ＩＬ２）上に、タングステン膜などからなる導体膜を、コンタクトホールＣＴ内を埋めるように形成する。その後、コンタクトホールＣＴの外部の不要な導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、導体膜は、チタン膜または窒化チタン膜などのバリア導体膜とタングステン膜との積層膜であってもよい。この場合は、コンタクトホールＣＴの底面および側壁上を含む層間絶縁膜ＩＬ３（絶縁膜ＩＬ２）上にバリア導体膜を形成してから、そのバリア導体膜上にタングステン膜からなる主導体膜を、コンタクトホールＣＴ内を埋めるように形成する。
コンタクトホールＣＴ１内に埋め込まれたプラグＰＧが、プラグＰＧ１であり、このプラグＰＧ１は、ｐ型の半導体部ＰＲＯ上に配置され、そのｐ型の半導体部ＰＲＯに接して電気的に接続される。また、コンタクトホールＣＴ２内に埋め込まれたプラグＰＧが、プラグＰＧ２であり、このプラグＰＧ２は、ｎ型の半導体部ＮＲＯ上に配置され、そのｎ型の半導体部ＮＲＯに接して電気的に接続される。
次に、図１７に示すように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ３（絶縁膜ＩＬ２）上に、配線Ｍ１を形成する。
配線Ｍ１は、例えば次のようにして形成することができる。まず、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ３上に、配線Ｍ１形成用の導電膜を形成する。この導電膜は、例えば、バリア導体膜とその上の主導体膜とその上のバリア導体膜との積層膜からなる。バリア導体膜は、チタン膜または窒化チタン膜あるいはそれらの積層膜からなり、主導体膜は、アルミニウム膜またはアルミニウム合金膜からなる。その後、この導電膜上にフォトリソグラフィ技術を用いてフォトレジストパターンを形成してから、このフォトレジストパターンをエッチングマスクとして用いて導電膜をエッチングすることにより、配線Ｍ１を形成することができる。その後、フォトレジストパターンは、アッシングなどにより除去する。配線Ｍ１は、パターニングされた導電膜からなる。配線Ｍ１を形成すると、各プラグＰＧの上面は配線Ｍ１に接するため、各プラグＰＧはその上の配線Ｍ１と電気的に接続される。
配線Ｍ１は、上記配線Ｍ１ａ，Ｍ１ｂを含んでいる。配線Ｍ１ａは、プラグＰＧ１を介してｐ型の半導体部ＰＲＯと電気的に接続される。また、配線Ｍ１ｂは、プラグＰＧ２を介してｎ型の半導体部ＮＲＯと電気的に接続される。
次に、図１８に示すように、絶縁膜ＩＬ２上に、配線Ｍ１を覆うように、層間絶縁膜ＩＬ４を形成する。層間絶縁膜ＩＬ４の形成後、層間絶縁膜ＩＬ４の上面をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ４の上面を平坦化する。層間絶縁膜ＩＬ４は、好ましくは酸化シリコン膜からなり、例えばＣＶＤ法を用いて形成することができる。
次に、フォトリソグラフィ技術およびエッチング技術を用いて層間絶縁膜ＩＬ４にスルーホール（貫通孔）を形成してから、そのスルーホール内に導電性のプラグＰＧ３を形成する（埋め込む）。プラグＰＧ３は、上記プラグＰＧとほぼ同様の手法により形成することができる。
次に、プラグＰＧ３が埋め込まれた層間絶縁膜ＩＬ４上に、配線Ｍ２を形成する。配線Ｍ２は、配線Ｍ１とほぼ同様の手法により形成することができる。すなわち、プラグＰＧ３が埋め込まれた層間絶縁膜ＩＬ４上に、配線Ｍ２形成用の導電膜を形成してから、その導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ２を形成することができる。プラグＰＧ３は、配線Ｍ２と配線Ｍ１との間に配置されて、その配線Ｍ２と配線Ｍ１とを電気的に接続する。
次に、図１に示すように、層間絶縁膜ＩＬ４上に、配線Ｍ２を覆うように、保護膜ＴＣを形成する。保護膜ＴＣは、例えば酸窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。
次に、フォトリソグラフィ技術およびエッチング技術を用いて保護膜ＴＣに開口部ＯＰ２を形成する。保護膜ＴＣの開口部ＯＰ２からは、配線Ｍ２の一部が露出する。開口部ＯＰ２から露出する部分の配線Ｍ２が、パッド部（ボンディングパッド、外部接続部）となる。その後、ＳＯＩ基板ＳＢを、その上の構造とともにダイシング（切断）して個片化することにより、半導体チップ（半導体装置）が取得される。
このようにして、本実施の形態の半導体装置を製造することができる。
［検討の経緯について］
本発明者が検討した検討例の半導体装置について、図１９を参照して説明する。図１９は、本発明者が検討した検討例の半導体装置の要部断面図である。検討例の半導体装置において、上記図１に相当する領域の内、領域ＡＲ１の構造については、本実施の形態と同様である。そのため、図１９には、上記図１に相当する領域の内、領域ＡＲ２の断面図のみを示している。なお、図１９においては、図面を簡略化するために、上記コンタクトホールＣＴ、プラグＰＧ、層間絶縁膜ＩＬ４およびそれよりも上の構造については、図示を省略している。
図１９に示す検討例の半導体装置は、基体ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯと、半導体部ＰＲＯ上に形成された半導体部ＮＲＯとを有しており、これは本実施の形態の半導体装置と同様である。なお、光導波路ＷＯ１は、図示を省略している。また、光導波路ＷＯ２は、上記図３に示されているが、上記図１および図１９では図示されない。
図１９に示す検討例の半導体装置においては、絶縁層ＣＬ上に層間絶縁膜ＩＬ１０３（絶縁膜ＩＬ１０１，ＩＬ１０２）が形成されているが、これらの絶縁膜ＩＬ１０１，ＩＬ１０２が、本実施の形態と相違している。
すなわち、図１に示す本実施の形態では、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２は、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄いのに対して、図１９に示す検討例では、ｎ型の半導体部ＮＲＯの膜厚ＴＨ１０２は、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１０１の膜厚ＴＨ１０１よりも厚い。
次に、図１９に示す検討例の半導体装置の製造工程について、図２０〜図２３を参照して説明する。図２０〜図２３は、検討例の半導体装置の製造工程中の要部断面図であり、上記図１９に相当する断面を示している。すなわち、図２０〜図２３には、図１９と同様に、領域ＡＲ２の断面図のみを示している。
半導体層ＳＬをパターニングして、半導体部ＰＲＯを形成し、その後、半導体部ＰＲＯにイオン注入法などを用いてｐ型不純物を導入して、半導体部ＰＲＯをｐ型の半導体部ＰＲＯとした上記図５に相当する図２０の構造を得るまでは、検討例の半導体装置の製造工程も、上述した本実施の形態の製造工程とほぼ同様である。
検討例の場合は、上記図２０の構造を得た後、図２１に示すように、ＳＯＩ基板ＳＢ上に、すなわち絶縁層ＣＬ上に、光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯを覆うように、絶縁膜ＩＬ１０１を形成する。絶縁膜ＩＬ１０１の膜厚は、２００ｎｍ程度である。
次に、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＩＬ１０１に開口部ＯＰ１０１を形成する。開口部ＯＰ１０１の平面寸法（面積）は、ｐ型の半導体部ＰＲＯの平面寸法よりも小さく、開口部ＯＰ１０１は、平面視においてｐ型の半導体部ＰＲＯに内包されている。開口部ＯＰ１０１は、絶縁膜ＩＬ１０１を貫通して半導体部ＰＲＯに到達しており、開口部ＯＰ１０１の底部では、半導体部ＰＲＯの上面の一部が露出する。
次に、図２３に示すように、開口部ＯＰ１０１の底部で露出するｐ型の半導体部ＰＲＯ上に、ゲルマニウム（Ｇｅ）からなるｎ型の半導体部（ゲルマニウム層）ＮＲＯを形成する。ｎ型の半導体部ＮＲＯは、エピタキシャル成長法を用いて形成することができ、開口部ＯＰ１０１内において、ｐ型の半導体部ＰＲＯ上に選択的に形成される。これにより、シリコン層からなるｐ型の半導体部ＰＲＯと、ゲルマニウム層からなるｎ型の半導体部ＮＲＯとからなるｐｎ接合構造の素子が形成される。
図２３に示すように、エピタキシャル成長法により形成したｎ型の半導体部（ゲルマニウム層）ＮＲＯは、断面略台形状を有している。ここで、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２は、５００ｎｍ程度であり、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１０１の膜厚ＴＨ１０１よりも厚い。
ここで、図２３に示すように、ｐ型の半導体部ＰＲＯ上にｎ型の半導体部（ゲルマニウム層）ＮＲＯを形成する際に、選択エピタキシャル成長法の選択性が崩れて、絶縁膜ＩＬ１０１上にゲルマニウムからなる半導体粒子ＳＰ１が形成される。
次に、図１９に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ１０１上に、絶縁膜ＩＬ１０２を形成する。その後、絶縁膜ＩＬ１０２の上面をＣＭＰ法などにより平坦化する。絶縁膜ＩＬ１０１と絶縁膜ＩＬ１０２とを合わせたものが、層間絶縁膜ＩＬ１０３である。その後、層間絶縁膜ＩＬ１０３にコンタクトホールを形成し、コンタクトホール内に導電性のプラグを形成する。このプラグにより、ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯとこれらよりも上層の配線とを接続する。ここでは、コンタクトホール、プラグおよび配線の図示および説明は省略する。
次に、本発明者が見出した課題について説明する。
本発明者は、シリコンフォトニクス技術を適用した半導体装置において、ゲルマニウム受光器ＰＤを導入することを検討している。このため、シリコンからなるｐ型の半導体部ＰＲＯ上にゲルマニウムからなるｎ型の半導体部ＮＲＯを形成することが必要となる。ｎ型の半導体部ＮＲＯの形成法としては、選択エピタキシャル成長法を適用することが好ましい。選択エピタキシャル成長法とは、前述のように表面の一部のみ選択的にエピタキシャル成長させる手法である。例えばシリコンまたはゲルマニウムからなる半導体層とその酸化物（例えば酸化シリコンまたは酸化ゲルマニウム）からなる絶縁膜とが同時に存在する表面において、水素化ゲルマニウムからなる原料ガスにエッチングガスである塩化水素などを適量混ぜて流す。こうすることで、絶縁膜上においては塩化水素によりゲルマニウムの核成長が阻害され、半導体層上にのみゲルマニウム層が選択的に単結晶成長する。このようにして、ｎ型の半導体部ＮＲＯを構成するゲルマニウム層を、シリコンからなるｐ型の半導体部ＰＲＯ上に形成することができる。
ただし、図２３に示すように、選択エピタキシャル成長法の選択性の崩れにより、絶縁膜ＩＬ１０１上にｎ型の半導体部ＮＲＯと同じ材料（ここではゲルマニウム）からなる半導体粒子ＳＰ１が形成されてしまう。その後、図１９に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ１０１上に、絶縁膜ＩＬ１０２を形成するため、半導体粒子ＳＰ１は、絶縁膜ＩＬ１０１と絶縁膜ＩＬ１０２との間に残存した状態になる。そのため、絶縁膜ＩＬ１０１と絶縁膜ＩＬ１０２との間に半導体粒子ＳＰ１が存在することによる不具合が発生する可能性がある。例えば、シリコンフォトニクス技術を適用した半導体装置においては、半導体粒子ＳＰ１による乱反射や、絶縁膜ＩＬ１０１と絶縁膜ＩＬ１０２との密着性の低下により、ゲルマニウム受光器ＰＤの光学特性が損失する（例えば、ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯから周囲へ光が漏れてしまう）可能性が高まり、半導体装置の信頼性が低下する。従って、エピタキシャル成長における形成条件を制御して、半導体粒子ＳＰ１が形成されないようにするか、形成された半導体粒子ＳＰ１を除去するかのいずれかを行うことにより、半導体装置の信頼性を向上することが望まれる。
ここで、選択エピタキシャル成長法の生成条件を制御することによって、選択性の崩れを回避することは、量産的なプロセスばらつきを考慮すると困難である。例えば、エッチングガスの割合を増やしてしまうと、ｐ型の半導体部ＰＲＯ上のゲルマニウム層が良質に形成されなくなる可能性が高まる。そのため、半導体装置の製造工程を工夫することにより、選択性の崩れによって形成された半導体粒子ＳＰ１を除去する必要がある。
半導体粒子ＳＰ１を除去する方法として、半導体粒子ＳＰ１が付着した絶縁膜ＩＬ１０１をウェットエッチングして、絶縁膜ＩＬ１０１ごと半導体粒子ＳＰ１を除去する方法と、半導体粒子ＳＰ１を直接エッチングする方法とがある。しかし、絶縁膜ＩＬ１０１をウェットエッチングする場合には、半導体粒子ＳＰ１がエッチング後の絶縁膜ＩＬ１０１に再付着するおそれがある。また、図２３に示すように、絶縁膜ＩＬ１０１がｐ型の半導体部ＰＲＯを覆っているため、絶縁膜ＩＬ１０１の上面が平坦ではない。そのため、絶縁膜ＩＬ１０１のエッチング速度が面内でばらつき、エッチング後に絶縁膜ＩＬ１０１の形状が崩れたり、絶縁膜ＩＬ１０１の膜厚がばらついたりするという問題が生じる。
また、半導体粒子ＳＰ１を直接エッチングにより除去する場合において、図１９に示すように、検討例では半導体粒子ＳＰ１と同じ材料（ゲルマニウム）からなるｎ型の半導体部ＮＲＯが露出しているため、半導体粒子ＳＰ１をエッチングにより除去しようとすると、ｎ型の半導体部ＮＲＯもエッチングされてしまう。
ここで、ｎ型の半導体部ＮＲＯをレジスト膜などでマスクし、半導体粒子ＳＰ１を除去することが考えられる。しかしながら、ｎ型の半導体部ＮＲＯの膜厚ＴＨ１０２が、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１０１の膜厚ＴＨ１０１よりも厚いため、もし、ｎ型の半導体部ＮＲＯをレジスト膜などでマスクしようとすると、絶縁膜ＩＬ１０１上の半導体粒子ＳＰ１までもレジスト膜などで覆われてしまい、そのままでは半導体粒子ＳＰ１が除去することができなくなる。そのため、フォトリソグラフィ技術を用いて、フォトレジストパターンを形成し、形成したフォトレジストパターンをエッチングマスクとしてｎ型の半導体部ＮＲＯを覆い、絶縁膜ＩＬ１０１上の半導体粒子ＳＰ１をエッチングすることも考えられる。しかし、このフォトレジストパターン形成のためのフォトマスクを新たに用意する必要があり、半導体装置の製造コストを増大させる結果となる。また、開口部ＯＰ１０１の周囲に半導体粒子ＳＰ１が存在する場合、フォトレジストパターンによるエッチングマスクに半導体粒子ＳＰ１が覆われてしまい、半導体粒子ＳＰ１が除去できない可能性がある。そのため、半導体装置の製造コストを増大させることなくｎ型の半導体部ＮＲＯを保護しつつ、確実に半導体粒子ＳＰ１を除去することが望まれる。
以上では、シリコンフォトニクスを例に説明したが、一般的な半導体装置において、基板表面の絶縁膜に形成した開口部内に半導体層を選択エピタキシャル成長法によって形成し、その後、形成した半導体層を絶縁膜により覆う場合にも、同様の課題が存在する。すなわち、選択エピタキシャル成長法により絶縁膜の開口部内に半導体層を形成すると、選択性の崩れによって、絶縁膜上に半導体層と同じ材料からなる半導体粒子が形成される。この際に、半導体層を保護しつつ、半導体粒子を除去することが望まれる。
［主要な特徴と効果について］
本実施の形態の主要な特徴は、図１および図９に示すように、絶縁膜（第１絶縁膜）ＩＬ１の開口部ＯＰ１内に形成するｎ型の半導体部（第１半導体層）ＮＲＯの膜厚ＴＨ２を、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄くしたことである。ｎ型の半導体部ＮＲＯの上面を、絶縁膜ＩＬ１の上面よりも低くしたことである。さらに言い換えれば、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１を、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２よりも厚くしたことである。そして、図１０に示すように、絶縁膜ＩＬ１上およびｎ型の半導体部ＮＲＯ上にフォトレジスト膜（第２絶縁膜）ＰＲを形成し、図１１に示すように、絶縁膜ＩＬ１上のフォトレジスト膜ＰＲを除去し、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上に残存させている。
本実施の形態では、このような構成を採用したことにより、半導体装置の信頼性を向上させることができる。以下、その理由について具体的に説明する。
図９に示すように、絶縁膜（第１絶縁膜）ＩＬ１の開口部ＯＰ１内に形成するｎ型の半導体部（第１半導体層）ＮＲＯの膜厚ＴＨ２を、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄くしたことにより、図１０に示すように、フォトレジスト膜ＰＲは、絶縁膜ＩＬ１の開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上に埋設される。続いて、絶縁膜ＩＬ１の上面に合わせてフォトレジスト膜ＰＲをエッチング（エッチバック）する。こうすることで、図１１に示すように、絶縁膜ＩＬ１上の半導体粒子ＳＰ１を露出させ、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させることができる。ｎ型の半導体部ＮＲＯはフォトレジスト膜ＰＲによって覆われているため、この状態で半導体粒子ＳＰ１をエッチングすれば、半導体粒子ＳＰ１と同じ材料からなるｎ型の半導体部ＮＲＯはエッチングされることなく、半導体粒子ＳＰ１のみを除去することができる。
その後、図１４に示すように、絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成すると、絶縁膜ＩＬ１と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１が存在しない状態になる。そのため、検討例の半導体装置と異なり、絶縁膜ＩＬ１と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１が存在することによる不具合を防止することができる。すなわち、半導体粒子ＳＰ１による乱反射や、絶縁膜ＩＬ１０１と絶縁膜ＩＬ１０２との密着性の低下によるゲルマニウム受光器ＰＤの光学特性が損失する可能性を防止し、半導体装置の信頼性を向上させることができる。
また、検討例と異なり、フォトリソグラフィ技術を用いることなく、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させることができるため、フォトレジストパターン形成のためのフォトマスクを新たに用意する必要がなく、製造工程数が増えることもない。そのため、半導体装置の製造コストを増大させることなく、ｎ型の半導体部ＮＲＯを保護しつつ、確実に半導体粒子ＳＰ１を除去することができる。
なお、本実施の形態では、図７に示すように、絶縁膜ＩＬ１の形成後、絶縁膜ＩＬ１の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ１の上面を平坦化している。仮に、絶縁膜ＩＬ１の上面を平坦化しなかった場合、その後、絶縁膜ＩＬ１に開口部ＯＰ１を形成し、開口部ＯＰ１内にｎ型の半導体部ＮＲＯをエピタキシャル成長法により形成する際に、半導体粒子ＳＰ１が絶縁膜ＩＬ１の上面の凹部および凸部（図６参照）の両方に形成されてしまう。
さらに、絶縁膜ＩＬ１上にフォトレジスト膜ＰＲを形成した後に、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の上面の凸部にあわせてエッチング（エッチバック）しても、絶縁膜ＩＬ１の上面の凹部にフォトレジスト膜ＰＲが残存してしまう。その結果、絶縁膜ＩＬ１の上面の凹部に形成された半導体粒子ＳＰ１をその後のエッチングにより取り除くことができない。一方、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の上面の凹部にあわせてエッチング（エッチバック）しようとすると、開口部ＯＰ１内のフォトレジスト膜ＰＲもエッチングされる。そのため、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させるように、フォトレジスト膜ＰＲのエッチング量を制御することが難しくなる。
以上より、本実施の形態では、図７に示すように、絶縁膜ＩＬ１の形成後、絶縁膜ＩＬ１の上面を平坦化しているため、フォトレジスト膜ＰＲのエッチング量を容易に制御することができる。すなわち、図１１に示すように、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の上面にあわせてエッチング（エッチバック）することで、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させることができる。
なお、本実施の形態では、図１０に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ１上に、フォトレジスト膜ＰＲを形成したが、これに限定されるものではない。具体的には、図１２に示すように、半導体粒子ＳＰ１を除去する際に、エッチングされない絶縁膜であればよい。例えば、後述の実施の形態３で説明するように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ１上に、埋設性の良いＳＯＧ法により酸化シリコン膜を形成してもよい。
（変形例１）
上記実施の形態１の変形例１の半導体装置について、図２４を参照して説明する。図２４は、変形例１の半導体装置の要部断面図である。変形例１の半導体装置は、上記図１を上位概念化したものである。すなわち、実施の形態１の半導体装置は、シリコンフォトニクス技術を適用した半導体装置である場合を例に説明したが、汎用の半導体装置に適用できる。具体的には、変形例１の半導体装置は、基体（支持基板）ＳＢ１と、基体ＳＢ１上に形成された絶縁膜ＩＬ１と、基体ＳＢ１上に形成された半導体層（第１半導体層）ＥＰと、を有している。この半導体層ＥＰは、絶縁膜ＩＬ１の開口部ＯＰ１内に形成されている。特に、半導体層ＥＰの膜厚ＴＨ４は、絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄い。また、絶縁膜ＩＬ１上に、半導体層ＥＰを覆うように、絶縁膜ＩＬ２が形成されている。なお、図示しないが、基体ＳＢ１と絶縁膜ＩＬ１との間に、別の層が形成されていてもよい。
変形例１の半導体装置に形成するコンタクトホール、プラグおよび配線については、これらの図示および説明は省略する。
次に、図２４に示す変形例１の半導体装置の製造工程について、図２５〜図３２を参照して説明する。図２５〜図３２は、変形例１の半導体装置の製造工程中の要部断面図であり、上記図２４に相当する断面を示している。
まず、図２５に示すように、基体（支持基板）ＳＢ１を有する基板ＳＢを準備する。基体ＳＢ１は、その主面上に半導体層ＥＰをエピタキシャル成長できればよく、例えば、導体基板または半導体基板からなる。なお、図示しないが、基体上に別の層が形成され、その最上層（上面）に導体層または半導体層（第１層）を有する基板であってもよい。この場合には、導体層または半導体層の上面上に半導体層をエピタキシャル成長する。
次に、図２６に示すように、基体ＳＢ１上に、絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、好ましくは酸化シリコン膜からなり、例えばＣＶＤ法を用いて形成することができる。
次に、図２７に示すように、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＩＬ１に開口部ＯＰ１を形成する。開口部ＯＰ１は、絶縁膜ＩＬ１を貫通して基体ＳＢ１に到達しており、開口部ＯＰ１の底部では、基体ＳＢ１の上面の一部が露出する。
次に、図２８に示すように、開口部ＯＰ１の底部で露出する基体ＳＢ１上に、半導体層ＥＰを形成する。半導体層ＥＰは、例えば、シリコン、シリコンゲルマニウムまたはゲルマニウムからなる。半導体層ＥＰは、エピタキシャル成長法を用いて形成することができ、開口部ＯＰ１内において、基体ＳＢ１上に選択的に形成される。
図２８に示すように、半導体層ＥＰの膜厚ＴＨ４は、絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄い。すなわち、半導体層ＥＰの上面は、絶縁膜ＩＬ１の上面より低い。さらに言い換えれば、絶縁膜ＩＬ１の膜厚ＴＨ１を、半導体層ＥＰの膜厚ＴＨ４よりも厚くなるように形成しておく。
ここで、図２８に示すように、基体ＳＢ１上に半導体層ＥＰを形成する際に、選択エピタキシャル成長法の選択性が崩れて、絶縁膜ＩＬ１上に半導体層ＥＰと同じ材料からなる半導体粒子ＳＰ１が形成される。
次に、図２９に示すように、半導体層ＥＰ上を含む絶縁膜ＩＬ１上に、フォトレジスト膜（第２絶縁膜）ＰＲを形成する。フォトレジスト膜ＰＲは、開口部ＯＰ１内において、半導体層ＥＰ上に埋設される。
次に、図３０に示すように、絶縁膜ＩＬ１上のフォトレジスト膜ＰＲを除去し、フォトレジスト膜ＰＲを開口部ＯＰ１内の半導体部ＥＰ上にのみ残存させる。フォトレジスト膜ＰＲの除去方法は、絶縁膜ＩＬ１にダメージを与えない方法であることが好ましく、例えば、Ｏ２プラズマなどのレジストエッチバックが好ましい。なお、絶縁膜ＩＬ１上のフォトレジスト膜ＰＲは、レジストＣＭＰ法により除去してもよく、この場合でもフォトレジスト膜ＰＲを開口部ＯＰ１内の半導体部ＥＰ上にのみ残存させることができる。
次に、図３１に示すように、絶縁膜ＩＬ１上の半導体粒子ＳＰ１を除去する。ここで、半導体粒子ＳＰ１と同じ材料からなる半導体層ＥＰは、フォトレジスト膜ＰＲおよび絶縁膜ＩＬ１によって被覆されているため、除去されない。半導体粒子ＳＰ１の除去方法の例として、ドライエッチングまたはウェットエッチングがあり、絶縁膜ＩＬ１およびフォトレジスト膜ＰＲにダメージを与えない方法である、ハロゲン系ガスを用いたドライエッチングが好ましい。
次に、図３２に示すように、開口部ＯＰ１内のフォトレジスト膜ＰＲをアッシングなどにより除去する。
次に、図２４に示すように、半導体層ＥＰ上を含む絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ２の上面を平坦化する。絶縁膜ＩＬ２は、好ましくは酸化シリコン膜からなり、例えばＣＶＤ法を用いて形成することができる。
その後、必要に応じて、コンタクトホール、プラグおよび配線を形成するが、これらの図示および説明は省略する。
図２８に示すように、絶縁膜ＩＬ１の開口部ＯＰ１内に形成する半導体層ＥＰの膜厚ＴＨ４を、絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄くしたことにより、図２９に示すように、フォトレジスト膜ＰＲは、絶縁膜ＩＬ１の開口部ＯＰ１内の半導体層ＥＰ上に埋設される。続いて、絶縁膜ＩＬ１の上面に合わせてフォトレジスト膜ＰＲをエッチング（エッチバック）する。こうすることで、図３０に示すように、絶縁膜ＩＬ１上の半導体粒子ＳＰ１を露出させ、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の開口部ＯＰ１内の半導体層ＥＰ上にのみ残存させることができる。半導体層ＥＰはフォトレジスト膜ＰＲによって覆われているため、この状態で半導体粒子ＳＰ１をエッチングすれば、半導体粒子ＳＰ１と同じ材料からなる半導体層ＥＰはエッチングされることなく、半導体粒子ＳＰ１のみを除去することができる。その後、図２４に示すように、絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成すると、絶縁膜ＩＬ１と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１が存在しない状態になる。そのため、実施の形態１の半導体装置と同様に、絶縁膜ＩＬ１と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１が存在することによる不具合を防止し、半導体装置の信頼性を向上させることができる。
以上のように、変形例１の半導体装置の製造方法は、半導体層をエピタキシャル成長法により、絶縁膜の開口部内に形成する場合に、広く適用することができる。
（変形例２）
上記実施の形態１の変形例２の半導体装置について、図３３を参照して説明する。図３３は、変形例２の半導体装置の要部断面図である。変形例２の半導体装置は、図１に示す領域ＡＲ２に形成されたゲルマニウム受光器以外の構成については、上記実施の形態１と同様であるため、ここではその繰り返しの説明は省略し、領域ＡＲ２の構成について説明する。そのため、図３３には、領域ＡＲ２の断面図のみを示している。なお、図３３においては、図面を簡略化するために、上記図１に示すコンタクトホールＣＴ、プラグＰＧ、層間絶縁膜ＩＬ４およびそれよりも上の構造については、図示を省略している。
図３３に示す変形例２の半導体装置は、基体ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された光導波路ＷＯ１，ＷＯ２およびｐ型の半導体部ＰＲＯと、ｐ型の半導体部ＰＲＯ上に形成されたｎ型の半導体部ＮＲＯとを有しており、これは上記実施の形態１の半導体装置と同様である。なお、光導波路ＷＯ２は、上記図３に示されているが、上記図１および図３３では図示されない。
図３３に示す変形例２の半導体装置においては、ｎ型の半導体部ＮＲＯ上に、すなわちｎ型の半導体部ＮＲＯと絶縁膜ＩＬ２との間に、キャップ層ＣＰが形成されている点が実施の形態１との相違点である。キャップ層ＣＰは、シリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）からなり、より好ましくはシリコン（Ｓｉ）からなる。キャップ層ＣＰの平面形状は、ｎ型の半導体部ＮＲＯの平面形状とほぼ一致している。キャップ層ＣＰの膜厚ＴＨ３は、例えば５０ｎｍ以下であり、好ましくは１０〜３０ｎｍ程度である。ｎ型の半導体部ＮＲＯとその上のキャップ層ＣＰとを合わせたものを、半導体部とみなすこともできる。
変形例２のゲルマニウム受光器ＰＤは、第１半導体部であるｐ型の半導体部ＰＲＯと、その第１半導体部（ｐ型の半導体部ＰＲＯ）上の第２半導体部とを有しており、その第２半導体部は、ｎ型の半導体部ＮＲＯとキャップ層ＣＰとの積層構造を有している。すなわち、ゲルマニウム受光器ＰＤを構成する第２半導体部は、第１半導体部（ｐ型の半導体部ＰＲＯ）上に形成されたゲルマニウム層（半導体部ＮＲＯ）を含み、更に、そのゲルマニウム層（半導体部ＮＲＯ）上に形成されたシリコン層（キャップ層ＣＰ）を含んでいる。この第２半導体部は、絶縁膜ＩＬ１の開口部ＯＰ１内に形成されている。特に、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２とキャップ層ＣＰの膜厚ＴＨ３との合計膜厚は、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄い。
領域ＡＲ２においては、絶縁層ＣＬ上に、ゲルマニウム受光器ＰＤ（ｐ型の半導体部ＰＲＯ、ｎ型の半導体部ＮＲＯおよびキャップ層ＣＰ）を覆うように、層間絶縁膜ＩＬ３が形成されている。絶縁層ＣＬおよび層間絶縁膜ＩＬ３は、クラッド層として機能することができる。
なお、ｎ型の半導体部ＮＲＯとキャップ層ＣＰとの積層構造体の上には、絶縁膜ＩＬ１は形成されておらず、絶縁膜ＩＬ２が形成されている。これは、絶縁膜ＩＬ１に形成した開口部ＯＰ１内にｎ型の半導体部ＮＲＯとキャップ層ＣＰとの積層構造体を形成した後に、絶縁膜ＩＬ２を形成したためである。このため、キャップ層ＣＰ上の層間絶縁膜ＩＬ３は、絶縁膜ＩＬ２からなり、キャップ層ＣＰ上以外の層間絶縁膜ＩＬ３は、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜からなる。
なお、図示しないが、ｎ型の半導体部ＮＲＯで覆われていない部分のｐ型の半導体部ＰＲＯ上と、ｎ型の半導体部ＮＲＯ上のキャップ層ＣＰ上とには、それぞれ、層間絶縁膜ＩＬ３を貫通するコンタクトホールが形成され、このコンタクトホール内には、導電性のプラグが埋め込まれる。層間絶縁膜ＩＬ３に形成されるコンタクトホールは、ｎ型の半導体部ＮＲＯで覆われない部分のｐ型の半導体部ＰＲＯに達し、このコンタクトホールの底部では、ｐ型の半導体部ＰＲＯの上面の一部が露出する。また、絶縁膜ＩＬ２に形成されるコンタクトホールは、キャップ層ＣＰに達し、このコンタクトホールの底部では、キャップ層ＣＰの上面の一部が露出する。コンタクトホール内に埋め込まれるプラグの下面は、ｐ型の半導体部ＰＲＯおよびキャップ層ＣＰに接して、それぞれ、上層に形成される配線と電気的に接続される。このため、ｐ型の半導体部ＰＲＯは、プラグを介して、上層に形成される配線と電気的に接続され、ｎ型の半導体部ＮＲＯは、キャップ層ＣＰおよびプラグを介して、上層に形成される配線と電気的に接続される。
次に、図３３に示す変形例２の半導体装置の製造工程について、図３４〜図４０を参照して説明する。図３４〜図４０は、変形例２の半導体装置の製造工程中の要部断面図であり、上記図３３に相当する断面を示している。すなわち、図３４〜図４０には、図３３と同様に、領域ＡＲ２の断面図のみを示している。
変形例２では、実施の形態１と同様に、半導体層ＳＬをパターニングして、半導体部ＰＲＯを形成し、半導体部ＰＲＯにイオン注入法などを用いてｐ型不純物を導入して、半導体部ＰＲＯをｐ型の半導体部ＰＲＯとする。その後、絶縁層ＣＬ上に、光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯを覆うように、絶縁膜ＩＬ１を形成し、絶縁膜ＩＬ１の形成後、絶縁膜ＩＬ１の上面を平坦化し、絶縁膜ＩＬ１に開口部ＯＰ１を形成する。すなわち、上記図８に相当する図３４の構造を得るまでは、変形例２の半導体装置の製造工程も、上述した実施の形態１の製造工程とほぼ同様である。
変形例２の場合は、上記図３４の構造を得た後、図３５に示すように、開口部ＯＰ１の底部で露出するｐ型の半導体部ＰＲＯ上に、ゲルマニウム（Ｇｅ）からなるｎ型の半導体部（ゲルマニウム層）ＮＲＯを形成する。ｎ型の半導体部ＮＲＯは、エピタキシャル成長法を用いて形成することができ、開口部ＯＰ１内において、ｐ型の半導体部ＰＲＯ上に選択的に形成される。これにより、シリコンからなるｐ型の半導体部ＰＲＯと、ゲルマニウムからなるｎ型の半導体部ＮＲＯとからなるｐｎ接合構造の素子が形成される。
図３５に示すように、エピタキシャル成長法により形成したｎ型の半導体部（ゲルマニウム層）ＮＲＯは、断面略台形状を有している。
なお、図３５に示すように、ｐ型の半導体部ＰＲＯ上にｎ型の半導体部（ゲルマニウム層）ＮＲＯを形成する際に、選択エピタキシャル成長法の選択性が崩れて、絶縁膜ＩＬ１上にｎ型の半導体部ＮＲＯと同じ材料、すなわちゲルマニウムからなる半導体粒子ＳＰ１が形成される。
次に、図３６に示すように、ｎ型の半導体部ＮＲＯ上に、キャップ層ＣＰを選択的に形成する。例えば、ｎ型の半導体部ＮＲＯ上に、シリコン（Ｓｉ）からなる半導体層（キャップ層ＣＰ用の半導体層）をエピタキシャル成長させた後、その半導体層にイオン注入法を用いてｎ型不純物を導入することにより、キャップ層ＣＰを形成することができる。この場合は、キャップ層ＣＰは、ｎ型のシリコン層からなる。
ここで、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２とキャップ層ＣＰの膜厚ＴＨ３との合計膜厚は、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄い。すなわち、キャップ層ＣＰの上面は、絶縁膜ＩＬ１の上面よりも低い。さらに言い換えれば、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１を、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２とキャップ層ＣＰの膜厚ＴＨ３との合計膜厚よりも厚くなるように形成しておく。
なお、図３６に示すように、ｎ型の半導体部ＮＲＯ上にキャップ層ＣＰを形成する際に、前述と同様に、選択エピタキシャル成長法の選択性が崩れて、絶縁膜ＩＬ１上にキャップ層ＣＰと同じ材料（ここではシリコン）からなる半導体粒子ＳＰ２が形成される。なお、半導体粒子ＳＰ２は、絶縁膜ＩＬ１上に直接形成されるものと、絶縁膜ＩＬ１上の半導体粒子ＳＰ１を核として、半導体粒子ＳＰ１上に形成されるものとの両方が存在する。
次に、図３７に示すように、キャップ層ＣＰ上を含む絶縁膜ＩＬ１上に、フォトレジスト膜（第２絶縁膜）ＰＲを形成する。フォトレジスト膜ＰＲは、開口部ＯＰ１内において、キャップ層ＣＰ上に埋設される。
次に、図３８に示すように、絶縁膜ＩＬ１上のフォトレジスト膜ＰＲを除去し、フォトレジスト膜ＰＲを開口部ＯＰ１内のキャップ層ＣＰ上にのみ残存させる。フォトレジスト膜ＰＲの除去方法は、絶縁膜ＩＬ１およびキャップ層ＣＰに影響しない方法であることが好ましく、例えば、Ｏ２プラズマなどのレジストエッチバックが好ましい。なお、絶縁膜ＩＬ１上のフォトレジスト膜ＰＲは、レジストＣＭＰ法により除去してもよく、この場合でもフォトレジスト膜ＰＲを開口部ＯＰ１内のキャップ層ＣＰ上にのみ残存させることができる。
次に、図３９に示すように、絶縁膜ＩＬ１上の半導体粒子ＳＰ１および半導体粒子ＳＰ２を除去する。ここで、半導体粒子ＳＰ１と同じ材料からなるｎ型の半導体部ＮＲＯは、キャップ層ＣＰおよび絶縁膜ＩＬ１によって被覆され、さらに、半導体粒子ＳＰ２と同じ材料からなるキャップ層ＣＰは、フォトレジスト膜ＰＲおよび絶縁膜ＩＬ１によって被覆されているため、除去されない。半導体粒子ＳＰ１および半導体粒子ＳＰ２の除去方法は、絶縁膜ＩＬ１およびフォトレジスト膜ＰＲにダメージを与えない方法が好ましく、また、半導体粒子ＳＰ１および半導体粒子ＳＰ２を同時に除去できる方法であることが好ましい。そのため、例えば、ハロゲン系ガスを用いたドライエッチングが好ましい。
次に、図４０に示すように、開口部ＯＰ１内のフォトレジスト膜ＰＲをアッシングなどにより除去する。
次に、図３３に示すように、キャップ層ＣＰ上を含む絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ２の上面を平坦化する。絶縁膜ＩＬ２は、好ましくは酸化シリコン膜からなり、より好ましくは埋設性の良い酸化シリコン膜からなる。絶縁膜ＩＬ２は、好ましくはＯ３−ＴＥＯＳを原料ガスに用いたＳＡＣＶＤ法、または、ＳＯＧ法を用いて形成する。
その後、必要に応じて、コンタクトホール、プラグおよび配線を形成するが、これらの図示および説明は省略する。
図３３に示す変形例２の半導体装置においては、ｎ型の半導体部ＮＲＯ上に、すなわちｎ型の半導体部ＮＲＯと絶縁膜ＩＬ２との間に、キャップ層ＣＰが形成されている点が実施の形態１との相違点である。キャップ層ＣＰを形成することにより、ｎ型の半導体部ＮＲＯに含まれるゲルマニウム層の上層に形成される酸化シリコン膜などが直接ゲルマニウム層上に形成される際のダメージを改善することができ、暗電流増加などを抑制できる。
なお、図３６に示すように、ｎ型の半導体部ＮＲＯ上にキャップ層ＣＰを形成する際に、前述と同様に、選択エピタキシャル成長法の選択性が崩れて、絶縁膜ＩＬ１上にシリコンからなる半導体粒子ＳＰ２が形成される。キャップ層ＣＰの形成膜厚は、ｎ型の半導体部ＮＲＯの形成膜厚に比べて薄いため、半導体粒子ＳＰ２の形成量は、半導体粒子ＳＰ１に比べて少なく問題ないかのように思える。しかし、絶縁膜ＩＬ１上に半導体粒子ＳＰ１が存在するため、半導体粒子ＳＰ２は、半導体粒子ＳＰ１を核として成長しやすく、無視することができない。従って、半導体装置の信頼性向上のためには、絶縁膜ＩＬ１上に生じる半導体粒子ＳＰ１と半導体粒子ＳＰ２との両方を確実に取り除くことが必要となる。
そこで、図３６に示すように、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２とキャップ層ＣＰの膜厚ＴＨ３との合計膜厚を、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄くしたことにより、図３７に示すように、フォトレジスト膜ＰＲは、絶縁膜ＩＬ１の開口部ＯＰ１内のキャップ層ＣＰ上に埋設される。続いて、絶縁膜ＩＬ１の上面に合わせてフォトレジスト膜ＰＲをエッチング（エッチバック）する。こうすることで、図３８に示すように、絶縁膜ＩＬ１上の半導体粒子ＳＰ１および半導体粒子ＳＰ２を露出させ、フォトレジスト膜ＰＲを絶縁膜ＩＬ１の開口部ＯＰ１内のキャップ層ＣＰ上にのみ残存させることができる。ｎ型の半導体部ＮＲＯは、キャップ層ＣＰおよび絶縁膜ＩＬ１によって被覆され、さらにキャップ層ＣＰは、フォトレジスト膜ＰＲおよび絶縁膜ＩＬ１によって被覆されている。そのため、この状態で半導体粒子ＳＰ１および半導体粒子ＳＰ２をエッチングすることにより、キャップ層ＣＰおよびｎ型の半導体部ＮＲＯはエッチングされることなく、半導体粒子ＳＰ１および半導体粒子ＳＰ２のみを除去することができる。その後、図３３に示すように、絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成すると、絶縁膜ＩＬ１と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１および半導体粒子ＳＰ２が存在しない状態になる。そのため、実施の形態１の半導体装置と同様に、絶縁膜ＩＬ１と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１および半導体粒子ＳＰ２が存在することによる不具合を防止し、半導体装置の信頼性を向上させることができる。
また、変形例２では、図４０に示すように、開口部ＯＰ１内のフォトレジスト膜ＰＲをアッシングなどにより除去する際に、ｎ型の半導体部ＮＲＯ上にキャップ層ＣＰが形成されているため、ｎ型の半導体部ＮＲＯの上面がフォトレジスト膜ＰＲのアッシングにより損傷する事態を防止することができる。この点でも、製造される半導体装置の信頼性を向上させることができる。
また、変形例２において、例えば、ハロゲン系ガスを用いたドライエッチングのように、半導体粒子ＳＰ１および半導体粒子ＳＰ２を同時に除去できる方法を採用することで、半導体粒子ＳＰ１および半導体粒子ＳＰ２を一工程で除去することができる。
（実施の形態２）
実施の形態２の半導体装置について、図４１を参照して説明する。図４１は、本実施の形態２の半導体装置の要部断面図である。本実施の形態２の半導体装置は、図１に示す領域ＡＲ２に形成されたゲルマニウム受光器の構成について説明し、それ以外の説明を省略する。そのため、図４１には、領域ＡＲ２の断面図のみを示している。なお、図４１においては、図面を簡略化するために、上記図１に示すコンタクトホールＣＴ、プラグＰＧ、層間絶縁膜ＩＬ４およびそれよりも上の構造については、図示を省略している。
図４１に示す実施の形態２の半導体装置は、基体ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯと、半導体部ＰＲＯ上に形成された半導体部ＮＲＯとを有しており、これは上記実施の形態１の半導体装置と同様である。なお、光導波路ＷＯ２は、上記図３に示されているが、上記図１および図４１では図示されない。
図４１に示す実施の形態２の半導体装置は、基体ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯと、半導体部ＰＲＯ上に形成された半導体部ＮＲＯとを有しており、これは上記実施の形態１の半導体装置と同様である。なお、光導波路ＷＯ１，ＷＯ２は、図示を省略している。
図４１に示すように、絶縁層ＣＬ上には、絶縁膜ＩＬ５，ＩＬ６，ＩＬ７が形成されている点が上記実施の形態１との相違点である。また、ゲルマニウム受光器を構成する第２半導体部は、第１半導体部（ｐ型の半導体部ＰＲＯ）上に形成されたゲルマニウム層（半導体部ＮＲＯ）を含むが、この第２半導体部は、絶縁膜ＩＬ５，ＩＬ６，ＩＬ７の開口部ＯＰ３内に形成されている点が上記実施の形態１との相違点である。特に、第２半導体部（ｎ型の半導体部ＮＲＯ）の膜厚ＴＨ２は、第１半導体部（ｐ型の半導体部ＰＲＯ）上の絶縁膜ＩＬ５の膜厚ＴＨ５、絶縁膜ＩＬ６の膜厚ＴＨ６および絶縁膜ＩＬ７の膜厚ＴＨ７の合計膜厚よりも薄い。
絶縁膜ＩＬ５は、好ましくは酸化シリコン膜からなる。後述するように、絶縁膜ＩＬ５は、膜質の良い（膜密度の高い）絶縁膜であることが好ましく、絶縁層ＣＬと同一の材料および膜質であることがさらに好ましい。絶縁膜ＩＬ５の膜厚は、例えば、３０〜２００ｎｍであり、好ましくは３０〜５０ｎｍである。
絶縁膜ＩＬ６は、好ましくは酸化シリコン膜からなる。後述するように、絶縁膜ＩＬ６は、平坦性（埋設性）の高い絶縁膜であることがより好ましい。ここで平坦性とは、絶縁膜を凹凸のある表面上に形成した際にその凹凸を埋めて絶縁膜の上面が平坦になる性質をいう。絶縁膜ＩＬ６の膜厚は、例えば、３００〜７００ｎｍであり、好ましくは５００ｎｍ程度である。
絶縁膜ＩＬ７は、好ましくは酸化シリコン膜からなる。後述するように、絶縁膜ＩＬ７は、膜質の良い（膜密度の高い）酸化シリコン膜であることが好ましい。絶縁膜ＩＬ７の膜厚は、例えば、１００〜３００ｎｍであり、好ましくは２００ｎｍ程度である。
実施の形態２の半導体装置に形成するコンタクトホール、プラグおよび配線については、上記実施の形態１と同様であり、これらの図示および説明は省略する。
次に、図４１に示す実施の形態２の半導体装置の製造工程について、図４２〜図５１を参照して説明する。図４２〜図５１は、実施の形態２の半導体装置の製造工程中の要部断面図であり、上記図４１に相当する断面を示している。
実施の形態２では、上記実施の形態１と同様に、半導体層ＳＬをパターニングして、半導体部ＰＲＯを形成し、半導体部ＰＲＯにイオン注入法などを用いてｐ型不純物を導入して、半導体部ＰＲＯをｐ型の半導体部ＰＲＯとする。すなわち、上記図５に相当する図４２の構造を得るまでは、実施の形態２の半導体装置の製造工程も、上述した実施の形態１の製造工程とほぼ同様である。
実施の形態２の場合は、上記図４２の構造を得た後、図４３に示すように、ＳＯＩ基板ＳＢ上に、すなわち絶縁層ＣＬ上に、光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯを覆うように、絶縁膜ＩＬ５を形成する。絶縁膜ＩＬ５は、好ましくは酸化シリコン膜からなり、より好ましくは膜質の良い（膜密度の高い）酸化シリコン膜からなる。絶縁膜ＩＬ５は、好ましくはＬＰＣＶＤ法を用いて形成することができる。
次に、図４４に示すように、絶縁膜ＩＬ５の形成後、絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６は、好ましくは酸化シリコン膜からなり、より好ましくは平坦性の良い酸化シリコン膜からなる。絶縁膜ＩＬ６は、好ましくはＯ３−ＴＥＯＳを原料ガスに用いたＳＡＣＶＤ法、または、ＳＯＧ法を用いて形成する。Ｏ３−ＴＥＯＳを原料ガスに用いたＳＡＣＶＤ法、または、ＳＯＧ法によれば、平坦性の高い酸化シリコン膜を形成することができる。
次に、図４５に示すように、絶縁膜ＩＬ６の形成後、絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成する。絶縁膜ＩＬ７は、好ましくは酸化シリコン膜からなり、より好ましくは膜質の良い（膜密度の高い）酸化シリコン膜からなる。絶縁膜ＩＬ７は、好ましくはＬＰＣＶＤ法またはＰＥＣＶＤ法を用いて形成する。ＰＥＣＶＤ法によれば、膜質の良い（膜密度の高い）酸化シリコン膜を形成することができる。なお、絶縁膜ＩＬ７の形成速度を優先する場合には、ＰＥＣＶＤ法により絶縁膜ＩＬ７を形成することが好ましく、絶縁膜ＩＬ７の膜質を優先する場合には、ＬＰＣＶＤ法により絶縁膜ＩＬ７を形成することが好ましい。
次に、図４６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＩＬ５，ＩＬ６，ＩＬ７に開口部ＯＰ３を形成する。開口部ＯＰ３の平面寸法（面積）は、ｐ型の半導体部ＰＲＯの平面寸法よりも小さく、開口部ＯＰ３は、平面視においてｐ型の半導体部ＰＲＯに内包されている。開口部ＯＰ３は、絶縁膜ＩＬ５，ＩＬ６，ＩＬ７を貫通して半導体部ＰＲＯに到達しており、開口部ＯＰ３の底部では、半導体部ＰＲＯの上面の一部が露出する。ここで、図４６に示すように、実施の形態２では、絶縁膜ＩＬ７の上面を平坦化することなく、開口部ＯＰ３を形成している点が、上記実施の形態１との相違点である。
次に、図４７に示すように、開口部ＯＰ３の底部で露出するｐ型の半導体部ＰＲＯ上に、ゲルマニウム（Ｇｅ）からなるｎ型の半導体部（ゲルマニウム層）ＮＲＯを形成する。ｎ型の半導体部ＮＲＯは、エピタキシャル成長法を用いて形成することができ、開口部ＯＰ３内において、ｐ型の半導体部ＰＲＯ上に選択的に形成される。これにより、シリコンからなるｐ型の半導体部ＰＲＯと、ゲルマニウムからなるｎ型の半導体部ＮＲＯとからなるｐｎ接合構造の素子が形成される。
図４７に示すように、エピタキシャル成長法により形成したｎ型の半導体部（ゲルマニウム層）ＮＲＯは、断面略台形状を有している。
なお、図４７に示すように、ｐ型の半導体部ＰＲＯ上にｎ型の半導体部（ゲルマニウム層）ＮＲＯを形成する際に、選択エピタキシャル成長法の選択性が崩れて、絶縁膜ＩＬ７上にｎ型の半導体部ＮＲＯと同じ材料、すなわちゲルマニウムからなる半導体粒子ＳＰ１が形成される。
ここで、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２は、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ５の膜厚ＴＨ５、絶縁膜ＩＬ６の膜厚ＴＨ６および絶縁膜ＩＬ７の膜厚ＴＨ７の合計膜厚よりも薄い。すなわち、ｎ型の半導体部ＮＲＯの上面は、絶縁膜ＩＬ７の上面よりも低い。さらに言い換えれば、ｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ５の膜厚ＴＨ５、絶縁膜ＩＬ６の膜厚ＴＨ６および絶縁膜ＩＬ７の膜厚ＴＨ７の合計膜厚を、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２よりも厚くなるように形成しておく。
次に、図４８に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ７上に、フォトレジスト膜（第２絶縁膜）ＰＲを形成する。フォトレジスト膜ＰＲは、開口部ＯＰ３内において、ｎ型の半導体部ＮＲＯ上に埋設される。
次に、図４９に示すように、絶縁膜ＩＬ７上のフォトレジスト膜ＰＲを除去し、フォトレジスト膜ＰＲを開口部ＯＰ３内のｎ型の半導体部ＮＲＯ上にのみ残存させる。フォトレジスト膜ＰＲの除去方法は、絶縁膜ＩＬ７にダメージを与えない方法であることが好ましく、例えば、Ｏ２プラズマなどのレジストエッチバックが好ましい。
次に、図５０に示すように、絶縁膜ＩＬ７上の半導体粒子ＳＰ１を除去する。ここで、半導体粒子ＳＰ１と同じ材料からなるｎ型の半導体部ＮＲＯは、フォトレジスト膜ＰＲおよび絶縁膜ＩＬ５，ＩＬ６，ＩＬ７によって被覆されているため、除去されない。半導体粒子ＳＰ１の除去方法は、フォトレジスト膜ＰＲおよび絶縁膜ＩＬ５，ＩＬ６，ＩＬ７にダメージを与えない方法であることが好ましく、例えば、ハロゲン系ガスを用いたドライエッチングが好ましい。
次に、図５１に示すように、開口部ＯＰ３内のフォトレジスト膜ＰＲをアッシングなどにより除去する。
次に、図４１に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ７上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ２の上面を平坦化する。絶縁膜ＩＬ２は、例えばＯ３−ＴＥＯＳを原料ガスに用いたＳＡＣＶＤ法、または、ＳＯＧ法を用いて形成することができる。
その後、必要に応じて、コンタクトホール、プラグおよび配線を形成するが、これらの図示および説明は省略する。
図４１に示すように、実施の形態２では、絶縁層ＣＬ上に絶縁膜ＩＬ５，ＩＬ６，ＩＬ７が形成されている点が、絶縁層ＣＬ上に絶縁膜ＩＬ１が形成されている上記実施の形態１との相違点である。また、実施の形態２では、ゲルマニウム受光器ＰＤを構成する第２半導体部は、第１半導体部（ｐ型の半導体部ＰＲＯ）上に形成されたゲルマニウム層（半導体部ＮＲＯ）を含むが、この第２半導体部は、絶縁膜ＩＬ５，ＩＬ６，ＩＬ７の開口部ＯＰ３内に形成されている点が上記実施の形態１との相違点である。特に、第２半導体部（ｎ型の半導体部ＮＲＯ）の膜厚ＴＨ２は、第１半導体部（ｐ型の半導体部ＰＲＯ）上の絶縁膜ＩＬ５の膜厚ＴＨ５、絶縁膜ＩＬ６の膜厚ＴＨ６および絶縁膜ＩＬ７の膜厚ＴＨ７の合計膜厚よりも薄い。
従って、図４７に示すように、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２を、第１半導体部（ｐ型の半導体部ＰＲＯ）上の絶縁膜ＩＬ５の膜厚ＴＨ５、絶縁膜ＩＬ６の膜厚ＴＨ６および絶縁膜ＩＬ７の膜厚ＴＨ７の合計膜厚よりも薄くしたことにより、図４８に示すように、フォトレジスト膜ＰＲは、絶縁膜ＩＬ５，ＩＬ６，ＩＬ７の開口部ＯＰ３内のｎ型の半導体部ＮＲＯ上に埋設される。続いて、絶縁膜ＩＬ７の上面に合わせてフォトレジスト膜ＰＲをエッチング（エッチバック）する。こうすることで、図４９に示すように、絶縁膜ＩＬ７上の半導体粒子ＳＰ１を露出させ、フォトレジスト膜ＰＲを絶縁膜ＩＬ５，ＩＬ６，ＩＬ７の開口部ＯＰ３内のｎ型の半導体部ＮＲＯ上にのみ残存させることができる。ｎ型の半導体部ＮＲＯは、フォトレジスト膜ＰＲおよび絶縁膜ＩＬ５，ＩＬ６，ＩＬ７によって被覆されている。そのため、この状態で半導体粒子ＳＰ１をエッチングすることにより、半導体粒子ＳＰ１と同じ材料からなるｎ型の半導体部ＮＲＯはエッチングされることなく、半導体粒子ＳＰ１のみを除去することができる。その後、図４１に示すように、絶縁膜ＩＬ７上に絶縁膜ＩＬ２を形成すると、絶縁膜ＩＬ７と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１が存在しない状態になる。そのため、実施の形態２では、上記実施の形態１の半導体装置と同様に、絶縁膜ＩＬ７と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１が存在することによる不具合を防止し、半導体装置の信頼性を向上させることができる。
ここで、前述したように、上記実施の形態１では、図１１に示すように、フォトレジスト膜ＰＲのエッチング量を容易に制御し、エピタキシャル成長法における選択性の崩れにより形成された半導体粒子ＳＰ１を容易に除去するため、図７に示すように、絶縁膜ＩＬ１の形成後、絶縁膜ＩＬ１の上面をＣＭＰ法により研磨して、絶縁膜ＩＬ１の上面を平坦化している。しかし、ＣＭＰ法による平坦化工程を行うと、半導体装置の製造コストが増大するというデメリットがある。そのため、絶縁層ＣＬ上に絶縁膜ＩＬ１の代わりに平坦性の高い絶縁膜を形成することにより、ＣＭＰ法による平坦化工程を省略することを検討した。
上記実施の形態１において、ゲルマニウム受光器ＰＤ（ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯ）を覆う絶縁層ＣＬおよび絶縁膜ＩＬ１は、クラッド層として機能させる必要がある。ここで、酸化シリコン膜からなる絶縁膜において、平坦性の高さと膜質の良さ（膜密度の高さ）とはトレードオフの関係にある。そのため、絶縁層ＣＬ上に単に平坦性の高い絶縁膜を形成すると、ゲルマニウム受光器ＰＤが、平坦性は高いが膜密度の低い絶縁膜に覆われることになる。その結果、この絶縁膜によりゲルマニウム受光器ＰＤの光学特性が損失するおそれがある。また、図示しないが、光信号用伝送線路（図１に示す光導波路ＷＯ１）が形成され、領域ＡＲ１と領域ＡＲ２とが、互いに隣り合っている場合、ｐ型の半導体部ＰＲＯと同層の絶縁膜ＣＬ上に光導波路ＷＯ１が存在する。そのため、絶縁層ＣＬ上に単に平坦性の高い絶縁膜を形成すると、光導波路ＷＯ１が平坦性は高いが膜密度の低い絶縁膜に覆われることになり、光導波路ＷＯ１の伝播損失が大きくなるおそれがある。
また、前述のように、平坦性の高い絶縁膜は膜密度が低いため、吸湿しやすい。吸湿された水分は、その後の熱工程で蒸発するなどして、コンタクト不良の原因となる。そのため、平坦性の高い絶縁膜が露出しないようにする必要がある。
このような検討を踏まえ、実施の形態２では、まず、絶縁層ＣＬ上に膜質の良い（膜密度の高い）絶縁膜ＩＬ５を形成する。こうすることで、ゲルマニウム受光器ＰＤ（および光導波路ＷＯ１）が膜質の良い（膜密度の高い）絶縁膜に覆われることになる。その結果、ゲルマニウム受光器ＰＤ（および光導波路ＷＯ１）の光学特性の損失を防止することができる。その後、絶縁膜ＩＬ５上に平坦性の高い絶縁膜ＩＬ６を形成する。こうすることで、絶縁膜ＩＬ６の上面を平坦化することができる。そして、絶縁膜ＩＬ６上に膜質の良い（膜密度の高い）絶縁膜ＩＬ７を形成する。こうすることで、膜密度の低い絶縁膜ＩＬ６が膜密度の高い絶縁膜ＩＬ７に被覆されるため、絶縁膜ＩＬ６が吸湿するといった事態を防止することができる。
以上より、実施の形態２では、絶縁層ＣＬ上に絶縁膜ＩＬ５，ＩＬ６，ＩＬ７を形成することにより、ＣＭＰ法による絶縁膜の平坦化工程を省略することができる。そのため、半導体装置の製造コストを低減するには、実施の形態２の方が上記実施の形態１よりも有利である。
一方、上記実施の形態１の絶縁膜ＩＬ１は、実施の形態２の絶縁膜ＩＬ７に比べて、平坦性が高い。そのため、図１１に示す上記実施の形態１の絶縁膜ＩＬ１上のフォトレジスト膜ＰＲを除去する工程と、図４９に示す実施の形態２の絶縁膜ＩＬ７上のフォトレジスト膜ＰＲを除去する工程とを比較した際、上記実施の形態１の方がフォトレジスト膜ＰＲのエッチング量を容易に制御することができる。この点では、上記実施の形態１の方が、実施の形態２よりも有利である。
また、エピタキシャル成長法においては、酸化シリコン膜の平坦性が良いほど、選択性の崩れが生じにくい。そのため、上記実施の形態１の絶縁膜ＩＬ１上に形成される半導体粒子ＳＰ１と、実施の形態２の絶縁膜ＩＬ７上に形成される半導体粒子ＳＰ１との割合は、上記実施の形態１の方が少ないと考えられる。すなわち、エピタキシャル成長法の選択性の崩れによる半導体粒子の生成量を減少させるという点では、実施の形態２よりも上記実施の形態１の方が好ましい。
（実施の形態３）
実施の形態３の半導体装置について、図５２を参照して説明する。図５２は、実施の形態３の半導体装置の要部断面図である。実施の形態３の半導体装置は、図１に示す領域ＡＲ２に形成されたゲルマニウム受光器以外の構成については、上記実施の形態１および実施の形態２と同様であるため、ここではその繰り返しの説明は省略し、領域ＡＲ２の構成について説明する。そのため、図５２には、領域ＡＲ２の断面図のみを示している。なお、図５２においては、図面を簡略化するために、上記図１に示すコンタクトホールＣＴ、プラグＰＧ、層間絶縁膜ＩＬ４およびそれよりも上の構造については、図示を省略している。
図５２に示す実施の形態３の半導体装置は、基体ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された光導波路ＷＯ１，ＷＯ２およびｐ型の半導体部ＰＲＯと、ｐ型の半導体部ＰＲＯ上に形成されたｎ型の半導体部ＮＲＯとを有しており、これは上記実施の形態１および実施の形態２の半導体装置と同様である。なお、光導波路ＷＯ２は、上記図３に示されているが、上記図１および図５２では図示されない。
図５２に示す実施の形態３の半導体装置においては、ｎ型の半導体部ＮＲＯ上に、すなわちｎ型の半導体部ＮＲＯと絶縁膜ＩＬ２との間に、絶縁膜（第２絶縁膜）ＩＬ８が形成されている点が実施の形態１との相違点である。絶縁膜ＩＬ８は、好ましくは酸化シリコン膜からなり、より好ましくは埋設性の良い酸化シリコン膜からなる。
実施の形態３の半導体装置に形成するコンタクトホール、プラグおよび配線については、上記実施の形態１と同様であり、これらの図示および説明は省略する。
次に、図５２に示す実施の形態３の半導体装置の製造工程について、図５３〜図５６を参照して説明する。図５３〜図５６は、実施の形態３の半導体装置の製造工程中の要部断面図であり、上記図５２に相当する断面を示している。すなわち、図５３〜図５６には、図５２と同様に、領域ＡＲ２の断面図のみを示している。
実施の形態３では、実施の形態１と同様に、半導体層ＳＬをパターニングして、半導体部ＰＲＯを形成し、半導体部ＰＲＯにイオン注入法などを用いてｐ型不純物を導入して、半導体部ＰＲＯをｐ型の半導体部ＰＲＯとする。その後、絶縁層ＣＬ上に、光導波路ＷＯ１，ＷＯ２および半導体部ＰＲＯを覆うように、絶縁膜ＩＬ１を形成し、絶縁膜ＩＬ１の形成後、絶縁膜ＩＬ１の上面を平坦化し、絶縁膜ＩＬ１に開口部ＯＰ１を形成する。その後、開口部ＯＰ１内のｐ型の半導体部ＰＲＯ上にｎ型の半導体部ＮＲＯを形成する。この際、絶縁膜ＩＬ１上には、半導体粒子ＳＰ１が形成される。すなわち、上記図９に相当する図５３の構造を得るまでは、実施の形態３の半導体装置の製造工程も、上述した実施の形態１の製造工程とほぼ同様である。
実施の形態３の場合は、上記図５３の構造を得た後、図５４に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ１上に、絶縁膜ＩＬ８を形成する。絶縁膜ＩＬ８は、好ましくはＯ３−ＴＥＯＳを原料ガスに用いたＳＡＣＶＤ法、または、ＳＯＧ法を用いて形成することができる。これにより、絶縁膜ＩＬ８は、開口部ＯＰ１内において、ｎ型の半導体部ＮＲＯ上に埋設される。
次に、図５５に示すように、絶縁膜ＩＬ１上の絶縁膜ＩＬ８を除去し、絶縁膜ＩＬ８を開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させる。絶縁膜ＩＬ８の除去方法は、ドライエッチングが好ましく、フルオロカーボンガスなどのプラズマエッチングがより好ましい。ここで、絶縁膜ＩＬ１および絶縁膜ＩＬ８は、いずれも酸化シリコン膜である。ただし、絶縁膜ＩＬ１は、膜質の良い（膜密度の高い）酸化シリコン膜である一方、絶縁膜ＩＬ８は、埋設性の良い酸化シリコン膜、すなわち、膜密度の低い酸化シリコン膜である。そのため、絶縁膜ＩＬ８のエッチング速度は、絶縁膜ＩＬ１のエッチング速度に比べて速い。その結果、絶縁膜ＩＬ８のみを選択的にエッチングすることができる。
なお、絶縁膜ＩＬ１上の絶縁膜ＩＬ８は、ＣＭＰ法により除去してもよく、この例を後述の変形例３にて説明する。
次に、図５６に示すように、絶縁膜ＩＬ１上の半導体粒子ＳＰ１を除去する。ここで、半導体粒子ＳＰ１と同じ材料からなるｎ型の半導体部ＮＲＯは、絶縁膜ＩＬ８および絶縁膜ＩＬ１によって被覆されているため、除去されない。半導体粒子ＳＰ１の除去方法は、絶縁膜ＩＬ８および絶縁膜ＩＬ１にダメージを与えない方法が好ましく、例えば、ハロゲン系ガスを用いたドライエッチングが好ましい。
次に、図５２に示すように、絶縁膜ＩＬ１上および絶縁膜ＩＬ８上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ２の上面を平坦化する。
その後、必要に応じて、コンタクトホール、プラグおよび配線を形成するが、これらの図示および説明は省略する。
実施の形態３では、図５３に示すように、ｎ型の半導体部ＮＲＯの膜厚ＴＨ２を、第１半導体部（ｐ型の半導体部ＰＲＯ）上の絶縁膜ＩＬ１の膜厚ＴＨ１よりも薄くしている。すなわち、ｎ型の半導体部ＮＲＯの上面を、絶縁膜ＩＬ１の上面よりも低くしている。これにより、図５４に示すように、絶縁膜ＩＬ８は、絶縁膜ＩＬ１の開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上に埋設される。続いて、絶縁膜ＩＬ１の上面に合わせて絶縁膜ＩＬ８を除去する。こうすることで、図５５に示すように、絶縁膜ＩＬ１上の半導体粒子ＳＰ１を露出させ、絶縁膜ＩＬ８を絶縁膜ＩＬ１の開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させることができる。ｎ型の半導体部ＮＲＯは、絶縁膜ＩＬ８および絶縁膜ＩＬ１によって被覆されている。そのため、この状態で半導体粒子ＳＰ１をエッチングすることにより、半導体粒子ＳＰ１と同じ材料からなるｎ型の半導体部ＮＲＯはエッチングされることなく、半導体粒子ＳＰ１のみを除去することができる。その後、図５２に示すように、絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成すると、絶縁膜ＩＬ１と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１が存在しない状態になる。そのため、実施の形態３では、上記実施の形態１の半導体装置と同様に、絶縁膜ＩＬ１と絶縁膜ＩＬ２との間に半導体粒子ＳＰ１が存在することによる不具合を防止し、半導体装置の信頼性を向上させることができる。
ここで、上記実施の形態１では、図１３に示すように、ｎ型の半導体部ＮＲＯ上のフォトレジスト膜ＰＲを除去してから、図１４に示すように、ｎ型の半導体部ＮＲＯ上を含む絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成していた。それに対して、実施の形態３では、図５２に示すように、開口部ＯＰ１内の絶縁膜ＩＬ８を除去しないで、絶縁膜ＩＬ８上を含む絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成する点が、上記実施の形態１との相違点である。これにより、上記実施の形態１において行っていたフォトレジスト膜ＰＲの除去工程が不要となるため、実施の形態３は、上記実施の形態１に比べて、半導体装置の製造コストを低減することができる。
なお、上記実施の形態１においては、図１４に示すように、ｎ型の半導体部ＮＲＯと絶縁膜ＩＬ１との隙間に酸化シリコン膜を確実に埋設するため、絶縁膜ＩＬ１（および絶縁膜ＩＬ８）上に絶縁膜ＩＬ２を埋設性の良い酸化シリコン膜により形成していた。一方、実施の形態３では、ｎ型の半導体部ＮＲＯと絶縁膜ＩＬ１との隙間が絶縁膜ＩＬ８により埋設されているため、絶縁膜ＩＬ１（および絶縁膜ＩＬ８）上に形成する絶縁膜ＩＬ２を、膜質の良い（膜密度の高い）酸化シリコン膜により形成することもできる。こうすることにより、実施の形態３の半導体装置の製造工程中に、絶縁膜ＩＬ２より下の光導波路ＷＯ１，ＷＯ２およびゲルマニウム受光器ＰＤを吸湿等から保護することができる。
また、実施の形態３では、図５６に示すように、絶縁膜ＩＬ８が半導体粒子ＳＰ１を除去するためのドライエッチングに晒される。そして、図５２に示すように、その絶縁膜ＩＬ８上に絶縁膜ＩＬ２が形成される。すなわち、ｎ型の半導体部ＮＲＯ上には、ドライエッチングに晒された絶縁膜ＩＬ８が残存している。一方、上記実施の形態１では、図１３に示すように、半導体粒子ＳＰ１を除去するためのドライエッチングに晒されたフォトレジスト膜ＰＲは、アッシングにより除去され、図１４に示すように、絶縁膜ＩＬ２がｎ型の半導体部ＮＲＯ上に新たに形成される。以上より、ゲルマニウム受光器ＰＤの光学特性の損失をより確実に防止するという観点からは、ｎ型の半導体部ＮＲＯ上に膜質の良い絶縁膜を形成できる上記実施の形態１の方が、実施の形態３よりも優れている。
（変形例３）
実施の形態３の変形例（以下、変形例３と称する）の半導体装置の製造工程について、図５７および図５８を参照して説明する。図５７および図５８は、変形例３の半導体装置の製造工程中の要部断面図であり、領域ＡＲ２の断面図のみを示している。
変形例３の場合は、上記図５３に相当する図５７の構造を得るまでは、実施の形態３の半導体装置の製造工程とほぼ同様である。
変形例３の場合は、上記図５７の構造を得た後、図５８に示すように、ＣＭＰ法により、絶縁膜ＩＬ１上の絶縁膜ＩＬ８を研磨し、絶縁膜ＩＬ８を開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させる。この際、ＣＭＰ法によりさらに絶縁膜ＩＬ１および絶縁膜ＩＬ８を研磨することで、絶縁膜ＩＬ１上の半導体粒子ＳＰ１を除去ことができる。ここで、図５８に示すように、絶縁膜ＩＬ１の開口部ＯＰ１内に形成するｎ型の半導体部ＮＲＯの膜厚ＴＨ２を、ＣＭＰ法により研磨された後のｐ型の半導体部ＰＲＯ上の絶縁膜ＩＬ１の膜厚ＴＨ８よりも薄くする。こうすることで、ＣＭＰ法による研磨中に、ｎ型の半導体部ＮＲＯ上に絶縁膜ＩＬ８が残存するので、ｎ型の半導体部ＮＲＯが損傷することなく、半導体粒子ＳＰ１を除去することができる。
図５８に示すように、変形例３では、絶縁膜ＩＬ８を開口部ＯＰ１内のｎ型の半導体部ＮＲＯ上にのみ残存させる工程と、半導体粒子ＳＰ１を除去する工程とを一つの工程で行っている点が、上記実施の形態３との相違点である。これにより、上記実施の形態３において行っていた半導体粒子ＳＰ１の除去工程が不要となるため、変形例３は、上記実施の形態３に比べて、半導体装置の製造コストを低減することができる。
一方、変形例３は、ＣＭＰ法による絶縁膜ＩＬ８の除去工程を含むため、上記実施の形態３と比較して、半導体装置の製造コストが増大するという可能性がある。また、変形例３では、図５８に示すように、ＣＭＰ法により絶縁膜ＩＬ１上の半導体粒子ＳＰ１を除去する際に、除去された半導体粒子ＳＰ１が粗い研磨剤のように作用し、絶縁膜ＩＬ１上に欠陥が生じるおそれがある。このような観点では、上記実施の形態３の方が変形例３に比べて有利である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容に対応するもの或いはその一部を以下に記載する。
［付記１］
主面上の全部または一部に半導体層または導体層からなる第１層を有する基板と、
前記第１層を覆うように、前記基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜に形成され、前記第１層に達する開口部と、
前記開口部の底面に露出する前記第１層上に形成され、前記第１層上の前記第１絶縁膜の膜厚よりも薄いエピタキシャル層と、
前記エピタキシャル層を覆うように、前記第１絶縁膜上に形成された第２絶縁膜と、
を有する、半導体装置。
［付記２］
基体と、
前記基体上に形成された絶縁層と、
前記絶縁層上に形成された第１半導体部と、
前記第１半導体部を覆うように、前記絶縁層上に形成された第１絶縁膜と、
前記第１絶縁膜に形成され、前記第１半導体部に達する開口部と、
前記開口部の底面に露出する前記第１半導体部上に形成され、前記第１半導体部上の前記第１絶縁膜の膜厚よりも薄いエピタキシャル層からなる第２半導体部と、
前記第２半導体部を覆うように、前記第１絶縁膜上に形成された第２絶縁膜と、
を有する、半導体装置。
［付記３］
付記２記載の半導体装置において、
前記第１半導体部は、シリコンからなり、
前記第２半導体部は、ゲルマニウムを含む材料からなり、
前記第１半導体部と前記第２半導体部とにより、光信号を電気信号に変換する光電変換部が形成されている、半導体装置。
ＡＲ１，ＡＲ２ 領域
ＣＬ 絶縁層
ＣＰ キャップ層
ＣＴ，ＣＴ１，ＣＴ２ コンタクトホール（開口部）
ＥＰ 半導体層（第１半導体層）
ＩＬ１，ＩＬ２，ＩＬ５，ＩＬ６，ＩＬ７，ＩＬ８，ＩＬ１０１，ＩＬ１０２ 絶縁膜
ＩＬ３，ＩＬ４，ＩＬ１０３ 層間絶縁膜
Ｍ１，Ｍ１ａ，Ｍ１ｂ，Ｍ２ 配線
ＮＲＯ ｎ型の半導体部
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ１０１ 開口部
ＰＤ ゲルマニウム受光器
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ３ プラグ
ＰＲ フォトレジスト膜
ＰＲＯ ｐ型の半導体部
ＳＢ ＳＯＩ基板
ＳＢ１ 基体
ＳＬ 半導体層
ＳＰ１，ＳＰ２ 半導体粒子
ＴＣ 保護膜
ＷＯ１，ＷＯ２ 光導波路

Claims (20)

  1. （ａ）主面上の全部または一部に半導体層または導体層からなる第１層を有する基板を用意する工程、
    （ｂ）前記基板上に前記第１層を覆うように、第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜を貫通して前記第１層に達する開口部を形成する工程、
    （ｄ）前記開口部の底面に露出する前記第１層上に、選択エピタキシャル成長法により、前記第１層上の前記第１絶縁膜の膜厚よりも薄い第１半導体層を形成する工程、
    （ｅ）前記第１絶縁膜上および前記第１半導体層上に第２絶縁膜を形成する工程、
    （ｆ）前記第１絶縁膜上の前記第２絶縁膜を除去し、前記開口部内の前記第１半導体層上に前記第２絶縁膜を残存させる工程、
    （ｇ）前記（ｄ）工程において前記第１絶縁膜上に形成された半導体粒子を除去する工程、
    （ｈ）前記第１絶縁膜上に第３絶縁膜を形成する工程、
    を含む、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された第２半導体層とを有する基板を用意する工程、
    （ａ２）前記第２半導体層をパターニングすることによって、前記絶縁層上に前記第２半導体層からなる第１半導体部を形成する工程、
    を有し、
    前記（ｂ）工程の後であって、前記（ｃ）工程の前に、
    （ｉ）前記第１絶縁膜の上面を平坦化する工程、
    を有する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記第２絶縁膜は、フォトレジスト膜であり、
    前記（ｇ）工程の後であって、前記（ｈ）工程の前に、
    （ｊ）前記開口部内の前記第１半導体層を覆う前記第２絶縁膜を除去する工程、
    を有し、
    前記（ｈ）工程では、前記第１半導体層を覆うように、前記第３絶縁膜を形成する、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第２絶縁膜は、ＳＯＧ法またはＯ３−ＴＥＯＳを原料とするＳＡＣＶＤ法により形成された酸化シリコン膜である、半導体装置の製造方法。
  5. 請求項２記載の半導体装置の製造方法において、
    前記第１半導体層および前記半導体粒子は、ゲルマニウムを含む材料からなり、
    前記第２半導体層は、シリコンからなり、
    前記第１半導体部と、前記第１半導体部上の前記第１半導体層からなる第２半導体部とにより、光信号を電気信号に変換する光電変換部が形成される、半導体装置の製造方法。
  6. 請求項２記載の半導体装置の製造方法において、
    前記（ｄ）工程の後であって、前記（ｅ）工程の前に、
    （ｋ）前記第１半導体層上に、選択エピタキシャル成長法により、シリコンまたはシリコンゲルマニウムからなるキャップ層を形成する工程、
    を有し、
    前記（ｇ）工程では、前記（ｄ）工程において前記第１絶縁膜上に形成された半導体粒子と、前記（ｋ）工程において前記第１絶縁膜上に形成されたシリコン粒子またはシリコンゲルマニウム粒子とを除去する、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜および前記第３絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記第３絶縁膜は、ＳＯＧ法またはＯ３−ＴＥＯＳを原料とするＳＡＣＶＤ法により形成された酸化シリコン膜である、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記半導体粒子をドライエッチングにより除去する、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された第２半導体層とを有する基板を用意する工程、
    （ａ２）前記第２半導体層をパターニングすることによって、前記絶縁層上に前記第２半導体層からなる第１半導体部を形成する工程、
    を有し、
    前記第２絶縁膜は、第３絶縁膜、前記第３絶縁膜上に形成された第４絶縁膜、および、前記第４絶縁膜上に形成された第５絶縁膜からなり、
    前記第３絶縁膜は、ＬＰＣＶＤ法により形成された酸化シリコン膜であり、
    前記第４絶縁膜は、ＳＯＧ法またはＯ３−ＴＥＯＳを原料とするＳＡＣＶＤ法により形成された酸化シリコン膜であり、
    前記第５絶縁膜は、ＬＰＣＶＤ法またはプラズマＣＶＤ法により形成された酸化シリコン膜である、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第１半導体層および前記半導体粒子は、ゲルマニウムを含む材料からなり、
    前記第２半導体層は、シリコンからなり、
    前記第１半導体部と、前記第１半導体部上の前記第１半導体層からなる第２半導体部とにより、光信号を電気信号に変換する光電変換部が形成される、半導体装置の製造方法。
  12. （ａ）主面上の全部または一部に半導体層または導体層からなる第１層を有する基板を用意する工程、
    （ｂ）前記第１層を覆うように、前記基板の主面上に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜を貫通して前記第１層に達する開口部を形成する工程、
    （ｄ）前記開口部の底面に露出する前記第１層上に、選択エピタキシャル成長法により、前記第１層上の前記第１絶縁膜の膜厚よりも薄い第１半導体層を形成する工程、
    （ｅ）前記第１絶縁膜上および前記第１半導体層上に第２絶縁膜を形成する工程、
    （ｆ）ＣＭＰ法によって、前記第１絶縁膜上の前記第２絶縁膜および前記（ｄ）工程において前記第１絶縁膜上に形成された半導体粒子を除去し、前記開口部内の前記第１半導体層上に前記第２絶縁膜を残存させる工程、
    （ｇ）前記第１絶縁膜上に第３絶縁膜を形成する工程、
    を含む、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された第２半導体層とを有する基板を用意する工程、
    （ａ２）前記第２半導体層をパターニングすることによって、前記絶縁層上に前記第２半導体層からなる第１半導体部を形成する工程、
    を有し、
    前記（ｂ）工程の後であって、前記（ｃ）工程の前に、
    （ｈ）前記第１絶縁膜の上面を平坦化する工程、
    を有する、半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記第２絶縁膜は、ＳＯＧ法またはＯ３−ＴＥＯＳを原料とするＳＡＣＶＤ法により形成された酸化シリコン膜である、半導体装置の製造方法。
  15. 請求項１２記載の半導体装置の製造方法において、
    前記第１絶縁膜および前記第３絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
  16. 請求項１２記載の半導体装置の製造方法において、
    前記第３絶縁膜は、ＳＯＧ法またはＯ３−ＴＥＯＳを原料とするＳＡＣＶＤ法により形成された酸化シリコン膜である、半導体装置の製造方法。
  17. 請求項１３記載の半導体装置の製造方法において、
    前記第１半導体層および前記半導体粒子は、ゲルマニウムを含む材料からなり、
    前記第２半導体層は、シリコンからなり、
    前記第１半導体部と、前記第１半導体部上の前記第１半導体層からなる第２半導体部とにより、光信号を電気信号に変換する光電変換部が形成される、半導体装置の製造方法。
  18. 請求項１３記載の半導体装置の製造方法において、
    前記（ｄ）工程の後であって、前記（ｅ）工程の前に、
    （ｉ）前記第１半導体層上に、選択エピタキシャル成長法により、シリコンまたはシリコンゲルマニウムからなるキャップ層を形成する工程、
    を有し、
    前記（ｆ）工程では、前記（ｄ）工程において前記第１絶縁膜上に形成された半導体粒子と、前記（ｉ）工程において前記第１絶縁膜上に形成されたシリコン粒子またはシリコンゲルマニウム粒子とを除去する、半導体装置の製造方法。
  19. 請求項１２記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された第２半導体層とを有する基板を用意する工程、
    （ａ２）前記第２半導体層をパターニングすることによって、前記絶縁層上に前記第２半導体層からなる第１半導体部を形成する工程、
    を有し、
    前記第２絶縁膜は、第３絶縁膜、前記第３絶縁膜上に形成された第４絶縁膜、および、前記第４絶縁膜上に形成された第５絶縁膜からなり、
    前記第３絶縁膜は、ＬＰＣＶＤ法により形成された酸化シリコン膜であり、
    前記第４絶縁膜は、ＳＯＧ法またはＯ３−ＴＥＯＳを原料とするＳＡＣＶＤ法により形成された酸化シリコン膜であり、
    前記第５絶縁膜は、ＬＰＣＶＤ法またはプラズマＣＶＤ法により形成された酸化シリコン膜である、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記第１半導体層および前記半導体粒子は、ゲルマニウムを含む材料からなり、
    前記第２半導体層は、シリコンからなり、
    前記第１半導体部と、前記第１半導体部上の前記第１半導体層からなる第２半導体部とにより、光信号を電気信号に変換する光電変換部が形成される、半導体装置の製造方法。
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