TWI541939B - 半導體元件及其製造方法 - Google Patents

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TWI541939B TW103144814A TW103144814A TWI541939B TW I541939 B TWI541939 B TW I541939B TW 103144814 A TW103144814 A TW 103144814A TW 103144814 A TW103144814 A TW 103144814A TW I541939 B TWI541939 B TW I541939B
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Description

半導體元件及其製造方法
本發明係有關於一種半導體元件及其製造方法。
半導體產業歷經了快速發展，是因為不斷改進各種電子元件(例如電晶體、二極體、電阻、電容等)的集成密度。在大多數的情況下，集成密度的改善是來自於最小特徵尺寸的多次縮小(例如將半導體製程的節點往次20奈米的節點縮小)，使得更多的元件被集成至一給定的區域。對於更高速、更寬廣的帶寬及更低的功耗與延遲之微型化的要求，產生了對於更小及更具創意的半導體晶粒的封裝技術的需求。
隨著半導體技術的進步，堆疊式的半導體元件，例如三維積體電路(3DIC)，已成為一種有效的替代方案，以進一步縮小的半導體元件的物理尺寸。在一堆疊式的半導體元件中，主動電路，例如邏輯、記憶、處理電路及類似物，被製造在不同的半導體晶圓上。二或多個半導體晶 圓可被堆疊和/或接合在另一者的頂端上，以進一步縮小半導體元件的外型。
在製造過程中，在半導體晶圓被切割成多個半導體晶粒之前，對半導體晶圓進行了許多製程步驟。製程步驟可包含微影、蝕刻、摻雜、研磨和/或沉積不同的材料。製程步驟可包含濕和乾製程步驟。亦可對堆疊式的半導體元件進行上述製程步驟。
本發明提供一種半導體元件，包含一第一半導體晶片，其包含一第一基板、多個第一介電層及多個導線形成於第一基板上的第一介電層內。此半導體元件更包含一第二半導體晶片，其具有一表面接合第一半導體晶片的第一表面。此第二半導體晶片包含一第二基板、多個第二介電層及多個第二導線形成於第二基板上的第二介電層內。此半導體元件更包含一第一導電特徵自第一半導體晶片延伸至第二導線的其中一者，且一第一保護環結構自第一半導體晶片延伸至第二半導體晶片。
本發明又提供一種製造半導體元件的方法，此方法包含提供一第一晶片，第一晶片具有一基板及多個介電層，介電層具有多個金屬化層形成於其中，以及接合第一晶片之介電層的一第一表面至一第二晶片的一表面。此方法更包含形成一第一導電特徵自第一晶片延伸至位於第二晶片內的一金屬化層，以及形成一第一保護環結構自第一晶片延 伸至第二晶片。
本發明再提供一種製造半導體元件的方法，此方法包含提供一第一基板，其具有一或多個上覆第一介電層及一第一導電互連於此一或多個第一介電層內，以及提供一第二基板，其具有一或多個上覆第二介電層、一第二導電互連於此一或多個第二介電層內，以及一第一保護環結構於此一或多個第二介電層內。此方法更包含接合第一基板至第二基板，第一基板接合至第二基板使得第一介電層之一最上面的介電層接觸第二介電層之一最上面的介電層，以及形成一第二保護環結構延伸穿過第一介電層的最上面的介電層及第二介電層的最上面的介電層。
10、20、30、40、50、60‧‧‧堆疊式半導體元件
100‧‧‧第一晶圓
102‧‧‧第一基板
104‧‧‧第一電路系統
106‧‧‧隔離區域
106A‧‧‧上表面
108‧‧‧介電層
110A-110E、110‧‧‧第一互連線
112‧‧‧第一鈍化層
114、116‧‧‧緩衝層
118‧‧‧金屬柵
120‧‧‧介電層
130‧‧‧第一開口
132‧‧‧第二開口
134A‧‧‧第三開口
134B‧‧‧第四開口
140A、140B、140‧‧‧第一保護環結構
142‧‧‧導電特徵
150A、150B、150‧‧‧第三保護環結構
200‧‧‧第二晶圓
202‧‧‧第二基板
203‧‧‧第二電路系統
204‧‧‧第二介電層
206‧‧‧第二互連線
208A、208B、208‧‧‧第二保護環結構
210‧‧‧第二鈍化層
300‧‧‧晶圓
404A、404B、404‧‧‧保護環結構
406‧‧‧導電特徵
612‧‧‧導電特徵、導電通孔
612A‧‧‧第一部分
612B‧‧‧第二部分
614A1、614A2、614B1、614B2、614‧‧‧保護環結構
616A、616B‧‧‧保護環結構
D1‧‧‧距離
W1、W2‧‧‧寬度
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1A-1E圖繪示根據本發明一實施例之製造保護環在中間階段的剖面示意圖。
第2圖繪示根據本發明一實施例之保護環的上視圖。
第3圖繪示根據本發明另一實施例之保護環的剖面示意圖。
第4圖繪示根據本發明另一實施例之保護環的剖面示意圖。
第5圖繪示根據本發明另一實施例之保護環的剖面示意圖。
第6圖繪示根據本發明另一實施例之保護環的剖面示意圖。
第7圖繪示根據本發明另一實施例之保護環的剖面示意圖。
請詳細參考實施例及附隨圖式。盡可能地，在圖式及實施方式中，相同的元件符號指的是相同或相似的部分。為了清楚及方便起見，在圖式中，形狀及厚度可被放大。實施方式將特別指出元件形成的部分，或者配合更直接地指出依據本發明的方法及裝置。應當理解的是，沒有具體顯示或敘述的元件可為所屬技術領域通常知識者公知的各種形式。一旦獲悉本發明的內容，對所屬技術領域通常知識者而言，許多的替代或改良將是顯而易見的。
在本說明書中的「一實施例」，意味著此實施例描述的特定特徵、結構或特點被包含在至少一實施例中。因此，出現在本說明書中不同處的「在一實施例中」，不一定是指相同的實施例。此外，在一或多個實施例中，特定的特徵、結構或特點可以使用任何合適的方式組合。應當理解的是，後續圖式不是按照比例繪製；更確切地說，這些附圖僅旨在於說明。
關於有特定上下文描述的實施例，保護環結構即為堆疊式的半導體元件。但其他實施例可被應用在各種半導體元件。在下文中，將詳細解釋各種實施例，並請參照附隨圖式。
第1A-1E圖繪示根據本發明一實施例之在堆疊式的半導體元件10內形成保護環結構在中間階段的示意圖。首先，請參照第1A圖，根據各種實施例，顯示在接合製程之前的第一晶圓100和第二晶圓200。在一實施例中，第一晶圓100包含第一基板102，第一基板102具有第一電路(統稱為第一電路系統104)形成於其中。第一基板102可包含，例如，摻雜或未摻雜的塊狀矽或絕緣體上半導體(semiconductor-on-insulator,SOI)基板。一般而言，絕緣體上半導體基板包含半導體材料層，例如矽，形成於絕緣體層的上方。絕緣體層可例如為埋氧化物(buried oxide layer,BOX)層或氧化矽層。提供絕緣體層於基板上方，典型地為矽或玻璃基板。亦可使用其他基板，例如多層或梯度基板。
形成於第一基板102上方的第一電路系統104可為適用於特定應用之任何型態的電路系統。在一實施例中，電路系統包含形成於基板上的電子元件，一或多個介電層覆蓋於電子元件上方。金屬層可形成於介電層之間，以傳送電子元件之間的電子訊號。電子元件亦可形成在一或多個介電層內。
舉例而言，第一電路系統104可包含各種N型金屬氧化物半導體(NMOS)和/或P型金屬氧化物半導體(PMOS)元件，例如電晶體、電容、電阻、二極體、光電二極體、保險絲及其類似物，彼此相互連接，以執行一或多個功能。功能可包含儲存結構、處理結構、感測器、放大器、 功率分配、輸入/輸出電路系統或其類似物。所屬技術領域之一通常知識者可以理解，上述舉例僅用以達到說明的目的，以進一步解釋本發明的應用，並不意味著使用任何方式限制本發明。對於特定的應用，使用其他電路系統也是合適的。
又如第1A圖所示，隔離區域106位於第一基板102上。隔離區域106自第一基板102的一表面延伸進入第一基板102內。隔離區域106可為淺溝渠隔離(Shallow,Trench Isolation,STI)區域，以下稱為STI區域106。STI區域106的形成可包含蝕刻第一基板102，以形成溝渠(未繪示)，然後填充介電材料至溝渠中，以形成STI區域106。舉例而言，STI區域106可為氧化矽製成，並透過高密度電漿沉積形成，儘管可使用其他介電材料，並透過各種技術形成STI區域106。
互連結構可形成在基板102及STI區域106上。互連結構包含一或多個介電層108及一或多個互連線110A-110E(統稱為第一互連線110)。介電層108可為層間介電(inter-layer dielectric,ILD)/金屬化層間介電(inter-metallization dielectric,IMD)層。在一實施例中，介電層108可由低介電常數介電材料製成，例如磷矽玻璃(phosphosilicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、氟矽酸鹽玻璃(fluorosilicate glass,FSG)、SiOxCy、旋塗玻璃、旋塗高分子、矽碳材料、其化合物、其複合物、其組合或其類 似物，並透過本領域中已知的任何合適的方法形成，例如紡絲、化學氣相沉積(chemical vapor deposition,CVD)和電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)。
第一互連線110形成位於第一基板102上的金屬化層，以相互連接第一電路系統104，並提供外部電性連接，例如連接至第二晶圓200。第一互連線110可透過鑲嵌製程形成，例如單鑲嵌或雙鑲嵌製程。第一互連線110係由導電材料製成，並可設置擴散阻擋層和/或接著層(未繪示)。擴散阻擋層可由一或多層的氮化鉭、鉭、氮化鈦、鈦、鎢化鈷或其類似物製成，導電材料可由銅、鎢、鋁、銀和其組合，或其類似物製成，從而形成如第1A圖所示的第一互連線110。
亦須注意的是，可設置一或多個蝕刻停止層(未繪示)於鄰近的層間介電層/金屬化層間介電層的其中一者之間，例如介電層108。一般而言，蝕刻停止層提供了一個作用機制，用以停止當形成導通孔和/或接觸點時的蝕刻製程。此蝕刻停止層係由介電材料製成，其具有與鄰近層不同的蝕刻選擇比，例如下面的第一基板102和上面的層間介電層/金屬化層間介電層108。在一實施例中，蝕刻停止層可由氮化矽、碳氮化矽、碳氧化矽、氮化碳、其組合或其類似物製成，並透過化學氣相沉積或電漿增強化學氣相沉積技術形成。
形成第一鈍化層112於介電層108及第一互連 線110的上方。第一鈍化層112可用以作為第一及第二晶圓100、200之間的接合界面，且可接合如下所述的第二晶圓200上的第二鈍化層210。第一鈍化層112可用類似於介電層108的材料製成，並可透過類似於形成介電層108的製程形成，故在此不再重複敘述，儘管第一鈍化層112與第一介電層108不必是相同的。
第二晶圓200包含第二基板202，第二基板202具有第二電路(統稱為第二電路系統203)形成於其中，且第二晶圓200包含互連結構，互連結構包含第二介電層204及第二互連線206位於第二基板202及第二電路系統203的上方。第二基板202、第二電路系統203、第二介電層204與第二互連線206可分別類似於第一基板102、第一電路系統104、第一介電層108與第一互連線110，儘管第一晶圓100與第二晶圓200的元件不必是相同的。
第二晶圓200更包含位於互連結構內的第二保護環結構208A、208B(統稱為第二保護環結構208)。第二保護環結構208可提供對於第二晶圓200在處理第一及第二晶圓100、200過程中所產生的水氣、化學物、殘餘物和/或污染物的保護。可沿著第二基板202的外圍形成第二保護環結構208。如第2圖所示，以下將進一步討論，第二保護環結構208是一個連續的結構，形成用以環繞單一個第二晶粒/晶圓200。第二保護環結構208可由導電材料製成。在一實施例中，第二保護環結構208係由相同於第二互連線206的材料製成，並由相同於第二互連線206的製程形成。
形成第二鈍化層210於第二介電層204、第二互連線206及第二保護環結構208的上方。第二鈍化層210可用以作為第一及第二晶圓100、200之間的接合界面，且可接合第一晶圓100上的第一鈍化層112。第二鈍化層210可用類似於第二介電層204的材料製成，並透過類似於形成第二介電層204的製程形成，故在此不再重複敘述，儘管第二鈍化層210與第二介電層204不必是相同的。
在一實施例中，第一晶圓100為背側照射式(backside-illuminated,BSI)感測器，第二晶圓200為邏輯電路，例如ASIC元件。可形成背側照射式感測器於矽基板上的磊晶層內。在此實施例中，電路系統104包含光主動區域，例如透過摻雜雜質離子至磊晶層中而形成的光電二極體。此外，光電主動區域可為PN接面光電二極體、PNP接面光電二極體、NPN接面光電二極體或其類似物。
第二晶圓200可包含邏輯電路、類比數位轉換器、數據處理電路、記憶電路、偏壓電路、參考電路及其類似物。
第1B圖繪示根據本發明一實施例之第一晶圓100與第二晶圓200在接合後的示意圖。在一實施例中，如第1A圖所示，第一晶圓100與第二晶圓200被設置在第一基板102與第二基板202的元件側並相互面對，晶圓是面對面接合。接合第一晶圓100與第二晶圓200是透過，例如，直接接合製程，如金屬對金屬接合(例如銅對銅接合)、介電對介電接合(例如氧化物對氧化物接合)、金屬對介電接合 (例如氧化物對銅接合)、其任何組合和/或其類似物。
需注意的是，接合可為晶圓級接合，其中第一晶圓100與第二晶圓200是接合在一起的，然後單片化為分離的多個晶粒。接合亦可替換為晶粒對晶粒級接合或晶粒對晶圓級接合。
在接合第一晶圓100與第二晶圓200之後，對第一晶圓100的背側進行薄化製程。在第一基板102為背側照射式感測器的一實施例中，薄化製程用以允許更多的光從第一基板的背側穿透至光電主動區域而不會被基板吸收。在製造背側照射式感測器於磊晶層內的一實施例中，薄化第一晶圓100的背側，直到暴露出磊晶層為止。薄化製程可使用任何合適的技術，例如研磨、拋光、SMARTCUT®程序、ELTRAN®程序和/或化學蝕刻。
在第一基板102為背側照射式感測器的一實施例中，在薄化製程之後，形成緩衝層114、116(有時亦稱為上層)於第一基板102背側的上方。在一些實施例中，緩衝層114、116包含一或多個抗反射塗層(anti-reflective coating,BARC)114與氧化矽層116。氧化矽層116可利用電漿增強化學氣相沉積形成，因此其可稱為電漿增強(plasma-enhanced,PE)氧化物層116。可以理解的是，除了圖所示以外，緩衝層114、116可具有不同的結構，由不同的材料製成，和/或具有不同數量的層。
在背側照射式感測器的實施例中，形成金屬柵118於緩衝層114、116的上方。金屬柵118可由金屬或金屬 合金製成，金屬或金屬合金包含鎢、鋁、銅、其類似物或其組合。金屬柵118為格狀，其中光電主動區域104對準金屬柵118的網格開口。介電層120填充於金屬柵118的網格開口內。在一些實施例中，介電層120為氧化矽，且由電漿增強化學氣相沉積製程形成。介電層120的上表面可被平坦化，且可高於金屬柵118的上表面。
第1C圖繪示圖案化介電層120、緩衝層114、116及第一基板102，以暴露出STI區域106的上表面106A的示意圖。圖案化介電層120、緩衝層114、116及第一基板102，以形成導電特徵自第一晶圓100的背側至第一及第二互連線110、206，並形成以下詳細描述的第一保護環結構140。圖案化製程亦可暴露出切割線區域(有時稱為鋸道)沿著將被單片化的第一及第二晶圓100、200。圖案化製程可使用光學微影技術進行。一般而言，光學微影技術牽涉沉積光阻材料，光阻材料後續會被照射(曝光)及顯影，以移除光阻材料的一部分。在後續製程步驟中，例如蝕刻，剩餘的光阻材料用以保護下方的材料。其他層可用於圖案化製程中。舉例而言，一或多個選擇性的光學硬遮罩層可用以圖案化第一基板102。一般而言，在一些實施例中，一或多個硬遮罩層是有用的，蝕刻製程需要除了光阻材料提供的遮蔽以外的遮蔽。
第1D圖繪示形成自第一晶圓100背側延伸的一或多個開口的示意圖。自第一晶圓100背側形成第一開口130，以暴露出第一互連線110A的一部分。第一開口130 表示之開口，導電特徵將會形成在此開口中，以提供外部連接至第一互連線110。自第一晶圓100的背側形成第二開口132，延伸穿過第一介電層108、第一鈍化層112及第二鈍化層210，以暴露出第二互連線206的一部分。第二開口132表示之開口，導電特徵將會形成在此開口中，以提供外部連接至第二互連線206。在一實施例中，形成第一及第二開口130、132，以具有寬度W1，其為約1微米至約10微米。形成第三及第四開口134A、134B，以分別暴露出第二保護環結構208A、208B的多個部分。第三及第四開口134A、134B表示之開口，第一保護環結構將會形成在這些開口中，以提供對於第一晶圓100的保護，以及對於第一及第二鈍化層112、210之間的接合界面的保護。在一實施例中，形成第三及第四開口134A、134B，以具有寬度W2，其為約1微米至約10微米。在一些實施例中，第三及第四開口134A、134B為沿著第一及第二晶圓100、200外圍之單一連續開口的部分。在一實施例中，第三及第四開口134A、134B可與第二開口132在同一時間，透過相同的製程形成。
第1E圖繪示形成導電特徵及保護環結構於開口內的示意圖。形成導電特徵142於第一及第二開口130、132內，且電性耦接第一及第二互連線110、206。保護環結構140A、140B(統稱為第一保護環結構140)分別形成於第三及第四開口134A、134B內，且分別直接接觸第二保護環結構208A、208B。第一保護環結構140沒有電性耦接至任何主動元件。第一保護環結構140與導電特徵142於同 一時間，透過相同的製程形成。在一實施例中，導電特徵142與第一保護環結構140由鋁、鎢、銅、類似物或其組合製成。導電特徵142與第一保護環結構140可透過沉積製程形成，例如電化學鍍、物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積、其類似物或其組合。在一些實施例中，導電特徵142及第一保護環結構140形成在一種晶層(未繪示)上。在一實施例中，導電特徵142包含二個分離的導電特徵142，第一導電特徵耦接至第一互連線110，以及第二導電特徵耦接至第二互連線206。在一實施例中，第一導電特徵與第二導電特徵可彼此電性隔離。
在形成導電特徵142及第一保護環結構140之後，可形成接合導線或導電凸塊接觸導電特徵142，以提供外部連接至第一及第二互連線110、206。
藉由具有第一保護環結構140延伸穿過第一及第二晶圓100、200的接合界面，保護環結構140可提供對於接合界面的保護。舉例而言，如第1E圖所示，接合界面包含第一及第二鈍化層112、210，但第一及第二鈍化層112、210可讓水氣、化學物、殘餘物或其他污染物穿透接合界面，攻擊第一及第二晶圓100、200的元件。第一保護環結構140不是多孔的，能用於阻止水氣、化學物、殘餘物或其他污染物從接合界面進入，而可提昇堆疊式半導體元件10的良率。此外，保護環結構140與導電特徵142於同一時間，透過相同的製程形成，因此，不需要額外的遮罩或製程步驟形成保護環結構。
第2圖繪示包含多個堆疊式半導體元件10的晶圓300的上視圖。如圖所示，各個堆疊式半導體元件10被第一及第二保護環結構140、208所環繞。堆疊式半導體元件10之間的區域302可稱為切割線區域302或鋸道302。可使用切割裝置，例如雷射或晶粒鋸，沿著區域302切割，以單片化堆疊式半導體元件10。保護環結構140/208亦可用以避免晶圓300在單片化製程中剝離或碎裂。
如第2圖所示，單一方形/長方形的保護環結構140/208僅用於說明。在其他實施例中，保護環結構140/208可包含多種形狀，例如圓形保護環結構140/208。此外，保護環結構140/208可包含同心的保護環結構，依次圍繞堆疊式半導體元件10。
第3圖繪示另一實施例之包含第一保護環結構140的堆疊式半導體元件20的示意圖。半導體元件20類似於第1E圖的半導體元件10，除了自第二保護環結構208及選擇性的第三保護環結構150橫向偏置第一保護環結構140，且第一保護環結構140未物理接觸第二保護環結構208。此實施例的細節類似於前述的實施例，故在此將不再重複敘述。
在本實施例中，自第二保護環結構208及選擇性的第三保護環結構150以一距離D1橫向偏置第一保護環結構140。距離D1為保護環結構150的邊緣與第一保護環結構140的邊緣之間的距離。在一實施例中，距離D1至少為100奈米，以允許足夠的製程窗口的考慮。雖然在第3圖中， 第一保護環結構140是偏置在第二保護環結構208的內側，但第一保護環結構140可以距離D1偏置在第二保護環結構208的外側(請見第5圖)。堆疊式半導體元件20亦包含位於第一晶圓100內的選擇性的第三保護環結構150A、150B(統稱為第三保護環結構150)。第三保護環結構150類似於第二保護環結構208，故在此不再重複敘述，儘管第三保護環結構150與第二保護環結構208不必是相同的。
第4圖繪示另一實施例之包含保護環結構404A、404B(統稱為保護環結構404)於第一晶圓100內的堆疊式半導體元件30的示意圖。半導體元件30類似於第1E圖所示的堆疊式半導體元件10，除了耦接第一及第二互連線110、206的導電特徵406為導電插塞之外，因此保護環結構404是填充式的導電元件。保護環結構404是連續結構，形成用以圍繞單一晶粒/晶圓(請見第2圖的保護環結構140/208)。至於此實施例的細節與前述實施例相似，故在此將不再重複敘述。
在本實施例中，導電特徵406自第一晶圓100的背側延伸至第一互連線110A，穿透第一及第二鈍化層112、210，至第二導電線206。對於導電特徵406的開口，可透過多個蝕刻步驟形成。舉例而言，第一蝕刻步驟蝕刻穿透第一基板102，第二蝕刻步驟可蝕刻穿透介電層108，第三蝕刻步驟可蝕刻穿透第一及第二鈍化層112、210。這些蝕刻步驟可形成如圖所示的各種寬度的開口，而使導電特徵406具有多個寬度。開口可被填充導電材料，例如鎢、鈦、 鋁、銅、任何組合和/或其類似物，可填充至開口內，透過如電化學鍍製程形成，從而形成導電插塞406。在一實施例中，在形成導電材料前，導電插塞406可包含一或多個擴散和/或阻擋層及一種晶層(未繪示)形成於開口內。舉例來說，擴散阻擋層包含一或多層氮化鉭、鉭、氮化鈦、鈦、鎢化鈷或其類似物，沿著開口的側壁形成，而種晶層可由銅、鎳、金、其任何組合和/或類似物製成。
保護環結構404分別直接接觸第二保護環結構208A、208B。保護環結構404沒有電性耦接任何主動元件。保護環結構404與導電插塞406於同一時間，以相同製程形成。舉例而言，保護環結構404的開口與導電插塞406的開口可同時形成，保護環結構404的導電材料與導電插塞406的導電材料可同時形成。
第5圖繪示另一實施例之包含保護環結構404的堆疊式半導體元件40。半導體元件40類似於第4圖所示的半導體元件30，除了自第二保護環結構208及選擇性的第三保護環結構150橫向偏置保護環結構404之外，且保護環結構404未物理接觸第二保護環結構208。此實施例的細節類似於前述的實施例，故在此將不再重複敘述。
在本實施例中，自第二保護環結構208及選擇性的第三保護環結構150，以距離D1橫向偏置保護環結構404。雖然在第5圖中，保護環結構404偏置在第二保護環結構208的外側，但保護環結構404可以距離D1偏置在第二保護環結構208的內側(請見第3圖)。
第6圖繪示另一實施例之包含保護環結構614A1、614A2、614B1及614B2(統稱為保護環結構614)於第一及第二鈍化層112、210內的堆疊式半導體元件50的示意圖。半導體元件50類似於第1E圖的堆疊式半導體元件10，除了形成耦接第一及第二互連線110、206的導電特徵612A、612B(統稱為導電特徵612)的導電通孔穿過第一及第二鈍化層112、210之外，因此，保護環結構614是導電通孔結構。此實施例的細節與前述實施例相似，故在此將不再重複敘述。
堆疊式半導體結構50亦包含位於第一晶圓100內的保護環結構616A、616B(統稱為保護環結構616)。保護環結構616類似於第二保護環208，因此在此不重複其敘述，儘管保護環結構616及第二保護環結構208不必是相同的。在此實施例中，第一及第二晶圓100、200可透過複合接合製程接合在一起，其為金屬對金屬接合(例如614A1與614A2之間、614B1與614B2之間，以及612A與612B之間)以及介電對介電接合(例如第一及第二鈍化層112、210之間)。
在此實施例中，自第一互連線110形成導電特徵612，延伸穿透第一鈍化層112及第二鈍化層210，至第二互連線206。在一實施例中，導電特徵612自第一互連線110的頂金屬層延伸至第二互連線206的頂金屬層。導電特徵612包含兩個部分，第一部分612A位於第一鈍化層112內，第二部分612B位於第二鈍化層210內。在第一及第二 晶圓100、200接合在一起之前，第一部分612A及第二部分612B形成於第一及第二鈍化層112、210內。當第一及第二晶圓100、200接合在一起時(請見第1B圖)，第一及第二部分612A、612B接合在一起，以形成導電通孔612。導電通孔612可由導電材料製成，例如鎢、鈦、鋁、銅、其任何組合和/或類似物，並由如電化學鍍製程形成。在一實施例中，在形成導電材料前，導電通孔612可包含一或多個擴散和/或阻擋層及種晶層(未繪示)形成於開口內。舉例來說，擴散阻擋層包含一或多層氮化鉭、鉭、氮化鈦、鈦、鎢化鈷或類似物，沿著導電通孔612的側壁形成，而種晶層可由銅、鎳、金、其任何組合和/或類似物製成。
保護環結構614自第一晶圓100內的保護環結構616，延伸至位於第二晶圓200內的第二保護環結構208。保護環結構614直接接觸保護環結構616及第二保護環結構208。保護環結構616沒有電性耦接任何主動元件。保護環結構616與導電通孔612於同一時間，以相同製程形成。舉例而言，保護環結構614的開口與導電通孔612的開口可同時形成，保護環結構614的導電材料與導電通孔612的導電材料可同時形成。
第7圖繪示另一實施例之包含保護環結構614的堆疊式半導體元件60。半導體元件60類似於第6圖所示的半導體元件50，除了自保護環結構616、208橫向偏置保護環結構614之外，且保護環結構614未物理接觸保護環結構616、208。此實施例的細節類似於前述的實施例，故在此 將不再重複敘述。
在此實施例中，自保護環結構616、208以一距離D1橫向偏置第一保護環結構614。距離D1為保護環結構616的邊緣與保護環結構614的邊緣之間的距離。雖然在第7圖中，保護環結構614偏置在保護環結構616、208的內側，但保護環結構614可以距離D1偏置在保護環結構616、208的外側(請見第5圖)。
藉由具有保護環結構延伸穿過第一及第二晶圓的接合界面，保護環結構可提供對於接合界面的保護。舉例而言，在一些實施例中，接合界面包含多個鈍化層，可讓水氣、化學物、殘餘物或其他污染物穿透接合界面，攻擊第一及第二晶圓的元件。形成於接合界面內的保護環結構不是多孔的，能用於阻止水氣、化學物、殘餘物或其他污染物從接合界面進入，而可提昇堆疊式半導體元件的良率。此外，保護環結構與導電特徵於同一時間，透過相同的製程形成，延伸穿過接合界面，因此，不需要額外的遮罩或製程步驟形成保護環結構。
一實施例為一種半導體元件，包含一第一半導體晶片，其包含一第一基板、多個第一介電層及多個導線形成於第一基板上的第一介電層內。此半導體元件更包含一第二半導體晶片，其具有一表面接合第一半導體晶片的第一表面。此第二半導體晶片包含一第二基板、多個第二介電層及多個第二導線形成於第二基板上的第二介電層內。此半導體元件更包含一第一導電特徵自第一半導體晶片延伸至第二 導線的其中一者，且一第一保護環結構自第一半導體晶片延伸至第二半導體晶片。
另一實施例為一種製造半導體元件的方法，此方法包含提供一第一晶片，第一晶片具有一基板及多個介電層，介電層具有多個金屬化層形成於其中，以及接合第一晶片之介電層的一第一表面至一第二晶片的一表面。此方法更包含形成一第一導電特徵自第一晶片延伸至位於第二晶片內的一金屬化層，以及形成一第一保護環結構自第一晶片延伸至第二晶片。
再一實施例為一種製造半導體元件的方法，此方法包含提供一第一基板，其具有一或多個上覆第一介電層及一第一導電互連於此一或多個第一介電層內，以及提供一第二基板，其具有一或多個上覆第二介電層、一第二導電互連於此一或多個第二介電層內，以及一第一保護環結構於此一或多個第二介電層內。此方法更包含接合第一基板至第二基板，第一基板接合至第二基板使得第一介電層之一最上面的介電層接觸第二介電層之一最上面的介電層，以及形成一第二保護環結構延伸穿過第一介電層的最上面的介電層及第二介電層的最上面的介電層。
雖然實施例及其優點已詳細描述如上，然應該了解到的是，在不偏離後附申請專利範圍所界定之本揭露的精神與範圍下，當可在此進行各種改變、取代以及修正。此外，本申請案之範圍並非限制在說明書所描述之製程、機械、製造、物質成分、手段、方法以及步驟的特定實施例中。 在此技術領域中具有通常知識者，將可輕易從本揭露中了解到，現存或日後所發展出之可與在此所描述之對應實施例執行實質相同之功能、或達到實質相同之結果的製程、機械、製造、物質成分、手段、方法或步驟，可依據本揭露來加以應用。因此，所附之申請專利範圍係用以將這類製程、機械、製造、物質成分、手段、方法或步驟含括在其範圍內。
10‧‧‧堆疊式半導體元件
102‧‧‧第一基板
104‧‧‧第一電路系統
106‧‧‧隔離區域
108‧‧‧介電層
110A‧‧‧第一互連線
112‧‧‧第一鈍化層
114、116‧‧‧緩衝層
118‧‧‧金屬柵
120‧‧‧介電層
140A、140B‧‧‧第一保護環結構
142‧‧‧導電特徵
202‧‧‧第二基板
204‧‧‧第二介電層
206‧‧‧第二互連線
208A、208B‧‧‧第二保護環結構
210‧‧‧第二鈍化層

Claims (10)

  1. 一種半導體元件，包含：一第一半導體晶片，包含一第一基板、多個第一介電層及多個導線形成於該第一基板上的該些第一介電層內；一第二半導體晶片，具有一表面接合該第一半導體晶片的一第一表面，該第二半導體晶片包含一第二基板、多個第二介電層及多個第二導線形成於該第二基板上的該些第二介電層內；一第一導電特徵，自該第一半導體晶片延伸至該些第二導線的其中一者；以及一第一保護環結構，自該第一半導體晶片延伸至該第二半導體晶片。
  2. 如請求項第1項所述之半導體元件，其中該第一保護環結構延伸穿過該第一半導體晶片的該接合第一表面及該第二半導體晶片的該接合表面。
  3. 如請求項第1項所述之半導體元件，其中該第一保護環結構及該第一導電特徵為相同材料，其中該第一保護環結構係沿著該第一半導體晶片及該第二半導體晶片的外圍，其中該第一保護環結構環繞該第一半導體晶片，其中該第一半導體晶片為一背側照射式感測器，且該第二半導體晶片為一邏輯電路。
  4. 如請求項第1項所述之半導體元件，更包含：一第二保護環結構延伸穿過該些第二介電層，其中該第一保護環結構直接接觸該第二保護環結構；以及一第三保護環結構延伸穿過該些第一介電層，其中該第一保護環結構直接接觸該第三保護環結構。
  5. 如請求項第1項所述之半導體元件，其中該第一導電特徵電性耦接該第一半導體晶片至該第二半導體晶片，且其中該第一保護環結構沒有電性耦接任何主動元件，且其中該第一導電特徵自該第一半導體晶片的一第二表面延伸至該些第二導線的其中一者，且其中該第一保護環結構自該第一半導體晶片的該第二表面延伸至該第二半導體晶片。
  6. 一種半導體元件的製造方法，該方法包含：提供一第一晶片，該第一晶片具有一基板及多個介電層，該些介電層具有多個金屬化層形成於其中；接合該第一晶片之該些介電層的一第一表面至一第二晶片的一表面；形成一第一導電特徵自該第一晶片延伸至位於該第二晶片內的一金屬化層；形成一第一保護環結構自該第一晶片延伸至該第二晶片。
  7. 如請求項第6項所述之方法，其中形成該第一導電特徵及形成該第一保護環結構係於同一時間進行，且該方法更包含：形成一第二保護環結構於該第二晶片內，該第一保護環結構直接接觸該第二保護環結構。
  8. 如請求項第6項所述之方法，其中形成該第一保護環結構更包含：形成一第一開口自該基板的一背側延伸穿過該些介電層至該第二晶片；以及形成一導電材料於該第一開口內；且其中形成該第一導電特徵更包含：形成一第二開口自該基板的該背側延伸穿過該些介電層至該第二晶片內的該金屬化層，該第二開口係與該第一開口橫向間隔；以及形成該導電材料於該第二開口內。
  9. 一種半導體元件的製造方法，該方法包含：提供一第一基板，其具有一或多個上覆第一介電層及一第一導電互連於該一或多個第一介電層內；提供一第二基板，其具有一或多個上覆第二介電層、一第二導電互連於該一或多個第二介電層內，以及一第一保護環結構於該一或多個第二介電層內；接合該第一基板至該第二基板，該第一基板接合至該第二基板使得該些第一介電層之一最上面的介電層接觸該 些第二介電層之一最上面的介電層；以及形成一第二保護環結構延伸穿過該些第一介電層的該最上面的介電層及該些第二介電層的該最上面的介電層。
  10. 如請求項第9項所述之方法，其中形成該第二保護環結構係在接合該第一基板至該第二基板之前進行，且其中形成該第二保護環結構更包含：形成一第一開口延伸穿過該一或多個上覆第一介電層至位於該一或多個第二介電層內的該第一保護環結構；以及形成一導電材料於該第一開口內；且該方法更包含：形成一第一導電特徵耦接該第一基板至該第二基板，包含：在形成該第一開口的同時，形成一第二開口穿過該一或多個上覆第一介電層至該位於該一或多個第二介電層內的該第二導電互連；以及在形成該導電材料於該第一開口的同時，形成該導電材料於該第二開口內。
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