CN104779243A - 3dic密封环结构及其形成方法 - Google Patents

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Abstract

本发明是3DIC密封环结构及其形成方法，本发明提供了一种半导体器件，包括第一半导体芯片，第一半导体芯片包括第一衬底、多个第一介电层以及多条导线，并且多条导线形成在第一衬底上方的第一介电层中。半导体器件还包括第二半导体芯片，第二半导体芯片的表面接合至第一半导体芯片的第一表面，第二半导体芯片包括第二衬底、多个第二介电层以及多条第二导线，并且多条第二导线形成在第二衬底上方的第二介电层中。半导体器件还包括从第一半导体芯片延伸至多条第二导线中的一条的第一导电部件，以及从第一半导体芯片延伸至第二半导体芯片的第一密封环结构。本发明还提供了形成半导体器件的方法。

Description

3DIC密封环结构及其形成方法
技术领域
本发明总体涉及集成电路，更具体地，涉及3D集成电路。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体产业已经经历了快速发展。在大多数情况下，这种集成密度的改进源自最小特征尺寸的不断降低(例如，将半导体工艺节点向着亚20nm节点缩小)，这允许更多的部件被集成在给定的面积中。随着近来对微型化、更高速度和更大带宽以及更低功耗和延迟的需求的增长，对半导体管芯的更小和更具创造性的封装技术的需求也已增长。
随着半导体技术进一步的发展，堆叠式半导体器件(例如，3D集成电路(3DIC))已经作为有效替代出现以进一步降低半导体器件的物理尺寸。在堆叠式半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或多个半导体晶圆可以堆叠在一起和/或接合在彼此的顶部上以进一步减小半导体器件的形状因数。
在制造工艺期间，在通过切割半导体晶圆来分隔管芯之前，半导体晶圆经历了很多处理步骤。处理步骤可以包括光刻、蚀刻、掺杂、研磨和/或沉积不同的材料。处理步骤可以包括湿或干工艺步骤。也可以对堆叠式半导体器件实施上述处理步骤。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：第一半导体芯片，包括第一衬底、多个第一介电层和多条导线，多条导线形成在第一衬底上方的第一介电层中；第二半导体芯片，该第二半导体芯片的一表面接合至第一半导体芯片的第一表面，第二半导体芯片包括第二衬底、多个第二介电层和多条第二导线，并且多条第二导线形成在第二衬底上方的第二介电层中；第一导电部件，从第一半导体芯片延伸至多条第二导线中的一条；以及第一密封环结构，从第一半导体芯片延伸至第二半导体芯片。
优选地，第一密封环结构延伸穿过第一半导体芯片的接合的第一表面和第二半导体芯片的接合的表面。
优选地，第一密封环结构和第一导电部件由相同的材料形成。
优选地，第一密封环结构沿着第一半导体芯片和第二半导体芯片的外围。
优选地，第一密封环结构环绕第一半导体芯片。
优选地，该半导体器件还包括：延伸穿过多个第二介电层的第二密封环结构，其中，第一密封环结构与第二密封环结构直接接触。
优选地，该半导体器件还包括：延伸穿过多个第一介电层的第三密封环结构，其中，第一密封环结构与第三密封环结构直接接触。
优选地，第一导电部件将第一半导体芯片电连接至第二半导体芯片，并且第一密封环结构不电连接至任何有效器件。
优选地，第一导电部件从第一半导体芯片的第二表面延伸至多条第二导线中的一条，并且第一密封环结构从第一半导体芯片的第二表面延伸至第二半导体芯片。
优选地，第一半导体芯片是背照式传感器，而第二半导体芯片是逻辑电路。
根据本发明的另一方面，提供了一种形成半导体器件的方法，该方法包括：提供第一芯片，该第一芯片具有衬底和多个介电层，多个介电层中形成有金属化层；将第一芯片的多个介电层的第一表面接合至第二芯片的一表面；形成从第一芯片延伸至第二芯片中的金属化层的第一导电部件；以及形成从第一芯片延伸至第二芯片的第一密封环结构。
优选地，同时实施形成第一导电部件和形成第一密封环结构。
优选地，形成第一密封环结构还包括：形成从衬底的背面延伸穿过多个介电层直至第二芯片的第一开口；以及在第一开口中形成导电材料。
优选地，形成第一导电部件还包括：形成从衬底的背面延伸穿过多个介电层直至第二芯片中的金属化层的第二开口，该第二开口与第一开口横向间隔开；以及在第二开口中形成导电材料。
优选地，该方法还包括：在第二芯片中形成第二密封环结构，第一密封环结构与第二密封环结构直接接触。
根据本发明的又一方面，提供了一种形成半导体器件的方法，该方法包括：提供第一衬底，第一衬底具有一个或多个上覆的第一介电层和位于一个或多个第一介电层中的第一导电互连件；提供第二衬底，第二衬底具有一个或多个上覆的第二介电层、位于一个或多个第二介电层中的第二导电互连件以及位于一个或多个第二介电层中的第一密封环结构；将第一衬底接合至第二衬底，第一衬底接合至第二衬底使得第一介电层的最顶端的介电层与第二介电层的最顶端的介电层接触；以及形成延伸穿过第一介电层的最顶端的介电层和第二介电层的最顶端的介电层的第二密封环结构。
优选地，在将第一衬底接合至第二衬底的步骤之前，实施形成第二密封环结构的步骤。
优选地，形成第二密封环结构还包括：形成延伸穿过一个或多个上覆的第一介电层直至一个或多个第二介电层中的第一密封环结构的第一开口；以及在第一开口中形成导电材料。
优选地，该方法还包括形成将第一衬底连接至第二衬底的第一导电部件，包括：在形成第一开口的同时，形成穿过一个或多个上覆的第一介电层直至一个或多个第二介电层中的第二互连件的第二开口；和在第一开口中形成导电材料的同时，在第二开口中形成导电材料。
优选地，第二密封环结构沿着第一衬底和第二衬底的外围。
附图说明
为了更充分地理解本实施例及其优势，现在将结合附图所进行的以下描述作为参考，其中：
图1A至图1E示出了根据一个实施例的在制造密封环的中间阶段的截面图。
图2是根据一个实施例的密封环的平面图。
图3示出了根据另一实施例的密封环的截面图。
图4示出了根据另一实施例的密封环的截面图。
图5示出了根据另一实施例的密封环的截面图。
图6示出了根据另一实施例的密封环的截面图。
图7示出了根据另一实施例的密封环的截面图。
具体实施方式
现在将详细参考附图中示出的实施例。在任何可能的情况下，附图和说明书中相同的参考标号用于指代相同或相似的部件。在附图中，为了清楚和方便，可以放大形状和厚度。该描述将特别针对形成根据本发明的方法和装置的部分的元件或更直接地与根据本发明的方法或装置配合的元件。应当理解，未具体示出或描述的元件可以呈现本领域普通技术人员熟知的各种形式。一旦受到本发明启示，则多种替代和修改对本领域普通技术人员将是显而易见的。
在整个说明书中，参照“一个实施例”或“一实施例”是指在至少一个实施例中包括结合实施例所述的特定部件、结构或特征。因此，在整个说明书的各个位置处出现的短语“在一个实施例中”或“在一实施例中”不必都参照同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的部件、结构或特征。应当理解，没有按照比例绘制以下附图；相反，这些附图仅仅旨在用于说明的目的。
将结合具体环境来描述实施例，即，用于堆叠式半导体器件的密封环结构。然而，其他实施例可以应用于各种半导体器件。在下文中，将参照附图来详细解释各个实施例。
图1A至图1E示出了根据一个实施例的形成堆叠式半导体器件10中的密封环结构的各个中间步骤。首先参照图1A，根据各个实施例，示出了接合工艺之前的第一晶圆100和第二晶圆200。在一个实施例中，第一晶圆100包括其中形成有第一电路(共同通过第一电路104示出)的第一衬底102。第一衬底102可以包括例如掺杂或非掺杂的块状硅或绝缘体上半导体(SOI)衬底的有源层。通常地，SOI衬底包括在绝缘层上形成的诸如硅的半导体材料层。绝缘层可以是例如埋氧(BOX)层或氧化硅层。在衬底上提供绝缘层，衬底通常为硅或玻璃衬底。也可以使用诸如多层或梯度衬底的其他衬底。
在第一衬底102上形成的第一电路104可以是适用于特定应用的任何类型的电路。在一个实施例中，电路包括在衬底上形成的电子器件，其中一个或多个介电层覆盖电子器件。在介电层之间可以形成金属层以在电子器件之间传输电信号。还可以将电子器件形成在一个或多个介电层中。
例如，第一电路104可以包括各种N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，诸如，互连以实施一种或多种功能的晶体管、电容器、电阻器、二极管、光电二极管或熔丝等。功能可以包括存储器结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域普通技术人员将理解，提供的以上实例仅用于说明的目的以进一步解释本发明的应用但不意味着以任何方式限制本发明。当适于给定应用时，可以使用其他电路。
图1A中也示出了位于第一衬底102上的隔离区106。隔离区106从第一衬底102的表面延伸到第一衬底102内。隔离区106可以是浅沟槽隔离(STI)区域，并且在下文中称为STI区域106。STI区域106的形成可以包括蚀刻第一衬底102以形成沟槽(未示出)，以及用介电材料填充沟槽以形成STI区域106。例如，STI区域106可以由通过高密度等离子体沉积的氧化硅形成，但是也可以使用根据各种技术形成的其他介电材料。
在衬底102和STI区域106上方形成互连结构。互连结构包括一个或多个介电层108和一条或多条互连线110A至110E(共同被称为第一互连线110)。介电层108可以是层间介电(ILD)层/金属间介电(IMD)层108。在一个实施例中，介电层108通过本领域已知的任何合适的方法(诸如，旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD))由低K介电材料(诸如，磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的组合物或它们的组合等)形成。
第一互连线110在第一衬底102上方形成金属化层以互连第一电路104并且提供诸如至第二晶圆200的外部电连接。可以通过镶嵌工艺(诸如，单镶嵌工艺或双镶嵌工艺)形成第一互连线110。第一互连线110由导电材料形成并且可以以扩散阻挡层和/或粘合层(未示出)为内衬。扩散阻挡层可以由包含TaN、Ta、TiN、Ti或CoW等的一个或多个层形成，而导电材料可以由铜、钨、铝、银或它们的组合等形成，从而形成如图1A所示的第一互连线110。
也应当注意，可以在邻近的ILD/IMD层(例如，介电层108)之间设置一个或多个蚀刻停止层(未示出)。通常，蚀刻停止层提供机制以在形成通孔和/或接触件时，停止蚀刻工艺。蚀刻停止层由具有与邻近的层(例如，下覆的第一衬底102和上覆的ILD/IMD层108)不同的蚀刻选择性的介电材料形成。在一个实施例中，蚀刻停止层可以由通过CVD或PECVD技术而沉积的SiN、SiCN、SiCO、CN或它们的组合等形成。
在介电层108和第一互连线110上方形成第一钝化层112。第一钝化层112可以用作第一晶圆100和第二晶圆200之间的接合界面并且可以接合至如下面所论述的第二晶圆200上的第二钝化层210。第一钝化层112可以由与介电层108类似的材料并且通过与介电层108类似的工艺形成，因此在此将不再重复描述，但是第一钝化层112和第一介电层108不必相同。
第二晶圆200包括其中形成有第二电路(共同由第二电路203示出)的第二衬底202，并且第二晶圆200包括互连结构，互连结构包括位于第二衬底202和第二电路203上方的第二介电层204和第二互连线206。第二衬底202、第二电路203、第二介电层204和第二互连线206可以分别与第一衬底102、第一电路104、第一介电层108和第一互连线110类似，但是第一晶圆100和第二晶圆200中的部件不必相同。
第二晶圆200还包括位于互连结构中的第二密封环结构208A和208B(共同被称为第二密封环结构208)。第二密封环结构208可以保护第二晶圆200免受在第一晶圆100和第二晶圆200的处理期间可能存在的水、化学物质、残留物和/或污染物的损害。可以沿着第二衬底202的外围形成第二密封环结构208。如图2所示，在下文中将进一步进行论述，第二密封环结构208被形成为环绕分割的第二管芯/晶圆200的连续结构。第二密封环结构208可以由导电材料形成。在一个实施例中，通过与第二互连线206相同的材料和相同的工艺来形成第二密封环结构208。
在第二介电层204、第二互连线206和第二密封环结构208上方形成第二钝化层210。第二钝化层210可以用作第一晶圆100和第二晶圆200之间的接合界面并且可以接合至第一晶圆100上的第一钝化层112。第二钝化层210可以由与第二介电层204类似的材料并且通过与第二介电层204类似的工艺形成，因此在此将不再重复描述，但是第二钝化层210和第二介电层204不必相同。
在一个实施例中，第一晶圆100是背照式(BSI)传感器而第二晶圆200是诸如ASIC器件的逻辑电路。可以在硅衬底上方的外延层中形成BSI传感器。在这个实施例中，电路104包括光有源区，诸如，通过将杂质离子注入外延层内而形成的光电二极管。此外，光有源区可以是PN结光电二极管、PNP光电晶体管或NPN光电晶体管等。
第二晶圆200可以包括逻辑电路、模拟-数字转换器、数据处理电路、存储器电路、偏置电路和基准电路等。
图1B示出了根据一个实施例的在接合之后的第一晶圆100和第二晶圆200。在一个实施例中，将第一晶圆100和第二晶圆200布置成如图1A所示的第一衬底102和第二衬底202的器件侧彼此相对，并且晶圆可以是面对面接合。例如，可以使用直接接合工艺(诸如，金属-金属接合(例如，铜-铜接合)、介电质-介电质接合(例如，氧化物-氧化物接合)、金属-介电质接合(例如，氧化物-铜接合)或它们的任何组合等)来接合第一晶圆100和第二晶圆200。
应该注意，接合可以是晶圆级接合，其中，将第一晶圆100和第二晶圆200接合在一起，然后分割成单个管芯。可选地，可以在管芯-管芯级或管芯-晶圆级实施接合。
在接合第一晶圆100和第二晶圆200之后，可以对第一晶圆100的背面施加薄化工艺。在第一衬底102是BSI传感器的实施例中，薄化工艺用于允许更多的光从第一衬底的背面传输至光有源区而不会被衬底吸收。在外延层中制造BSI传感器的实施例中，可以薄化第一晶圆100的背面直至露出外延层。可以通过使用合适的技术(诸如，研磨、抛光、工艺、工艺和/或化学蚀刻)来实施薄化工艺。
在第一衬底102是BSI传感器的实施例中，在薄化步骤之后，在第一衬底102的背部表面上形成缓冲层114和116(有时也被称为上层)。在一些实施例中，缓冲层114和116包括一个或多个底部抗反射涂层(BARC)114和氧化硅层116。氧化硅层116可以使用等离子体增强CVD(PECVD)来形成，因此被称为等离子体增强(PE)氧化物层116。应当理解，缓冲层114和116可以具有不同的结构、由不同的材料形成和/或具有的层数与所示出的层数不同。
在BSI传感器的实施例中，在缓冲层114和116上方形成金属栅格118。金属栅格118可以由金属或金属合金(包括钨、铝、铜等或它们的组合)形成。金属栅格118具有栅格的形状，其中，光有源区104与金属栅格118的栅格开口对准。在金属栅格118的栅格开口内填充介电层120。在一些实施例中，介电层120是氧化硅并且通过PECVD工艺形成。介电层120的顶面可以被平坦化并且可以高于金属栅格118的顶面。
图1C示出了对介电层120、缓冲层114和116以及第一衬底102进行图案化以露出STI区域106的表面106A。图案化介电层120、缓冲层114和116以及第一衬底102以允许从第一晶圆100的背面至第一互连线110和第二互连线206形成导电部件，并且还允许形成如下面更详细论述的第一密封环结构140。图案化工艺也可以露出划线区域(有时称为锯切区)，将沿着划线区域分割第一晶圆100和第二晶圆200。可以使用光刻技术来实施图案化工艺。通常，光刻技术涉及沉积光刻胶材料，随后对该光刻胶材料辐照(曝光)并且使其显影以去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料不受随后的工艺步骤(诸如，蚀刻)的影响。其他层可以用于图案化工艺中。例如，一个或多个可选择的硬掩模层可以用于图案化第一衬底102。通常，一个或多个硬掩模层在蚀刻工艺需要掩蔽(除光刻胶材料提供的掩蔽之外)的实施例中可以是有用的。
图1D示出了从第一晶圆100的背面延伸形成的一个或多个开口。从第一晶圆100的背面形成第一开口130以露出第一互连线110A的一部分。第一开口130表示在其中将形成导电部件以提供至第一互连线110的外部连接的开口。从第一晶圆100的背面形成延伸穿过第一介电层108、第一钝化层112和第二钝化层210的第二开口132，以露出第二互连线206的一部分。第二开口132表示在其中将形成导电部件以提供至第二互连线206的外部连接的开口。在一个实施例中，第一开口130和第二开口132形成为具有约1μm至约10μm的宽度W1。形成第三开口134A和第四开口134B以分别露出第二密封环结构208A和208B的部分。第三开口134A和第四开口134B表示在其中将形成第一密封环结构以提供对第一晶圆100以及第一钝化层112和第二钝化层210之间的接合界面的保护的开口。在一个实施例中，第三开口134A和第四开口134B形成为具有约1μm至约10μm的宽度W2。在一些实施例中，第三开口134A和第四开口134B是沿着第一晶圆100和第二晶圆200的外围的单个、连续开口的一部分。在一个实施例中，第三开口134A和第四开口134B可以与第二开口132在相同的时间并且通过相同的工艺形成。
图1E示出了在开口中形成导电部件和密封环结构。导电部件142形成在第一开口130和第二开口132中，并且电连接至第一互连线110和第二互连线206。密封环结构140A和140B(共同被称为第一密封环结构140)分别形成在第三开口134A和第四开口134B中，并且分别与第二密封环结构208A和208B直接接触。第一密封环结构140不电连接至任何有效器件。第一密封环结构140与导电部件142在相同的时间并且通过相同的工艺形成。在一个实施例中，导电部件142和第一密封环结构140由铝、钨、铜等或它们的组合制成。可以通过沉积工艺(诸如，电化学镀、物理汽相沉积(PVD)、CVD等或它们的组合)形成导电部件142和第一密封环结构140。在一些实施例中，在晶种层(未示出)上形成导电部件142和第一密封环结构140。在一个实施例中，导电部件142包括两个单独的导电部件142，其中，第一导电部件连接至第一互连线110，而第二导电部件连接至第二互连线206。在这个实施例中，第一导电部件和第二导电部件可以彼此电隔离。
在形成导电部件142和第一密封环结构140之后，可以形成与导电部件142接触的引线接合件或导电凸块以向第一互连线110和第二互连线206提供外部连接。
通过使第一密封环结构140延伸穿过第一晶圆100和第二晶圆200之间的接合界面，密封环结构140可以为接合界面提供保护。例如，在图1E中，接合界面包括第一钝化层112和第二钝化层210，并且第一钝化层112和第二钝化层210可以允许水、化学物质、残留物或其他污染物渗透接合界面并且侵蚀第一晶圆100和第二晶圆200的部件。第一密封环结构140不是多孔的，并且可以防止水、化学物质、残留物或其他污染物渗透进入接合界面，这可以增加堆叠式半导体器件10的产率。此外，密封环结构140与导电部件142在相同的时间并且通过相同的工艺形成，因此，不需要额外的掩模或工艺步骤来形成密封环结构。
图2示出了包括多个堆叠式半导体器件10的晶圆300的平面图。如图所示，第一密封环结构140和第二密封环结构208环绕每个堆叠式半导体器件10。堆叠式半导体器件10之间的区域302可以称为划线区域302或锯切区302。可以通过诸如激光锯或管芯锯的切割装置沿着区域302来分割各个堆叠式半导体器件10。密封环结构140/208也可以防止晶圆300在分割工艺期间剥离或破碎。
图2示出了仅用于说明目的的单个正方形/矩形形状的密封环结构140/208。在其他实施例中，密封环结构140/208可以包括多种形状，诸如，圆形密封环结构140/208。此外，密封环结构140/208可以包括相继环绕堆叠式半导体器件10的多个同心密封环结构。
图3示出了根据另一实施例的包括第一密封环结构140的堆叠式半导体器件20。除了第一密封环结构140横向偏移于第二密封环结构208和可选择的第三密封环结构150并且不与第二密封环结构208物理接触之外，半导体器件20类似于图1E中的堆叠式半导体器件10。在此将不再重复关于这个实施例中与先前描述的实施例类似的细节。
在这个实施例中，第一密封环结构140与第二密封环结构208和可选择的第三密封环结构150横向偏移距离D1。距离D1是密封环结构150的边缘和第一密封环结构140的边缘之间的距离。在一个实施例中，距离D1为至少100nm以允许考虑到足够的工艺窗口。虽然在图3中第一密封环结构140偏移在第二密封环结构208的内侧，但是第一密封环结构140可以在第二密封环结构208的外侧偏移距离D1(见图5)。堆叠式半导体器件20也包括位于第一晶圆100中的可选择的第三密封环结构150A和150B(共同被称为第三密封环结构150)。第三密封环结构150类似于第二密封环结构208，因此在此不再重复描述，但是第三密封环结构150与第二密封环结构208不必相同。
图4示出了根据另一个实施例的包括位于第一晶圆100中的密封环结构404A和404B(共同被称为密封环结构404)的堆叠式半导体器件30。除了连接第一互连线110和第二互连线206的导电部件406是导电插塞，并且因此密封环结构404是填充的导电部件之外，半导体器件30类似于图1E中的堆叠式半导体器件10。密封环结构404是形成为环绕分割后的管芯/晶圆的连续结构(见图2中的密封环结构140/208)。在此将不再重复关于这个实施例中与先前描述的实施例类似的细节。
在这个实施例中，形成导电部件406，导电部件406从第一晶圆100的背面延伸至第一互连线110A并且穿过第一钝化层112和第二钝化层210至第二互连线206。可以以多个蚀刻步骤形成用于导电部件406的开口。例如，第一蚀刻步骤蚀穿第一衬底102，第二蚀刻步骤可蚀穿介电层108，而第三蚀刻步骤可以蚀穿第一钝化层112和第二钝化层210。如通过导电部件406的多个宽度所示，这些蚀刻步骤可以形成具有多个宽度的开口。开口中可以填充导电材料，例如，使用电化学镀工艺将导电材料(诸如，钨、钛、铝、铜或它们的任意组合等)填充至开口内，从而形成导电插塞406。在一个实施例中，导电插塞406可以包括在形成导电材料之前在开口中形成的一个或多个扩散和/或阻挡层和晶种层(未示出)。例如，沿着开口的侧壁形成包括含有Ta、TaN、TiN、Ti或CoW等的一个或多个层的扩散阻挡层，而晶种层可以由铜、镍、金以及它们的任意组合等形成。
密封环结构404分别与第二密封环结构208A和208B直接接触。密封环结构404不与任何有效器件电连接。密封环结构404与导电插塞406在相同的时间并且通过相同的工艺形成。例如，用于密封环结构404的开口可以与用于导电插塞406的开口同时形成，并且密封环结构404的导电材料可以与导电插塞406的导电材料同时形成。
图5示出了根据另一个实施例的包括密封环结构404的堆叠式半导体器件40。除了密封环结构404横向偏移于第二密封环结构208和可选择的第三密封环结构150，并且不与第二密封环结构208物理接触之外，半导体器件40类似于图4中的堆叠式半导体器件30。在此将不再重复关于这个实施例的与先前描述的实施例类似的细节。
在这个实施例中，密封环结构404与第二密封环结构208和可选择的第三密封环结构150横向偏移距离D1。虽然在图5中密封环结构404在第二密封环结构208的外侧偏移，但是密封环结构404可以在第二密封环结构208的内侧偏移距离D1(见图3)。
图6示出了根据另一个实施例的包括位于第一钝化层112和第二钝化层210中的密封环结构614A1、614A2、614B1和614B2(共同被称为密封环结构614)的堆叠式半导体器件50。除了连接第一互连线110和第二互连线206的导电部件612A和612B(共同被称为导电部件612)形成为穿过第一钝化层112和第二钝化层210的导电通孔，因此密封环结构614是导电通孔结构之外，半导体器件50类似于图1E中的堆叠式半导体器件10。在此将不再重复关于这个实施例的与先前描述的实施例类似的细节。
堆叠式半导体器件50还包括位于第一晶圆100中的密封环结构616A和616B(共同被称为密封环结构616)。密封环结构616类似于第二密封环208，因此在此不再重复描述，但是密封环结构616与第二密封环结构208不必相同。在这个实施例中，可以使用混合接合工艺将第一晶圆100和第二晶圆200接合在一起，从而使得存在金属-金属接合(例如，在614A1和614A2之间、在614B1和614B2之间以及在612A和612B之间)和介电质-介电质接合(例如，在第一钝化层112和第二钝化层210之间)。
在这个实施例中，形成导电部件612，导电部件612从第一互连线110延伸穿过第一钝化层112和第二钝化层210直至第二互连线206。在一个实施例中，该导电部件612从第一互连线110的顶部金属层延伸至第二互连线206的顶部金属层。导电部件612包括两部分，第一部分612A位于第一钝化层112中，而第二部分612B位于第二钝化层210中。在将第一晶圆100和第二晶圆200接合在一起之前，在第一钝化层112和第二钝化层210中形成第一部分612A和第二部分612B。当第一晶圆100和第二晶圆200接合在一起时(见图1B)，第一部分612A和第二部分612B接合在一起以形成导电通孔612。导电通孔612可以使用例如电化学镀工艺由导电材料(诸如，钨、钛、铝、铜以及它们的任意组合等)形成。在一个实施例中，导电通孔612可以包括在形成导电材料之前在开口中形成的一个或多个扩散和/或阻挡层和晶种层(未示出)。例如，扩散阻挡层可以包括沿着导电通孔612的侧壁形成的含有Ta、TaN、TiN、Ti或CoW等的一个或多个层，而晶种层可以由铜、镍、金以及它们的任意组合等形成。
密封环结构614从第一晶圆100中的密封环结构616延伸至第二晶圆200中的第二密封环结构208。密封环结构614与密封环结构616和第二密封环结构208均直接接触。密封环结构614不电连接至任何有效器件。密封环结构614与导电通孔612在相同的时间并且通过相同的工艺形成。例如，用于密封环结构614的开口可以与用于导电通孔612的开口同时形成，并且密封环结构614的导电材料可以与导电通孔612的导电材料同时形成。
图7示出了根据另一个实施例的包括密封环结构614的堆叠式半导体器件60。除了密封环结构614横向偏移于密封环结构616和208并且不与密封环结构616和208物理接触之外，半导体器件60类似于图6中的堆叠式半导体器件50。在此将不再重复关于这个实施例的与先前描述的实施例类似的细节。
在这个实施例中，密封环结构614从密封环结构616和208处横向偏移距离D1。距离D1是密封环结构616的边缘和密封环结构614的边缘之间的距离。虽然在图7中密封环结构614在密封环结构616和208的内侧偏移，但是密封环结构614可以在封环结构616和208的外侧偏移距离D1(见图5)。
通过使密封环结构延伸穿过第一晶圆和第二晶圆之间的接合界面，密封环结构可以为接合界面提供保护。例如，在一些实施例中，接合界面包括可以允许水、化学物质、残留物或其他污染物渗透接合界面并且侵蚀第一晶圆和第二晶圆的部件的钝化层。在接合界面中形成的密封环结构不是多孔的，并且可以防止水、化学物质、残留物或其他污染物渗透进入接合界面，这可以增大堆叠式半导体器件的产率。此外，密封环结构与导电部件(其延伸穿过接合界面)在相同的时间并且通过相同的工艺形成，因此不需要额外的掩模或工艺步骤来形成密封环结构。
一个实施例是一种半导体器件，该半导体器件包括：第一半导体芯片，第一半导体芯片包括第一衬底、多个第一介电层和在第一衬底上方的第一介电层中形成的多条导线。半导体器件还包括：第二半导体芯片，第二半导体芯片的表面接合至第一半导体芯片的第一表面，第二半导体芯片包括第二衬底、多个第二介电层和在第二衬底上方的第二介电层中形成的多条第二导线。半导体器件还包括：从第一半导体芯片延伸至多条第二导线中的一条的第一导电部件；以及从第一半导体芯片延伸至第二半导体芯片的第一密封环结构。
另一个实施例是一种形成半导体器件的方法，该方法包括：提供第一芯片，第一芯片具有衬底和多个介电层，多个介电层具有在其中形成的金属化层；以及将第一芯片的多个介电层的第一表面接合至第二芯片的表面。该方法还包括：形成从第一芯片延伸至第二芯片中的金属化层的第一导电部件；以及形成从第一芯片延伸至第二芯片的第一密封环结构。
又一个实施例是一种形成半导体器件的方法，该方法包括：提供第一衬底，第一衬底具有一个或多个上覆的第一介电层和位于一个或多个第一介电层中的第一导电互连件；以及提供第二衬底，第二衬底具有一个或多个上覆的第二介电层、位于一个或多个第二介电层中的第二导电互连件和位于一个或多个第二介电层中的第一密封环结构。该方法还包括：将第一衬底接合至第二衬底，第一衬底接合至第二衬底使得第一介电层的最顶端的介电层与第二介电层的最顶端的介电层接触；以及形成延伸穿过第一介电层和第二介电层的最顶端的介电层的第二密封环结构。
尽管已经详细地描述了本实施例及其优势，但是应该理解，在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变、替代和变化。此外，本申请的范围不旨在限于说明书中描述的工艺、机器装置、制造、物质组成、工具、方法和步骤的特定实施例。本领域的技术人员将容易从本发明理解，根据本发明，可以利用现有的或今后开发的实施与在此所描述的相应实施例基本相同的功能或者实现基本相同的结果的工艺、机器装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括在它们的范围内。

Claims (10)

1.一种半导体器件，包括：
第一半导体芯片，包括第一衬底、多个第一介电层和多条导线，所述多条导线形成在所述第一衬底上方的第一介电层中；
第二半导体芯片，所述第二半导体芯片的一表面接合至所述第一半导体芯片的第一表面，所述第二半导体芯片包括第二衬底、多个第二介电层和多条第二导线，并且所述多条第二导线形成在所述第二衬底上方的第二介电层中；
第一导电部件，从所述第一半导体芯片延伸至所述多条第二导线中的一条；以及
第一密封环结构，从所述第一半导体芯片延伸至所述第二半导体芯片。
2.根据权利要求1所述的半导体器件，其中，所述第一密封环结构延伸穿过所述第一半导体芯片的接合的第一表面和所述第二半导体芯片的接合的表面。
3.根据权利要求1所述的半导体器件，其中，所述第一密封环结构和所述第一导电部件由相同的材料形成。
4.根据权利要求1所述的半导体器件，其中，所述第一密封环结构沿着所述第一半导体芯片和所述第二半导体芯片的外围。
5.根据权利要求1所述的半导体器件，其中，所述第一密封环结构环绕所述第一半导体芯片。
6.根据权利要求1所述的半导体器件，还包括：延伸穿过所述多个第二介电层的第二密封环结构，其中，所述第一密封环结构与所述第二密封环结构直接接触。
7.一种形成半导体器件的方法，所述方法包括：
提供第一芯片，所述第一芯片具有衬底和多个介电层，所述多个介电层中形成有金属化层；
将所述第一芯片的多个介电层的第一表面接合至第二芯片的一表面；
形成从所述第一芯片延伸至所述第二芯片中的金属化层的第一导电部件；以及
形成从所述第一芯片延伸至所述第二芯片的第一密封环结构。
8.根据权利要求7所述的方法，其中，同时实施形成所述第一导电部件和形成所述第一密封环结构。
9.根据权利要求7所述的方法，其中，形成所述第一密封环结构还包括：
形成从所述衬底的背面延伸穿过所述多个介电层直至所述第二芯片的第一开口；以及
在所述第一开口中形成导电材料。
10.一种形成半导体器件的方法，所述方法包括：
提供第一衬底，所述第一衬底具有一个或多个上覆的第一介电层和位于所述一个或多个第一介电层中的第一导电互连件；
提供第二衬底，所述第二衬底具有一个或多个上覆的第二介电层、位于所述一个或多个第二介电层中的第二导电互连件以及位于所述一个或多个第二介电层中的第一密封环结构；
将所述第一衬底接合至所述第二衬底，所述第一衬底接合至所述第二衬底使得所述第一介电层的最顶端的介电层与所述第二介电层的最顶端的介电层接触；以及
形成延伸穿过所述第一介电层的最顶端的介电层和所述第二介电层的最顶端的介电层的第二密封环结构。
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