JP2023004854A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制する半導体装置の製造方法を提供する。【解決手段】方法は、主面Ｓ１の側に配線構造体層１０６と接合層１０８とがこの順で設けられた基板１０１と、主面Ｓ３の側に接合層１１０を有する基板１０９とが接合されてなる接合基板２００を複数の半導体装置に個片化する工程を有する。接合基板は、平面視において、複数の機能素子領域３と、スクライブ領域２と、を有する。個片化する工程は、スクライブ領域に溝部１１８を形成する工程と、溝部の内側面よりも外側の領域で接合基板を切断する工程と、を有する。溝部を形成する工程では、基板１０１及び基板１０９のうちの一方と、配線構造体層１０６と、接合層１０８と、接合層１１０と、を貫通する溝部を形成する。溝部は、基板１０１と基板１０９との間に設けられた全ての配線層よりも深い位置まで延在している。【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関する。

特許文献１には、回路が設けられた半導体基板を個片化する工程において、半導体基板をドライエッチングによりダイシング加工することにより半導体基板の切削面におけるチッピングの発生を回避するようにした半導体装置の製造方法が開示されている。

特許文献２には、回路が設けられた半導体基板と支持基板とを接合した半導体装置を個片化する工程において、ダイシングラインに沿って半導体装置の外縁の内側にドライエッチング工法による溝を形成する製造方法が開示されている。この溝はダイシングによって半導体装置の内部にクラックが生じることの防止用の溝となり得る。

特開２０２０－０２５１１５号公報 特開２０１８－０２２９２４号公報

しかしながら、特許文献１及び特許文献２に記載されている技術では、基板をダイシング加工して半導体装置に個片化する際に、半導体装置の内部にクラックが生じるのを必ずしも十分に抑制することはできなかった。

本発明の目的は、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の内部にクラックが生じるのを効果的に抑制しうる半導体装置の製造方法を提供することにある。

本明細書の一開示によれば、第１主面と第２主面とを有し、前記第１主面の側に第１配線構造体層と第１接合層とがこの順で設けられた第１基板と、第３主面と第４主面とを有し、前記第３主面の側に第２接合層を有する第２基板とが、前記第１接合層と前記第２接合層とが向き合うように接合されてなる接合基板を複数の半導体装置に個片化する工程を有する半導体装置の製造方法であって、前記接合基板は、平面視において、複数の機能素子領域と、スクライブ領域と、を有し、前記個片化する工程は、前記スクライブ領域に溝部を形成する工程と、前記溝部の内側面よりも外側の領域で前記接合基板を切断する工程と、を有し、前記溝部を形成する工程では、前記第１基板及び前記第２基板のうちの一方と、前記第１配線構造体層と、前記第１接合層と、前記第２接合層と、を貫通する前記溝部を形成し、前記溝部は、前記第１基板と前記第２基板との間に設けられた全ての配線層よりも深い位置まで前記第１基板及び前記第２基板のうちの前記一方から延在する半導体装置の製造方法が提供される。

また、本明細書の一開示によれば、第１主面と第２主面とを有し、前記第１主面の側に第１配線構造体層と第１接合層とがこの順で設けられた第１基板と、第３主面と第４主面とを有し、前記第３主面の側に配線層を含む第２配線構造体層と第２接合層をこの順で設けられた第２基板とが、前記第１接合層と前記第２接合層とが向き合うように接合されてなる接合基板を複数の半導体装置に個片化する工程を有する半導体装置の製造方法であって、前記接合基板は、平面視において、複数の機能素子領域と、スクライブ領域と、を有し、前記個片化する工程は、前記スクライブ領域に溝部を形成する工程と、前記溝部の内側面よりも外側の領域で前記接合基板を切断する工程と、を有し、前記溝部を形成する工程では、前記第１基板及び前記第２基板のうちの一方と、前記第１配線構造体層と、前記配線層と、前記第１接合層と、前記第２接合層と、を貫通する前記溝部を形成する半導体装置の製造方法が提供される。

また、本明細書の更に他の一開示によれば、第１主面と第２主面とを有し、前記第１主面の側に第１配線構造体層と第１接合層とがこの順で設けられた第１基板と、第３主面と第４主面とを有し、前記第３主面の側に第２接合層を有する第２基板とが、前記第１接合層と前記第２接合層とが向き合うように接合されてなる接合基板を複数の半導体装置に個片化する工程を有する半導体装置の製造方法であって、前記接合基板は、平面視において、複数の機能素子領域と、スクライブ領域と、を有し、前記スクライブ領域に、前記第１基板及び前記第２基板のうちの一方と、前記第１配線構造体層と、前記第１接合層と、前記第２接合層と、を貫通するように形成された溝部を有し、前記個片化する工程では、前記溝部の内側面よりも外側の領域で前記接合基板を切断する半導体装置の製造方法が提供される。

本発明によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

半導体装置に個片化する前の接合基板の概略構成を示す平面図である。 接合基板における半導体装置の境界部を示す拡大平面図である。 半導体装置に個片化する前の接合基板の概略構成を示す断面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 本発明の第１実施形態による半導体装置の構造を示す平面図である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。 本発明の第６実施形態による半導体装置の製造方法を示す工程断面図である。 本発明の第７実施形態による半導体装置の製造方法を示す工程断面図である。 本発明の第８実施形態による半導体装置の製造方法を示す工程断面図である。 本発明の第９実施形態による半導体装置の製造方法を示す工程断面図である。

特許文献１に記載されている技術では、半導体層に対してはドライエッチングによるダイシング加工を行っているが、半導体層に設けられた金属層に対してはドライエッチングによりダイシング加工は行っていない。このような状態でブレードダイシングのような機械的な加工処理を行うと半導体層と金属層との境で半導体装置の内部方向にチッピングが発生し、半導体装置の機能に影響を及ぼす可能性があった。

また、特許文献２に記載されている技術では、クラック防止用としての溝を配線層への開口と同時に形成しているため、この溝は多層配線層の途中まで形成される。多層配線層は金属層と絶縁膜の積層構造によって形成されるため、ブレードダイシングのような機械的な加工処理を行うと異なる膜の境でチッピングが発生し、半導体装置の内部にクラックが生じることがあった。

また、半導体装置の内部にクラックを発生させない方法として、ブレードダイシングを行う領域と回路が設けられた半導体装置の内部との間隔を十分に設けることも考えられるが、間隔を設ける分、半導体装置の外形サイズの増加を避けることはできなかった。

以下の実施形態では、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを効果的に抑制するために好適な幾つかの態様を示す。

［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について、図１乃至図１１を用いて説明する。図１は、半導体装置に個片化する前の接合基板の概略構成を示す平面図である。図２は、接合基板における半導体装置の境界部を示す平面図である。図３は、半導体装置に個片化する前の接合基板の概略構成を示す断面図である。図４乃至図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１１は、本実施形態による半導体装置の構造を示す平面図である。

本実施形態の半導体装置は、複数の基板を積層して接合することにより形成した接合基板を複数のチップに個片化することにより製造される。個片化したチップの各々が、本実施形態の半導体装置である。

図１は、半導体装置に個片化する前の接合基板の概略構成を示す平面図である。図１に示される格子状の実線はスクライブラインを表している。スクライブラインで囲まれた領域の各々が、１つの半導体装置となるチップ領域である。接合基板２００をスクライブラインに沿ってダイシングすることにより、１つの接合基板２００から複数の半導体装置が得られる。

図２（ａ）乃至図２（ｄ）は、図１の部分拡大図である。図２（ａ）は、図１における領域Ａの拡大平面図であり、隣接する２つの半導体装置の境界部を示している。図２（ｂ）、図２（ｃ）及び図２（ｄ）は、図１における領域Ｂの拡大平面図であり、隣接する４つの半導体装置の境界部を示している。図３は、図２（ａ）のＩＩＡ－ＩＩＡ′線に沿った概略断面図である。

接合基板２００は、図３に示すように、主面Ｓ１及び主面Ｓ２を有する基板１０１を含む第１部品２１０と、主面Ｓ３及び主面Ｓ４を有する基板１０９を含む第２部品２２０と、光学構造体層２５０と、を有する。第１部品２１０と第２部品２２０とは、基板１０１の主面Ｓ１と基板１０９の主面Ｓ３とが対向するように接合されている。光学構造体層２５０は、第１部品２１０の主面Ｓ２の側に設けられている。

接合基板２００には、図３に示すように、スクライブ領域２と、機能素子領域３と、ガードリング領域４と、が設けられる。スクライブ領域２は、図１のスクライブラインに対応する。機能素子領域３には、半導体装置の機能に応じた所定の機能素子が設けられる。ガードリング領域４は、機能素子領域３の周囲を囲うように、スクライブ領域２と機能素子領域３との間に設けられる。１つの機能素子領域３と、この機能素子領域３を囲むガードリング領域４が、１つの半導体装置となるチップ領域に対応する。隣り合うチップ領域は、スクライブ領域２によって互いに隔てられている。

基板１０１は、単結晶シリコン基板などの半導体基板であり得る。基板１０１の主面Ｓ１の側には、素子分離部１０２や、半導体装置の機能に応じた所定の機能素子が設けられる。素子分離部１０２は、例えばＳＴＩ（Shallow Trench Isolation）構造を有する。図３には、機能素子の一例としてＭＯＳトランジスタを示している。ＭＯＳトランジスタは、基板１０１に設けられたソース／ドレイン領域１０３と、基板１０１の主面Ｓ１の上にゲート絶縁膜１０４を介して設けられたゲート電極１０５と、を含む。なお、機能素子は、ＭＯＳトランジスタに限定されるものではなく、半導体装置に求められる機能に応じた種々の素子を含み得る。例えば、機能素子は、フォトダイオード等の光電変換素子、容量素子、抵抗素子、ＭＥＭＳ（Micro Electro Mechanical Systems）素子などであり得る。ここでは、半導体装置は光センサとしての機能を備えるものとし、機能素子領域３には、光電変換素子を含む光電変換部や光電変換部で生じた信号を読み出すための読み出し回路などが設けられるものとする。

基板１０１の主面Ｓ１の上には、配線構造体層１０６が設けられている。配線構造体層１０６は、絶縁膜と、絶縁膜の中に配された複数の配線層と、を有する。なお、図３には配線構造体層１０６として４層の配線層を含む多層配線構造を示しているが、配線構造体層１０６を構成する配線層の層数は４層に限定されるものではない。これら複数の配線層は、所望の回路や構造体を構成するようにコンタクトプラグを介して互いに接続されている。

配線構造体層１０６を構成する配線層は、機能素子領域３に設けられたパッド電極１０７を含む。図３の例では基板１０１の主面Ｓ１から最も離れた第４層目の配線層によりパッド電極１０７を形成しているが、パッド電極１０７は配線構造体層１０６を構成するどの配線層により形成して構わない。パッド電極１０７は、例えば図３に示すように、機能素子領域３の周縁部に複数配置され得る。

ガードリング領域４には、素子分離部１０２や配線構造体層１０６を構成する配線層よりなるガードリングＧＲが設けられている。ガードリングＧＲは、機能素子領域３を囲うように設けられ、半導体装置の外部から機能素子領域３への水分の侵入やダイシングの際のダメージを抑制する機能を備え得る。

スクライブ領域２の中央部には、プロセスやデバイスの評価・管理を行うためのテストパターン（ＴＥＧ：Test Element Group）や、所定の目的に用いられるダミーパターンなどが設けられ得る。ＴＥＧとしては、例えば、機能素子領域３に設けられる素子と実質的に同一な構造を有し、当該素子の電気的特性の評価に用いられるデバイスＴＥＧが含まれ得る。また、ダミーパターンとしては、例えば、配線層の形成時に行われる化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）工程における平坦性向上のためのダミーパターンが挙げられる。ここでは、スクライブ領域２に、配線構造体層１０６を構成する配線層よりなるダミーパターンＤＰが設けられているものとする。

配線構造体層１０６の基板１０１とは反対の側には、酸化シリコンなどの絶縁材料や銅などの金属材料よりなる接合層１０８が設けられている。

基板１０９は、例えば単結晶シリコン基板などの半導体基板であり得る。基板１０９の主面Ｓ３の上には、酸化シリコンなどの絶縁材料や銅などの金属材料よりなる接合層１１０が設けられている。第１部品２１０と第２部品２２０とは、接合層１０８と接合層１１０とが向き合うように接合されている。なお、接合層１０８，１１０は、第１部品２１０と第２部品２２０とを接合した後は、一体となって１つの接合層を構成しているとも言える。

基板１０１の主面Ｓ２の上には、光学構造体層２５０が設けられている。光学構造体層２５０は、例えば図３に示すように、反射防止膜１１１と、不図示の遮光層と、絶縁膜１１２と、平坦化層１１３と、カラーフィルタ層１１４と、平坦化層１１５と、オンチップレンズ１１６と、がこの順に設けられてなる。オンチップレンズ１１６の上に、例えば酸化シリコンなどからなる反射防止膜（図示せず）が更に設けられてもよい。

反射防止膜１１１は、光学構造体層２５０を介して主面Ｓ２の側から基板１０１に入射する光が主面Ｓ２において反射されるのを抑制する機能を備える。反射防止膜１１１は、例えば、ＴａＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、Ａｌ_２Ｏ_３などの絶縁材料により構成され得る。これら絶縁材料は、基板１０１と光学構造体層２５０との間の界面（主面Ｓ２）において発生する暗電流を抑制する効果（ピニング効果）をも有する。

遮光層は、例えば、暗時の基準電圧を規定する基準信号を出力するための遮光画素が配置される領域に設けられ得る。遮光層は、例えば、Ｔｉ、ＴｉＮ、Ａｌなど、遮光性を有する金属材料や金属化合物材料により構成され得る。絶縁膜１１２は、例えば、酸化シリコンや窒化酸化シリコンなどの絶縁材料により構成され得る。平坦化層１１３は、遮光層により生じた表面の凹凸を平坦化するための層であり、例えば樹脂材料により構成され得る。カラーフィルタ層１１４は、基板１０１に入射する光の波長帯域を選択する機能を備え、例えば樹脂材料により構成され得る。平坦化層１１５は、カラーフィルタ層１１４により生じた表面の凹凸を平坦化するための層であり、例えば樹脂材料により構成され得る。オンチップレンズ１１６は、基板１０１に入射する光を収束する機能を備える。

光学構造体層２５０、基板１０１及び配線構造体層１０６には、光学構造体層２５０、基板１０１及び配線構造体層１０６の一部を貫きパッド電極１０７に達する開口部１１７が設けられている。なお、開口部１１７の周囲に、素子分離部１０２及び配線層により構成されるガードリング（図示せず）を更に設け、開口部１１７からの水分の侵入を抑制するように構成してもよい。

また、光学構造体層２５０、第１部品２１０及び第２部品２２０には、光学構造体層２５０、第１部品２１０及び接合層１１０を貫き基板１０９に達する溝部１１８が設けられている。溝部１１８は、図２及び図３に示すように、スクライブ領域２に設けられ、平面視においてガードリング領域４及び機能素子領域３の外周を囲う枠状のパターンを有する。

次に、本実施形態による半導体装置の製造方法について、図４乃至図１０を用いて説明する。図４乃至図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、主面Ｓ１及び主面Ｓ２’を有する基板１０１を用意する。基板１０１は、単結晶シリコン基板などの半導体基板である。次いで、基板１０１の主面Ｓ１の側に、例えばＳＴＩ法により、素子分離部１０２を形成する。次いで、素子分離部１０２によって主面Ｓ１に画定された活性領域に、ソース／ドレイン領域１０３と、主面Ｓ１の上にゲート絶縁膜１０４を介して設けられたゲート電極１０５と、を有するＭＯＳトランジスタを形成する（図４（ａ））。なお、基板１０１には、ＭＯＳトランジスタのほか、必要に応じてウェルや他の機能素子などが更に形成され得る。

次いで、素子分離部１０２及びＭＯＳトランジスタが設けられた基板１０１の主面Ｓ１の上に、配線構造体層１０６を形成する。まず、基板１０１の主面Ｓ１の上に、例えばＣＶＤ法により、酸化シリコン等の絶縁材料よりなる層間絶縁膜を形成する。次いで、この層間絶縁膜に、フォトリソグラフィ及びドライエッチングによりコンタクトホールを形成する。次いで、例えばスパッタ法やＣＶＤ法によりＴｉＮ膜などのバリアメタル及びタングステン膜を堆積後、層間絶縁膜の上の不要なバリアメタル及びタングステン膜を除去し、コンタクトホールに埋め込まれたコンタクトプラグを形成する。次いで、コンタクトプラグが埋め込まれた層間絶縁膜の上に、例えばスパッタ法によりＴｉＮ膜などのバリアメタル及びアルミニウム膜を堆積後、フォトリソグラフィ及びドライエッチングによりこれら導電膜をパターニングし、第１層目の配線層を形成する。この後、層間絶縁膜の形成、ビアホール及びビアプラグの形成及び配線層の形成を繰り返し行うことにより、所定の層数の配線層を有する配線構造体層１０６を形成する。

配線構造体層１０６は、機能素子領域３に設けられた所定の配線やパッド電極１０７、ガードリング領域４に設けられたガードリングＧＲ、スクライブ領域２に設けられたダミーパターンＤＰ等の構造体を含む。なお、図４（ｂ）に示す例では第４層目の配線層によりパッド電極１０７を構成しているが、パッド電極１０７を構成する配線層は特に限定されるものではない。

配線構造体層１０６を構成する配線層は、アルミニウム配線のほか、銅配線により構成してもよい。銅配線の形成には公知のダマシンプロセスを用いられ得る。また、配線構造体層１０６を構成する層間絶縁膜は、主に酸化シリコンを用いて構成され、エッチングストッパや拡散防止膜としての機能が求められる部分には付随的に炭化シリコンや窒化シリコン等が用いられ得る。

次いで、配線構造体層１０６の上に、例えばＣＶＤ法やスパッタ法により、接合層１０８を形成する（図４（ｂ））。接合層１０８は、酸化シリコンなどの絶縁材料や、銅などの金属材料により構成され得る。こうして、第１部品２１０を完成する。

また、第１部品２１０とは別に、主面Ｓ３及び主面Ｓ４を有する基板１０９を用意する。基板１０９は、例えば単結晶シリコン基板などの半導体基板であり得る。

次いで、基板１０９の主面Ｓ３の上に、例えばＣＶＤ法やスパッタ法により、接合層１１０を形成する。接合層１１０は、接合層１０８と同様、酸化シリコンなどの絶縁材料や、銅などの金属材料により構成され得る。こうして、第２部品２２０を完成する。

次いで、接合層１０８と接合層１１０とが向き合うように第１部品２１０と第２部品２２０とを積層し、加熱処理等の所定の基板接合プロセスを行う。これにより、第１部品２１０と第２部品２２０とを接合し、接合基板２００を形成する。

次いで、研削、ＣＭＰ、エッチングなどの手法により、基板１０１を主面Ｓ２’の側から薄化する。基板１０１を薄化することにより形成される新たな面が、基板１０１の主面Ｓ２となる（図５）。基板１０１を薄化することにより、基板１０１の主面Ｓ２の側からの入射光が、基板１０１の主面Ｓ１の側に配された光電変換素子に効率的に到達できるようになる。なお、半導体基板を薄化した基板１０１は、半導体層と言うこともできる。

次いで、例えばＣＶＤ法やスパッタ法により、例えばＴａＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、Ａｌ_２Ｏ_３などの絶縁材料を堆積し、反射防止膜１１１を形成する。

次いで、反射防止膜１１１の上に、例えばスパッタ法により、例えばＴｉ、ＴｉＮ_、Ａｌなどの遮光性を有する金属材料や金属化合物材料を堆積し、遮光層（図示せず）を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、遮光層を所定のパターンに加工する。

次いで、遮光層が設けられた反射防止膜１１１の上に、例えばＣＶＤ法により、例えば酸化シリコンや窒化酸化シリコンなどの絶縁材料を堆積し、これら絶縁材料よりなる絶縁膜１１２を形成する。

次いで、絶縁膜１１２の上に、例えばスピンコート法により、樹脂材料よりなる平坦化層１１３を形成する。これにより、遮光層により生じた表面の凹凸が平坦化層１１３によって平坦化される。

次いで、平坦化層１１３の上に、カラーフィルタ層１１４を形成する。
次いで、カラーフィルタ層１１４が設けられた平坦化層１１３の上に、例えばスピンコート法により、樹脂材料よりなる平坦化層１１５を形成する。これにより、カラーフィルタ層１１４により生じた表面の凹凸が平坦化層１１５によって平坦化される。

次いで、平坦化層１１５の上に、オンチップレンズ１１６を形成する。
こうして、基板１０１の主面Ｓ２の上に、反射防止膜１１１、遮光層、絶縁膜１１２、平坦化層１１３、カラーフィルタ層１１４、平坦化層１１５及びオンチップレンズ１１６を含む光学構造体層２５０を形成する（図６）。

次いで、フォトリソグラフィ及びドライエッチングにより、機能素子領域３に、基板１０１の主面Ｓ２の側から光学構造体層２５０、基板１０１及び配線構造体層１０６の一部を貫きパッド電極１０７に達する開口部１１７を形成する。

また、フォトリソグラフィ及びドライエッチングにより、スクライブ領域２に、基板１０１の主面Ｓ２の側から光学構造体層２５０、第１部品２１０及び接合層１１０を貫き少なくとも基板１０９の主面Ｓ３に達する溝部１１８を形成する（図７）。溝部１１８は、基板１０１の主面Ｓ２の側から、基板１０１と基板１０９との間に設けられた全ての配線層よりも深い位置まで延在している。溝部１１８は、スクライブ領域２に設けられたダミーパターンＤＰやＴＥＧ等の構造体を避け、ガードリング領域４及び機能素子領域３を各々が含む各チップ領域を囲うように設けられる。

開口部１１７及び溝部１１８を形成する際、平坦化層１１５及び平坦化層１１３は、例えばＮ_２，Ｏ_２等を含む混合ガスを用いた異方性エッチングにより除去することができる。平坦化層１１５の上に反射防止膜を更に有する場合、この反射防止膜は、例えばＣＦ_４等を含むガスを用いた異方性エッチングにより除去することができる。絶縁膜１１２及び反射防止膜１１１は、例えばＣＦ_４，Ｏ_２等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。基板１０１は、例えばボッシュプロセスを用いた異方性エッチングにより除去することができる。配線構造体層１０６を構成する層間絶縁膜及び接合層１０８，１１０は、ＣＦ_４，Ｏ_２等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。溝部１１８を形成する際、結果として溝部１１８が基板１０９の中まで延伸されてもよい。また、基板１０１のエッチングと同様に、ボッシュプロセスを用いて溝部１１８を基板１０９の中まで延伸するようにしてもよい。

容量結合型ＲＩＥ等の異方性エッチングでは、開口部１１７及び溝部１１８の側面は凹凸が少なく滑らかになり得る。一方、ボッシュプロセスは、Ｃ_４Ｆ_８等を含むガスで開口の側壁を保護する工程とＳＦ_６等を含むガスで基板の異方性エッチングを行う工程とを１サイクルとし、これを複数サイクル繰り返すことで開口を伸長する。そのためボッシュプロセスでは、開口部１１７及び溝部１１８の側面に、基板１０１の厚さ方向（Ｚ方向）に沿って、サイクル数に応じたスキャロップと呼ばれる凹凸が形成され得る。

図８は、図７における領域ＥＮＡの拡大図である。図８に示すように、溝部１１８の側面は、平坦化層１１５，１１３、絶縁膜１１２、反射防止膜１１１、ゲート絶縁膜１０４、配線構造体層１０６及び接合層１０８，１１０の部分では、凹凸が少なく滑らかになる。これに対し、基板１０１の部分では、溝部１１８の側面に、ボッシュプロセスのサイクル数に応じたスキャロップが形成される。ボッシュプロセスを用いて溝部１１８を基板１０９の中まで延伸する場合には、基板１０９の部分にも、溝部１１８の側面に、ボッシュプロセスのサイクル数に応じたスキャロップが形成される。溝部１１８の基板１０１及び基板１０９の部分に形成されるスキャロップは、溝部１１８の底部の側（基板１０９の側）に向かうほど小さくなる。開口部１１７の側面も、溝部１１８と同様、平坦化層１１５，１１３、絶縁膜１１２、反射防止膜１１１、ゲート絶縁膜１０４及び配線構造体層１０６の部分は滑らかになり、基板１０１の部分にはボッシュプロセスのサイクル数に応じたスキャロップが形成される。

なお、溝部１１８は、パッド電極１０７と同じ深さまで開口部１１７と同時に形成してもよい。その後、開口部１１７を覆うフォトレジストパターンを形成し、溝部１１８のみを延伸することで、深さの異なる開口部１１７と溝部１１８とを形成することができる。

また、平面視における溝部１１８の屈曲部は、図２（ｂ）に示すように直角に形成してもよいが、図２（ｃ）に示すように丸みを持つように形成するとより好ましい。溝部１１８の屈曲部に丸みを持たせることで、個片化し半導体装置の角部が後の工程で欠けてしまうことを防止することができる。また、溝部１１８を形成する際に用いるフォトレジスト膜は、深い溝部１１８を形成する関係上、必然的に１０μｍ程度の厚い膜になるため角部分にクラックが発生することがあるが、角部分に丸みを持たせることでクラックが発生することを防ぐことができる。

次いで、例えばブレードダイシング加工により、接合基板２００をスクライブ領域２に沿って溝部１１８の内側面よりも外側の領域で切断し、接合基板２００を複数のチップ（半導体装置１）に個片化する（図９）。なお、溝部１１８の内側面とは、当該溝部１１８が囲むガードリング領域４及び機能素子領域３の側の側面である。溝部１１８の内側面よりも外側の領域とは、溝部１１８の内側面よりもスクライブ領域２の中央部側の領域である。接合基板２００を切断する領域（ブレードダイシングを行う領域）は、スクライブ領域２において隣り合う溝部１１８と溝部１１８との間の領域であってもよいし、一部が溝部１１８と重なってもよい。

図１０は、図９における領域ＥＮＢの拡大図である。図１０における右側の側面、すなわち溝部１１８の内側面であった面及びブレードダイシング加工による切断面は、個片化した半導体装置１の側面となる。溝部１１８の内側面であった面とブレードダイシング加工による切断面との間には、溝部１１８の内側面とブレードダイシングを行う領域との間の距離に相当する高さの段差が存在しているため、個片化後の半導体装置１の側面にもこの段差が残存する。半導体装置１の側面の、溝部１１８の内側面であった部分のうち、基板１０１，１０９に対応する部分には、ボッシュプロセスに起因するスキャロップ１４０が残存している。また、半導体装置１の側面のうち、ブレードダイシング加工による切断面（基板１０９）には、ダイシング加工に伴いチッピング１４２やチッピング１４２に起因するクラックが生じることがある。

溝部１１８と溝部１１８との間の領域で接合基板２００を切断する場合、仮にダイシング時にチッピングが生じたとしても、チッピングやチッピングに起因するクラックは溝部１１８で止まる。したがって、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６にチッピングやクラックが伝搬することはない。また、溝部１１８と重なる領域で接合基板２００を切断する場合、ブレードが溝部１１８の内側面に接触しないようにすることで、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６にチッピングやクラックが発生することはない。いずれの場合にも、基板１０９にチッピングやクラックが発生する可能性はあるが、基板１０９には機能素子や配線層は設けられていないため、チッピングやクラックの発生によって半導体装置の機能が阻害されることはない。

本実施形態において、ブレードダイシングを行う領域とガードリングＧＲとの間隔は、ブレードダイシング時のアライメント精度を考慮して設定される。また、溝部１１８を形成する領域とガードリングＧＲとの間隔は、溝部１１８を形成する際のフォトレジストパターンのアライメント精度（例えば±１．５μｍ）を考慮して設定される。一方、ブレードダイシングを行う一般的な半導体装置の製造方法では、ブレードダイシングを行う領域とガードリングＧＲとの間隔は、ブレードダイシング時のアライメント精度に加え、チッピング量（例えば５μｍ以上）をも考慮して設定される。

したがって、本実施形態による半導体装置の製造方法を用いることで、製造される半導体装置１の外形サイズは、ブレードダイシングを用いて製造される一般的な半導体装置の外形サイズよりも小さくすることが可能である。

図１１は、個片化した後の半導体装置１を基板１０１の主面Ｓ２の側から視た平面図である。半導体装置１は、第２部品２２０と、第１部品２１０と、光学構造体層２５０と、を有する積層構造体により構成される。この積層構造体の側面は、基板１０１の側面によって規定される第１部分１５２と、基板１０９の側面によって規定される第２部分１５４と、を有する。第１部分１５２は溝部１１８の内側面に対応し、第２部分１５４はブレードダイシング加工による切断面に対応している。平面視において、第１部分１５２で規定される部分の積層構造体の幅Ｗ１は、溝部１１８の内側面とブレードダイシング加工による切断面との間の段差に起因して、第２部分１５４で規定される部分の積層構造体の幅Ｗ２よりも狭くなっている。

個片化後の半導体装置１は、不図示の半導体パッケージ基板に固定され得る。開口部１１７の中には、パッド電極１０７に電気的に接続される不図示の金属電極が設けられ得る。この金属電極は、例えば金、銀、銅などにより構成され、ワイヤボンディング法やめっき法等により形成することができる。金属電極は、半導体装置１と半導体パッケージ基板とを電気的に接続する目的で設けられる。

また、個片化後の複数の半導体装置１を不図示の半導体パッケージ基板の上にタイリングし、１つの大きな光センサモジュールを構成するようにしてもよい。本実施形態による半導体装置の製造方法を用いることで半導体装置１の外形サイズを縮小できるため、隣り合う半導体装置１の光電変換部同士の離間距離を小さくすることができる。これにより、光電変換部が配置されない領域を小さくすることができ、光電変換部同士の離間による切れ目が目立ちにくい像を得ることが可能な光センサモジュールを実現することができる。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について、図１２乃至図１４を用いて説明する。第１実施形態による半導体装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１２乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図４乃至図６に示す第１実施形態による半導体装置の製造方法と同様にして、接合基板２００を形成する（図１２）。なお、本実施形態では、スクライブ領域２にダミーパターンＤＰやＴＥＧなどの構造体を配置しない。その他の点は、第１実施形態と同様である。

次いで、フォトリソグラフィ及びドライエッチングにより、機能素子領域３に、基板１０１の主面Ｓ２の側から光学構造体層２５０、基板１０１及び配線構造体層１０６の一部を貫きパッド電極１０７に達する開口部１１７を形成する。

また、フォトリソグラフィ及びドライエッチングにより、スクライブ領域２に、基板１０１の主面Ｓ２の側から光学構造体層２５０、第１部品２１０及び接合層１１０を貫き少なくとも基板１０９の主面Ｓ３に達する溝部１１８を形成する（図１３）。本実施形態ではスクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていないため、スクライブ領域２の中央部にも溝部１１８を形成することができる。すなわち、第１実施形態においてチップ領域の各々を囲うように個別に設けられた溝部１１８は、本実施形態では互いに接続して形成され得る（図２（ｄ）参照）。

次いで、溝部１１８の両側面よりも内側の領域で接合基板２００をスクライブ領域２に沿って切断し、接合基板２００を複数のチップ（半導体装置１）に個片化する（図１４）。溝部１１８の内側面であった面及びダイシング加工による切断面は、個片化した半導体装置１の側面となる。半導体装置１の側面における段差、スキャロップ及びチッピングの発生態様は、第１実施形態の場合と同様である。なお、接合基板２００の切断には、第１実施形態と同様のブレードダイシング加工のほか、レーザ光を用いたレーザダイシング加工を用いることも可能である。

ダイシング加工の際、ブレードが溝部１１８の側面に接触しないように溝部１１８の両側面よりも内側の領域で接合基板２００を切断すれば、ダイシングに起因するチッピングやクラックが第１部品２１０のガードリング領域４や機能素子領域３に入ることはない。ダイシング加工によって基板１０９にチッピングやクラックが発生する可能性はあるが、基板１０９には機能素子や配線層は設けられていないため、チッピングやクラックの発生によって半導体装置１の機能が阻害されることはない。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について、図１５乃至図２１を用いて説明する。第１又は第２実施形態による半導体装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１５乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態では、本発明をＷＬＣＳＰ（Wafer-Level Chip-Size Package）に適用した例を示す。ＷＬＣＳＰとは、ウェーハ状態のままパッケージングまで行った後、複数の半導体装置に個片化する技術である。

まず、図４乃至図５に示す第１実施形態による半導体装置の製造方法と同様にして、第１部品２１０と第２部品２２０とを接合する。

次いで、例えばＤＴＩ（Deep Trench Isolation）技術を用い、ガードリング領域４に、基板１０１の主面Ｓ２から素子分離部１０２に達する絶縁構造体１１９を形成する。絶縁構造体１１９は、ガードリングＧＲと同様、機能素子領域３を囲うように設けられ、機能素子領域３に設けられる内部回路を保護する内部回路保護部としての機能を備え得る。絶縁構造体１１９は、ガードリング領域４だけでなく、機能素子領域３に設けてもよい。例えば、機能素子領域３に設けられる絶縁構造体１１９は、隣り合う光電変換部を光学的・電気的に分離する構造体として用いられ得る。絶縁構造体１１９は、窒化シリコンや酸化シリコンなどの絶縁材料により構成され得る。

次いで、基板１０１の主面Ｓ２の上に、第１実施形態と同様にして、反射防止膜１１１、遮光層、絶縁膜１１２、平坦化層１１３、カラーフィルタ層１１４、平坦化層１１５及びオンチップレンズ１１６を有する光学構造体層２５０を形成する（図１５）。

次いで、フォトリソグラフィ及びドライエッチングを用い、スクライブ領域２の平坦化層１１５，１１３、絶縁膜１１２及び反射防止膜１１１を除去する。平坦化層１１５，１１３、絶縁膜１１２及び反射防止膜１１１のエッチングには、開口部１１７及び溝部１１８を形成する際のエッチング条件が用いられ得る。これにより、光学構造体層２５０の端部は、スクライブ領域２よりも内側に位置することになる。

次いで、光学構造体層２５０が設けられた基板１０１の主面Ｓ２の側に、接着剤層１２０を介して支持基板１２１を貼り合わせ、接合基板２００を形成する（図１６）。支持基板１２１は、単結晶シリコン基板などの半導体基板や、ガラス基板やセラミック基板などの絶縁基板であり得る。半導体装置１が光センサの場合、支持基板１２１は光透過性の基板、例えば石英ガラスからなる透光板が望ましい。支持基板１２１を貼り合わせた後、必要に応じて基板１０９を主面Ｓ４の側から薄化する。基板１０９の薄化には、研削、ＣＭＰ、エッチングなどの手法が用いられ得る。なお、半導体基板を薄化した基板１０９は、半導体層と言うこともできる。

次いで、フォトリソグラフィ及びドライエッチングにより、基板１０９の主面Ｓ４の側から基板１０９、接合層１１０，１０８及び配線構造体層１０６の一部を貫きパッド電極１０７に達する開口部１２２を形成する。基板１０９は、基板１０１と同様、例えばボッシュプロセスを用いた異方性エッチングにより除去することができる。接合層１１０，１０８及び配線構造体層１０６の層間絶縁膜は、例えば、ＣＦ_４，Ｃ_４Ｆ_８，Ｏ_２，Ａｒ等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。開口部１２２の形成の際には、フォトレジスト膜ではなく、フォトレジスト膜のパターンを転写した無機膜をマスクとして用いてもよい。

次いで、開口部１２２の側面及び底面を含む基板１０９の主面Ｓ４の側の全面に、例えばＣＶＤ法により、窒化シリコンや酸化シリコンなどの絶縁材料を堆積し、不図示の絶縁膜を形成する。次いで、ＣＦ_４，Ｃ_４Ｆ_８，Ｏ_２，Ａｒ等を含む混合ガスを用いた容量結合型ＲＩＥなどにより堆積した絶縁膜を異方性エッチングする。これにより、開口部１２２の底面のパッド電極１０７の上に堆積された絶縁膜を除去する。

次いで、開口部１２２の中を含む基板１０９の主面Ｓ４の側の全面に、例えばスパッタ法により、バリアメタル及びシード層となる金属層（いずれも図示せず）を堆積する。バリアメタルは、例えばチタンなどであり得る。シード層は、例えば銅などであり得る。

次いで、シード層の上に、フォトリソグラフィにより、パッド電極１０７に接続される金属配線１２３の形成予定領域を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、フォトレジスト膜をマスク、シード層をシードとして、シード層の上に電解めっき法により金属層を成長し、開口部１２２の中に埋め込まれた電極と、この電極を介してパッド電極１０７に接続された金属配線１２３と、を形成する。フォトレジスト膜で覆われていた部分のシード層及びバリアメタルは、フォトレジスト膜を除去した後、ウェットエッチングなどによって除去する。基板（シリコン基板）を貫通して設けられるこのような電極（貫通電極）は、ＴＳＶ（Through Silicon Via）と呼ばれる。

次いで、金属配線１２３が設けられた基板１０９の主面Ｓ４の上に、金属配線１２３を保護するためのソルダーレジスト（不図示）を塗布する。次いで、このソルダーレジストに、半田ボールや半田バンプを形成する領域となる開口部を形成する。

このようにして、基板１０１，１０９及び支持基板１２１を含む接合基板２００を形成する（図１７）。

次いで、フォトリソグラフィ及びドライエッチングにより、スクライブ領域２に、基板１０９、接合層１１０，１０８、配線構造体層１０６及びゲート絶縁膜１０４を貫き少なくとも基板１０１の主面Ｓ１に達する溝部１２４を形成する（図１８）。溝部１２４は、基板１０１の主面Ｓ４の側から、基板１０９と基板１０１との間に設けられた全ての配線層よりも深い位置まで延在している。溝部１２４は、スクライブ領域２に設けられたダミーパターンＤＰやＴＥＧ等の構造体を避け、ガードリング領域４及び機能素子領域３を各々が含む各チップ領域を囲うように設けられる。

溝部１２４を形成する際、基板１０９は、例えばボッシュプロセスを用いた異方性エッチングにより除去することができる。接合層１１０，１０８、配線構造体層１０６を構成する層間絶縁膜及びゲート絶縁膜１０４は、ＣＦ_４，Ｏ_２等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。溝部１２４を形成する際、結果として溝部１２４が基板１０１の中まで延伸されてもよい。また、基板１０９のエッチングと同様に、ボッシュプロセスを用いて溝部１２４を基板１０１の中まで延伸するようにしてもよい。

図１９は、図１８における領域ＥＮＣの拡大図である。図１９に示すように、溝部１２４の側面は、接合層１１０，１０８、配線構造体層１０６及びゲート絶縁膜１０４の部分では、凹凸が少なく滑らかになる。これに対し、基板１０９の部分では、溝部１２４の側面に、ボッシュプロセスのサイクル数に応じたスキャロップが形成される。ボッシュプロセスを用いて溝部１２４を基板１０１の中まで延伸する場合には、基板１０１の部分にも、溝部１２４の側面に、ボッシュプロセスのサイクル数に応じたスキャロップが形成される。溝部１２４の基板１０９及び基板１０１の部分に形成されるスキャロップは、溝部１２４の底部の側（基板１０１の側）に向かうほど小さくなる。

なお、溝部１２４は、パッド電極１０７と同じ深さまで開口部１２２と同時に形成してもよい。その後、開口部１２２を覆うフォトレジストパターンを形成し、溝部１２４のみを延伸することで、深さの異なる開口部１２２と溝部１２４とを形成することができる。また、スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合、第２実施形態と同様に、スクライブ領域２の中央部に渡って連続する溝部１２４を形成してもよい。

次いで、ソルダーレジストに設けられた開口部の中の金属配線１２３の上に、半田ボールや半田バンプ（図示せず）を形成する。半田ボールや半田バンプは、例えば錫、銀、銅、ニッケル、ビスマス、インジウム、鉛及び金又はこれらの合金などにより構成され得る。

次いで、接合基板２００をスクライブ領域２に沿って溝部１２４の内側面よりも外側の領域で切断し、接合基板２００を複数のチップ（半導体装置１）に個片化する（図２０）。なお、溝部１２４の内側面とは、当該溝部１２４が囲むガードリング領域４及び機能素子領域３の側の側面である。溝部１２４の内側面よりも外側の領域とは、溝部１２４の内側面よりもスクライブ領域２の中央部側の領域である。接合基板２００の切断には、ブレードダイシング加工が用いられ得るが、スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合はレーザダイシング加工も適用可能である。接合基板２００を切断する領域（ダイシングを行う領域）は、スクライブ領域２において隣り合う溝部１２４と溝部１２４との間の領域であってもよいし、一部が溝部１２４と重なってもよい。

図２１は、図２０における領域ＥＮＤの拡大図である。図２１における右側の側面、すなわち溝部１２４の内側面であった面及びブレードダイシング加工による切断面は、個片化した半導体装置１の側面となる。溝部１２４の内側面であった面とブレードダイシング加工による切断面との間には、溝部１２４の内側面とブレードダイシングを行う領域との間の距離に相当する高さの段差が存在しているため、個片化後の半導体装置１の側面にもこの段差が残存する。半導体装置１の側面の、溝部１２４の内側面であった部分のうち、基板１０９，１０１に対応する部分には、ボッシュプロセスに起因するスキャロップ１４０が残存している。また、半導体装置１の側面のうち、ブレードダイシング加工による切断面（基板１０１）には、ダイシング加工に伴いチッピング１４２やチッピング１４２に起因するクラックが生じることがある。

溝部１２４と溝部１２４との間の領域で接合基板２００を切断する場合、仮にダイシング時にチッピングが生じたとしても、チッピングやチッピングに起因するクラックは溝部１２４で止まる。したがって、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６にチッピングやクラックが伝搬することはない。また、溝部１２４と重なる領域で接合基板２００を切断する場合、ブレードが溝部１２４の内側面に接触しないようにすることで、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６にチッピングやクラックが発生することはない。

いずれの場合にも基板１０１にチッピングやクラックが発生する可能性はあるが、基板１０１には絶縁構造体１１９が設けられているため、チッピングやクラックは絶縁構造体１１９で止まる。また、絶縁構造体１１９は、機能素子領域３に設けられた機能素子に対して一定の防湿性を確保することも可能である。また、スクライブ領域２の光学構造体層２５０は予め除去しているため、接合基板２００の切断の際に光学構造体層２５０にチッピングやクラックが生じることもない。したがって、接合基板２００の切断に伴うチッピングやクラックの発生によって半導体装置の機能が阻害されることはない。

個片化した後の半導体装置１を基板１０９の主面Ｓ４の側から視た平面図は、図１１と同様である。この場合、積層構造体の側面の第１部分１５２は、基板１０９の側面によって規定される部分であり、溝部１２４の内側面に対応している。積層構造体の第２部分１５４は、基板１０１の側面によって規定される部分であり、ブレードダイシング加工による切断面に対応している。平面視において、第１部分１５２で規定される部分の積層構造体の幅Ｗ１は、溝部１２４の内側面とブレードダイシング加工による切断面との間の段差に起因して、第２部分１５４で規定される部分の積層構造体の幅Ｗ２よりも狭くなっている。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について、図２２乃至図２４を用いて説明する。第１乃至第３実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２２乃至図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図１４乃至図１７に示す第３実施形態による半導体装置の製造方法と同様にして、接合基板２００を形成する（図２２）。なお、本実施形態では、スクライブ領域２の平坦化層１１５，１１３、絶縁膜１１２及び反射防止膜１１１を除去しない。その他の点は、第３実施形態と同様である。

次いで、フォトリソグラフィ及びドライエッチングにより、スクライブ領域２に、主面Ｓ４の側から第２部品２２０、第１部品２１０及び光学構造体層２５０を貫き少なくとも接着剤層１２０に達する溝部１２４を形成する（図２３）。溝部１２４は、スクライブ領域２に設けられたダミーパターンＤＰやＴＥＧ等の構造体を避け、ガードリング領域４及び機能素子領域３を各々が含む各チップ領域を囲うように設けられる。

溝部１２４を形成する際、基板１０９，１０１は、例えばボッシュプロセスを用いた異方性エッチングにより除去することができる。接合層１１０，１０８、配線構造体層１０６を構成する層間絶縁膜、ゲート絶縁膜１０４、反射防止膜１１１、絶縁膜１１２は、ＣＦ_４，Ｏ_２等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。平坦化層１１３，１１５は、Ｎ_２，Ｏ_２等を含む混合ガスを用いた異方性エッチングにより除去することができる。平坦化層１１５の上に反射防止膜を更に有する場合、この反射防止膜は、例えばＣＦ_４等を含むガスを用いた異方性エッチングにより除去することができる。溝部１２４を形成する際、結果として溝部１２４が接着剤層１２０の中まで延伸されてもよい。

次いで、ソルダーレジストに設けられた開口部の中の金属配線１２３の上に、半田ボールや半田バンプ（図示せず）を形成する。半田ボールや半田バンプは、例えば錫、銀、銅、ニッケル、ビスマス、インジウム、鉛及び金又はこれらの合金などにより構成され得る。

次いで、接合基板２００をスクライブ領域２に沿って溝部１２４の内側面よりも外側の領域で切断し、接合基板２００を複数のチップ（半導体装置１）に個片化する（図２４）。溝部１２４の内側面であった面及びダイシング加工による切断面は、個片化した半導体装置１の側面となる。半導体装置１の側面における段差、スキャロップ及びチッピングの発生態様は、第３実施形態の場合と同様である。なお、接合基板２００の切断には、ブレードダイシング加工が用いられ得るが、スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合はレーザダイシング加工も適用可能である。接合基板２００を切断する領域（ダイシングを行う領域）は、スクライブ領域２において隣り合う溝部１２４と溝部１２４との間の領域であってもよいし、一部が溝部１２４と重なってもよい。

溝部１２４と溝部１２４との間の領域で接合基板２００を切断する場合、仮にダイシング時にチッピングが生じたとしても、チッピングやチッピングに起因するクラックは溝部１２４で止まる。したがって、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６、光学構造体層２５０にチッピングやクラックが伝搬することはない。溝部１２４と重なる領域で接合基板２００を切断する場合、ブレードが溝部１２４の内側面に接触しないようにすることで、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６、光学構造体層２５０にチッピングやクラックが発生することはない。したがって、接合基板２００の切断に伴うチッピングやクラックの発生によって半導体装置の機能が阻害されることはない。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

［第５実施形態］
本発明の第５実施形態による半導体装置の製造方法について、図２５を用いて説明する。第１乃至第４実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２５は、本実施形態による半導体装置の製造方法を示す工程断面図である。

第３実施形態では、スクライブ領域２の反射防止膜１１１、絶縁膜１１２及び平坦化層１１３，１１５を予め除去している。また、第４実施形態では、スクライブ領域２の反射防止膜１１１、絶縁膜１１２及び平坦化層１１３，１１５は除去しないが、溝部１２４を接着剤層１２０に達するように形成している。これに対し、本実施形態では、図２５に示すように、スクライブ領域２の光学構造体層２５０のうち平坦化層１１３，１１５のみを予め除去し、溝部１２４を接着剤層１２０に達するように形成する。

スクライブ領域２の平坦化層１１３，１１５を予め除去しておくことにより、第２部品２２０及び第１部品２１０を貫き接着剤層１２０に達する溝部１２４の深さは、平坦化層１１３，１１５の厚さに相当する分だけ浅くすることができる。したがって、溝部１２４を形成する際にマスクとして用いるフォトレジスト膜の厚さをその分薄くすることができ、溝部１２４の加工が容易になる。
その他の点は、第３又は第４実施形態と同様である。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

［第６実施形態］
本発明の第６実施形態による半導体装置の製造方法について、図２６を用いて説明する。第１乃至第５実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２６は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態の接合基板２００は、第２部品２２０の構造が第１及び第２実施形態の接合基板２００とは異なっている。すなわち、本実施形態の接合基板２００における第２部品は、図２６に示すように、基板１０９と接合層１１０との間に配線構造体層１２９を更に有している。第２部品２２０は、第１部品２１０と同様、機能素子やガードリングなどを含み得る。

基板１０９は、単結晶シリコン基板などの半導体基板であり得る。基板１０９の主面Ｓ３の側には、素子分離部１２６や、半導体装置の機能に応じた所定の機能素子が設けられる。素子分離部１２６は、例えばＳＴＩ構造を有する。図２６には、機能素子の一例として、ＭＯＳトランジスタを示している。ＭＯＳトランジスタは、基板１０９に設けられたソース／ドレイン領域１２５と、基板１０９の主面Ｓ３の上にゲート絶縁膜１２７を介して設けられたゲート電極１２８と、を含む。

第２部品２２０に設けられる機能素子は、第１部品２１０に設けられる機能素子と同様、ＭＯＳトランジスタに限定されるものではなく、半導体装置に求められる機能に応じた種々の素子を含み得る。例えば、半導体装置１が光センサとしての機能を備える場合、第１部品２１０の機能素子領域３には光電変換素子を含む光電変換部を設け、第２部品２２０の機能素子領域３には光電変換部で生じた信号を読み出すための読み出し回路などを設けることができる。また、基板１０９のガードリング領域４には、絶縁構造体１３３が設けられている。絶縁構造体１３３は、窒化シリコンや酸化シリコンなどの絶縁材料により構成され得る。

基板１０９の主面Ｓ３の上に設けられた配線構造体層１２９は、絶縁膜と、絶縁膜の中に配された複数の配線層と、を有する。なお、図２６には配線構造体層１２９として４層の配線層を含む多層配線構造を示しているが、配線構造体層１２９を構成する配線層の層数は４層に限定されるものではない。これら複数の配線層は、所望の回路や構造体を形成するようにコンタクトプラグを介して互いに接続されている。配線構造体層１２９は、配線構造体層１０６と同様のプロセスによって製造され得る。

配線構造体層１２９を構成する配線層は、機能素子領域３に設けられたパッド電極１３０を含む。図２６では基板１０９の主面Ｓ３から最も離れた第４層目の配線層によりパッド電極１３０を形成しているが、パッド電極１３０は配線構造体層１２９を構成するどの配線層により形成して構わない。

ガードリング領域４には、素子分離部１２６や配線構造体層１２９を構成する配線層よりなるガードリングＧＲが設けられている。ガードリングＧＲは、機能素子領域３を囲うように設けられ、機能素子領域３への水分の侵入やダイシングの際のダメージを抑制する機能を備える。スクライブ領域２の中央部には、プロセスやデバイスの評価・管理を行うためのＴＥＧや、所定の目的に用いられるダミーパターンなどが設けられ得る。ここでは、スクライブ領域２に、配線構造体層１２９を構成する配線層よりなるダミーパターンＤＰが設けられているものとする。

配線構造体層１２９の上には、銅などの金属材料よりなる金属接合層１３２が設けられている。金属接合層１３２は配線の一部として利用することも可能であり、この場合、金属接合層１３２はビアプラグなどの導電部材を介して配線構造体層１２９を構成する配線と電気的に接続される。接合層１１０及び金属接合層１３２の第１部品２１０側の面は平坦化されている。

同様に、第１部品２１０の配線構造体層１０６の上には、銅などの金属材料よりなる金属接合層１３１が設けられている。金属接合層１３１は配線の一部として利用することも可能であり、この場合、金属接合層１３１はビアプラグなどの導電部材を介して配線構造体層１０６を構成する配線と電気的に接続される。接合層１０８及び金属接合層１３１の第２部品２２０側の面は平坦化されている。

第１部品２１０の金属接合層１３１と第２部品２２０の金属接合層１３２とが接触するように第１部品２１０と第２部品２２０とを接合すると、金属接合層１３１と金属接合層１３２とは金属結合によって強固に接合される。金属接合層１３１，１３２が配線の一部を構成する場合、金属接合層１３１，１３２は第１部品２１０に設けられた機能素子と第２部品２２０に設けられた機能素子とを接続する電気的経路となり得る。

開口部１１７は、光学構造体層２５０、第１部品２１０、接合層１１０、配線構造体層１２９の一部を貫きパッド電極１３０に達するように形成される。スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられている場合、溝部１１８はこれら構造体を避けガードリング領域４及び機能素子領域３を各々が含む各チップ領域を囲うように設けられる。スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合、第２実施形態と同様に、スクライブ領域２の中央部に渡って連続する溝部１１８を形成してもよい。

溝部１１８は、光学構造体層２５０、第１部品２１０、接合層１１０、配線構造体層１２９、ゲート絶縁膜１２７を貫き少なくとも基板１０９の主面Ｓ３に達するように形成される。配線構造体層１２９を構成する層間絶縁膜は、配線構造体層１０６を構成する層間絶縁膜と同様、ＣＦ_４，Ｏ_２等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。溝部１１８を形成する際、結果として溝部１１８が基板１０９の中まで延伸されてもよい。

なお、溝部１１８は、パッド電極１３０と同じ深さまでは開口部１１７と同時に開口し、その後、開口部１１７を覆うフォトレジストパターンを形成し、溝部１１８のみを延伸するようにしてもよい。

接合基板２００は、スクライブ領域２に沿って溝部１１８の内側面よりも外側の領域で切断され、複数のチップ（半導体装置１）に個片化される。溝部１１８の内側面であった面及びダイシング加工による切断面は、個片化した半導体装置１の側面となる。半導体装置１の側面における段差、スキャロップ及びチッピングの発生態様は、第１実施形態の場合と同様である。なお、接合基板２００の切断には、ブレードダイシング加工が用いられ得るが、スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合はレーザダイシング加工も適用可能である。接合基板２００を切断する領域（ダイシングを行う領域）は、スクライブ領域２において隣り合う溝部１１８と溝部１１８との間の領域であってもよいし、一部が溝部１１８と重なってもよい。

溝部１１８と溝部１１８との間の領域で接合基板２００を切断する場合、仮にダイシング時にチッピングが生じたとしても、チッピングやチッピングに起因するクラックは溝部１１８で止まる。したがって、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６，１２９にチッピングやクラックが伝搬することはない。また、溝部１１８と重なる領域で接合基板２００を切断する場合、ブレードが溝部１１８の内側面に接触しないようにすることで、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６，１２９にチッピングやクラックが発生することはない。

いずれの場合にも基板１０９にチッピングやクラックが発生する可能性はあるが、基板１０９には絶縁構造体１３３が設けられているため、チッピングやクラックは絶縁構造体１３３で止まる。したがって、接合基板２００の切断に伴うチッピングやクラックの発生によって半導体装置の機能が阻害されることはない。また、絶縁構造体１３３は、機能素子領域３に設けられた機能素子に対して一定の防湿性を確保することも可能である。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

［第７実施形態］
本発明の第７実施形態による半導体装置の製造方法について、図２７を用いて説明する。第１乃至第６実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態の接合基板２００は、第３乃至第５実施形態と同様のＷＬＳＣＰへの適用例であるが、第２部品２２０の構造が第３乃至第５実施形態の接合基板２００とは異なっている。すなわち、本実施形態の接合基板２００における第２部品は、図２７に示すように、基板１０９と接合層１１０との間に配線構造体層１２９を更に有している。本実施形態の接合基板２００のその他の点は、第３実施形態と同様である。第２部品２２０は、第１部品２１０と同様、機能素子やガードリングなどを含むことができる。第２部品２２０の基本的な構造及び第２部品２２０と第１部品２１０との間の接合態様は、第６実施形態と同様である。

開口部１２２は、基板１０９、ゲート絶縁膜１２７及び配線構造体層１２９の一部を貫きパッド電極１３０に達するように形成される。また、溝部１２４は、第２部品２２０、接合層１０８、配線構造体層１０６及びゲート絶縁膜１０４を貫き少なくとも基板１０１の主面Ｓ１に達するように形成される。配線構造体層１２９を構成する層間絶縁膜及びゲート絶縁膜１２７は、配線構造体層１０６を構成する層間絶縁膜と同様、ＣＦ_４，Ｏ_２等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。開口部１２２は、必ずしも配線構造体層１２９に含まれるパッド電極１３０に達するように形成されている必要はなく、配線構造体層１０６に含まれるパッド電極（図示せず）に達するように形成されていてもよい。これらパッド電極は、配線構造体層１０６，１２９のどの配線層に設けられていても構わない。

溝部１２４は、パッド電極１３０と同じ深さまでは開口部１２２と同時に開口し、その後、開口部１２２を覆うフォトレジストパターンを形成し、溝部１２４のみを延伸するようにしてもよい。また、スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合、第２実施形態と同様に、スクライブ領域２の中央部に渡って連続する溝部１２４を形成してもよい。

接合基板２００は、スクライブ領域２に沿って溝部１２４の内側面よりも外側の領域で切断され、複数のチップ（半導体装置１）に個片化される。溝部１２４の内側面であった面及びダイシング加工による切断面は、個片化した半導体装置１の側面となる。半導体装置１の側面における段差、スキャロップ及びチッピングの発生態様は、第３実施形態の場合と同様である。なお、接合基板２００の切断には、ブレードダイシング加工が用いられ得るが、スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合はレーザダイシング加工も適用可能である。接合基板２００を切断する領域（ダイシングを行う領域）は、スクライブ領域２において隣り合う溝部１２４と溝部１２４との間の領域であってもよいし、一部が溝部１２４と重なってもよい。

溝部１２４と溝部１２４との間の領域で接合基板２００を切断する場合、仮にダイシング時にチッピングが生じたとしても、チッピングやチッピングに起因するクラックは溝部１２４で止まる。したがって、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６，１２９にチッピングやクラックが伝搬することはない。また、溝部１２４と重なる領域で接合基板２００を切断する場合、ブレードが溝部１２４の内側面に接触しないようにすることで、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６，１２９にチッピングやクラックが発生することはない。

いずれの場合にも基板１０１にチッピングやクラックが発生する可能性はあるが、基板１０１には絶縁構造体１１９が設けられているため、チッピングやクラックは絶縁構造体１１９で止まる。また、絶縁構造体１１９は、機能素子領域３に設けられた機能素子に対して一定の防湿性を確保することも可能である。また、スクライブ領域２の光学構造体層２５０は予め除去しているため、接合基板２００の切断の際に光学構造体層２５０にチッピングやクラックが生じることもない。したがって、接合基板２００の切断に伴うチッピングやクラックの発生によって半導体装置の機能が阻害されることはない。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

なお、本実施形態では、スクライブ領域２の光学構造体層２５０を予め除去しているが、第４実施形態で説明したように、スクライブ領域２の光学構造体層２５０を除去することなく接着剤層１２０まで達する溝部１２４を形成するようにしてもよい。或いは、第５実施形態で説明したように、スクライブ領域２の平坦化層１１３，１１５を予め除去しておき、接着剤層１２０まで達する溝部１２４を形成するようにしてもよい。

［第８実施形態］
本発明の第８実施形態による半導体装置の製造方法について、図２８を用いて説明する。第１乃至第７実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２８は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態の接合基板２００は、図２８に示すように、基板１０１を含む第１部品２１０と、基板１０９を含む第２部品２２０と、に加え、基板１３４を含む第３部品２３０を更に有している。第３部品２３０は、主面Ｓ５及び主面Ｓ６を有する基板１３４と、基板１３４の主面Ｓ５の側に設けられた接合層１３６と、主面Ｓ５と接合層１３６との間に配された配線構造体層１３５と、基板１３４の主面Ｓ６の側に設けられた接合層１３７と、を有する。基板１３４及び配線構造体層１３５は、第１部品２１０及び第２部品２２０と同様、素子分離部、機能素子、ガードリング、ダミーパターンなどを含み得る。

第３部品２３０は、第１部品２１０と第２部品２２０との間に配されている。第１部品２１０と第３部品２３０とは、接合層１０８と接合層１３７とが向き合うように配されており、接合層１０８，１３７によって互いに接合されている。第２部品２２０と第３部品２３０とは、接合層１１０と接合層１３６とが向き合うように配されており、接合層１１０，１３６によって互いに接合されている。なお、第３部品２３０は、接合層１３６と接合層１０８とが向き合い、接合層１３７と接合層１１０とが向き合うように接合されてもよい。

第３部品２３０に設けられる機能素子は、第１部品２１０及び第２部品２２０に設けられる機能素子と同様、ＭＯＳトランジスタに限定されるものではなく、半導体装置に求められる機能に応じた種々の素子を含み得る。例えば、半導体装置１が光センサとしての機能を備える場合、第１部品２１０の機能素子領域３には光電変換素子を含む光電変換部を設け、第２部品２２０の機能素子領域３には光電変換部で生じた信号を読み出すための読み出し回路などを設けることができる。そして、第３部品２３０には、光電変換部から読み出した信号などを保持するメモリ素子などを設けることができる。或いは、半導体装置１が記憶装置としての機能を備える場合、第１部品２１０、第２部品２２０及び第３部品２３０の各々にメモリ素子を設けるようにしてもよい。

第１部品２１０の機能素子と第３部品２３０の機能素子とは、例えば、第１部品２１０の配線層に接続される貫通ビアと、第２部品２２０の配線層に接続される貫通ビアと、これら貫通ビアを接続する配線と、を介して電気的に接続することができる。この場合、第１部品２１０の配線層に接続される貫通ビアは、基板１０１の主面Ｓ２の側から基板１０１を貫通して配線構造体層１０６のうちの任意の配線層に接続するように設けることができる。第３部品２３０の配線層に接続される貫通ビアは、基板１０１の主面Ｓ２の側から第１部品２１０及び基板１３４を貫通して配線構造体層１３５のうちの任意の配線層に接続するように設けることができる。これら貫通ビアを接続する配線は、例えば絶縁膜１１２と平坦化層１１３との間に配置することができる。貫通ビアは、基板１０９の主面Ｓ４の側から形成してもよい。

第２部品２２０の機能素子と第３部品２３０の機能素子とは、第１部品２１０の機能素子と第３部品２３０の機能素子との場合と同様に、貫通ビアを用いて電気的に接続することができる。或いは、第２部品２２０と第３部品２３０との接合部に金属接合層を設け、第２部品２２０及び第３部品２３０に設けられた機能素子を互いに電気的に接続してもよい。また、第１部品２１０の機能素子と第２部品２２０の機能素子とを貫通ビアを介して電気的に接続してもよい。

また、パッド電極に、第１部品２１０の機能素子、第２部品２２０の機能素子及び第３部品２３０の機能素子がそれぞれ電気的に接続される構成でもよい。なお、図２８の例では配線構造体層１０６のうち主面Ｓ１から最も離れた配線層にパッド電極１０７を設けているが、パッド電極１０７は必ずしもこの配線層に設けられている必要はない。また、パッド電極１０７は、必ずしも配線構造体層１０６を構成する配線層に設けられている必要はなく、配線構造体層１２９を構成する配線層に設けられていてもよいし、配線構造体層１３５を構成する配線層に設けられていてもよい。

開口部１１７は、光学構造体層２５０、基板１０１、ゲート絶縁膜１０４、配線構造体層１０６の一部を貫きパッド電極１０７に達するように形成される。溝部１１８は、光学構造体層２５０、第１部品２１０、第３部品２３０、接合層１１０、配線構造体層１２９、ゲート絶縁膜１２７を貫き少なくとも基板１０９の主面Ｓ３に達するように形成される。スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられている場合、溝部１１８はこれら構造体を避けガードリング領域４及び機能素子領域３を各々が含む各チップ領域を囲うように設けられる。スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合、第２実施形態と同様に、スクライブ領域２の中央部に渡って連続する溝部１１８を形成してもよい。

配線構造体層１３５を構成する層間絶縁膜は、配線構造体層１０６，１２９を構成する層間絶縁膜と同様、ＣＦ_４，Ｏ_２等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。基板１３４は、基板１０１と同様、例えばボッシュプロセスを用いた異方性エッチングにより除去することができる。溝部１１８を形成する際、結果として溝部１１８が基板１０９の中まで延伸されてもよい。

接合基板２００は、スクライブ領域２に沿って溝部１１８の内側面よりも外側の領域で切断され、複数のチップ（半導体装置１）に個片化される。溝部１１８の内側面であった面及びダイシング加工による切断面は、個片化した半導体装置１の側面となる。半導体装置１の側面における段差、スキャロップ及びチッピングの発生態様は、第１実施形態の場合と同様である。なお、接合基板２００の切断には、ブレードダイシング加工が用いられ得るが、スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合はレーザダイシング加工も適用可能である。接合基板２００を切断する領域（ダイシングを行う領域）は、スクライブ領域２において隣り合う溝部１１８と溝部１１８との間の領域であってもよいし、一部が溝部１１８と重なってもよい。

溝部１１８と溝部１１８との間の領域で接合基板２００を切断する場合、仮にダイシング時にチッピングが生じたとしても、チッピングやチッピングに起因するクラックは溝部１１８で止まる。したがって、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６，１２９，１３５にチッピングやクラックが伝搬することはない。また、溝部１１８と重なる領域で接合基板２００を切断する場合、ブレードが溝部１１８の内側面に接触しないようにすることで、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６，１２９，１３５にチッピングやクラックが発生することはない。

いずれの場合にも基板１０９にチッピングやクラックが発生する可能性はあるが、基板１０９には絶縁構造体１３３が設けられているため、チッピングやクラックは絶縁構造体１３３で止まる。したがって、接合基板２００の切断に伴うチッピングやクラックの発生によって半導体装置の機能が阻害されることはない。また、絶縁構造体１３３は、機能素子領域３に設けられた機能素子に対して一定の防湿性を確保することも可能である。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

［第９実施形態］
本発明の第９実施形態による半導体装置の製造方法について、図２９を用いて説明する。第１乃至第８実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２９は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態の接合基板２００は、第７実施形態の構成に加え、第１部品２１０と第２部品２２０との間に設けられた第３部品２３０を更に有している。第３部品２３０の構成は、第８実施形態における第３部品２３０と同様である。その他の点は、第７実施形態と同様である。

開口部１２２は、基板１０９、ゲート絶縁膜１２７及び配線構造体層１２９の一部を貫きパッド電極１３０に達するように形成される。なお、図２９の例では配線構造体層１２９のうち主面Ｓ３から最も離れた配線層にパッド電極１３０を設けているが、パッド電極１３０は必ずしもこの配線層に設けられている必要はない。また、パッド電極１３０は、必ずしも配線構造体層１２９を構成する配線層に設けられている必要はなく、配線構造体層１０６を構成する配線層に設けられていてもよいし、配線構造体層１３５を構成する配線層に設けられていてもよい。

溝部１２４は、第２部品２２０、第３部品２３０、接合層１０８、配線構造体層１０６及びゲート絶縁膜１０４を貫き少なくとも基板１０１の主面Ｓ１に達するように形成される。スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられている場合、溝部１２４はこれら構造体を避けガードリング領域４及び機能素子領域３を各々が含む各チップ領域を囲うように設けられる。スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合、第２実施形態と同様に、スクライブ領域２の中央部に渡って連続する溝部１２４を形成してもよい。

配線構造体層１３５を構成する層間絶縁膜は、配線構造体層１０６，１２９を構成する層間絶縁膜と同様、ＣＦ_４，Ｏ_２等を含む混合ガスを用いた容量結合型ＲＩＥ等の異方性エッチングにより除去することができる。基板１３４は、基板１０９と同様、例えばボッシュプロセスを用いた異方性エッチングにより除去することができる。溝部１２４を形成する際、結果として溝部１２４が基板１０１の中まで延伸されてもよい。

接合基板２００は、スクライブ領域２に沿って溝部１２４の内側面よりも外側の領域で切断され、接合基板２００を複数のチップ（半導体装置１）に個片化される。溝部１２４の内側面であった面及びダイシング加工による切断面は、個片化した半導体装置１の側面となる。半導体装置１の側面における段差、スキャロップ及びチッピングの発生態様は、第３実施形態の場合と同様である。なお、接合基板２００の切断には、ブレードダイシング加工が用いられ得るが、スクライブ領域２にダミーパターンＤＰやＴＥＧ等の構造体が設けられていない場合はレーザダイシング加工も適用可能である。接合基板２００を切断する領域（ダイシングを行う領域）は、スクライブ領域２において隣り合う溝部１２４と溝部１２４との間の領域であってもよいし、一部が溝部１２４と重なってもよい。

溝部１２４と溝部１２４との間の領域で接合基板２００を切断する場合、仮にダイシング時にチッピングが生じたとしても、チッピングやチッピングに起因するクラックは溝部１２４で止まる。したがって、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６，１２９，１３５にチッピングやクラックが伝搬することはない。溝部１２４と重なる領域で接合基板２００を切断する場合、ブレードが溝部１２４の内側面に接触しないようにすることで、ガードリングＧＲ、機能素子領域３の機能素子、配線構造体層１０６，１２９，１３５にチッピングやクラックが発生することはない。

いずれの場合にも基板１０１にチッピングやクラックが発生する可能性はあるが、基板１０１には絶縁構造体１１９が設けられているため、チッピングやクラックは絶縁構造体１１９で止まる。また、絶縁構造体１１９は、機能素子領域３に設けられた機能素子に対して一定の防湿性を確保することも可能である。また、スクライブ領域２の光学構造体層２５０は予め除去しているため、接合基板２００の切断の際に光学構造体層２５０にチッピングやクラックが生じることもない。したがって、接合基板２００の切断に伴うチッピングやクラックの発生によって半導体装置の機能が阻害されることはない。

このように、本実施形態によれば、基板をダイシング加工して半導体装置に個片化する工程を有する半導体装置の製造方法において、半導体装置の外形サイズを増加することなく半導体装置の内部にクラックが生じるのを抑制することができる。

なお、本実施形態では、スクライブ領域２の光学構造体層２５０を予め除去しているが、第４実施形態で説明したように、スクライブ領域２の光学構造体層２５０を除去することなく接着剤層１２０まで達する溝部１２４を形成するようにしてもよい。或いは、第５実施形態で説明したように、スクライブ領域２の平坦化層１１３，１１５を予め除去しておき、接着剤層１２０まで達する溝部１２４を形成するようにしてもよい。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、上記実施形態では、平面視においてガードリング領域４及び機能素子領域３を囲う枠状のパターンの溝部１１８，１２４を形成したが、溝部１１８，１２４は必ずしも連続する枠状のパターンである必要はなく、一部が途切れていてもよい。

また、上記実施形態で説明した半導体装置は、ウェーハレベルオプティックスと呼ばれる技術を用い、レンズ基板と接合基板２００とを接合し、その後に切断して個片化することにより製造してもよい。ウェーハレベルオプティックスとは、樹脂材料よりなる多数のレンズを形成したウェーハ（レンズ基板）を含む複数のウェーハを重ね合わせて接着した後、切断して個々の装置に個片化する技術である。ウェーハレベルオプティックスを用いてレンズと固体撮像装置とが組み合わされた装置を製造することにより、より小型の装置を低コストで製造することができる。

また、上記実施形態で説明した半導体装置が備える機能は、特に限定されるものではなく、ロジックデバイス、メモリデバイス、撮像デバイス等、種々の半導体装置に適用可能である。また、上記実施形態で説明した半導体装置は、種々の電子機器に適用可能である。電子機器は、特に限定されるものではなく、例えば、デジタルスチルカメラ、ビデオカメラ、スマートフォン、パーソナルコンピュータ、家電製品（ＩｏＴ）等を例示することができる。

また、上記実施形態で説明した半導体装置は、移動装置を備えた輸送機器に適用することも可能である。例えば、輸送機器は、上記実施形態で説明した半導体装置から出力された信号に基づいて移動装置を制御する制御装置を備えることができる。例えば、半導体装置が固体撮像装置の場合にあっては、光電変換素子から出力された信号に基づいて対象物までの距離等を算出し、算出した距離等に基づいて移動装置を制御するように構成可能である。移動装置は、特に限定されるものではなく、例えば、エンジン、モータ、車輪、プロペラ等の動力源や推進機構を例示することができる。輸送機器は、特に限定されるものではなく、例えば、飛行機、車両、船舶等を例示することができる。

これら機器は、上記実施形態で説明した半導体装置と、半導体装置から出力される信号を処理する信号処理装置と、を含んで構成されうる。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書及び本明細書に添付した図面から把握可能な全ての事項を含む。また、本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示していると云える。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。

１…半導体装置
２…スクライブ領域
３…機能素子領域
４…ガードリング領域
１０１，１０９，１３４…基板
１０６，１２９，１３５…配線構造体層
１０８，１１０，１３６，１３７…接合層
１１７，１２２…開口部
１１８，１２４…溝部
１２１…支持基板
２００…接合基板
２１０…第１部品
２２０…第２部品
２３０…第３部品
２５０…光学構造体層

Claims (31)

1. 第１主面と第２主面とを有し、前記第１主面の側に第１配線構造体層と第１接合層とがこの順で設けられた第１基板と、第３主面と第４主面とを有し、前記第３主面の側に第２接合層を有する第２基板とが、前記第１接合層と前記第２接合層とが向き合うように接合されてなる接合基板を複数の半導体装置に個片化する工程を有する半導体装置の製造方法であって、
   前記接合基板は、平面視において、複数の機能素子領域と、スクライブ領域と、を有し、
   前記個片化する工程は、
   前記スクライブ領域に溝部を形成する工程と、
   前記溝部の内側面よりも外側の領域で前記接合基板を切断する工程と、を有し、
   前記溝部を形成する工程では、前記第１基板及び前記第２基板のうちの一方と、前記第１配線構造体層と、前記第１接合層と、前記第２接合層と、を貫通する前記溝部を形成し、前記溝部は、前記第１基板と前記第２基板との間に設けられた全ての配線層よりも深い位置まで前記第１基板及び前記第２基板のうちの前記一方から延在する
   ことを特徴とする半導体装置の製造方法。
2. 第１主面と第２主面とを有し、前記第１主面の側に第１配線構造体層と第１接合層とがこの順で設けられた第１基板と、第３主面と第４主面とを有し、前記第３主面の側に配線層を含む第２配線構造体層と第２接合層をこの順で設けられた第２基板とが、前記第１接合層と前記第２接合層とが向き合うように接合されてなる接合基板を複数の半導体装置に個片化する工程を有する半導体装置の製造方法であって、
   前記接合基板は、平面視において、複数の機能素子領域と、スクライブ領域と、を有し、
   前記個片化する工程は、
   前記スクライブ領域に溝部を形成する工程と、
   前記溝部の内側面よりも外側の領域で前記接合基板を切断する工程と、を有し、
   前記溝部を形成する工程では、前記第１基板及び前記第２基板のうちの一方と、前記第１配線構造体層と、前記配線層と、前記第１接合層と、前記第２接合層と、を貫通する前記溝部を形成する
   ことを特徴とする半導体装置の製造方法。
3. 前記溝部はドライエッチングにより形成する
   ことを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 第１主面と第２主面とを有し、前記第１主面の側に第１配線構造体層と第１接合層とがこの順で設けられた第１基板と、第３主面と第４主面とを有し、前記第３主面の側に第２接合層を有する第２基板とが、前記第１接合層と前記第２接合層とが向き合うように接合されてなる接合基板を複数の半導体装置に個片化する工程を有する半導体装置の製造方法であって、
   前記接合基板は、平面視において、複数の機能素子領域と、スクライブ領域と、を有し、前記スクライブ領域に前記第１基板及び前記第２基板のうちの一方と、前記第１配線構造体層と、前記第１接合層と、前記第２接合層と、を貫通するように形成された溝部を有し、
   前記個片化する工程では、前記溝部の内側面よりも外側の領域で前記接合基板を切断する
   ことを特徴とする半導体装置の製造方法。
5. 前記第２基板は、前記第３主面と前記第２接合層との間に設けられた第２配線構造体層を更に有し、
   前記溝部は、前記第２配線構造体層を更に貫通するように形成される
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記接合基板は、前記第１基板と前記第２基板との間に配され、第５主面と第６主面とを有し、前記第５主面の側に第３配線構造体層と第３接合層とがこの順に設けられ、前記第６主面の側に第４接合層が設けられた第３基板を更に有し、
   前記溝部は、前記第３基板、前記第３接合層及び前記第４接合層を更に貫通するように形成される
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
7. 前記個片化する工程では、一の機能素子領域を囲む一の溝部と、前記一の機能素子領域と隣り合う他の機能素子領域を囲む他の溝部との間の領域において、前記接合基板を切断する
   ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
8. 前記個片化する工程では、一部が前記溝部と重なる領域において前記接合基板を切断する
   ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
9. 前記溝部は、平面視における角部に丸みを有するように形成されている
   ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
10. 前記溝部は、前記第１基板の前記第２主面の側から前記第２基板に達するように設けられている
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
11. 前記接合基板は、前記第１基板の前記第２主面の側から前記第１配線構造体層に設けられたパッド電極に達するように設けられた開口部を更に有する
    ことを特徴とする請求項１０記載の半導体装置の製造方法。
12. 前記第２基板は、前記第３主面と前記第２接合層との間に設けられた第２配線構造体層を更に有し、
    前記接合基板は、前記第１基板の前記第２主面の側から前記第２配線構造体層に設けられたパッド電極に達するように設けられた開口部を更に有する
    ことを特徴とする請求項１０記載の半導体装置の製造方法。
13. 前記接合基板は、平面視において、前記スクライブ領域と前記複数の機能素子領域の各々との間にガードリング領域を更に有し、
    前記第２基板は、前記ガードリング領域に、前記複数の機能素子領域の各々を囲むように設けられた絶縁構造体を更に有する
    ことを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
14. 前記溝部は、前記第２基板の前記第４主面の側から前記第１基板に達するように設けられている
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
15. 前記接合基板は、前記第２基板の前記第４主面の側から前記第１配線構造体層に設けられたパッド電極に達するように設けられた開口部を更に有する
    ことを特徴とする請求項１４記載の半導体装置の製造方法。
16. 前記第２基板は、前記第３主面と前記第２接合層との間に設けられた第２配線構造体層を更に有し、
    前記接合基板は、前記第２基板の前記第４主面の側から前記第２配線構造体層に設けられたパッド電極に達するように設けられた開口部を更に有する
    ことを特徴とする請求項１４記載の半導体装置の製造方法。
17. 前記第１基板の前記第２主面の側の前記スクライブ領域を除く領域に設けられた光学構造体層を更に有する
    ことを特徴とする請求項１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
18. 前記第１基板の前記第２主面の側に設けられた光学構造体層を更に有し、
    前記光学構造体層の端部が、前記スクライブ領域よりも内側に位置する
    ことを特徴とする請求項１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
19. 前記第１基板の前記第２主面の側に、接着剤層を介して設けられた支持基板を更に有し、
    前記溝部は、前記第１基板を更に貫通し、前記接着剤層に達している
    ことを特徴とする請求項１４乃至１８のいずれか１項に記載の半導体装置の製造方法。
20. 前記第１基板と前記接着剤層との間に設けられた光学構造体層を更に有し、
    前記溝部は、前記光学構造体層を貫通している
    ことを特徴とする請求項１９記載の半導体装置の製造方法。
21. 前記接合基板は、平面視において、前記スクライブ領域と前記複数の機能素子領域の各々との間にガードリング領域を更に有し、
    前記第１基板は、前記ガードリング領域に、前記複数の機能素子領域の各々を囲むように設けられた絶縁構造体を更に有する
    ことを特徴とする請求項１４乃至２０のいずれか１項に記載の半導体装置の製造方法。
22. 前記接合基板は、前記開口部の中に設けられた貫通電極と、前記第２基板の前記第４主面の側に設けられ、前記貫通電極に接続された配線と、を有する
    ことを特徴とする請求項１５又は１６記載の半導体装置の製造方法。
23. 前記個片化する工程では、ブレードダイシング加工により前記接合基板を切断する
    ことを特徴とする請求項１乃至２２のいずれか１項に記載の半導体装置の製造方法。
24. 前記個片化する工程では、レーザダイシング加工により前記接合基板を切断する
    ことを特徴とする請求項１乃至２３のいずれか１項に記載の半導体装置の製造方法。
25. 第１主面及び第２主面を有する第１半導体層と、前記第１半導体層の前記第１主面に対向する第３主面及び第４主面を有する第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた第１接合層と、前記第１半導体層と前記第１接合層との間に設けられた配線構造体層と、前記第２半導体層と前記第１接合層との間に設けられた第２接合層と、を有する基板を複数の半導体装置に個片化する工程を有する半導体装置の製造方法であって、
    前記基板は、平面視において、複数の機能素子領域と、前記複数の機能素子領域を隔てるスクライブ領域と、を有し、
    前記個片化する工程は、
    前記スクライブ領域に、前記複数の機能素子領域の各々を囲む溝部を形成する工程と、
    前記溝部の内側面よりも外側の領域で前記基板を切断する工程と、を有し、
    前記溝部を形成する工程では、前記第１半導体層及び前記第２半導体層のうちの一方と、前記配線構造体層と、前記第１接合層と、前記第２接合層と、を貫通する前記溝部を形成する
    ことを特徴とする半導体装置の製造方法。
26. 第１主面及び第２主面を有する第１半導体層と、前記第１半導体層の前記第１主面に対向する第３主面及び第４主面を有する第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた接合層と、前記第１半導体層と前記接合層との間に設けられた配線構造体層と、を有する半導体装置であって、
    平面視において、機能素子領域と、前記機能素子領域の外周に配された溝部と、を有し、
    前記溝部は、前記第１半導体層の前記第２主面の側から、前記第１半導体層と、前記配線構造体層と、前記接合層と、を貫通するように形成されており、
    前記機能素子領域に、前記第１半導体層の前記第２主面の側から、前記第１半導体層と、前記配線構造体層の一部を貫通し、前記配線構造体層に設けられたパッド電極に達する開口部が設けられている
    ことを特徴とする半導体装置。
27. 第１主面及び第２主面を有する第１半導体層と、前記第１半導体層の前記第１主面に対向する第３主面及び第４主面を有する第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた接合層と、前記第１半導体層と前記接合層との間に設けられた配線構造体層と、を有する半導体装置であって、
    平面視において、機能素子領域と、前記機能素子領域の外周に配された溝部と、を有し、
    前記溝部は、前記第２半導体層の前記第４主面の側から、前記第２半導体層と、前記接合層と、前記配線構造体層と、を貫通するように形成されており、
    前記機能素子領域に、前記第２半導体層の前記第４主面の側から、前記第２半導体層と、前記接合層と、前記配線構造体層の一部を貫通し、前記配線構造体層に設けられたパッド電極に達する開口部が設けられている
    ことを特徴とする半導体装置。
28. 第１主面及び第２主面を有する第１半導体層と、前記第１半導体層の前記第１主面に対向する第３主面及び第４主面を有する第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた接合層と、前記第１半導体層と前記接合層との間に設けられた配線構造体層と、を含む積層構造体を有する半導体装置であって、
    前記第１半導体層の前記第２主面の側から、前記第１半導体層と、前記配線構造体層の一部を貫通し、前記配線構造体層に設けられたパッド電極に達する開口部が設けられており、
    前記積層構造体の側面は、前記第１半導体層の側面により構成される第１部分と、前記第２半導体層により構成される第２部分と、を有し、
    平面視において、前記第１部分で規定される前記積層構造体の幅は、前記第２部分で規定される前記積層構造体の幅よりも狭い
    ことを特徴とする半導体装置。
29. 第１主面及び第２主面を有する第１半導体層と、前記第１半導体層の前記第１主面に対向する第３主面及び第４主面を有する第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた接合層と、前記第１半導体層と前記接合層との間に設けられた配線構造体層と、を含む積層構造体を有する半導体装置であって、
    前記第２半導体層の前記第４主面の側から、前記第２半導体層と、前記接合層と、前記配線構造体層の一部を貫通し、前記配線構造体層に設けられたパッド電極に達する開口部が設けられており、
    前記積層構造体の側面は、前記第２半導体層の側面により構成される第１部分と、前記第１半導体層により構成される第２部分と、を有し、
    平面視において、前記第１部分で規定される前記積層構造体の幅は、前記第２部分で規定される前記積層構造体の幅よりも狭い
    ことを特徴とする半導体装置。
30. 前記積層構造体の前記第１部分に、前記積層構造体の厚さ方向に沿ってスキャロップが形成されている
    ことを特徴とする請求項２８又は２９記載の半導体装置。
31. 前記積層構造体の前記第２部分にチッピングが形成されている
    ことを特徴とする請求項２８又は２９記載の半導体装置。

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