TWI528440B - 半導體晶圓 - Google Patents

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鄭志成
陳信吉
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Description

半導體晶圓
本發明係關於半導體元件，更特別關於切割晶粒之切割線結構。
一般而言，成千上百的相同半導體晶片或晶粒(如影像感測晶片)係製作於單一半導體晶圓上，再以切割方式將其分離至個別晶粒。上述晶粒切割製程通常為鑽石切割。習知的切割方式係沿著半導體材料的無功能區(即切割線)進行，可讓晶圓上的晶粒彼此分隔。鑽石切割施加機械應力至半導體晶圓的作法可能會碎裂晶粒邊緣，並危害晶粒上的積體電路(IC)其完整性與可信度。鑽石切割可改為雷射切割，其雷射束掃描半導體晶圓的切割線。然而一般的雷射切割其產出較低且昂貴。
一般的切割製程係進行於半導體晶圓的主動側(形成IC元件與定義切割線的一側)上。習知的切割線區域不具有晶粒區域的電路單元。由於每一晶粒為獨立的元件，用於內連線打線導體的金屬結構亦限制於晶粒區域而不延伸至切割線。上述切割線即晶粒切割製程切開打線層的區域。然而某些晶圓級的可信度與功能測試板可位於切割線區域中，以利晶圓級測試。這些晶圓中的切割製程會切過上述測試板，通常造成多層的介電層剝離與碎裂。上述分層所造成的缺陷將劣化切割 後的晶粒其完整性與可信度。
由於更快處理速度(與更佳影像品質)的影像感測器之需求日益增加，因此需要更小的畫素單元尺寸與更小的感光區或光二極體。為符合影像感測晶片尺寸縮小，可採用進階半導體技術如低介電常數或超低介電常數(ELK)之介電材料，以降低金屬層之間的串音耦合與寄生電容。然而上述低介電常數與ELK介電材料通常為孔洞狀且易碎。用以分隔半導體晶圓上的晶粒之鑽石切割，將會使採用上述介電材料之影像感測器剝離碎裂。
另一習知方法如背照式(BSI)影像感測器會增加畫素單元中光二極體的尺寸。BSI影像感測器通常具有畫素陣列於半導體晶圓的正面上，而光線自影像感測器之背面入射。在製作BSI影像感測器時，先製作影像感測晶片或元件於半導體晶圓上。在形成必要單元於晶圓之中或之上時，半導體晶圓係接合至承載晶圓以進行後續製程。在參數(如接合強度與晶圓變形)之間取得平衡後可最大化接合強度，但仍會造成接合界面之間具有弱點。以鑽石切割將BSI晶粒自結合晶圓切割下來時，元件晶圓中的低介電常數或ELK的介電材料與弱接合界面會增加剝離與碎裂的現象。綜上所述，半導體產業亟需改良的切割線結構。
本發明一實施例提供一種半導體晶圓，包括：多個晶片晶粒區域，以陣列方式排列於晶圓上；多個切割線區域，位於晶片晶粒區域之間；以及第一組的多個多邊形結構， 位於一或多個切割線區域之中，其中切割線區域中的多邊形結構在晶圓切割操作時平衡晶片晶粒區域之間的應力。
本發明一實施例提供一種半導體晶圓，包括：多個晶片晶粒區域，以陣列方式排列於晶圓上，其中每一晶片晶粒區域包括封環區域，且封環區域具有一或多個第一組的多個多邊形結構；以及多個切割線區域，位於晶片晶粒區域之間，其中切割線區域包括一或多個第二組的多個多邊形結構，其中切割線區域與封環區域之間的相鄰之多邊形結構，在晶圓切割操作時平衡晶片晶粒區域之間的應力。
本發明一實施例提供一種半導體晶圓，包括：多個晶片晶粒區域，以陣列方式排列於晶圓上，其中每一晶片晶粒區域包括封環區域，且封環區域具有一或多個第一圖案的虛置結構；以及多個切割線區域，位於晶片晶粒區域之間，其中切割線區域包括一或多個第二圖案的多個虛置結構，其中相鄰的第一圖案與第二圖案，在晶圓切割操作時平衡晶片晶粒區域之間的應力。
a‧‧‧寬度
b‧‧‧長度
100‧‧‧晶圓
110、120、310、320‧‧‧晶粒
115、125、315、325‧‧‧封環結構
117、127、317、327‧‧‧測試墊
130、330‧‧‧無功能的晶圓間隔
312、322、340‧‧‧虛置圖案
313、323、343‧‧‧結構
502‧‧‧金屬化層
504‧‧‧金屬間介電層
506‧‧‧層間介電層
508‧‧‧淺溝槽絕緣層
510‧‧‧矽層
512‧‧‧第一電漿增強氧化物層
514‧‧‧第二電漿增強氧化物層
第1圖係含有數個獨立晶粒之晶圓之平面圖；第2圖係第1圖之晶圓平面圖的放大圖；第3圖係本發明一實施例中，第1圖之晶圓平面圖的放大圖，且其切割線具有虛置圖案或結構於晶粒之間；第4圖係第3圖之晶粒平面圖的放大圖；第5A圖係沿著第3圖之切割線的剖視圖；以及 第5B圖係沿著第2圖之切割線的剖視圖。
可以理解的是，下述內容將提供多種不同的實施例或實例以實施多種實施例的不同結構。下述的特定構件與排列係用以簡化本發明，僅用以舉例而非侷限本發明範疇。本發明的多種實例可採用重複標號標示元件以簡化並清楚說明。然而不同實施例中具有相同標號的元件，不一定具有相同的相對關係及/或組態。
下述用語僅用以描述特定實施例，而非用以侷限申請專利範圍。舉例來說除非特別說明，否則用語「一」或「該」並不排除多個。用語「第一」與「第二」僅用以區隔多個元件、區域、與層狀物等等中的一者與另一者。換言之，第一區域與第二區域之間在不違反申請專利範圍的精神下可彼此置換，而其他區域以此類推。此外方向性用語如「下」、「上」、「頂」、或「底」等等，係用以描述元件(或結構)與另一元件(或結構)於圖式中的關係。必需注意的是，這些方向性用語涵蓋圖式中元件方向以外的其他方向。舉例來說，位於另一元件下方的元件在翻轉圖式後，將轉為位於另一元件上。如此一來，空間方向用語「下方」可包含兩種方向如「上方」與「下方」。此外，用語「晶圓」、「晶片」、與「晶粒」等等用語，在下述內容中為等效用語而不侷限申請專利範圍的範疇。
本發明關於以虛置圖案或結構平衡或減少彩色影像感測器(CIS)其切割線蝕刻、切割、或雷射切割製程所造成的應力、碎裂、與其他負作用。
第1圖係包含多個獨立晶粒110與120之晶圓100的平面圖。用語「晶粒」為一般用語，指的是形成於晶圓100之中或之上的元件。晶圓100上的一或多個獨立晶粒包含但不限於互補式金氧半(CMOS)影像感測器或CIS。舉例來說，形成於晶圓100上的晶粒亦可為一或多種其他的電子、光學、或上述混合之元件，比如正照式(FSI)或背照式(BSI)影像感測器。半導體的晶圓100可由矽、砷化鎵、或其他合適的半導體材料所組成。第2圖係第1圖之晶圓平面圖的放大圖。在第2圖中，晶粒110與120係形成於半導體的晶圓100上，而無功能的晶圓間隔130位於晶粒110與120之間。每一晶粒110與120可具有封環結構115與125，以保護其電路區免受損傷(如切割導致的碎裂與應力)。封環結構115與125可包含用於測試墊117與127與其他結構的區域。由於個別的晶粒110與120通常形成於晶圓100上，因此無功能的晶圓間隔130形成的線區可分隔所有個別的晶粒110與120。晶圓100的無功能的晶圓間隔130通常稱作切割線。藉由切割線蝕刻、晶粒切割、雷射切割、或其他晶粒的分隔方法，可沿著這些切割線自晶圓100切出個別的晶粒110與120。在上述晶粒分隔的製程中，將引發機械應力於半導體的晶圓100上，造成晶粒邊緣碎裂及/或剝離，並劣化個別晶粒上的IC元件其完整性與可信度。此外，由於個別的晶粒110與120其相鄰的半導體層之間的熱膨脹係數(CTE)與拉伸係數(如楊氏係數)不同所殘留的應力，分隔晶粒的製程會讓個別晶粒產生分層與剝離的現象。
第3圖係本發明某些實施例中，第1圖之晶圓平面 圖的放大圖。在第3圖中，切割線具有虛置圖案或結構於晶粒之間。第4圖係第3圖之晶粒平面圖的放大圖。如第3及4圖所示，晶粒310與320係形成於半導體晶粒上，且無功能的晶圓間隔330位於晶粒310與320之間。在本發明某些實施例中，切割線330之寬度a為約80μm。當然，上述尺寸僅用以舉例而非侷限申請專利範圍，切割線自可具有其他寬度。舉例來說，切割線的寬度a可介於30μm至80μm之間，或大於80μm。每一晶粒310與320可具有封環結構315與325以保護其電路不受損傷(比如切割引發的碎裂或應力)。封環結構315與325亦包含用於測試墊317與327與其他結構的區域。在本發明某些實施例中，封環結構315與325之尺寸取決於測試墊317與327的尺寸與數目、晶粒尺寸、或類似參數。
切割線330一起形成的區域可分隔所有形成於晶圓上的個別晶粒。在切割線330中，具有一或多個結構343的一或多個虛置圖案340可形成於晶粒310與320之間，以補償晶粒分隔製程引發的機械應力或其他應力。在本發明多種實施例中，切割線330中的虛置圖案340其長度b為約300μm。當然，上述尺寸僅用以舉例而非侷限申請專利範圍，虛置圖案自可具有其他長度或尺寸。舉例來說，本發明多種實施例中的結構343與個別的虛置圖案340可延伸至切割線330的所有長度，即結構343為實質上占滿所有切割線330的連續膜。如圖所示，虛置圖案340包含兩組或兩陣列的結構，且每一陣列具有九個方形結構343。一陣列結構位於晶粒310與320之兩個相鄰的角落之間，而另一陣列結構位於晶粒310與320另一側之兩個角落之 間。必需注意的是，圖式中結構的幾何形狀與數目僅用以舉例而非侷限申請專利範圍，本發明多種實施例中虛置圖案之結構自可具有任何幾何形狀與數目。舉例來說，虛置圖案340可為對稱或不對稱，而結構343之形狀可為五角形、六角形、矩形、其他合適的多邊形、圓形、或上述之組合。
在本發明某些實施例中，具有一或多個結構313與323的額外虛置圖案312與322可各自形成於每一晶粒(或晶片)310與320上，以平衡晶粒分隔製程造成的機械應力或其他應力。在本發明一實施例中，虛置圖案312與322可形成於個別晶粒之封環結構315與325上。如圖所示，虛置圖案312與322包含一組或一陣列的結構313與323於個別的晶粒310與320之角落上，且每一陣列具有五個方形結構313與323。相同或不同的陣列可位於個別晶粒的每一角落。必需注意的是，圖式中結構的幾何形狀與數目僅用以舉例而非侷限申請專利範圍，本發明多種實施例中虛置圖案312與322所包含的結構自可具有任何幾何形狀與數目。舉例來說，虛置圖案312與322可為對稱或不對稱，而結構313與323之形狀可為五角形、六角形、矩形、其他合適的多邊形、圓形、或上述之組合。在特定陣列中的結構313與323其數目，可大於、等於、或小於與切割線330中對應或相鄰的虛置圖案340中的結構343數目。此外，晶粒310與320中的結構313與323，可延伸晶粒310與320於個別封環結構315與325中的長度。晶粒310與320之角落區域與切割線330中的結構313、323、與343，可最小化並減少晶圓之層狀物中介電材料其介面的分層現象，並減少或平衡晶粒中的殘餘應力與機械 應力。
沿著晶圓的切割線330進行晶粒分隔製程，可自晶圓切出獨立的晶粒310與320。然而本發明實施例採用切割線及/或晶粒中的虛置圖案或結構，可減少或平衡機械應力、殘餘應力、或引發於半導體晶圓上的其他應力，進而增加個別晶粒上的IC元件之完整性與可信度。此外，本發明實施例採用切割線及/或晶粒中的虛置圖案或結構，可減少或平衡機械應力、殘餘應力、或引發於半導體晶圓上的其他應力，進而改善影像感測器的問題如光響應不一致(PRNU)、暗影像不一致(DINU)、或暗訊號不一致(DRNU)等問題。如本產業所知，PRNU與DINU一般會造成固定圖案雜訊於數位影像感測器中，而固定圖案雜訊被視作電荷耦合元件或其他元件上畫素響應的變數。
第5A圖係第3圖中，晶粒的切割線與其他區域的剖視圖。第5B圖係第2圖中，晶粒的切割線與其他區域的剖視圖。第5A圖係本發明一實施例中，第3與4圖的晶粒310與320之間的切割線330之結構343的剖視圖。結構343可具有金屬化(M1)層502於金屬間介電層504(或其他合適的絕緣層)中。金屬間介電層504可為未掺雜的矽酸鹽(USG)、掺雜氟的氧化矽玻璃(FSG)、氮化矽(SIN)、或其他合適的絕緣材料。層間介電層506可沉積於金屬間介電層504上，其組成的絕緣材料可與金屬間介電層504相同或不同。這些介電層之形成方法可為習知沉積技術，包含但不限於化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或其他合適的技術。金屬化層504可為任何合 適的金屬化層，並可包含多個金屬線路與平台墊(landing pad)列。金屬化層的形成可為任何合適的沉積或濺鍍技術。層間介電層506上為淺溝槽絕緣(STI)層508，且矽層510沉積於淺溝槽絕緣層508上。淺溝槽絕緣層508的形成方法可為習知的蝕刻技術。舉例來說，淺溝槽絕緣層508包含一或多個介電材料，包含但不限於氧化矽。第一電漿增強氧化物(PEOX)層512可沉積於矽層510上，而第二電漿增強氧化物層514可沉積於第一電漿增強氧化物層512上。電漿增強氧化物層之形成方法可為習知沉積技術，包含但不限於PECVD或其他合適技術。
如第5A圖所示，第3與4圖中相鄰的結構如封環結構315與325、晶粒310與320、與測試墊317與327具有相同的層狀物。這些結構當然可具有其他層狀物或結構，比如穿透矽通孔(TSV)或金屬化接點如鎢接點等等。此外，申請專利範圍並不限於第5A圖所示之結構。第5B圖係第2圖的晶粒110與120之間的切割線130的剖視圖。第5B圖亦圖示相鄰的類似結構如封環結構115與125、晶粒110與120、及測試墊117與127的剖視圖。比較第5A與5B圖，明顯可知第5B圖的切割線130不具有所謂的結構。在晶粒分隔製程中可能導致晶粒邊緣碎裂及/或剝離或其他機械應力於個別晶粒中，但第5B圖無法平衡引發於半導體之晶圓100上的機械應力。此外，第5B圖中的獨立晶粒110與120之相鄰的半導體層之間，其CTE與拉伸應力不同所造成的殘餘應力無法平衡，在晶粒分隔製程時會導致個別晶粒分層與剝離。
自半導體晶圓分隔或切割晶粒(如影像感測晶粒) 之製程，可包含蝕刻及/或切割上述之晶圓。在製作影像感測晶粒時，影像感測器的光學與電子構件可依需要形成於晶粒的背面與正面之中或之上。舉例來說，彩色濾光片、微透鏡陣列、或類似物可形成於個別晶粒的背面上，而金屬堆疊與其他結構或層狀物可形成於晶粒的正面上。接著可形成遮罩於晶圓背面上，但遮罩其開口露出的背面部份實質上對準第3及4圖中的切割線330。在本發明某些實施例中，遮罩的形成方法為沉積光阻層於晶圓背面上，並微影圖案化與蝕刻光阻，其露出的晶圓背面實質上對準切割線，且露出的晶圓背面不具有上述結構。接著蝕刻遮罩未覆蓋的半導體材料。蝕刻技術可包含但不限於乾式反應性蝕刻、濕式蝕刻、或類似方法。蝕刻可停止於任何層狀物，再進行晶粒切割或其他晶粒分隔製程以分隔或切割個別晶粒。藉由單單使用蝕刻或搭配其他晶粒分隔技術，因機械應力與殘餘應力導致的晶粒剝離與碎裂現象將減少甚至消除。
在本發明某些實施例中，半導體晶圓包括多個晶片晶粒區域以陣列方式排列於晶圓上；多個切割線區域位於晶片晶粒區域之間；以及第一組的多個多邊形結構，位於一或多個該些切割線區域之中。在一實施例中，切割線區域之寬度為約80μm。切割線區域中的多邊形結構在晶圓切割操作時可平衡晶片晶粒區域之間的應力。在另一實施例中，第一組的多邊形結構位於相鄰的晶片晶粒區域的角落之間。第一組的多邊形結構延伸至一或多個切割線區域的所有長度，即以連續膜的形態占住部份的個別之切割線區域。在另一實施例中，第一組的多邊形結構之長度為約300μm。多邊形結構可為任何幾何形狀， 包含但不限於方形、矩形、六角形、五角形、圓形、或上述之組合。此外，多邊形結構可包括一或多個半導體層，其組成與相鄰的晶片晶粒區域中的多個半導體層組成相同。在本發明的額外實施例中，每一晶片晶粒區域包括封環區域，且封環區域包括第二組的多個多邊形結構。在此實施例中，第一組的多邊形結構與第二組的多邊形結構在晶圓切割操作時，可一起平衡晶片晶粒區域之間的應力。此外，第一組的多邊形結構與第二組的多邊形結構具有實質上相同的幾何關係(比如個別結構的形狀、圖案排列、不同區域中的結構相對位置、或類似參數)。
在本發明其他實施例中，半導體晶圓包括多個晶片晶粒區域以陣列方式排列於晶圓上。每一晶片晶粒區域包括封環區域，且封環區域具有一或多個第一組的多個多邊形結構。晶圓更包括多個切割線區域位於晶片晶粒區域之間，且切割線區域包括一或多個第二組的多個多邊形結構。切割線區域與封環區域之間的相鄰之多邊形結構，在晶圓切割操作時平衡晶片晶粒區域之間的應力。在一實施例中，一或多個第一組的多邊形結構位於個別之晶片晶粒區域之角落區域中。在另一實施例中，一或多個第二組的多邊形結構位於相鄰的晶片晶粒區域之角落之間。一或多個第二組的多邊形結構延伸至個別的切割線區域的所有長度，即以連續膜的形態占住部份的個別之切割線區域。此外，第一組的多邊形結構與第二組的多邊形結構之幾何形狀，包含但不限於方形、矩形、六角形、五角形、圓形、或上述之組合。在本發明另一實施例中，相鄰的第一組的多邊形結構與第二組的多邊形結構，具有實質上相同的幾何關 係(比如個別結構的形狀、圖案排列、不同區域中的結構相對位置、或類似參數)。在一實施例中，第二組的多邊形結構包含一或多個半導體層，其組成與相鄰的晶片晶粒區域中的多個半導體層之組成相同。
在本發明多種實施例中的半導體晶圓包括：多個晶片晶粒區域以陣列方式排列於晶圓上，其中每一晶片晶粒區域包括封環區域，且封環區域具有一或多個第一圖案的虛置結構。晶圓更包括多個切割線區域位於晶片晶粒區域之間。切割線區域包括一或多個第二圖案的多個虛置結構，且相鄰的第一圖案與第二圖案在晶圓切割操作時平衡晶片晶粒區域之間的應力。在一實施例中，第二圖案中的虛置結構包括一或多個半導體層，其組成與相鄰的晶片晶粒區域中的多個半導體層之組成相同。在另一實施例中，第一圖案化與第二圖案中的虛置結構不具功能。在又一實施例中，一或多個第一圖案之虛置結構位於個別的封環區域的角落區域中，而一或多個第二圖案之虛置結構位於相鄰的晶片晶粒區域的角落區域之間。
必需強調的是，上述實施例如「較佳實施例」為可能的實施方式，僅用以方便本技術領域中具有通常知識者理解本發明原理。在不偏離本發明精神與原理的前提下，可變化或調整本發明的上述實施例。上述變化與調整亦屬本發明範疇，並受下述申請專利範圍保護。
此外，前述內容已點出多個實施例的特徵，使本技術領域中具有通常知識者更了解本發明。本技術領域中具有通常知識者應理解，在本發明的基礎上可設計或調整其他步驟 與結構，以達到實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解在不偏離發明精神與範疇的前提下進行等效置換(如改變、取代、或替換)。
同樣地，當圖式中的操作具有特定順序時，不應理解為必需照同樣的操作順序進行以達所需結果。在這種情況下，多重進行或並行較為有利。
如第1至5B圖所示的多種組態與實施例，本發明的系統與方法已改善晶粒對晶粒的應力問題。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
310、320‧‧‧晶粒
315、325‧‧‧封環結構
317、327‧‧‧測試墊
330‧‧‧無功能的晶圓間隔
312、322、340‧‧‧虛置圖案
313、323、343‧‧‧結構

Claims (9)

  1. 一種半導體晶圓，包括：一半導體材料；多個晶片晶粒區域，以陣列方式排列於一晶圓上；一層間介電材料與該些晶片晶粒區域相鄰；一金屬線路層與該層間介電材料相鄰，且該金屬線路層位於該晶圓之正面上；多個切割線區域，位於該晶圓之背面上的該些晶片晶粒區域之間；以及一第一組的多個多邊形結構，位於一或多個該些切割線區域之中；其中每一該些多邊形結構包括該半導體材料以及與該半導體材料相鄰之介電層；其中該些切割線區域中的該些多邊形結構在晶圓切割操作時平衡該些晶片晶粒區域之間的應力。
  2. 如申請專利範圍第1項所述之半導體晶圓，其中該第一組的該些多邊形結構位於相鄰的該些晶片晶粒區域的角落之間。
  3. 如申請專利範圍第1項所述之半導體晶圓，其中每一該些晶片晶粒區域包括一封環區域；其中該封環區域包括一第二組的多個多邊形結構，且該第一組的該些多邊形結構與該第二組的該些多邊形結構在晶圓切割操作時平衡該些晶片晶粒區域之間的應力，其中該第一組的該些多邊形結構與該第二組的該些多邊形結構， 具有實質上相同的幾何形狀。
  4. 一種半導體晶圓，包括：一半導體材料；多個晶片晶粒區域，以陣列方式排列於一晶圓上，其中每一該些晶片晶粒區域包括一封環區域，且該封環區域具有一或多個第一組的多個多邊形結構；一層間介電材料與該些晶片晶粒區域相鄰；一金屬線路層與該層間介電材料相鄰，且該金屬線路層位於該晶圓的正面上；以及多個切割線區域，位於該晶圓之背面上的該些晶片晶粒區域之間，其中該些切割線區域包括一或多個第二組的多個多邊形結構，且每一該些多邊形結構包括該半導體材料以及與該半導體材料相鄰之介電層；其中該些切割線區域與該封環區域之間的相鄰之該些多邊形結構，在晶圓切割操作時平衡該些晶片晶粒區域之間的應力。
  5. 如申請專利範圍第4項所述之半導體晶圓，其中一或多個該第一組的該些多邊形結構位於個別之該些晶片晶粒區域之角落區域中，且其中一或多個該第二組的該些多邊形結構位於相鄰的該些晶片晶粒區域之角落之間。
  6. 如申請專利範圍第4項所述之半導體晶圓，其中相鄰的該第一組的該些多邊形結構與該第二組的該些多邊形結構，具有實質上相同的幾何形狀。
  7. 一種半導體晶圓，包括： 一半導體材料；多個晶片晶粒區域，以陣列方式排列於一晶圓上，其中每一該些晶片晶粒區域包括一封環區域，且該封環區域具有一或多個第一圖案的虛置結構；一層間介電材料與該些晶片晶粒區域相鄰；一金屬線路層與該層間介電材料相鄰，且該金屬線路層位於該晶圓的正面上；以及多個切割線區域，位於該晶圓之背面上的該些晶片晶粒區域之間，其中該些切割線區域包括一或多個第二圖案的多個虛置結構，且每一該些虛置結構包括該半導體材料以及與該半導體材料相鄰之介電層；其中該些相鄰的該第一圖案與該第二圖案，在晶圓切割操作時平衡該些晶片晶粒區域之間的應力。
  8. 如申請專利範圍第7項所述之半導體晶圓，其中該第一圖案化與第二圖案中的該些虛置結構不具功能。
  9. 如申請專利範圍第7項所述之半導體晶圓，其中一或多個該第一圖案之該些虛置結構位於個別的該些封環區域的角落區域中，而一或多個該第二圖案之該些虛置結構位於相鄰的該些晶片晶粒區域的角落區域之間。
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