TWI658526B

TWI658526B - 半導體裝置

Info

Publication number: TWI658526B
Application number: TW107101837A
Authority: TW
Inventors: 陳倫倫; 廖修漢; 蔡耀庭
Original assignee: 華邦電子股份有限公司
Priority date: 2018-01-18
Filing date: 2018-01-18
Publication date: 2019-05-01
Also published as: TW201933503A

Abstract

本發明實施例包括一種具有測試墊的半導體裝置，包括：基板、位於基板上之介電層、位於介電層中之導孔以及位於介電層上之測試墊，其中測試墊於其俯視圖中包括：至少三個第一導電帶，第一導電帶彼此間隔開且排列在不同行上，其中第一導電帶藉由第一導電條電性及物理性連接，第一導電條在不同行間係以交錯的方式排列；其中導孔係設置在第一導電帶下。

Description

半導體裝置

本發明係關於一種半導體裝置，且特別關於一種具有測試墊的半導體裝置。

現代的電子裝置中廣泛使用積體電路(integrated circuit，IC)，例如個人電腦、行動電話、數位相機等。其中積體電路的製程主要可分為三個階段，包括：(1)製造矽晶圓、(2)製作積體電路及(3)封裝積體電路。在封裝積體電路時需先藉由晶圓上之切割道(scribe line)將晶圓分割為較小的晶粒，從而進行隨後之封裝步驟。

然而，當晶粒數量增加時，切割晶圓所需的時間亦隨之增加。傳統切割道上之測試墊容易磨損切割晶圓用的切割刀，不僅磨損後較鈍之切割刀容易使切割時產生裂痕，進而降低切割晶圓時之良率，且晶圓切割速度亦隨之降低。過長的切割時間會造成切割時發生不想要之化學反應，且亦會降低產能。因此，需要一種可改進分割速度且增加製造良率的半導體裝置。

本發明實施例包括一種半導體裝置，包括：基板、位於基板上之介電層、位於介電層中之導孔以及位於介電層上之測試墊，其中測試墊於其俯視圖中包括：至少三個第一導電帶，第一導電帶彼此間隔開且排列在不同行上，其中第一導電帶藉由第一導電條電性及物理性連接，第一導電條在不同行間係以交錯的方式排列；其中導孔係設置在第一導電帶下。

10‧‧‧基板

12‧‧‧晶粒

14‧‧‧測試墊

16‧‧‧測試鍵

18‧‧‧切割道

20‧‧‧導孔

22‧‧‧切割道

24‧‧‧測試墊

24a‧‧‧第一導電帶

24b‧‧‧第一導電條

30‧‧‧導孔

32‧‧‧導電層

32a‧‧‧第二導電帶

32b‧‧‧第二導電條

34‧‧‧介電材料

34A、34A’‧‧‧頂面

36‧‧‧鈍化層

38‧‧‧開口

40‧‧‧導電層

40a‧‧‧第三導電帶

40b‧‧‧第三導電條

A-A、B-B‧‧‧剖面

L1、L2、L3、L4‧‧‧長度

T1、T2‧‧‧厚度

W1、W2、W3、W4、W5、W6、W7‧‧‧寬度

X、Y、Z‧‧‧座標

以下將配合所附圖式詳述本發明之實施例。應注意的是，實施例的各種特徵並未按照比例繪示且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明的特徵。

第1圖是根據本發明實施例繪示之具有測試墊結構之半導體裝置的俯視圖。

第2圖是根據本發明實施例繪示之具有測試墊結構之半導體裝置的放大圖。

第3圖是根據本發明實施例繪示之具有測試墊結構之半導體裝置的放大圖。

第4A、4B及4C圖是根據第3圖中分別沿A-A、B-B及C-C剖面線繪示的剖面圖。

第5A圖為第3圖中測試墊的放大圖。

第5B及5C圖為根據本發明實施例繪示之測試墊結構下方之導線結構的俯視圖。

以下公開許多不同的實施方法或是例子來實行所提供之標的之不同特徵。當然這些實施例僅用以例示，且不該以此限定本發明的範圍。舉例來說，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間有特定的關係。

此外，其中可能用到與空間相關用詞，例如“下方”、“較低的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。

如第1圖所示，提供了晶圓10，並在晶圓10上定義複數晶粒12、測試墊14以及測試鍵(test key)16，在一些實施例中，測試墊14及測試鍵16係以交互排列的方式設置在晶粒12間的切割道18中。

晶圓接受測試(wafer acceptable test，WAT)是一種常用的在分割晶圓之前測試晶圓有無缺陷的方法。在晶圓接受測試時，可使用電性連接到測試鍵16的測試墊14以測量測試鍵16的電性，從而可確保半導體製程的穩定性及晶圓的品質，從而提高良率。

第2圖繪示第1圖中切割道18的局部放大圖。切割道18具有寬度W1。測試墊14具有寬度W2，且其下方具有數個導孔20，其大抵沿測試墊14的周圍設置，並與測試墊14電性及物理性連接。

在第2圖的實施例中，整個測試墊14是由一整塊金屬所形成。因此當切割晶圓產生裂痕時，裂痕會傾向沿著同樣的方向傳播，因而裂痕容易直接裂進晶片中，破壞晶片結構，造成良率降低。此外，由於金屬的延展性較好，因此現在切割測試墊14時需要花費較長的時間。特別是當晶粒尺寸降低或數量增加時，過長的切割時間可能會造成切割時發生不想要之化學反應。

第3圖是根據本發明另一實施例繪示之測試墊的局部放大圖。在切割道22上具有測試鍵16及測試墊24，其中切割道23具有寬度W3，測試墊24具有寬度W4。與第2圖實施例中的測試墊14不同的是，測試墊24包括大抵沿X方向延伸的複數第一導電帶24a及大抵沿Y方向延伸的複數第一導電條24b，其中X方向為切割方向。在第一導電帶24a下設置有導孔30，且在單一個第一導電帶24a下設置有複數導孔30，但在第一導電條24b下並無設置導孔。在第一導電帶24a及第一導電條24b間填充有介電材料34。應注意的是，在不同第一導電帶24a間的第一導電條24b係交錯地排列。與測試墊14比較，因測試墊24填充有介電材料，會將切割時裂開的方向限制在X方向，進而降低裂痕裂進晶片中的機率，因此也可有效降低切割時間。

在第3圖的實施例中，由於切割晶圓時的裂痕會傾向沿著延展性較差的介電材料34傳播，且測試墊24的第一導電帶24a間的第一導電條24b係交錯地排列，使得分割晶圓時所產生的裂痕不會傾向朝同一方向傳播，所以本案測試墊24的結構可防止裂痕直接穿過測試墊24進入晶粒中，因而可提升分割晶圓時的良率。此外，由於在第一導電帶24a及第一導電條24b間填充有較脆之介電材料34，從而使切割時碰到的阻力變小，進而讓切割變得更加容易，以增加分割晶圓時的速度並減緩切割刀的磨損，從而降低生產成本。

此外，由於這種結構防止了裂痕的傳播，因而不須使用較寬的切割道來防止裂痕傳播至晶粒內部，所以可縮小測試墊的寬度W4。因此，測試墊24較小的寬度W4可連帶降低切割道22的寬度W3，使其小於切割道18的寬度W1。因此，測試墊24的結構可增加晶圓上的可使用空間。

應注意的是，相鄰兩個第一導電帶24a的間距W5會小於用於晶圓接受測試的探針頭(未繪示)直徑。舉例來說，間距W5小於探針頭直徑的1/3至1/2，其中探針頭直徑介於10μm及20μm之間。因此可允許探針頭直接接觸第一導電帶24a，進而確保晶圓接受測試的可行性。

可由導電材料形成測試墊24，如鋁、銅或其合金等。可使用合適之罩幕(未繪示)，並藉由微影(例如，對導電材料層進行曝光及顯影製程)及蝕刻製程以形成圖案化的測試墊14及24。

介電材料34可包括一種或多種介電材料，如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃 (fluorosilicate glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或其他合適的介電材料。

第4A圖、第4B圖及第4C圖分別為沿著第3圖中的剖面線A-A、B-B及C-C繪示的晶圓10的剖面圖。第4A圖包括了測試墊24以及位於其下的導電層32(第一導電層)及導電層40(第二導電層)，以及電性連接測試墊24、導電層32及導電層40的導孔30，其中測試墊24的厚度T1可大於導電層32的厚度T2，且導電層32的厚度T2與導電層40的厚度T3大抵相同。舉例來說，厚度T1可介於約800nm至約1000nm的範圍，厚度T2及T3可介於約200nm至約300nm的範圍。且晶圓10可包括不只一層導電層32及導電層40，端看設計需求。介電材料34亦設置在測試墊24、導電層32及導電層40間。在測試墊24上形成有鈍化層36以及開口38。

如第4A及4B圖所示，可在測試墊24上沉積氮化物、氧化物、氮氧化物、其他合適的介電材料或上述之組合，且藉由如微影及蝕刻形成鈍化層36，但本發明實施例並不以此為限。如第4A圖所示，鈍化層36的尺寸係小於測試墊24之尺寸，以藉由開口38露出測試墊24，進而允許進行晶圓接受測試時，探針頭可經由開口38直接接觸測試墊24以測量測試鍵16的電性，進而提升晶圓接受測試的穩定性。

如第4B圖所示，介電材料34的頂面可為平坦頂面34A，但本發明並不以此為限。根據設計需求，可調整製程以使得介電材料34具有向下凹陷之頂面34A’(如第4B圖虛線所示)。

如第4C圖所示，於X方向上，測試墊24具有長度L3，且測試墊24未被鈍化層36所覆蓋的區域(即進行晶圓接受測試時探針頭接觸的地方)具有長度L4，其中長度L3的長度範圍介於50μm至70μm間，長度L4的範圍介於40μm至60μm間，且長度L4對L3的比值可介於約0.9至約1間。

可由導電材料形成導孔30、導電層32及導電層40，如鋁、銅或其合金等，其中導電層32及導電層40的材料可與測試墊24不同，而導電層32及導電層40的材料可彼此相同。可藉由一或多道蝕刻製程，利用圖案化的罩幕層(未繪示)，使用如微影及蝕刻等合適製程，以在介電材料34中形成導孔開口(未繪示)，隨後在介電材料34上形成導電層32及導電層40並填充導孔開口以形成導孔30。可使用任何合適的沉積製程(如化學氣相沉積、物理氣相沉積或原子層沉積等)形成導孔30、導電層32及導電層40。

第5A圖是第3圖中測試墊24的放大圖。第5B及5C圖為分別為導電層32及導電層40的俯視圖。在第5B圖中，導電層32包括三條第二導電帶32a及複數第二導電條32b，及設置在第二導電帶32a及第二導電條32b間的介電材料34。在第5C圖中，導電層40包括三條第三導電帶40a及複數第三導電條40b，及設置在第三導電帶40a及第三導電條40b間的介電材料34。在測試墊24及導電層32下設置有複數個導孔30。其中第二導電帶32a及第三導電帶40a、第二導電條32b及第三導電條40b、介電材料34的材料與製程分別與第一導電帶24a、第一導電條24b及介電材料34的材料與製程大致相同。

第二導電帶32a及第三導電帶40a具有與第一導電帶24a相同之長度L1及寬度W6，第二導電條32b及第三導電條40b具有與第一導電條24b相同之長度L2及寬度W7，其中寬度W6大於寬度W7，長度L2等同兩導電帶間的間距W5。舉例來說，寬度W6及寬度W7分別可具有約10μm至約15μm的範圍以及約0.5μm至約1μm的範圍，且寬度W6對W7的比值可介於約10至約30的範圍。此外，整個第一導電帶24a、第二導電帶32a及第三導電帶40a的寬度W6均大抵相同。如第5B圖所示，導孔30係設置在第二導電帶32a下，且單個第二導電帶32a下設置有複數導孔30。雖然在第5C圖中的第三導電帶40a下未繪示導孔30，但本發明並不以此為限。在單個第三導電帶40a下亦可具有複數導孔30，端看設計需求。第二導電帶32a及第三導電帶40a朝X方向延伸，第二導電條32b及第三導電條40b大抵朝向Y方向延伸並各自交錯排列。換句話說，第一導電帶24a、第二導電帶32a及第三導電帶40a在晶圓10上的投影大抵互相重合。由於不同行中之第二導電條32b及第三導電條40b係各自交錯地排列，藉此可改變分割晶圓時產生的裂痕方向，進而防止裂痕直接進入晶粒中造成良率降低。

在一些實施例中，第一導電帶24a、第二導電帶32a及第三導電帶40a在晶圓10上的投影(沿Z方向)大抵互相重合，但第一導電條24b在晶圓10上的投影不與第二導電條32b重合而是交錯設置，而第一導電條24b及第三導電條40b在晶圓10上的投影大抵重合，如第5A-5C圖所示。然而，本發明並不以此為限。舉例來說，第一導電條24b與第二導電條32b在基板上的投影亦可大抵重合，或第一導電條24b及第三導電條40b在基板上的投影亦可交錯設置。測試墊24的上視輪廓與導電層32及導電層40的上視輪廓在Z方向的投影大致重合。

第5A-5C圖中之導電帶及導電條之數量僅為示例性的，而非用於限制。舉例來說，測試墊24亦可具有3條以上之第一導電帶24a(如4條、5條等)，且在不同行間亦可具有4條以上之第一導電條24b(如5條、6條等)，導電墊32及導電墊40亦可具有3條以上之第二導電帶32a及第三導電帶40a(如4條、5條等)，且在不同行間亦可具有4條以上之第二導電條32b及第三導電條40b(如5條、6條等)，且第一導電條24b、第二導電條32b及第三導電條40b的數目可以不相同，端看設計需求。於另一實施例中，亦可使用未圖案化之導電層以取代圖案化之導電層32或導電層40。

綜上所述，本發明實施例提供了一種半導體裝置，其包括一種測試墊結構。上述測試墊可具有三條或以上之導電帶及在上述導電帶間的複數導電條，其中在不同行間的導電條係交錯地排列。藉由上述排列方式，可降低晶圓分割時產生之裂痕傳播進入晶粒中，進而可增加晶圓分割的良率。此外，由於在上述導電帶間填充有延展性較差之介電材料，因而可使分割晶圓時之難度降低，進而增加分割晶圓的速度以及降低其成本。

上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明之各面向。任何所屬技術領域中具有通常知識者，可無困難地以本發明為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明之精神及範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明的精神及範圍。

Claims

一種半導體裝置，包括：一基板；一介電層，位於該基板上；一測試墊，位於該介電層上，其中該測試墊於其俯視圖中包括：至少三個第一導電帶，該些第一導電帶彼此間隔開且排列在不同行上，其中該些第一導電帶藉由複數第一導電條電性及物理性連接，該些第一導電條在不同行間係以交錯的方式排列；以及複數導孔，位於該介電層中，其中該些導孔係設置在該些第一導電帶下。
如申請專利範圍第1項所述之半導體裝置，其中該測試墊係設置在該基板之一切割道上。
如申請專利範圍第1項所述之半導體裝置，其中該些第一導電帶之寬度大於該些第一導電條之寬度。
如申請專利範圍第1項所述之半導體裝置，其中該些第一導電帶係朝一第一方向延伸，該些第一導電條係朝一第二方向延伸，該第一方向大抵垂直該第二方向。
如申請專利範圍第1項所述之半導體裝置，其中該些第一導電帶及該些第一導電條間具有一介電材料。
如申請專利範圍第1項所述之半導體裝置，其中該些第一導電帶間之間距對一探針頭之寬度之比值為約1/2至約1/3。
如申請專利範圍第1項所述之半導體裝置，其中該些第一導電帶之寬度介於10μm至15μm間，且該些第一導電條之寬度介於0.5μm至1μm間。
如申請專利範圍第1項所述之半導體裝置，其中該測試墊係由3至5條第一導電帶及4至6條第一導電條所組成。
如申請專利範圍第1項所述之半導體裝置，更包括一鈍化層，設置在該測試墊上，且該鈍化層的材料包括氧化物、氮化物或其組合。
如申請專利範圍第1項所述之半導體裝置，其中該些導孔未設置在該些第一導電條下。
如申請專利範圍第1項所述之半導體裝置，更包括一第一導電層，位於該些導孔下，其中該第一導電層於其俯視圖中包括：至少三個第二導電帶，該些第二導電帶彼此間隔開且排列在不同行上，其中該些第二導電帶藉由複數第二導電條電性及物理性連接，該些第二導電條在不同行間係以交錯的方式排列。
如申請專利範圍第11項所述之半導體裝置，其中該些第一導電帶在該基板上的一投影大抵重疊該些第二導電帶在該基板上的一投影，且該些第一導電條在該基板上的一投影不重疊該些第二導電條在該基板上的一投影。
如申請專利範圍第11項所述之半導體裝置，其中該測試墊之厚度大於該導電層之厚度。
如申請專利範圍第11項所述之半導體裝置，更包括一第二導電層，位於該第一導電層下，其中該第二導電層之四側邊大抵切齊該第一導電層之四側邊。