JP7277248B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP7277248B2
JP7277248B2 JP2019086104A JP2019086104A JP7277248B2 JP 7277248 B2 JP7277248 B2 JP 7277248B2 JP 2019086104 A JP2019086104 A JP 2019086104A JP 2019086104 A JP2019086104 A JP 2019086104A JP 7277248 B2 JP7277248 B2 JP 7277248B2
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor layer
insulator
semiconductor device
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019086104A
Other languages
English (en)
Other versions
JP2020181953A (ja
Inventor
英明 石野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2019086104A priority Critical patent/JP7277248B2/ja
Priority to US16/855,197 priority patent/US11329088B2/en
Publication of JP2020181953A publication Critical patent/JP2020181953A/ja
Application granted granted Critical
Publication of JP7277248B2 publication Critical patent/JP7277248B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/1463Pixel isolation structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14603Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14603Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14609Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14634Assemblies, i.e. Hybrid structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14636Interconnect structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469Assemblies, i.e. hybrid integration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • H01L2224/03616Chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05567Disposition the external layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • H01L2224/80357Bonding interfaces of the bonding area being flush with the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/9202Forming additional connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/1464Back illuminated imager structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14643Photodiode arrays; MOS imagers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)

Description

本発明は、半導体装置及びその製造方法に関する。
半導体装置と外部との間の電気的接続の一態様として、半導体層の裏面の側から半導体層を貫き外部接続電極(パッド電極)に達する開口部を設け、この開口部内に露出した外部接続電極にワイヤボンディング等によって電気的な接続を形成する方法がある。
特許文献1には、半導体基板を貫き外部接続電極を露出する開口部の周囲にDTI(Deep Trench Isolation)からなる絶縁構造体を設けた半導体装置が開示されている。開口部の周囲にこのような絶縁構造体を設けることにより、仮に外部接続電極に接続されるリード線が開口部の側壁に接触した場合にもリード線と内部素子との間の絶縁状態が確保され、半導体装置の機能を維持することができる。
特開2010-109137号公報
しかしながら、上述のDTIを用いた絶縁構造体について本願発明者が鋭意検討を行ったところ、絶縁構造体の近傍に半導体基板の欠損やクラックが発生することが判明した。また、半導体基板の欠損やクラックが発生した状態のままで半導体装置を製造すると、欠損やクラックに起因する異物によって良品率が著しく低下することも判明した。
本発明の目的は、良品率を低下することなく外部接続電極用の開口部の絶縁性能を確保しうる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、第1面と、前記第1面と反対の第2面と、を有する半導体層と、前記半導体層の前記第1面の側に設けられた配線構造体と、を有し、前記半導体層に、複数の半導体素子が設けられた半導体素子部と、各々が前記第2面の側から前記半導体層を貫く複数の開口部と、が設けられた半導体装置であって、前記第2面に沿った仮想面内において前記複数の開口部のうちの少なくとも1つの開口部を囲うように設けられ、且つ、前記半導体層の厚さをTとして、前記半導体層の前記第1面からT/2より大きくTより小さい深さに渡って設けられた絶縁体部を有し、前記半導体層は、前記仮想面内において前記絶縁体部に対して前記1つの開口部とは反対側に設けられた第1導電型の第1半導体領域と、前記第2面に垂直な方向において前記絶縁体部の前記第2面の側の面から前記第2面に渡って前記半導体層に設けられた第2導電型の第2半導体領域と、を有する半導体装置が提供される。
また、本発明の他の一観点によれば、第1面と前記第1面とは反対の第2面とを有する半導体基板の前記第1面の側に、第1溝と第2溝を形成する工程と、前記第1溝の底部において前記半導体基板に不純物を導入して、第1半導体領域を形成し、前記第2溝の底部において前記半導体基板に不純物を導入して、第2半導体領域を形成する工程と、前記第1溝に絶縁材料を埋め込むことにより第1絶縁体部を形成し、前記第2溝に絶縁材料を埋め込むことにより第2絶縁体部を形成す工程と、前記半導体基板の前記第1面の上に、配線構造体を形成する工程と、前記半導体基板の前記第2面の側から前記半導体基板を薄化することにより、前記半導体基板から半導体層を形成する工程と、を有し、前記第1溝と前記第2溝を形成する工程では、前記第2溝の幅は前記第1溝の幅よりも広く、前記第2溝の深さは前記第1溝の深さよりも深く、前記薄化する工程では、前記半導体層の前記配線構造体の側とは反対側の面に、前記第1半導体領域及び前記第2絶縁体部が露出し、前記第1溝の深さは、前記薄化の後における前記半導体層の厚さをTとして、T/2より大きくTより小さい半導体装置の製造方法が提供される。
本発明によれば、半導体装置の良品率を低下することなく、外部接続電極用の開口部の絶縁性能を確保することができる。
本発明の第1実施形態による半導体装置の上面図である。 本発明の第1実施形態による半導体装置の概略断面図である。 本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。 本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。 本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。 本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。 本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その5)である。 本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その6)である。 本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その7)である。 本発明の第2実施形態による半導体装置の概略断面図である。 本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。 本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。 本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その3)である。 本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その4)である。 本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その5)である。 本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その6)である。 本発明の第3実施形態による半導体装置の概略断面図である。 本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その1)である。 本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その2)である。 本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その3)である。 本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その4)である。 本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その5)である。 本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
[第1実施形態]
本発明の第1実施形態による半導体装置の概略構成について、図1及び図2を用いて説明する。図1は、本実施形態による半導体装置の上面図である。図2は、本実施形態による半導体装置の概略断面図である。図2は、図1のA-A′線断面図である。
本実施形態による半導体装置は、半導体ウェーハの上に複数個、同時に製造される。図1は、半導体ウェーハの上に配された複数の半導体装置のうちの1つとその周辺部の上面図を示したものである。半導体ウェーハには、複数の半導体装置の各々に対応する複数の半導体チップ領域10が設けられる。各半導体チップ領域10の周囲には、半導体装置を個片化する際に半導体ウェーハを切断(ダイシング)する領域であるスクライブ領域12が設けられる。
半導体チップ領域10には、半導体装置に必要とされる所定の機能ブロックが設けられる。ここでは一例として固体撮像装置を想定し、半導体チップ領域10の中央部に、半導体素子部14として、複数の光電変換素子が行列状に配列された画素領域が設けられているものとする。半導体素子部14の周囲には、半導体装置と外部の装置との間の電気的な接続を行うための複数の外部接続電極264が設けられている。なお、ここでは半導体装置として固体撮像装置を例示するが、半導体装置が備える機能は特に限定されるものではない。
スクライブ領域12には、製造工程の管理等のための種々のパターンが設けられる。図1にはその1つとして、フォトリソグラフィ工程においてレチクルの位置合わせを行うために用いられるアライメントマーク16を示している。
平面視において、半導体チップ領域10には、その外周に沿って枠状の絶縁体部232が設けられている。また、平面視において、外部接続電極264の各々には、その外周に沿って枠状の絶縁体部230が設けられている。絶縁体部230は、外部接続電極264に接続される配線や電極等の導電体部材と半導体装置の内部の配線や素子との間の絶縁性を向上する役割を有する。外部接続電極264に接続される導電体部材は、特に限定されるものではなく、例えば、ボンディングワイヤや貫通電極などの接続部材であり得る。
本実施形態による半導体装置は、例えば図2に示すように、第1部品100と第2部品200とを含んで構成されうる。例えば、半導体装置が固体撮像装置の場合においては、第2部品200の側に光電変換素子を設け、第1部品100の側に信号処理回路や制御回路を設けることができる。このように構成することで、アナログ部を構成する基板及びロジック部を構成する基板の双方に対して好適な製造プロセスをそれぞれ適用することができ、より良好な特性を得ることが可能となる。なお、第1部品100は、必ずしも素子を有する必要はなく、第2部品200を支持するための支持基板としての役割のみを有するものであってもよい。また、第1部品100は必ずしも必須ではなく、第2部品200のみによって半導体装置を構成してもよい。本例の第1部品100と第2部品200は互いに積層されたチップでありうる。このような半導体装置は、第1部品100を含むウェーハと第2部品200を含むウェーハとを接合した接合ウェーハを形成した後に、接合ウェーハをダイシングして製造することができる。他の製造方法として、第1部品100を含むウェーハをダイシングして得たチップと、第1部品100を含むウェーハをダイシングして得たチップと、を互いに接合する方法もある。
第1部品100は、互いに反対の表面をなす一対の第1面112及び第2面114を有する半導体層110と、半導体層110の第1面112の側に設けられた配線構造体150と、を有する。半導体層110の第1面112には、絶縁体部116と、ゲート電極118を有するMOSトランジスタと、が設けられている。配線構造体150は、層間絶縁膜120,126,132,138と、その中に配された配線124,130,136,144と、を有する。MOSトランジスタ、配線124,130,136,144等は、層間絶縁膜120,126,132,138の中に配されたコンタクトプラグやビアプラグを介して電気的に接続されている。
第2部品200は、互いに反対の表面をなす一対の第1面212及び第2面214を有する半導体層210と、半導体層210の第1面212の側に設けられた配線構造体280と、半導体層210の第2面214の側に設けられた構造体274と、を有する。半導体層210の第1面212には、絶縁体部228と、ゲート電極236を有するMOSトランジスタと、が設けられている。配線構造体280は、層間絶縁膜238,244,250,256,266と、その中に配された配線242,248,254,262,272と、を有する。また、配線構造体280は、配線262と同じ層によって構成された外部接続電極264を更に有する。MOSトランジスタ、配線242,248,254,262,272、外部接続電極264等は、層間絶縁膜238,244,250,256,266の中に配されたコンタクトプラグやビアプラグを介して電気的に接続されている。構造体274は、半導体装置が備える機能に応じた所定の構造体を含む。例えば、第2部品200の側に裏面照射型の撮像素子を形成する場合、構造体274は、遮光層、カラーフィルタ層、マイクロレンズ層等を含む光学構造体であり得る。なお、構造体274は、必ずしも設ける必要はない。
第1部品100と第2部品200とは、第1部品100の層間絶縁膜138側の面と第2部品200の層間絶縁膜266側の面とが向き合うように、互いに接合されている。第1部品100の配線144と第2部品200の配線272とは、第1部品100と第2部品200との接合面300において電気的に接続されている。
第2部品200の構造体274、半導体層210及び層間絶縁膜238,244,250,256には、第1部品100との接合面300とは反対の面側からこれらを貫通し、外部接続電極264に達する開口部276が設けられている。すなわち、開口部276は、構造体274と、半導体層210と、配線構造体280の一部と、を貫き、その中に外部接続電極264を露出している。これにより、開口部276を介して配線や電極を外部接続電極264に電気的に接続できるようになっている。
また、第2部品200の半導体層210には、第2面214に沿った仮想面内において開口部276を囲うように、絶縁体部230が設けられている。絶縁体部230は、少なくとも1つの開口部276を囲うように設けられている。すなわち、複数の開口部276が1つの絶縁体部230で囲まれていてもよいし、複数の開口部276の各々が絶縁体部230で囲まれていてもよい。
絶縁体部230は、半導体層210の第1面212に達し、半導体層210の第2面214の側において半導体領域224に接している。半導体領域224は、半導体層210の第2面214に達している。換言すると、半導体領域224は、第2面214に垂直な方向において絶縁体部230の第2面214の側の面から第2面214に渡って半導体層210に設けられている。
半導体領域224は、半導体層210の、第2面214に沿った仮想面内において絶縁体部230に対して開口部276側に位置する第1の領域及び絶縁体部230に対して開口部276とは反対側に位置する第2の領域に対して、逆の導電型を有している。第1の領域は、開口部276と当該開口部276を囲う絶縁体部230との間の領域である。すなわち、第1の領域と第2の領域とは、絶縁体部230及び半導体領域224によって、互いに電気的に分離されている。なお、本実施形態の絶縁体部230のように、半導体層に設けられた深い溝に埋め込まれた絶縁体よりなる絶縁構造体は、ディープトレンチ分離(DTI:Deep Trench Isolation)と呼ばれることがある。
このように、本実施形態の半導体装置においては、外部接続電極264を露出する開口部276を囲うように、半導体層210に、絶縁体部230と半導体領域224とが設けられている。したがって、外部接続電極264に配線を接続した場合に、仮にこの配線が開口部276の内壁に接触したとしても、絶縁体部230及び半導体領域224によって半導体層210に形成された他の素子等との間の電気的絶縁状態を維持することができる。また、絶縁体部230は半導体層210の第2面214に達していないため、絶縁体部230を形成したことによる半導体層210の機械的強度の低下を抑制することができる。これにより、例えば半導体層210を薄化する工程における応力集中を低減し、チッピングやクラック等の発生を抑制することができる。
次に、本実施形態による半導体装置の製造方法について、図3乃至図9を用いて説明する。図3乃至図9は、本実施形態による半導体装置の製造方法を示す工程断面図であり、図1のA-A′線断面図に対応している。
まず、第1部品100の基材として、半導体層110を用意する。半導体層110は、例えばシリコン基板であり、互いに反対の表面をなす一対の第1面112と第2面114とを有する。
次いで、半導体層110の第1面112の側に、公知の半導体装置の製造プロセスにより、絶縁体部116と、ゲート電極118を含むMOSトランジスタと、層間絶縁膜120と、コンタクトプラグ122と、配線124と、を形成する。更に、層間絶縁膜120の上に、層間絶縁膜126と、配線130と、配線124と配線130とを接続するビアプラグ128と、を形成する。更に、層間絶縁膜126の上に、層間絶縁膜132と、配線136と、配線130と配線136とを接続するビアプラグ134と、を形成する(図3(a))。ビアプラグ128と配線130、並びに、ビアプラグ134と配線136は、一体に形成されていてもよい。
なお、ここでは一例として3層の配線層を含む構成を説明したが、配線層数は任意に選択可能である。また、図には半導体層110に形成する素子としてMOSトランジスタのみを示しているが、MOSキャパシタ、トレンチキャパシタ、拡散層やゲート層を利用した抵抗素子等のその他の素子を配置することも可能である。また、配線層間にMIMキャパシタなどを配置することも可能である。
また、各部の構成材料も、一般的に使用されている材料の中から任意に選択可能である。例えば、ゲート電極118には、例えば、ポリシリコンの単層構造、ポリサイド構造、ポリメタル構造などを適用可能である。コンタクトプラグ122には、例えば、タングステンをバリアメタルの窒化チタンとともに適用可能である。層間絶縁膜120,126,132には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜120,126,132は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。配線124,130,136、ビアプラグ128,134には、アルミニウムや銅などの金属を主体とする導電性材料を適用可能である。
次いで、層間絶縁膜132の上に、例えばCVD法により絶縁膜を堆積し、層間絶縁膜138を形成する。層間絶縁膜138には、層間絶縁膜120,126,132と同様、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜138は、単層構造であってもよいし、前述の絶縁材料を組み合わせた積層構造であってもよい。
次いで、層間絶縁膜138に、例えばデュアルダマシンプロセスを用いて、配線136に達するビアホール140と、層間絶縁膜138の表面部に設けられ、ビアホール140に連通する配線溝142と、を形成する(図3(b))。
なお、配線溝142は、第1部品100と第2部品200とを接合した際に平面視において外部接続電極264と重なる領域に複数配置するとともに、それ以外の領域にも配置する。その際、外部接続電極264と重なる領域とそれ以外の領域とに、配線溝142をそれぞれ適切な密度で配置する。
次いで、ビアホール140内及び配線溝142内を含む層間絶縁膜138側の全面に、例えばスパッタ法、CVD法、めっき法等を用い、例えば銅を主体とする導電膜を形成する。
次いで、化学的機械的研磨(CMP)法により、層間絶縁膜138の上の導電膜を除去し、ビアホール140に埋め込まれた導電膜よりなるビア部と、配線溝142に埋め込まれた導電膜よりなる配線部と、を含む配線144を形成する(図3(c))。
以上により、接合前の第1部品100が完成する。
また、第1部品100とは別に、第2部品200の基材として、半導体層210を用意する。半導体層210は、例えばシリコン基板であり、対向する一対の表面である第1面212と第2面214とを有する。半導体層210の導電型はN型及びP型のいずれでもよいが、ここではN型の半導体層210を想定して説明を行うものとする。
次いで、半導体層210の第1面212の上に、例えばCVD法により、例えば膜厚が0.5μm~1.0μm程度の絶縁膜216を形成する。絶縁膜216の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜216には、シリコン酸化膜やシリコン窒化膜等を適用可能である。絶縁膜216は、単層構造であってもよいし、前述の絶縁材料を組み合わせた積層構造であってもよい。
次いで、フォトリソグラフィ及びドライエッチングを用いて絶縁膜216及び半導体層210をパターニングし、絶縁膜216及び半導体層210に、溝218を形成する(図4(a))。溝218は、後工程で外部接続電極264が設けられる領域の外周に沿った枠状の領域に設けられる。
ここで、溝218の第1面212からの深さDは、半導体層210の薄化後の厚さをTとして、T/2<D<Tの範囲に設定する。例えば、半導体層210の薄化後の厚さTを3.0μmとする場合、溝218の深さDは2.6μm程度に設定することができる。
次いで、絶縁膜216をマスクとして半導体層210にイオン注入により不純物を導入し、半導体層210に設けられた溝218の底部の半導体層210内に、半導体層210とは逆導電型の半導体領域224を形成する(図4(b))。本実施形態では半導体層210としてN型を想定しているため、半導体領域224はP型となる。半導体領域224は、半導体層210の薄化後の厚さTに相当する深さに少なくとも達していればよい。半導体層210の薄化後の厚さTが3.0μm、溝218の深さDが2.6μmの場合、半導体領域224の深さ方向の幅は、例えば0.4μm~0.7μm程度に設定可能である。
次いで、溝218内を含む絶縁膜216側の全面に、例えばCVD法により、絶縁膜226を形成する(図4(c))。絶縁膜226の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜226には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を適用可能である。
次いで、少なくとも半導体層210の溝218内に埋め込まれた絶縁膜226が残存するように、絶縁膜216上の絶縁膜226と、絶縁膜216と、を順次除去する(図4(d))。絶縁膜226及び絶縁膜216の除去には、CMP法、ウェットエッチング、ドライエッチング等を適用可能である。
次いで、半導体層210の第1面212の側の表面部に、例えばSTI(Shallow Trench Isolation)法等により、絶縁体部228を形成する。絶縁体部228は、半導体層210の第1面212に活性領域を画定する素子分離部を構成するほか、平面視において溝218と重なる領域に形成される。これにより、溝218が設けられた部分には、絶縁膜226と絶縁体部228とにより構成される絶縁体部230が形成される(図5(a))。なお、STI法により形成される絶縁体部228の深さ方向の典型的な厚さは、半導体層210の薄化後の厚さをTとして、T/2以下である。
次いで、絶縁体部230を形成した半導体層210の第1面212の側に、公知の半導体装置の製造プロセスにより、ゲート電極236を含むMOSトランジスタと、層間絶縁膜238と、コンタクトプラグ240と、配線242と、を形成する。更に、層間絶縁膜238の上に、層間絶縁膜244と、配線248と、配線242と配線248とを接続するビアプラグ246と、を形成する。更に、層間絶縁膜244の上に、層間絶縁膜250と、配線254と、配線248と配線254とを接続するビアプラグ252と、を形成する(図5(b))。ビアプラグ246と配線248、並びに、ビアプラグ252と配線254は、一体に形成されていてもよい。
なお、ここでは一例として3層の配線層を含む構成を説明したが、配線層数は任意に選択可能である。また、図には半導体層210に形成する素子としてMOSトランジスタのみを示しているが、フォトダイオード、キャパシタ、抵抗素子等の他の素子を配置することも可能である。
また、各部の構成材料も、一般的に使用されている材料の中から任意に選択可能である。例えば、ゲート電極236には、例えば、ポリシリコンの単層構造、ポリサイド構造、ポリメタル構造などを適用可能である。コンタクトプラグ240には、例えば、タングステンをバリアメタルの窒化チタンとともに適用可能である。層間絶縁膜238,244,250には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜238,244,250は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。配線242,248,254、ビアプラグ246,252には、アルミニウムや銅などの金属を主体とする導電性材料を適用可能である。
次いで、層間絶縁膜250の上に、例えばCVD法により絶縁膜を堆積し、層間絶縁膜256を形成する。層間絶縁膜256は、層間絶縁膜238,244,250と同様、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜256は、単層構造であってもよいし、前述の絶縁材料を組み合わせた積層構造であってもよい。
次いで、フォトリソグラフィ及びドライエッチングを用いて層間絶縁膜256をパターニングし、層間絶縁膜256に、ビアプラグ260を埋め込むためのビアホール258を形成する。
次いで、ビアホール258内を含む層間絶縁膜256側の全面に、例えばCVD法やスパッタ法等により導電膜を堆積する。この導電膜には、バリアメタルとしての窒化チタン膜とタングステン膜との積層膜を適用可能である。
次いで、層間絶縁膜256の上の導電膜をCMP法やエッチバック等により除去し、ビアホール258内に埋め込まれたビアプラグ260を形成する(図5(c))。
次いで、ビアプラグ260が埋め込まれた層間絶縁膜256の上に、例えばスパッタ法により導電膜を堆積する。この導電膜には、アルミニウムを主体とする金属材料を適用可能である。
次いで、フォトリソグラフィ及びドライエッチングにより層間絶縁膜256上の導電膜をパターニングし、この導電膜よりなる配線262と外部接続電極264とを形成する(図6(a))。外部接続電極264が設けられる領域は、図1に示すように、平面視において枠状の絶縁体部230によって囲まれる領域を含む。
次いで、配線262及び外部接続電極264を覆うように、層間絶縁膜256側の全面に、例えばCVD法により絶縁膜を堆積し、層間絶縁膜266を形成する。層間絶縁膜266は、層間絶縁膜238,244,250,256と同様、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜266は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。例えば、シリコン酸化膜を堆積後、シリコン酸化膜の表面をCMP法により平坦化し、平坦化したシリコン酸化膜の上にシリコン窒化膜を堆積する。これにより、シリコン酸化膜とシリコン窒化膜との2層構造からなり表面が平坦化された層間絶縁膜266を形成する。
次いで、層間絶縁膜266に、例えばデュアルダマシンプロセスを用いて、配線262や外部接続電極264に達するビアホール268と、層間絶縁膜266の表面部に設けられ、ビアホール268に連通する配線溝270と、を形成する(図6(b))。
次いで、ビアホール268内及び配線溝270内を含む層間絶縁膜266側の全面に、例えばスパッタ法、CVD法、めっき法等を用い、例えば銅を主体とする導電膜を形成する。
次いで、CMP法により、層間絶縁膜266の上の導電膜を除去し、ビアホール268に埋め込まれた導電膜よりなるビア部と、配線溝270に埋め込まれた導電膜よりなる配線部と、を含む配線272を形成する(図6(c))。
以上により、接合前の第2部品200が完成する。
次いで、このように形成した第1部品100と第2部品200とを、層間絶縁膜138側の面と層間絶縁膜266側の面とが向き合うように対向配置し、接合する。これにより、第1部品100の配線144と第2部品200の配線272とは、第1部品100と第2部品200との接合面300において電気的に接続される。
次いで、第2部品200の半導体層210を、第2面214の側に半導体領域224が露出し残存する程度まで薄化する(図7)。薄化後の半導体層210の厚さが、前述の厚さTである。半導体層210の薄化には、バックグラインド、CMP、エッチング等の方法を適用可能である。以後の説明では、半導体層210を第2面214の側から薄化することにより露出した新たな面についても便宜上、半導体層210の第2面214と呼ぶものとする。
この際、半導体層210に設けられた溝218(深さD)は薄化後の半導体層210の厚さTよりも浅いため、半導体層210の第2面214の側に溝218、すなわち絶縁体部230が露出することはない。したがって、半導体層210の薄化工程における局所的な応力集中を抑制し、チッピングやクラックの発生を防止することができる。
次いで、半導体層210の第2面214の上に、必要に応じて、半導体装置が備える機能に応じた所定の構造体274を形成する。例えば、第2部品200の側に裏面照射型の撮像素子を形成する場合、構造体274は、遮光層、カラーフィルタ層、マイクロレンズ層等を含み得る。構造体274の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択可能である。例えば、絶縁材料であれば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜、有機系絶縁膜等を適用可能である。これら絶縁材料は、単層構造であってもよいし、積層構造であってもよい。また、導電性材料であれば、AlCu、W、TiN等を適用可能である。
次いで、フォトリソグラフィ及びドライエッチングを用いて、構造体274、半導体層210、層間絶縁膜238,244,250,256をパターニングする。これにより、第2部品200に、構造体274、半導体層210、層間絶縁膜238,244,250,256を貫き外部接続電極264に達する開口部276を形成する(図8)。
このようにして一連のウェーハプロセスを完了した後、第1部品100と第2部品200との接合体をダイシングし、個々の半導体チップに分割する。
次いで、個片化した複数の半導体チップの各々を、パッケージ基板やリードフレーム等の支持体(図示せず)に接合する。
次いで、ワイヤボンディングにより、開口部276に露出する外部接続電極264と支持体に設けられた外部端子とをワイヤ278によって接続し、本実施形態による半導体装置を完成する(図9)。
このように、本実施形態では、外部接続電極264を露出する開口部276を囲う絶縁体部230に、半導体層210とは別導電型の半導体領域224を接続し、これらによって開口部276の絶縁を確保している。したがって、本実施形態によれば、基板薄化工程における絶縁体部230での応力集中を回避し、半導体層210の欠損やクラックを防止することができる。これにより、半導体装置の良品率を低下することなく、外部接続電極264用の開口部276の絶縁性能を確保することができる。
[第2実施形態]
本発明の第2実施形態による半導体装置及びその製造方法について、図10乃至図16を用いて説明する。第1実施形態による半導体装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
はじめに、本実施形態による半導体装置の概略構成について、図10を用いて説明する。図10は、本実施形態による半導体装置の概略断面図である。図10は、図1のB-B′線断面図である。
本実施形態による半導体装置は、図10に示すように、半導体チップ領域10の外周に沿って設けられた枠状の絶縁体部232が、開口部276を囲う絶縁体部230と同様の構造を有している。また、アライメントマーク16が、半導体層210を貫通するように設けられた絶縁体部材234によって構成されている。その他の点は、第1実施形態による半導体装置と同様である。なお、半導体層210の第1面212からT/2の深さにおける絶縁体部材234の幅は、半導体層210の第1面212からT/2の深さにおける絶縁体部230,232の幅よりも広くなっている。本実施形態における絶縁体部232も、広い意味では、絶縁体部230と同様、複数の開口部276のうちの少なくとも1つの開口部276を囲うように設けられた絶縁体部といえる。絶縁体部232は、半導体層210の端面と絶縁体部230との間に位置している。
次に、本実施形態による半導体装置の製造方法について、図11乃至図16を用いて説明する。図11乃至図16は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図3に示す第1実施形態の製造方法と同様にして、接合前の第1部品100を製造する。
また、第1部品100とは別に、第2部品200の基材として、半導体層210を用意する。半導体層210は、例えばシリコン基板であり、対向する一対の表面である第1面212と第2面214とを有する。半導体層210の導電型はN型及びP型のいずれでもよいが、ここではN型の半導体層210を想定して説明を行うものとする。
次いで、半導体層210の第1面212の上に、例えばCVD法により、例えば膜厚が0.5μm~1.0μm程度の絶縁膜216を形成する。絶縁膜216の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜216には、シリコン酸化膜やシリコン窒化膜等を適用可能である。絶縁膜216は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。
次いで、フォトリソグラフィ及びドライエッチングを用いて絶縁膜216及び半導体層210をパターニングし、絶縁膜216及び半導体層210に、溝218,220,222を形成する(図11(a))。溝218は、後工程で外部接続電極264が設けられる領域の外周に沿った枠状の領域に設けられる。溝220は、半導体チップ領域10の外周に沿った枠状の領域に設けられる。溝222は、アライメントマーク16を構成するための溝であり、スクライブ領域12に設けられる。
ここで、溝218,220の第1面212からの深さD1は、半導体層210の薄化後の厚さをTとして、T/2<D1<Tの範囲に設定する。また、溝222の第1面212からの深さD2は、T≦D2の範囲に設定する。例えば、半導体層210の薄化後の厚さTを3.0μmとする場合、溝218,220の深さD1は2.6μm程度に設定し、溝222の深さD2は3.0μm以上に設定することができる。
深さの異なる溝218,220と溝222とは、別々に形成してもよいが、例えばドライエッチング時のマイクロローディング効果を利用することにより、同時に形成することも可能である。すなわち、溝222の幅を溝218,220の幅よりも広く設定することで、ドライエッチングの際のマイクロローディング効果によって、溝222部のエッチングレートを溝218,220部のエッチングレートよりも大きくすることができる。したがって、溝222の幅と溝218,220の幅とをエッチング条件に応じて適宜設定することにより、溝218,220の深さD1と溝222の深さD2とを上記の関係に設定することができる。
次いで、絶縁膜216をマスクとして半導体層210にイオン注入により不純物を導入し、半導体層210に設けられた溝218,220,222の底部の半導体層210内に、半導体層210とは逆導電型の半導体領域224を形成する(図11(b))。本実施形態では半導体層210としてN型を想定しているため、半導体領域224はP型となる。半導体領域224は、半導体層210の薄化後の厚さTに相当する深さに少なくとも達していればよい。溝218,220の深さDが2.6μmの場合、半導体領域224の深さ方向の幅は、例えば0.4μm~0.7μm程度に設定可能である。
次いで、溝218,220,222内を含む絶縁膜216側の全面に、例えばCVD法により、絶縁膜226を形成する(図11(c))。絶縁膜226の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜226には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を適用可能である。
次いで、少なくとも半導体層210の溝218,220,222内に埋め込まれた絶縁膜226が残存するように、絶縁膜216上の絶縁膜226と、絶縁膜216と、を順次除去する(図12(a))。絶縁膜226及び絶縁膜216の除去には、CMP法、ウェットエッチング、ドライエッチング等を適用可能である。
次いで、半導体層210の第1面212の側の表面部に、例えばSTI法等により、絶縁体部228を形成する。絶縁体部228は、半導体層210の第1面212に活性領域を画定する素子分離部を構成するほか、平面視において溝218,220,222と重なる領域に形成される。これにより、溝218が設けられた部分には、絶縁膜226と絶縁体部228とにより構成される絶縁体部230が形成される。また、溝220が設けられた部分には、絶縁膜226と絶縁体部228とにより構成される絶縁体部232が形成される。また、溝222が設けられた部分には、絶縁膜226と絶縁体部228とにより構成される絶縁体部材234が形成される(図12(b))。
次いで、図5(b)乃至図6(c)に示す第1実施形態の製造方法と同様にして、ゲート電極236、層間絶縁膜238,244,250,256,266、配線層242,248,254,262,272、外部接続電極264等を形成する(図12(c))。
以上により、接合前の第2部品200が完成する。
次いで、このように形成した第1部品100と第2部品200とを、層間絶縁膜138側の面と層間絶縁膜266側の面とが向き合うように対向配置し、接合する。これにより、第1部品100の配線144と第2部品200の配線272とは、第1部品100と第2部品200との接合面300において電気的に接続される(図13)。
次いで、第2部品200の半導体層210を、絶縁体部材234が露出する程度まで、第2面214の側から薄化する(図14)。半導体層210の薄化には、バックグラインド、CMP、エッチング等の方法を適用可能である。
この際、絶縁体部230,232が設けられた溝218,220は絶縁体部材234が設けられた溝222よりも浅いため、絶縁体部230,232は第2面214の側には露出しないが、これらに接する半導体領域224が第2面214の側に露出する。また、半導体層210の薄化の際に第2面214の側には絶縁体部230,232が露出しないため、半導体層210の薄化工程における局所的な応力集中を抑制し、チッピングやクラックの発生を防止することができる。
次いで、図8及び図9に示す第1実施形態の製造方法と同様にして、構造体274、開口部276を形成する(図15)。
この際、絶縁体部材234は半導体層210の第2面214の側に露出しており半導体製造装置における視認性が高いため、絶縁体部材234をアライメント用のマーク(アライメントマーク16)として利用することができる。すなわち、構造体274内の各種構造体や開口部276を半導体製造装置により製造するにあたり半導体層210に対してアライメントする必要があるところ、本実施形態では絶縁体部材234をアライメントマーク16として利用することができる。これにより、下地構造に対する位置合わせ精度を確保しつつ、構造体274や開口部276を形成することができる。
その後、第1部品100と第2部品200との接合体をダイシングし、個々の半導体チップに分割する。
次いで、個片化した複数の半導体チップの各々を、パッケージ基板やリードフレーム等の支持体(図示せず)に接合する。
次いで、ワイヤボンディングにより、開口部276に露出する外部接続電極264と支持体に設けられた外部端子とをワイヤ278によって接続する(図16)。
このように、本実施形態では、外部接続電極264を露出する開口部276を囲う絶縁体部230に、半導体層210とは別導電型の半導体領域224を接続し、これらによって開口部276の絶縁を確保している。したがって、本実施形態によれば、基板薄化工程における絶縁体部230での応力集中を回避し、半導体層210の欠損やクラックを防止することができる。これにより、半導体装置の良品率を低下することなく、外部接続電極264用の開口部276の絶縁性能を確保することができる。
また、本実施形態においては、半導体チップ領域10を囲う絶縁体部232を、開口部276を囲う絶縁体部230と同様の構成としている。これにより、基板薄化工程における絶縁体部232での応力集中を回避し、半導体層210の欠損やクラックを防止することができる。
また、本実施形態においては、スクライブ領域12に配されるアライメントマーク16を、絶縁体部材234により構成している。絶縁体部材は、絶縁体部230,232と同時に形成されるDTIであるが、半導体層210を貫通するように構成されており、アライメントマーク16としての検知性を確保することができる。
[第3実施形態]
本発明の第3実施形態による半導体装置及びその製造方法について、図17乃至図23を用いて説明する。第1及び第2実施形態による半導体装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
はじめに、本実施形態による半導体装置の概略構成について、図17を用いて説明する。図17は、本実施形態による半導体装置の概略断面図である。図17は、図1のB-B′線断面図である。
本実施形態による半導体装置は、図17に示すように、半導体チップ領域10の外周に沿って設けられた枠状の絶縁体部232が、アライメントマーク16を構成する絶縁体部材234と同様の構造を有している。すなわち、絶縁体部232は、絶縁体部材234と同様、半導体層210を貫通するように設けられている。その他の点は、第2実施形態による半導体装置と同様である。なお、半導体層210の第1面212からT/2の深さにおける絶縁体部232及び絶縁体部材234の幅は、半導体層210の第1面212からT/2の深さにおける絶縁体部230の幅よりも広くなっている。
次に、本実施形態による半導体装置の製造方法について、図18乃至図23を用いて説明する。図18乃至図23は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図3に示す第1実施形態の製造方法と同様にして、接合前の第1部品100を製造する。
また、第1部品100とは別に、第2部品200の基材として、半導体層210を用意する。半導体層210は、例えばシリコン基板であり、対向する一対の表面である第1面212と第2面214とを有する。半導体層210の導電型はN型及びP型のいずれでもよいが、ここではN型の半導体層210を想定して説明を行うものとする。
次いで、半導体層210の第1面212の上に、例えばCVD法により、例えば膜厚が0.5μm~1.0μm程度の絶縁膜216を形成する。絶縁膜216の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜216には、シリコン酸化膜やシリコン窒化膜等を適用可能である。絶縁膜216は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。
次いで、フォトリソグラフィ及びドライエッチングを用いて絶縁膜216及び半導体層210をパターニングし、絶縁膜216及び半導体層210に、溝218,220,222を形成する(図18(a))。溝218は、外部接続電極264が設けられる領域の外周に沿った枠状の領域に設けられる。溝220は、半導体チップ領域10の外周に沿った枠状の領域に設けられる。溝220は、アライメントマーク16を構成するための溝であり、スクライブ領域12に設けられる。
ここで、溝218の第1面212からの深さD1は、半導体層210の薄化後の厚さをTとして、T/2<D1<Tの範囲に設定する。また、溝220,222の第1面212からの深さD2は、T≦D2の範囲に設定する。例えば、半導体層210の薄化後の厚さTを3.0μmとする場合、溝218の深さD1は2.6μm程度に設定し、溝220,222の深さD2は3.0μm以上に設定することができる。
深さの異なる溝218と溝220,222とは、別々に形成してもよいが、ドライエッチング時のマイクロローディング効果を利用することにより、同時に形成することも可能である。すなわち、溝220,222の幅を溝218の幅よりも広く設定することで、ドライエッチングの際のマイクロローディング効果によって、溝220,222部のエッチングレートを溝218部のエッチングレートよりも大きくすることができる。したがって、溝220,222の幅と溝218の幅とをエッチング条件に応じて適宜設定することにより、溝218の深さD1と溝220,222の深さD2とを上記の関係に設定することができる。
なお、溝220、222の第1面212からの深さD2は、各々がT≦D2の関係を満たしていればよく、必ずしも同じである必要はない。また、溝220の幅と溝222の幅とは、必ずしも同じである必要はない。
次いで、絶縁膜216をマスクとして半導体層210にイオン注入により不純物を導入し、半導体層210に設けられた溝218,220,222の底部の半導体層210内に、半導体層210とは逆導電型の半導体領域224を形成する(図18(b))。本実施形態では半導体層210としてN型を想定しているため、半導体領域224はP型となる。半導体領域224は、半導体層210の薄化後の厚さTに相当する深さに少なくとも達していればよい。溝218の深さDが2.6μmの場合、半導体領域224の深さ方向の幅は、例えば0.4μm~0.7μm程度に設定可能である。
次いで、溝218,220,222内を含む絶縁膜216側の全面に、例えばCVD法により、絶縁膜226を形成する(図18(c))。絶縁膜226の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜226には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を適用可能である。
次いで、少なくとも半導体層210の溝218,220,222内に埋め込まれた絶縁膜226が残存するように、絶縁膜216上の絶縁膜226と、絶縁膜216と、を順次除去する(図19(a))。絶縁膜226及び絶縁膜216の除去には、CMP法、ウェットエッチング、ドライエッチング等を適用可能である。
次いで、半導体層210の第1面212の側の表面部に、例えばSTI法等により、絶縁体部228を形成する。絶縁体部228は、半導体層210の第1面212に活性領域を画定する素子分離部を構成するほか、平面視において溝218,220,222と重なる領域に形成される。これにより、溝218が設けられた部分には、絶縁膜226と絶縁体部228とにより構成される絶縁体部230が形成される。また、溝220が設けられた部分には、絶縁膜226と絶縁体部228とにより構成される絶縁体部232が形成される。また、溝222が設けられた部分には、絶縁膜226と絶縁体部228とにより構成される絶縁体部材234が形成される(図19(b))。
次いで、図5(b)乃至図6(c)に示す第1実施形態の製造方法と同様にして、ゲート電極236、層間絶縁膜238,244,250,256,266、配線層242,248,254,262,272、外部接続電極264等を形成する(図19(c))。
以上により、接合前の第2部品200が完成する。
次いで、このように形成した第1部品100と第2部品200とを、層間絶縁膜138側の面と層間絶縁膜266側の面とが向き合うように対向配置し、接合する。これにより、第1部品100の配線144と第2部品200の配線272とは、第1部品100と第2部品200との接合面300において電気的に接続される(図20)。
次いで、第2部品200の半導体層210を、絶縁体部232及び絶縁体部材234が露出する程度まで、第2面214の側から薄化する(図21)。半導体層210の薄化には、バックグラインド、CMP、エッチング等の方法を適用可能である。
この際、絶縁体部230が設けられた溝218は絶縁体部232及び絶縁体部材234が設けられた溝220,222よりも浅いため、絶縁体部230は第2面214の側には露出しないが、これに接する半導体領域224が第2面214の側に露出する。また、半導体層210の薄化の際に第2面214の側には絶縁体部230が露出しないため、半導体層210の薄化工程における局所的な応力集中を抑制し、チッピングやクラックの発生を防止することができる。
次いで、図8及び図9に示す第1実施形態の製造方法と同様にして、構造体274、開口部276を形成する(図22)。
この際、絶縁体部材234は半導体層210の第2面214の側に露出しており半導体製造装置における視認性が高いため、絶縁体部材234をアライメント用のマーク(アライメントマーク16)として利用することができる。すなわち、構造体274内の各種構造体や開口部276を半導体製造装置により製造するにあたり半導体層210に対してアライメントする必要があるところ、本実施形態では絶縁体部材234をアライメントマーク16として利用することができる。これにより、下地構造に対する位置合わせ精度を確保しつつ、構造体274や開口部276を形成することができる。
その後、第1部品100と第2部品200との接合体をダイシングし、個々の半導体チップに分割する。
この際、半導体チップ領域10は、半導体層210を貫通する絶縁体部232によって囲われている。したがって、第1部品100と第2部品200との接合体をダイシングする際の衝撃によって半導体チップ領域10内にチッピングやクラックが発生するのを防止することができる。
次いで、個片化した複数の半導体チップの各々を、パッケージ基板やリードフレーム等の支持体(図示せず)に接合する。
次いで、ワイヤボンディングにより、開口部276に露出する外部接続電極264と支持体に設けられた外部端子とをワイヤ278によって接続する(図23)。
このように、本実施形態では、外部接続電極264を露出する開口部276を囲う絶縁体部230に、半導体層210とは別導電型の半導体領域224を接続し、これらによって開口部276の絶縁を確保している。したがって、本実施形態によれば、基板薄化工程における絶縁体部230での応力集中を回避し、半導体層210の欠損やクラックを防止することができる。これにより、半導体装置の良品率を低下することなく、外部接続電極264用の開口部276の絶縁性能を確保することができる。
また、本実施形態においては、半導体チップ領域10を囲う絶縁体部232を、半導体層210を貫通するように形成しているため、半導体チップ領域10の半導体層210とスクライブ領域12の半導体層210とを完全に分離することができる。これにより、ダイシング時の衝撃による半導体チップ領域10の欠損やクラックを防ぐことができる。
また、本実施形態においては、スクライブ領域12に配されるアライメントマーク16を、絶縁体部材234により構成している。絶縁体部材は、絶縁体部230,232と同時に形成されるDTIであるが、半導体層210を貫通するように構成されており、アライメントマーク16としての検知性を確保することができる。
[変形実施形態]
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
また、上記実施形態では、第2部品200側の第4配線層により外部接続電極264を構成したが、配線構造体280を構成する他の配線層により外部接続電極264を構成するようにしてもよい。また、外部接続電極264は、必ずしも第2部品200側の配線層により構成する必要はなく、第1部品100側の配線構造体150を構成するいずれかの配線層により構成するようにしてもよい。
また、上記実施形態では、半導体ウェーハをダイシングすることによってスクライブ領域12に配されたアライメントマーク16が除去される場合を例示したが、半導体ウェーハを個片化した後にアライメントマーク16が残存していてもよい。
また、上記実施形態で説明した半導体装置の構成は、特に限定されるものではなく、ロジックデバイス、メモリデバイス、撮像デバイス等、種々の半導体装置に適用可能である。また、上記実施形態で説明した半導体装置は、種々の電子機器に適用可能である。電子機器は、特に限定されるものではなく、例えば、デジタルスチルカメラ、ビデオカメラ、スマートフォン、パーソナルコンピュータ、家電製品(IoT)等を例示することができる。
また、上記実施形態で説明した半導体装置は、移動装置を備えた輸送機器に適用することも可能である。例えば、輸送機器は、上記実施形態で説明した半導体装置から出力された信号に基づいて移動装置を制御する制御装置を備えることができる。例えば、半導体装置が固体撮像装置の場合にあっては、光電変換素子から出力された信号に基づいて対象物までの距離等を算出し、算出した距離等に基づいて移動装置を制御するように構成可能である。移動装置は、特に限定されるものではなく、例えば、エンジン、モータ、車輪、プロペラ等の動力源や推進機構を例示することができる。輸送機器は、特に限定されるものではなく、例えば、飛行機、車両、船舶等を例示することができる。
これら機器は、上記実施形態で説明した半導体装置と、半導体装置から出力される信号を処理する信号処理装置と、を含んで構成されうる。
また、本明細書中の各用語は、本発明を説明する目的で用いられたものに過ぎず、その均等物をも含み得、本発明は、その用語の厳密な意味に限定されるものでない。
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
10…半導体チップ領域
12…スクライブ領域
14…半導体素子部
16…アライメントマーク
100…第1部品
110,210…半導体層
200…第2部品
224…半導体領域
230,232…絶縁体部
234…絶縁体部材
264…外部接続電極
274…構造体
276…開口部
300…接合面

Claims (20)

  1. 第1面と、前記第1面と反対の第2面と、を有する半導体層と、前記半導体層の前記第1面の側に設けられた配線構造体と、を有し、
    前記半導体層に、複数の半導体素子が設けられた半導体素子部と、各々が前記第2面の側から前記半導体層を貫く複数の開口部と、が設けられた半導体装置であって、
    前記第2面に沿った仮想面内において前記複数の開口部のうちの少なくとも1つの開口部を囲うように設けられ、且つ、前記半導体層の厚さをTとして、前記半導体層の前記第1面からT/2より大きくTより小さい深さに渡って設けられた絶縁体部を有し、
    前記半導体層は、
    前記仮想面内において前記絶縁体部に対して前記1つの開口部とは反対側に設けられた第1導電型の第1半導体領域と、
    前記第2面に垂直な方向において前記絶縁体部の前記第2面の側の面から前記第2面に渡って前記半導体層に設けられた第2導電型の第2半導体領域と、を有する
    ことを特徴とする半導体装置。
  2. 前記半導体層は、前記仮想面内において前記絶縁体部と前記1つの開口部との間に設けられた前記第1導電型の第3半導体領域を有する
    ことを特徴とする請求項1記載の半導体装置。
  3. 前記絶縁体部は、前記1つの開口部と前記半導体素子部との間に位置する第1絶縁体部を含む
    ことを特徴とする請求項1又は2記載の半導体装置。
  4. 前記第1絶縁体部は、前記複数の開口部のうちの前記1つの開口部とは別の開口部と、前記1つの開口部との間に位置する
    ことを特徴とする請求項3記載の半導体装置。
  5. 前記絶縁体部は、
    前記仮想面内において前記複数の開口部及び前記半導体素子部を囲うように設けられた第2絶縁体部を含み、
    前記半導体層は、
    前記第2絶縁体部の前記第2面の側の面から前記第2面に渡って前記半導体層に設けられた前記第2導電型の半導体領域を有する
    ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
  6. 前記絶縁体部は、
    前記1つの開口部と前記半導体素子部との間に位置する第1絶縁体部と、
    前記半導体層の端面と前記第1絶縁体部との間に位置する第2絶縁体部と、を有し、
    前記第1面からT/2の深さにおける前記第2絶縁体部の幅は、前記第1面からT/2の深さにおける前記第1絶縁体部の幅よりも広い
    ことを特徴とする請求項1又は2記載の半導体装置。
  7. 前記半導体層の前記第1面から前記第2面に渡って設けられた絶縁体部材を更に有する
    ことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
  8. 前記第1面からT/2の深さにおける前記絶縁体部材の幅は、前記第1面からT/2の深さにおける前記絶縁体部の幅よりも広い
    ことを特徴とする請求項7記載の半導体装置。
  9. 前記絶縁体部材は、アライメントマークを構成する
    ことを特徴とする請求項7又は8記載の半導体装置。
  10. 前記開口部の中に設けられた導電体部材を更に有する
    ことを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
  11. 前記配線構造体は、前記導電体部材が接続された電極を有する
    ことを特徴とする請求項10記載の半導体装置。
  12. 基板を更に有し、前記半導体層と前記基板との間に前記配線構造体が位置する
    ことを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。
  13. 前記配線構造体は、前記半導体層に接続された配線を含む第1配線構造体と、前記基板に接続された配線を含む第2配線構造体とを有する
    ことを特徴とする請求項12記載の半導体装置。
  14. 前記開口部の中に設けられた導電体部材を更に有し、
    前記導電体部材が接続された電極が、前記第1配線構造体に設けられている
    ことを特徴とする請求項13記載の半導体装置。
  15. 前記開口部の中に設けられた導電体部材を更に有し、
    前記導電体部材が接続された電極が、前記第2配線構造体に設けられている
    ことを特徴とする請求項13記載の半導体装置。
  16. 前記半導体層の前記第2面の側に設けられた光学構造体を更に有する
    ことを特徴とする請求項1乃至15のいずれか1項に記載の半導体装置。
  17. 前記半導体層の前記第1面からT/2より小さい深さに渡って絶縁体によって構成され、前記半導体素子部に設けられた素子分離部を更に有する
    ことを特徴とする請求項1乃至12のいずれか1項に記載の半導体装置。
  18. 前記半導体素子部には複数の光電変換素子が配列されている
    ことを特徴とする請求項1乃至17のいずれか1項に記載の半導体装置。
  19. 第1面と前記第1面とは反対の第2面とを有する半導体基板の前記第1面の側に、第1溝と第2溝を形成する工程と、
    前記第1溝の底部において前記半導体基板に不純物を導入して、第1半導体領域を形成し、前記第2溝の底部において前記半導体基板に不純物を導入して、第2半導体領域を形成する工程と、
    前記第1溝に絶縁材料を埋め込むことにより第1絶縁体部を形成し、前記第2溝に絶縁材料を埋め込むことにより第2絶縁体部を形成す工程と、
    前記半導体基板の前記第1面の上に、配線構造体を形成する工程と、
    前記半導体基板の前記第2面の側から前記半導体基板を薄化することにより、前記半導体基板から半導体層を形成する工程と、を有し、
    前記第1溝と前記第2溝を形成する工程では、前記第2溝の幅は前記第1溝の幅よりも広く、前記第2溝の深さは前記第1溝の深さよりも深く、
    前記薄化する工程では、前記半導体層の前記配線構造体の側とは反対側の面に、前記第1半導体領域及び前記第2絶縁体部が露出し、
    前記第1溝の深さは、前記薄化の後における前記半導体層の厚さをTとして、T/2より大きくTより小さい
    ことを特徴とする半導体装置の製造方法。
  20. 請求項1乃至18のいずれか1項に記載の半導体装置と、
    前記半導体装置から出力される信号を処理する信号処理装置と
    を有することを特徴とする機器。
JP2019086104A 2019-04-26 2019-04-26 半導体装置及びその製造方法 Active JP7277248B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019086104A JP7277248B2 (ja) 2019-04-26 2019-04-26 半導体装置及びその製造方法
US16/855,197 US11329088B2 (en) 2019-04-26 2020-04-22 Semiconductor apparatus and equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019086104A JP7277248B2 (ja) 2019-04-26 2019-04-26 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2020181953A JP2020181953A (ja) 2020-11-05
JP7277248B2 true JP7277248B2 (ja) 2023-05-18

Family

ID=72921633

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019086104A Active JP7277248B2 (ja) 2019-04-26 2019-04-26 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US11329088B2 (ja)
JP (1) JP7277248B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7545981B2 (ja) 2019-08-30 2024-09-05 ヤマハ発動機株式会社 リーン車両

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430909B2 (en) * 2019-07-31 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. BSI chip with backside alignment mark
JP2021027277A (ja) * 2019-08-08 2021-02-22 キヤノン株式会社 光電変換装置、光電変換システム
JP2021044322A (ja) * 2019-09-09 2021-03-18 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
KR20210032080A (ko) * 2019-09-16 2021-03-24 삼성전자주식회사 반도체 장치
US11348881B2 (en) * 2019-10-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Device crack-stop structure to prevent damage due to dicing crack
WO2022201745A1 (ja) * 2021-03-25 2022-09-29 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010109137A (ja) 2008-10-30 2010-05-13 Sony Corp 半導体装置
JP2011159706A (ja) 2010-01-29 2011-08-18 Sony Corp 固体撮像装置、および、その製造方法、電子機器、半導体装置
JP2015162640A (ja) 2014-02-28 2015-09-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099742A (ja) 2010-11-04 2012-05-24 Sharp Corp 半導体装置、及びその製造方法、並びに電子情報機器
CN115332277A (zh) 2017-06-21 2022-11-11 索尼半导体解决方案公司 成像元件、层叠式成像元件和固态成像装置
JP7158846B2 (ja) * 2017-11-30 2022-10-24 キヤノン株式会社 半導体装置および機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010109137A (ja) 2008-10-30 2010-05-13 Sony Corp 半導体装置
JP2011159706A (ja) 2010-01-29 2011-08-18 Sony Corp 固体撮像装置、および、その製造方法、電子機器、半導体装置
JP2015162640A (ja) 2014-02-28 2015-09-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7545981B2 (ja) 2019-08-30 2024-09-05 ヤマハ発動機株式会社 リーン車両

Also Published As

Publication number Publication date
US20200343280A1 (en) 2020-10-29
US11329088B2 (en) 2022-05-10
JP2020181953A (ja) 2020-11-05

Similar Documents

Publication Publication Date Title
JP7277248B2 (ja) 半導体装置及びその製造方法
US20230106039A1 (en) 3DIC Seal Ring Structure and Methods of Forming Same
US7932602B2 (en) Metal sealed wafer level CSP
US9842878B2 (en) Semiconductor device and a manufacturing method thereof
JP5306123B2 (ja) 裏面照射型固体撮像装置
JP5622433B2 (ja) 半導体装置およびその製造方法
CN102468247B (zh) 附着聚酰亚胺层的密封环结构
TWI531053B (zh) 半導體裝置與其形成方法與影像感測裝置
TWI764914B (zh) 製作基板結構的方法
TWI714329B (zh) 半導體結構及其形成方法
US9324744B2 (en) Solid-state image sensor having a trench and method of manufacturing the same
TWI742249B (zh) 半導體裝置及其製造方法
US11282885B2 (en) Wafer structure and chip structure having through-hole electrical connection for bonded chips
KR20160057077A (ko) 반도체 장치 및 그 제조 방법
JP2019114673A (ja) 半導体装置およびその製造方法
KR20190078034A (ko) 비아 플러그를 갖는 반도체 소자
JP6701149B2 (ja) 撮像装置およびカメラ
JP5875368B2 (ja) 半導体装置の製造方法
JP7504834B2 (ja) 半導体装置および半導体装置の製造方法
US20220415960A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP6236181B2 (ja) 固体撮像装置およびその製造方法
JP2020129688A (ja) 撮像装置
JP2023004854A (ja) 半導体装置及びその製造方法
KR20000061188A (ko) 반도체장치의 배선 구조체 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220421

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20220630

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230508

R151 Written notification of patent or utility model registration

Ref document number: 7277248

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151