JP2017135222A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 信頼性の高い半導体装置を提供する。
【解決手段】 トランジスタが設けられた表面と前記表面とは反対側の裏面を有する半導体層と、半導体層を貫通する導電部材と、を備えた半導体装置において、裏面を含む第２面と第３面との間において、導電部材と半導体層との間には絶縁体である固体材料が配されており、表面を含む第１面と第３面との間において、導電部材と半導体層との間には中空部が配されており、第１面および第２面に交差する方向における中空部の中心位置は、第１面と第３面との間に位置する。
【選択図】 図２

Description

本技術は、半導体装置の分離構造に関する。
半導体装置では、半導体素子間の分離構造や半導体と導電体との間の分離構造において中空部を設けることで、分離構造の周囲に生じる応力の影響を緩和する効果が期待される。
特許文献１には、パッド周辺ガードリングの開口部の内部がエアで充填されていることが記載されている。
特許文献２には、絶縁体および空間によって、素子と素子とを分離する素子分離を形成することが記載されている。
特開２０１５−２９０４７号公報 特開２０１４−２０４０４７号公報
中空部の位置によっては、半導体装置の信頼性が低下する可能性がある。そこで本発明は、半導体装置の信頼性を向上することを目的とする。
上記課題を解決するための手段は、トランジスタが設けられた表面と前記表面とは反対側の裏面を有する半導体層と、前記半導体層を貫通する導電部材と、を備えた半導体装置において、前記表面を含み前記表面に沿った仮想的な平面を第１面、前記裏面を含み前記裏面に沿った仮想的な平面を第２面、前記第１面および前記第２面から等しい距離に位置する仮想的な平面を第３面として、前記第２面と前記第３面との間において、前記導電部材と前記半導体層との間には絶縁体である固体材料が配されており、前記第１面と前記第３面との間において、前記導電部材と前記半導体層との間には中空部が配されており、前記第１面および前記第２面に交差する方向における前記中空部の中心は、前記第１面と前記第３面との間に位置することを特徴とする。
また、上記課題を解決するための手段は、トランジスタが設けられた表面と前記表面とは反対側の裏面を有する半導体層を備えた半導体装置において、前記表面を含み前記表面に沿った仮想的な平面を第１面、前記裏面を含み前記裏面に沿った仮想的な平面を第２面、前記第１面および前記第２面から等しい距離に位置する仮想的な平面を第３面として、前記半導体層には前記第３面を貫通する溝が設けられており、前記溝の中には中空部と固体材料が配されており、前記第１面および前記第２面に交差する方向における前記中空部の中心の位置は、前記第１面と前記第３面との間に位置することを特徴とする。
また、上記課題を解決するための手段は、表面を有する半導体基板の前記表面の側から前記半導体基板に溝を形成する工程と、前記溝に絶縁体である固体材料を形成する工程と、前記表面の反対側から前記半導体基板を薄くする工程と、とを備え、前記固体材料を形成する工程は、前記溝の中に中空部が形成されるように行われ、前記溝の深さ方向における前記中空部の中心と前記溝の底との距離は、前記溝の深さの半分よりも大きいことを特徴とする。
本発明によれば、信頼性の高い半導体装置を提供することができる。
また、本発明によれば、信頼性の高い半導体装置の製造方法を提供することができる。
半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の一例を説明する模式図。 半導体装置の製造方法の一例を説明する模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
図１には本実施形態の半導体装置５００の平面模式図を示している。半導体装置５００は半導体チップ７０１を含み、必要に応じて半導体チップを収容するパッケージを含みうる。ガラス基板などを半導体チップに接合してＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）としてもよい。半導体装置５００は複数の半導体チップを積層した構成としてもよい。
図１には本実施形態の半導体装置５００の断面模式図を示している。本例の半導体装置５００は撮像装置であり、裏面照射型のＣＭＯＳイメージセンサーである。
図１（ａ）に示すように、半導体チップ７０１には画素回路部７０３、及び周辺回路部７０４が配置されている。画素回路部７０３にはそれぞれが光電変換部７１０を含む画素回路が配列されている。周辺回路部７０４には、画素回路を駆動する駆動回路や、画素回路から信号を処理するアナログ信号処理回路およびデジタル信号デジタル信号処理回路、他の回路を制御する制御回路などが設けられている。
半導体チップ７０１は配線構造を備えており、好ましくはこの配線構造は複数の配線層を含む多層配線構造である。また半導体チップ７０１と外部との信号のやり取り行うように接続部７０５が設けられている。接続部７０５には電極パッドは外部回路との信号のやり取りを行う入力パッド、出力パッドを含み得る。半導体チップ７０１における接続部７０５は半導体チップ７０１における周辺領域に配される。
図１（ｂ）は、図１（ａ）中の接続部７０５が配列された領域に示した破線で囲んだ部分Ａの拡大図である。図１（ｂ）に示すように接続部７０５の周囲に分離構造７０２が配置されている。このような分離構造７０２により、接続部７０５を構成する導電部材と半導体チップ７０１の半導体層とが絶縁される。なお、後に説明するように分離構造７０２には中空部が設けられている。この中空部は、導電部材とその周囲の材料、たとえばシリコンとの熱膨張係数差による応力を緩和させる役割を担っている。このためパターンレイアウトに応じて応力緩和が必要な場所、たとえば隣接する接続部７０５間に中空部を有する分離構造７０２を配置することが好ましい。また中空部の形成を容易にするため分離構造７０２の幅ａ，ｂを異ならせても良い。例えば隣接する接続部７０５間の絶縁分離部の幅ａをより広く取ることが可能である。
図１（ｃ）は、図１（ａ）中の画素回路部７０３の光電変換部７１０がアレイ状に配列された領域を囲んだ部分Ｂの拡大図である。図１（ｃ）に示すように光電変換部７１０の周囲に溝構造を有する分離構造７１２が配置されている。この分離構造７１２は光電変換部７１０を電気的および／または光学的に分離することができる。なお、後に説明するように分離構造７１２には中空部が設けられている。この中空部は、導電部材とその周囲の材料、たとえばシリコンとの熱膨張係数差による応力を緩和させる役割を担っている。
この固体材料２０３は光電変換部を含む画素の周囲に格子状に配される。あるいは一つの画素に複数の光電変換部を有する場合には、それぞれの光電変換部の周囲に配されても良い。
半導体装置５００は半導体層１０２を含む。半導体層１０２は例えばシリコン層ある。半導体層１０２は表面１０と裏面２０とを有する。
画素回路部７０３の光電変換部７１０は、例えば半導体層１０２の中に配置されたＮ型半導体領域１０７とその周囲のＰ型半導体領域１０８を有するフォトダイオードである。なお、Ｐ型半導体領域１０８の一部は半導体層と絶縁体との界面での暗電流を抑制するような不純物濃度に設定されうる。
半導体層１０２の表面１０にトランジスタが形成されている。例えば、画素回路部７０３には、画素トランジスタＴｒ１，Ｔｒ２が配置される。周辺回路部７０４には周辺トランジスタＴｒ３、Ｔｒ４が形成される。本例では、画素トランジスタＴｒ１，Ｔｒ２および周辺トランジスタＴｒ３，Ｔｒ４は絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）である。例えば周辺トランジスタＴｒ３はゲート電極１０５とソース・ドレイン領域１０６とを有する。ソース・ドレイン領域１０６とはソースおよびドレインの少なくとも一方となる半導体領域である。動作によってはソースとなったりドレインとなったりする半導体領域も存在し得る。半導体層１０２の表面１０に配されるトランジスタは絶縁ゲート型電界効果トランジスタに限らず、バイポーラトランジスタや接合型電界効果トランジスタであってもよい。
複数のトランジスタの間は素子分離部１０４で分離される。素子分離部１０４はＬＯＣＯＳ構造やＳＴＩ構造を有する。周辺回路部７０４に形成されるロジック回路はＣＭＯＳ回路で構成することができる。なお、半導体層１０２の表面１０は素子分離部１０４に対応した凹凸を有し得る。表面１０の中でもトランジスタのゲート絶縁膜との界面は、表面１０を代表する部分とみなすことができる。
半導体層１０２の表面１０上には、配線構造１５０が設けられている。配線構造１５０は、複数の配線層１１０、１１２、１１４およびこれらを接続するプラグ１０９、１１１、１１３を含む。配線構造１５０はこれらの配線層、プラグの周囲に設けられた絶縁膜１１７を含む。絶縁膜１１７は、層間絶縁層や拡散防止層、パッシベーション層を含む多層膜である。配線層１１０、１１２、１１４の材料は銅やアルミニウムであり、プラグ１０９、１１１、１１３の材料は銅やタングステンである。絶縁膜１１７の材料は酸化シリコンや窒化シリコン、炭化シリコンなどである。なお酸窒化シリコンや炭窒化シリコンは酸化シリコンや窒化シリコン、炭化シリコンの一種とみなす。半導体層１０２の厚さが小さい（例えば１００μｍ以下）である場合、半導体層１０２は半導体層１０２より厚い支持基板８００によって支持される。
半導体層１０２の裏面２０側には、絶縁層３０２を介して、遮光すべき領域に対応するように遮光層３０３が配される。遮光層３０３は半導体層１０２と電気的に接続されており、遮光層３０３は所定の電位に固定されている遮光層３０３上には絶縁層３１２が積層されている。絶縁層３１２上には平坦化層３０４が設けられている。平坦化層３０４上に各画素に対応して例えば赤、緑、青のカラーフィルタアレイ３０５が配置され、カラーフィルタアレイ上にはレンズアレイ３０６が配置されている。
接続部７０５には半導体層１０２を貫通し、配線層１１０に達する導電部材３１０が設けられている。本例の導電部材３１０はいわゆるシリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）である。導電部材３１０は半導体層１０２の側面１２０に沿って延びている。側面１２０は表面１０と裏面２０を結ぶ。導電部材３１０にはパッド電極３１１が接続されている。典型的なパッド電極３１１はアルミニウム層を含み必要に応じてチタン層や窒化チタン層を含むことができる。配線層１１０とパッド電極３１１とを導電部材３１０が接続している。パッド電極３１１の上には開口３１３が設けられている。パッド電極３１１には開口３１３を介してワイヤボンディング用の導電ワイヤやフリップチップボンディング用の導電バンプなどが接続される。半導体装置５００では、パッド電極３１１を介して、電源の供給、信号の入力あるいは出力が行われる。ここでは導電部材３１０は配線層とパッド電極３１１とを接続する接続部材であるが、これに限ったことではない。例えば、複数のチップを積層した半導体装置において、一方のチップの配線層と他方のチップの配線層とを接続するための接続部材であってもよい。また一方のチップの配線層と他方のチップのパッド電極とを接続する接続部材であってもよい。また、導電部材３１０は、外部からの水分等の侵入を抑制するための隔壁部材であってもよい。
導電部材３１０と半導体層１０２のとの間には絶縁体である固体材料１０３が配されている。固体材料１０３は導電部材３１０と半導体層１０２の側面１２０の双方に接し得る。また、導電部材３１０と半導体層１０２との間には中空部１３０が配されている。固体材料１０３と中空部１３０とが上述した分離構造７０２を構成している。固体材料１０３は中空部１３０と界面を成す。本例では固体材料１０３が中空部１３０を包囲している。固体材料１０３が中空部１３０を包囲しているとは、中空部１３０と中空部１３０の周囲の部材との界面の全体が固体材料１０３と中空部１３０で形成されている場合を指す。中空部１３０が固体材料１０３だけでなく、半導体層１０２や導電部材３１０とも界面を成すような場合は、包囲とはみなさない。
絶縁体である固体材料１０３により、導電部材３１０と半導体層１０２（シリコン層）とを絶縁することができる。固体材料１０３としては、酸化シリコンや窒化シリコン、炭化シリコンなどのシリコン化合物を用いることができる。中空部１３０は空気や不活性ガスなどの気体が配された空間であるか、真空の空間である。
画素回路部７０３には、半導体層１０２に溝２２０が配されている。溝２２０の中には固体材料２０３と中空部２３０が配されている。固体材料２０３と中空部２３０とが上述した分離構造７１２を構成している。固体材料２０３は導電体であってもよいし半導体であってもよいし絶縁体であってもよいし、これの複数を含む複合体であってもよい。導電体としては多結晶シリコンや金属、金属化合物を用いることができ、半導体としてはエピタキシャル成長により形成された単結晶半導体や非晶質半導体を用いることができる。絶縁体としては酸化シリコンや窒化シリコン、炭化シリコンなどのシリコン化合物を用いることができる。複合体としては、例えば溝２２０に沿って配された絶縁層と、その内側に埋められた導電層とを用いることができる。
本実施形態では、分離構造７０２における中空部１３０の位置と分離構造７１２における中空部２３０の位置に特徴がある。以下、中空部１３０、２３０の位置について詳細に説明する。なお、半導体装置５００においては、分離構造７０２と分離構造７１２の少なくとも一方が設けられていればよく、他方を省略することもできる。
図３を用いて、分離構造７０２における中空部１３０の位置について説明する。図３（ａ）は分離構造７０２の第１例、図３（ｂ）は分離構造７０２の第２例を示している。
半導体層１０２の厚さをＴとする。厚さＴは１〜１０００μｍ程度である。本実施形態は厚さＴが１〜２５０μｍである場合に好適であり、本例における厚さＴは２〜１０μｍの範囲に設定されている。
半導体層１０２の表面１０を含み表面１０に沿った仮想的な平面を第１面１１とする。半導体層１０２の裏面２０を含み裏面２０に沿った仮想的な平面を第２面２１とする。第１面１１は、表面１０を代表する、ゲート絶縁膜との界面を成す部分を含むように設定することができる。第１面１１および第２面２１から等しい距離Ｈａに位置する仮想的な平面を中間面３０（第３面）とする。距離Ｈａは厚さＴの半分に相当する（Ｈａ＝Ｔ／２）。第１面１１と中間面３０との間の領域を表側領域３１と称し、第２面２１と中間面３０との間の領域を裏側領域３２と称する。第１面１１および第２面２１に沿った方向を面内方向Ｘと称し、第１面１１および第２面２１に交差（典型的には直交）する方向を厚さ方向Ｚと称する。
第１面１１と第２面２１との間には半導体層１０２だけでなく、導電部材３１０や固体材料１０３、中空部１３０が位置する。
絶縁体である固体材料１０３は少なくとも第２面２１と中間面３０との間、つまり裏側領域３２に配されている。裏側領域３２において、固体材料１０３が導電部材３１０と半導体層１０２との間に配されている。本例では、固体材料１０３の一部は第１面１１と中間面３０との間、つまり表側領域３１にも配されている。固体材料１０３は半導体層１０２の側面１２０に沿って裏側領域３２から表側領域３１に渡って配されていることになる。固体材料１０３は第２面２１と第３面３０との間のみ配されていてもよい。
また、中空部１３０は少なくとも第１面１１と中間面３０との間、つまり表側領域３１に配されている。本例では、中空部１３０の一部は第２面２１と中間面３０との間、つまり裏側領域３２にも配されている。中空部１３０は第１面１１と第３面３０との間のみ配されていてもよい。宙空部は半導体層１０２の側面１２０に沿って表側領域３１から裏側領域３２に渡って配されていることになる。
厚さ方向Ｚにおける中空部１３０の中心１３１は第１面１１と中間面３０との間、つまり表側領域３１に位置する。中空部１３０の中心１３１は、中空部１３０の第１面１１側の端部の位置４１と中空部１３０の第２面２１側の端部の位置４２から等しい距離Ｈｂの位置４０に位置する。距離Ｈｂは厚さ方向Ｚにおける中空部１３０の長さＬの半分に相当する（Ｈｂ＝Ｌ／２）。中心１３１と第１面１１との距離Ｐは距離Ｈａよりも小さい（Ｈａ＞Ｐ）。距離Ｐは距離Ｈｂよりも大きいこと（Ｐ＞Ｈｂ）が好ましい。中空部１３０が第１面１１を貫通して第１面１１に対して半導体層１０２とは反対側に延在すると、距離Ｐは距離Ｈｂより小さくなりうる。
面内方向Ｘにおける導電部材３１０と半導体層１０２との距離Ｗａは、面内方向Ｘにおける中空部１３０の幅Ｗｂよりも大きいことが好ましい。中空部１３０が固体材料１０３で包囲されていることで、中空部１３０の幅Ｗｂは距離Ｗａよりも小さくなり得る。応力の緩和性を高める上では、中空部１３０の幅Ｗｂを極力広くとることが望ましく、幅Ｗｂは距離Ｗａの半分よりも大きいこと（Ｗｂ＞Ｗａ／２）が好ましい。
第１例（図３（ａ））と第２例（図３（ｂ））の違いは面内方向Ｘにおける分離構造７０２の幅および導電部材３１０の幅の、厚さ方向Ｚにおける関係が異なる点である。
第１例では、分離構造７０２の第１面１１における幅が、分離構造７０２の第２面２１における幅がよりも大きい。そして、導電部材３１０の第１面１１における幅Ｗｃが、導電部材３１０の第２面２１における幅Ｗｄよりも小さい（Ｗｃ＜Ｗｄ）。
第２例では、分離構造７０２の第１面１１における幅が、分離構造７０２の第２面２１における幅がよりも小さい。そして、導電部材３１０の第１面１１における幅Ｗｃが、導電部材３１０の第２面２１における幅Ｗｄよりも大きい（Ｗｃ＞Ｗｄ）。
図４を用いて、分離構造７１２における中空部２３０の位置について説明する。図３（ａ）は分離構造７１２の第１例、図３（ｂ）は分離構造７１２の第２例を示している。
第１面１１、第２面２１および中間面３０については図３で説明したものと同様であるので、説明を省略する。
第１面１１と第２面２１との間には光電変換部７１０を有する半導体層１０２だけでなく、固体材料２０３、中空部２３０が位置する。固体材料２０３および中空部２３０は半導体層１０２の設けられた溝２２０の中に配されている。固体材料２０３は中空部２３０と界面を成す。本例では固体材料２０３が中空部２３０を包囲している。固体材料２０３が中空部２３０を包囲しているとは、中空部２３０と中空部２３０の周囲の部材との界面の全体が固体材料２０３と中空部２３０で形成されている場合を指す。中空部２３０が固体材料２０３だけでなく、半導体層１０２とも界面を成すような場合は、包囲とはみなさない。
溝２２０は中間面３０を貫通する。第１例（図４（ａ））において、溝２２０は裏面２０に連続し、第２面２１から延びて中間面３０を貫通する。溝２２０の底２２２は第１面１１と中間面３０との間、つまり表側領域３１に位置している。第２例（図４（ｂ））において、溝２２０は表面１０に連続し、第１面１１から延びて中間面３０を貫通する。溝２２０の底２２２は第２面２１と中間面３０との間、つまり裏側領域３２に位置している。なお、溝２２０は半導体層１０２を貫通していてもよい。その場合、溝２２０は底２２２を有しない。例えば、溝２２０は、第１面１１から中間面３０を貫通して第２面２１まで到達していてもよく、第２面２１から中間面３０を貫通して第１面１１まで到達していてもよい。
固体材料２０３は少なくとも第２面２１と中間面３０との間、つまり裏側領域３２に配されている。裏側領域３２において、固体材料２０３が導電部材３１０と半導体層１０２との間に配されている。本例では、固体材料２０３の一部は第１面１１と中間面３０との間、つまり表側領域３１にも配されている。固体材料２０３は半導体層１０２の側面１２０に沿って裏側領域３２から表側領域３１に渡って配されていることになる。固体材料２０３は第２面２１と第３面３０との間のみ配されていてもよい。
また、中空部２３０は少なくとも第１面１１と中間面３０との間、つまり表側領域３１に配されている。本例では、中空部２３０の一部は第２面２１と中間面３０との間、つまり裏側領域３２にも配されている。中空部２３０は第１面１１と第３面３０との間のみ配されていてもよい。宙空部は半導体層１０２の側面１２０に沿って表側領域３１から裏側領域３２に渡って配されていることになる。
厚さ方向Ｚにおける中空部２３０の中心１３１は第１面１１と中間面３０との間、つまり表側領域３１に位置する。中空部２３０の中心１３１は、中空部２３０の第１面１１側の端部の位置４１と中空部２３０の第２面２１側の端部の位置４２から等しい距離Ｈｂの位置４０に位置する。距離Ｈｂは厚さ方向Ｚにおける中空部２３０の長さＬの半分に相当する（Ｈｂ＝Ｌ／２）。中心１３１と第１面１１との距離Ｐは距離Ｈａよりも小さい（Ｈａ＞Ｐ）。距離Ｐは距離Ｈｂよりも大きいこと（Ｐ＞Ｈｂ）が好ましい。中空部２３０が第１面１１を貫通して第１面１１に対して半導体層１０２とは反対側に延在すると、距離Ｐは距離Ｈｂより小さくなりうる。
面内方向Ｘにおける導電部材３１０と半導体層１０２との距離Ｗａは、面内方向Ｘにおける中空部２３０の幅Ｗｂよりも大きいことが好ましい。中空部２３０が固体材料２０３で包囲されていることで、中空部２３０の幅Ｗｂは距離Ｗａよりも小さくなり得る。応力の緩和性を高める上では、中空部２３０の幅Ｗｂを極力広くとることが望ましく、幅Ｗｂは距離Ｗａの半分よりも大きいこと（Ｗｂ＞Ｗａ／２）が好ましい。
中空部１３０と導電部材３１０との距離が、中空部１３０と半導体層１０２との距離よりも小さくてもよい。中空部１３０と導電部材３１０との距離は、中空部１３０と導電部材３１０との間に位置する固体材料１０３の厚さに相当する。中空部１３０と半導体層１０２との距離は、中空部１３０と半導体層１０２との間に位置する固体材料１０３の厚さに相当する。
第１例（図３（ａ））と第２例（図３（ｂ））の違いは面内方向Ｘにおける分離構造７１２の幅および導電部材３１０の幅の、厚さ方向Ｚにおける関係が異なる点である。
第１例では、分離構造７１２の第２面２１における幅が、分離構造７１２の第３面３０における幅よりも大きい。溝２２０が半導体層１０２を貫通する場合には、分離構造７１２の第２面２１における幅が、分離構造７１２の第１面１１における幅よりも大きい。
第２例では、分離構造７１２の第１面１１における幅が、分離構造７１２の第３面３０における幅がよりも大きい。溝２２０が半導体層１０２を貫通する場合には、分離構造７１２の第１面１１における幅が、分離構造７１２の第２面２１における幅よりも大きい。
以上説明したように、分離構造７０２では中空部１３０の中心１３１が表側領域３１に位置し、分離構造７１２では中空部２３０の中心２３１が表側領域３１に位置している。中空部１３０の中心１３１や中空部２３０の中心２３１を表側領域３１に配置することにより半導体装置５００の信頼性を向上することができる。以下にその理由を説明する。
半導体層１０２を貫通する導電部材３１０を構成する導電材料（例えば銅）と、半導体層１０２は熱膨張係数が異なる。そのため、熱膨張量の違いによって半導体層１０２と導電部材３１０との間に歪応力が蓄積されてしまう。このように蓄積された歪応力は、導電部材３１０と接続する配線層１１０やパッド電極３１１との接合部、あるいは導電部材３１０自体への機械的なダメージの原因となる。
また、溝２２０の中の固体材料２０３も半導体層１０２と熱膨張係数が異なりうる。半導体層１０２の表面１０の上に形成された素子分離部１０４も、半導体層１０２とは熱膨張係数が異なる。トランジスタのゲート電極等も、半導体層１０２とは熱膨張係数が異なる。配線構造１５０の配線層１１０、１１２、１１４、プラグ１０９、１１１、１１３、絶縁膜１１７も、半導体層１０２とは熱膨張係数が異なる。そのため、熱膨張量の違いによって半導体層１０２とこれら半導体層１０２の周囲の部材との間に歪応力が蓄積されてしまう。このように蓄積された歪応力はこれら周囲の部材への機械的なダメージの原因となる。また、歪応力を内在している半導体層１０２内の領域においてはトランジスタの電流−電圧特性を変化させてまったり、リーク電流などが発生してしまうなどの問題がある。撮像装置における特性変化やリーク電流は画質に直結する問題となる。
このような問題に対して、中空部１３０あるいは中空部２３０を配置することで、熱膨張の違いによる応力を緩和することができる。これは、中空の空間が半導体層１０２の膨張あるいは導電部材３１０や他の部材の膨張を吸収あるいは緩衝することができるためである。つまり、中空部１３０あるいは中空部２３０を配置することで、上述したような、応力に起因した様々な問題を解消あるいは軽減することができる。
一方で、中空部１３０あるいは中空部２３０の大部分を第１面１１と第２面２１の間の大部分に配置してしまうと、分離構造７０２、７１２自体の強度が低下する。例えば第２面２１側からの機械的衝撃や急激な温度上昇、半導体層１０２の撓みが半導体層１０２に生じた場合、中空部１３０、２３０が押しつぶされて、固体材料１０３、２０３が損傷あるいは崩壊してしまう。そうすると、異常な応力が生じてダメージが生じてしまったり、電気的あるいは光学的な分離性能が低下してしったりする可能性がある。
このように中空部１３０、２３０を設けることで生じる新たな課題に対して、中空部１３０、２３０の中心１３１、２３１を表側領域３１に配置することで、上述した分離構造７０２、７１２自体の強度低下を抑制できる。つまり、中空部１３０、２３０の内で裏側領域３２に位置する部分の割合を半分以下（零でもよい）として、裏側領域３２には固体材料１０３、２０３を配置する。これにより、応力による課題の影響が大きい表側領域３１では中空部１３０、２３０を配置することで応力を緩和する一方で、裏側領域３２では中空部１３０、２３０の割合を減らすことで、半導体装置５００の機械的な強度を確保できる。このため、半導体装置５００の信頼性を向上することができる。
次に、半導体装置の製造方法を説明する。
まず図５（ａ）に示すように、厚さＳを有する半導体基板１０１の表面１０側に、素子分離部１０４を形成する。素子分離部１０４はＬＯＣＯＳ構造あるいはＳＴＩ構造を有し得る。本例ではＳＴＩ構造を有する。なお厚さＳは５００〜１０００μｍ程度でありうる。この時点での半導体基板１０１の厚さＳは半導体基板１０１を薄化して得られる半導体層１０２の厚さＴよりもかなり大きい（例えば厚さＳは厚さＴの１０〜１０００倍）。
また、フォトダイオードを成すＮ型半導体領域１０７を形成する。また、小野のがゲート電極１０５およびソース・ドレイン領域１０６を有する画素トランジスタＴｒ１，Ｔｒ２、周辺トランジスタＴＲ３，Ｔｒ４を形成する。
また半導体基板１０１の基板深さ方向に、上記の素子分離部１０４よりも深い位置に底を有する溝１２１を形成する。溝１２１の深さＤは半導体基板１０１の厚さＳよりも小さくてもよい。半導体基板１０１の厚さＳは大きいため、溝１２１が半導体基板１０１を貫通させるのは効率的ではない。溝１２１は、ゲート電極１０５を形成した半導体基板１０１の表面１０に保護用の絶縁層（不図示）を形成した後に、表面１０側から半導体基板１０１をエッチングすることで形成できる。溝１２１は半導体基板１０１のうち、後の工程で導電部材３１０が配置される部分を囲むように形成することができる。
さらに、溝１２１の中に絶縁体である固体材料１０３を形成する。固体材料１０３は溝１２１内に絶縁材料をＣＶＤ法などにより成膜して埋め込こみ、溝１２１外に位置する絶縁材料をエッチングやＣＭＰ法などにより除去して形成できる。この固体材料１０３は、後の工程で形成される導電部材３１０を囲む領域に形成される。このとき、溝１２１内の一部に中空部１３０を設ける。このため埋め込み材料の堆積速度、埋め込み形状などを考慮して溝１２１の深さや幅、埋め込む材料の種類や成膜条件を任意に決めることが可能である。この中空部１３０の位置は図３（ａ）、（ｂ）で説明した中心１３１が後で表側領域３１に位置するように設定される。典型的には、中空部１３０の中心１３１と溝１２１の底との距離を、溝１２１の深さＤの半分よりも大きくすればよい。
次に図５（ｂ）に示すように、半導体層１０２の表面上に層間絶縁層を形成し、その後、層間絶縁層に接続孔を形成し、所望のトランジスタに接続するプラグ１０９を形成する。プラグ１０９はタングステンで形成できる。
さらにプラグ１０９に接続するように、層間絶縁層を介して複数の配線層１１０、１１２、１１４を形成して配線構造１５０を形成する。配線層１１０、１１２、１１４は銅配線でダマシン法により形成できる。プラグ１１１、１１３はデュアルダマシン法により銅で形成できる。配線層１１４を覆うようにパッシベーション層を形成する。パッシベーション層は、層間絶縁層を主に構成する材料よりも透湿性の低い材料から選択することが好ましく、例えば窒化シリコン層や酸窒化シリコン層をプラズマＣＶＤ法により形成することができる。
次に、配線構造１５０に支持基板８００を貼り合せる。なお、必要に応じて、パッシベーション層あるいはその下層を平坦化処理しても良いし、パッシベーション層の上に平坦化層を形成してもよい。これにより、支持基板８００に貼り合せる界面を平坦にすることができるため、接合の強度を高めるのに有利になる。
次に図５（ｃ）に示すように、半導体基板１０１の表面１０の反対側の面から研削、研磨して半導体基板１０１を薄くする（薄化工程）。これにより、厚さＳを有する半導体基板１０１から厚さＴを有する半導体層１０２が得られる。表面１０の反対側の面が裏面２０である。この薄化工程では、少なくとも溝１２１の底に達するまで行われる。つまり半導体基板１０１から少なくとも、厚さＳと深さＤの差に相当する厚さ（Ｓ−Ｄ）の部分が除去される。さらに多く除去することもできる。この薄化は固体材料１０３が表面１０の反対側に露出するように行われるのが望ましい。これにより、固体材料１０３による導電部材３１０と半導体層１０２との絶縁性能を向上することができる。さらに、中空部１３０が表面１０の反対側に露出しないように行われるのが望ましい。上述したように、中空部１３０の中心を溝１２１の深さＤの半分よりも表面１０側に配置しておくことで、中空部１３０が表面１０の反対側に露出する可能性を低減することができる。
薄化した後に、フォトダイオードの裏面２０側に暗電流抑制のためのＰ型半導体領域（不図示）を形成する。薄化前の半導体基板１０１の厚さは例えば６００μｍ程度であるが、薄化後に得られる半導体層１０２の厚さは例えば１〜１０μｍ程度である。これにより、裏面２０から入射した光によって生じた電荷を表面１０側のトランジスタで処理することが容易となる。
次に、図５（ｄ）に示すように、裏面２０側から半導体層１０２に溝２２０を形成する。さらに溝２２０の中に固体材料２０３を形成する。固体材料２０３は溝２２０の中に中空部２３０が形成されるように、固体材料２０３の成膜条件や溝２２０の形状が設定される。図３を用いて上述してように中空部２３０の中心２３１が表側領域３１に位置することが好ましい。
次に半導体層１０２の裏面２０上に絶縁層３０２を形成する。絶縁層３０２は固体材料１０３、２０３を覆って形成されうる。絶縁層３０２を形成してから溝２２０および固体材料２０３を形成してもよい。
次に図５（ｅ）に示すように、半導体層１０２の裏面２０側から配線層１１０に達する孔３２０を形成する。なお孔３２０の幅は例えば１〜５μｍであり、深さは例えば５〜１５μｍである。孔３２０は半導体基板１０１のうち、先の工程で溝１２１で囲まれた部分を除去ように形成することができる。このとき、固体材料１０３は孔３２０を形成する際のエッチングガイドリングとして用いることができる。つまり、孔３２０の形成は、固体材料１０３が孔３２０の側面を成すように行われる。エッチングガイドリングとして用いる固体材料１０３は、例えば半導体層１０２に対してエッチングレートを低くするのが容易な、酸化シリコンを好適に用いることができる。エッチングガイドリングとして用いる場合には、固体材料１０３のうち裏面２０側の部分の方がエッチングに曝される時間が長くなる。中空部１３０の中心を裏面２０よりも表面１０に近づけ、裏面２０側に位置する固体材料１０３の割合を高めることで、エッチングガイドリングとしての耐久性を高めることができる。また、溝１２１を表面１０側から形成することで溝１２１の幅が溝１２１の底に向うほど狭くなるテーパー形状が得られる。このようなテーパー形状は孔３２０を形成する際には、表面１０へ向かって孔３２０が細くなる形状を実現するのに有利である。表面１０へ向かって孔３２０が細くなる形状であれば、導電部材３１０の形成時において、導電材料を孔３２０へ埋め込みやすくなる。なお、固体材料１０３をエッチングガイドリングとして用いる場合、固体材料１０３の孔３２０側の部分が半導体層１０２の部分よりも薄くなる場合がある。その結果、中空部１３０と導電部材３１０との距離が、中空部１３０と半導体層１０２との距離よりも小さくなりうる。
なお、孔３２０の幅を固体材料１０３で形成された分離構造の内径よりも小さくして、孔３２０に固体材料１０３や中空部１３０が露出しないようにすることもできる。
続いて、孔３２０内に導電部材３１０を形成する。導電部材３１０としては、例えば銅やタングステンなどの金属材料を用いることができる。なお導電部材３１０が貫通する半導体層１０２と導電部材３１０との間には固体材料１０３が位置する。固体材料１０３により導電部材３１０と半導体層１０２（シリコン層）とを絶縁性能を向上をすることができる。このように、導電部材３１０は半導体基板１０１の薄化を行った後に形成される。これにより導電部材３１０のアスペクト比を小さくすることができる。薄化工程で、中空部１３０が表面１０の反対側に露出しないようにすることで、導電部材３１０と半導体層１０２の絶縁分離の信頼性を高めることができる。すなわち、中空部１３０が表面１０の反対側に露出すると、導電部材３１０のための導電材料を成膜する際に中空部１３０の中に導電材料が入り込んでしまう。そうすると導電材料と半導体層１０２が接触してしまったり、薄い固体材料１０３によって耐圧が低下してしまったりする。中空部１３０が裏面２０側に露出せずに、固体材料１０３で蓋がされていることで、そのような問題を回避できる。
その後、図２に示すように、裏面２０の上に、遮光層３０３、保護用の絶縁層３１２が形成される。次に図２に示すように、次に遮光層３０３を覆うよう次に絶縁層３１２に接続孔が形成される。この接続孔を形成した後、バリアメタル層／アルミニウム層を有するパッド電極３１１を形成する。そして、平坦化層３０４を形成する。平坦化層３０４上には各画素に対応して例えば、赤、緑、青のカラーフィルタアレイ３０５を形成し、さらにその上にレンズアレイ３０６を形成する。なお、平坦化層３０４、カラーフィルタアレイ、レンズアレイの形成後においてパッド電極３１１は露出されるように、パッド電極３１１上の層には開口が形成される。
ここでは半導体基板１０１の薄化後の半導体層１０２の裏面２０側から分離構造７１２を形成し、その後に裏面２０側から導電部材３１０を形成する例を説明した。しかし、半導体基板１０１の薄化後に、半導体層１０２の裏面２０側から導電部材３１０を形成し、その後に裏面２０側から分離構造７１２を形成してもよい。また、半導体基板１０１の薄化前に半導体基板１０１の表面１０側から分離構造７１２を形成してもよく。分離構造７０２と分離構造７１２を同時に形成してもよい。
以上、撮像装置を例に挙げて半導体装置の実施形態を説明したが、撮像装置以外の、演算装置や記憶装置、通信装置、表示装置として用いられる半導体装置に適用可能である。また、説明した実施形態は、本発明の思想を逸脱しない範囲において適宜変更が可能である。
１０２ 半導体層
１０ 表面
２０ 裏面
１１ 第１面
２１ 第２面
３０ 中間面
３１０ 導電部材
１０３、２０３ 固体材料
１３０、２３０ 中空部
２２０ 溝

Claims (15)

  1. トランジスタが設けられた表面と前記表面とは反対側の裏面を有する半導体層と、前記半導体層を貫通する導電部材と、を備えた半導体装置において、
    前記表面を含み前記表面に沿った仮想的な平面を第１面、前記裏面を含み前記裏面に沿った仮想的な平面を第２面、前記第１面および前記第２面から等しい距離に位置する仮想的な平面を第３面として、
    前記第２面と前記第３面との間において、前記導電部材と前記半導体層との間には絶縁体である固体材料が配されており、
    前記第１面と前記第３面との間において、前記導電部材と前記半導体層との間には中空部が配されており、
    前記第１面および前記第２面に交差する方向における前記中空部の中心は、前記第１面と前記第３面との間に位置することを特徴とする半導体装置。
  2. 前記第１面における前記導電部材の幅は、前記第２面における前記導電部材の幅よりも小さい、請求項１に記載の半導体装置。
  3. 前記中空部と前記導電部材との距離が、前記中空部と前記半導体層との距離よりも小さい、請求項１または２に記載の半導体装置。
  4. トランジスタが設けられた表面と前記表面とは反対側の裏面を有する半導体層を備えた半導体装置において、
    前記表面を含み前記表面に沿った仮想的な平面を第１面、前記裏面を含み前記裏面に沿った仮想的な平面を第２面、前記第１面および前記第２面から等しい距離に位置する仮想的な平面を第３面として、
    前記半導体層には前記第３面を貫通する溝が設けられており、
    前記溝の中には中空部と固体材料が配されており、
    前記第１面および前記第２面に交差する方向における前記中空部の中心は、前記第１面と前記第３面との間に位置することを特徴とする半導体装置。
  5. 前記溝は前記半導体層を貫通する、請求項４に記載の半導体装置。
  6. 前記溝は第１面と前記第３面との間に底を有する、請求項４に記載の半導体装置。
  7. 前記半導体層には各々が前記第１面と前記第２面との間に位置する複数の光電変換部が設けられており、前記溝は前記複数の光電変換部の間に配されている、請求項４乃至６のいずれか１項に記載の半導体装置。
  8. 前記中空部の一部は前記第２面と前記第３面との間に位置している、請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記固体材料の少なくとも一部は前記第１面と前記第３面との間に位置している、請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記固体材料が前記中空部を包囲している、請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 表面を有する半導体基板の前記表面の側から前記半導体基板に溝を形成する工程と、
    前記溝に絶縁体である固体材料を形成する工程と、
    前記表面の反対側から前記半導体基板を薄くする工程と、とを備え、
    前記固体材料を形成する工程は、前記溝の中に中空部が形成されるように行われ、
    前記溝の深さ方向における前記中空部の中心と前記溝の底との距離は、前記溝の深さの半分よりも大きいことを特徴とする半導体装置の製造方法。
  12. 前記薄くする工程は、前記中空部が前記反対側に露出しないように行われる、請求項１１に記載の半導体装置の製造方法。
  13. 前記溝は前記半導体基板の一部を囲むように形成され、
    前記薄くする工程の後に、前記溝で囲まれた前記一部を除去して孔を形成する工程と、
    前記孔の中に導電部材を形成する工程と、
    をさらに備える、請求項１１または１２に記載の半導体装置の製造方法。
  14. 前記孔を形成する工程は、前記固体材料が前記孔の側面を成す様に行われる、請求項１３に記載の半導体装置の製造方法。
  15. 前記溝を形成する工程は、前記溝の幅が前記溝の底に向かうほど狭くなるように行われる、請求項１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
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