JP2015076569A - 撮像装置およびその製造方法ならびに電子機器 - Google Patents
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Abstract
【課題】集光特性を維持しつつ、工程削減が可能な撮像装置およびその製造方法ならびに電子機器を提供する。【解決手段】本技術の撮像装置は、受光領域に画素ごとに光電変換部を有する半導体基板の受光領域の各画素間に第１溝と、半導体基板の周辺領域に第２溝とを有するものであり、半導体基板の第１溝および第２溝の形成部分の厚みが互いに異なる。【選択図】図１
Description
本開示は、裏面照射型の撮像装置およびその製造方法ならびにこれを備えた電子機器に関する。
ＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の固体撮像装置（撮像装置）では、光電変換部（例えば、フォトダイオード（Photo Diode；ＰＤ）を備えた固体撮像素子（撮像素子）が画素ごとに配置されている。
撮像装置では、画面中の一部の画素に、フォトダイオードの電荷収容能力以上の信号電荷量を発生する強い光が入射すると、その過剰な信号電荷がフォトダイオードの作る電位井戸から溢れ、周囲のフォトダイオードに漏れ込み、画質が著しく損なわれる。この信号電荷の漏れ込みは、例えばフォトダイオードが埋め込まれたＳｉ基板の隣り合う画素間に溝を設け、この溝の表面を負の固定電荷を有する絶縁膜によって被覆することで抑制することができる。
一方、固体撮像装置の多くは、配線層が形成されている側から光が入射する構造となっている（表面照射型撮像装置）。このような撮像装置では、入射光が配線層によって遮られて各画素の感度が低下したり、これら配線層によって反射された光が隣接画素に入射することによる混色の発生が問題となっていた。そこで、フォトダイオードや各種のトランジスタが形成されたＳｉ基板の裏側を研磨することによって薄膜化し、基板裏面側から光を入射させて光電変換する裏面照射型の撮像装置が提案されている（例えば、特許文献１参照）。
裏面照射型の撮像装置では、配線層と同層に形成された外部接続電極はＳｉ基板の光入射面（裏面）とは反対側（表面）に配設されるため、Ｓｉ基板を貫通する深さの開口を設けて電極パッドとして露出される。露出された外部接続電極は、例えばワイヤボンディング法によって外部回路と接続されるが、このときキャピラリの先端が開口の縁に接触しやすくリークが起こりやすい。このため、開口の周囲に外部接続電極をＳｉ基板から絶縁するための絶縁膜が設けられた撮像装置が提案されている（例えば、特許文献２参照）。
上記画素を分離するための溝（画素分離溝）および外部接続電極をＳｉ基板から絶縁する絶縁膜を形成するための溝（絶縁分離溝）は、共にＳｉ基板の深さ方向に延びるため同時に形成が可能であり、製造工程を削減することが可能となる。しかしながら、画素分離溝をＳｉ基板を貫通する絶縁分離溝と共に形成した場合には、Ｓｉ基板の表面の画素間に形成されたフローティングディフュージョン（ＦＤ）を損傷するという問題があった。
一方、画素分離溝および絶縁分離溝を作り分ける場合には、溝内に絶縁物を埋設する際に、溝が深い分、絶縁分離溝を完全に埋め込むまでに時間を要し、Ｓｉ基板上に形成される絶縁膜が厚膜化する。このため、斜入射による混色が起こりやすくなり、集光特性が低下するという問題があった。
本技術はかかる問題点に鑑みてなされたもので、その目的は、集光特性を維持しつつ、工程削減が可能な撮像装置およびその製造方法ならびに電子機器を提供することにある。
本技術の撮像装置は、受光領域に画素ごとに光電変換部を有する半導体基板の受光領域の各画素間に第１溝と、半導体基板の周辺領域に第２溝とを有するものであり、半導体基板の第１溝および第２溝の形成部分の厚みが互いに異なる。
本技術の撮像装置の製造方法は、受光領域に画素ごとに光電変換部を有する半導体基板の一の面の周辺領域に掘り込み部を形成する工程と、半導体基板の他の面の受光領域に第１溝、周辺領域の掘り込み部に対応する位置に第２溝をそれぞれ形成する工程とを含むものである。
本技術の電子機器は、上記本技術の撮像装置を備えたものである。
本技術の撮像装置およびその製造方法ならびに電子機器では、半導体基板の受光領域の画素間に設けられた第１溝（画素分離溝）および周辺領域に設けられた第２溝（絶縁分離溝）を、半導体基板の一の面の周辺領域をエッチングしたのち、他の面から形成する。これにより、同一工程且つ同じ条件で所望の形状を有する第１溝および第２溝を形成することが可能となる。
本技術の撮像装置およびその製造方法ならびに電子機器では、半導体基板の受光領域の画素間に設けられた第１溝および周辺領域に設けられた第２溝を、半導体基板の一の面の周辺領域をエッチングしたのち、他の面から形成するようにした。これにより、同一工程且つ同じ条件で所望の形状を有する第１溝および第２溝が形成される。具体的には、半導体基板を貫通しない第１溝および半導体基板を貫通する第２溝を同一工程で形成することが可能となる。よって、集光特性を悪化させることなく、工程数を削減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（パッド部の半導体基板の表面に２段階の凹部を設けた例）
１−１．基本構成
１−２．製造方法
１−３．作用・効果
２．第２の実施の形態（パッド部の半導体基板の表面および裏面にそれぞれ凹部を設けた例）
３．変形例１（半導体基板の裏面上に固定電荷を設けた例）
４．変形例２（遮光膜が溝内に延在した例）
５．変形例３（溝内にエアギャップを設けた例）
６．変形例４（積層構造を有する例）
７．適用例（電子機器への適用例）
１．第１の実施の形態（パッド部の半導体基板の表面に２段階の凹部を設けた例）
１−１．基本構成
１−２．製造方法
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２．第２の実施の形態（パッド部の半導体基板の表面および裏面にそれぞれ凹部を設けた例）
３．変形例１（半導体基板の裏面上に固定電荷を設けた例）
４．変形例２（遮光膜が溝内に延在した例）
５．変形例３（溝内にエアギャップを設けた例）
６．変形例４（積層構造を有する例）
７．適用例（電子機器への適用例）
＜１．第１の実施の形態＞
図１は、本開示の第１の実施の形態に係る撮像装置（撮像装置１）の断面構成（図２ Ｉ−Ｉ線）を表したものである。図２は、撮像装置１の全体構成を表したものである。撮像装置１は、例えばＣＣＤイメージセンサまたはＣＭＯＳイメージセンサ等に用いられるものであり、複数の画素（例えば、画素Ｐ（図７参照））を有する受光領域１１０Ａと、周辺回路（例えば、周辺回路部１３０）を有する周辺領域１１０Ｂとから構成されている。受光領域１１０Ａには、複数の画素Ｐが２次元アレイ状に配置された構成を有しており、各画素間には画素分離溝１１Ａ（第１溝）が設けられている。周辺領域１１０Ｂには、周辺回路のほかに外部接続領域１１０Ｃが含まれ、複数の外部接続用の電極（電極パッド１Ｂ）が配置されている。各電極パッド１Ｂの周囲には、電極パッド１Ｂを半導体基板１１から電気的に絶縁するための絶縁分離溝１１Ｂ（第２溝）が設けられている。
図１は、本開示の第１の実施の形態に係る撮像装置（撮像装置１）の断面構成（図２ Ｉ−Ｉ線）を表したものである。図２は、撮像装置１の全体構成を表したものである。撮像装置１は、例えばＣＣＤイメージセンサまたはＣＭＯＳイメージセンサ等に用いられるものであり、複数の画素（例えば、画素Ｐ（図７参照））を有する受光領域１１０Ａと、周辺回路（例えば、周辺回路部１３０）を有する周辺領域１１０Ｂとから構成されている。受光領域１１０Ａには、複数の画素Ｐが２次元アレイ状に配置された構成を有しており、各画素間には画素分離溝１１Ａ（第１溝）が設けられている。周辺領域１１０Ｂには、周辺回路のほかに外部接続領域１１０Ｃが含まれ、複数の外部接続用の電極（電極パッド１Ｂ）が配置されている。各電極パッド１Ｂの周囲には、電極パッド１Ｂを半導体基板１１から電気的に絶縁するための絶縁分離溝１１Ｂ（第２溝）が設けられている。
本実施の形態では、半導体基板１１の表面（面Ｓ２）の絶縁分離溝１１Ｂに対応する位置には、絶縁膜１５が埋設された掘り込み部（凹部１１Ｃ）が設けられており、絶縁分離溝１１Ｂの形成部分の半導体基板１１の厚みは画素分離溝１１Ａの形成部分より薄くなるように加工されている。また、これら画素分離溝１１Ａおよび絶縁分離溝１１Ｂは好ましくは同一工程および同一条件にて形成される。
（１−１．基本構成）
図３Ａは本実施の形態の撮像装置１の受光領域１１０Ａの平面構成を表したものであり、図３Ｂは周辺領域１１０Ｂの外部接続領域１１０Ｃにおける電極パッド１Ｂとその周辺の平面構成を表したものである。本実施の形態の撮像装置１は裏面照射型の撮像装置であり、４つの光電変換部（フォトダイオード（ＰＤ）１２）に対して所要の画素トランジスタを共有させた、いわゆる４画素供給を１単位としたものである。
図３Ａは本実施の形態の撮像装置１の受光領域１１０Ａの平面構成を表したものであり、図３Ｂは周辺領域１１０Ｂの外部接続領域１１０Ｃにおける電極パッド１Ｂとその周辺の平面構成を表したものである。本実施の形態の撮像装置１は裏面照射型の撮像装置であり、４つの光電変換部（フォトダイオード（ＰＤ）１２）に対して所要の画素トランジスタを共有させた、いわゆる４画素供給を１単位としたものである。
図１に示したように、撮像装置１は、受光部１０を構成する半導体基板１１の表面（面Ｓ２）側に配線層２０および支持基板４１を有する。配線層２０には、層間絶縁膜２２を介して複数の配線２１が設けられている。半導体基板１１の裏面（光入射面；受光面Ｓ１）側には、オンチップレンズ３５等を備えた集光部３０を有する。
受光部１０は、入射光を電子に変換する機能（光電変換機能）を有する、例えばＰＤ１２が埋設された半導体基板１１と、半導体基板１１の裏面上に設けられた保護膜１７とから構成されている。
半導体基板１１は、例えばｐ型のシリコン（Ｓｉ）によって構成され、上述したように、受光面Ｓ１側には、各画素Ｐ間に半導体基板１１の厚み方向（Ｚ方向）に延びる画素分離溝１１Ａが設けられている。この画素分離溝１１Ａは、図３Ａに示したように画素Ｐを取り囲むように格子状に形成されており、後述するフローティングディフュージョン（ＦＤ）１３やソース・ドレイン領域２１Ｅ〜２１Ｈに重なるように配置されている。画素分離溝１１Ａの深さ（高さ（ｈ））はクロストークを抑制しうる深さであればよく、ＦＤ１３やソース・ドレイン領域２１Ｅ〜２１Ｈの厚みを１μｍ以下とする場合には、例えば０．２５μｍ以上５μｍ以下であることが好ましい。幅（Ｗ）は、クロストークを抑制し得る幅となっていればよく、１００ｎｍ以上５００ｎｍ以下である。
半導体基板１１の表面（面Ｓ２）近傍にはＰＤ１２で発生した信号電荷を、例えば垂直信号線Ｌsig（図７参照）に転送する転送トランジスタＴｒ１（図３Ａ，図８Ｂ参照）が配置されている。転送トランジスタＴｒ１のゲート電極ＴＧ１は、例えば配線層２０に含まれている。信号電荷は、光電変換によって生じる電子および正孔のどちらであってもよいが、ここでは電子を信号電荷として読み出す場合を例に挙げて説明する。
半導体基板１１の面Ｓ２近傍には上記転送トランジスタＴｒ１と共に、例えばリセットトランジスタＴｒ２、増幅トランジスタＴｒ３および選択トランジスタＴｒ４等が設けられている。この様なトランジスタは例えばＭＯＳＥＦＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、各画素Ｐ毎に回路を構成する。各回路は、例えば転送トランジスタ、リセットトランジスタおよび増幅トランジスタを含む３トランジスタ構成であってもよく、あるいはこれに選択トランジスタが加わった４トランジスタ構成であってもよい。転送トランジスタ以外のトランジスタは、画素間で共有することも可能である。また、４つの画素間（具体的には、図３Ａに示したように２行２列に形成されたＰＤ１２の中心部）にはＦＤ１３が半導体基板１１の面Ｓ２近傍に形成されている。このＦＤ１３は、半導体基板１１の表面側に形成されたｐ−ウェル層１１ｙ（図４（Ｃ）参照）にｎ型の不純物を高濃度に注入することによって形成されたｎ型半導体領域である。
ＰＤ１２は、画素Ｐごとに、半導体基板１１（ここではＳｉ基板）の厚み方向（Ｚ方向）に形成された、例えばｎ型半導体領域であり、半導体基板１１の表面および裏面近傍に設けられたｐ型半導体領域とのｐｎ接合型のフォトダイオードである。なお、半導体基板１１は各画素Ｐ間にもｐ型半導体領域（ｐ型層１１ｘ，ｐ−ウェル層１１ｙ，例えば、図４（Ｄ）参照）が形成されている。なお、上記画素分離溝１１Ａはこのｐ型半導体領域に形成されている。画素分離溝１１Ａの深さ（Ｚ方向）は、例えば０．２５μｍ以上５μｍ以下である。画素分離溝１１Ａはｐ型半導体領域に形成されていれば、必ずしも画素分離溝の先端がＦＤ１３の周囲に形成されているｐ−ウェル層１１ｙに達する必要はなく、ｐ型層１１ｘ内で十分な画素間絶縁分離効果が得られる。
転送トランジスタＴｒ１は、ＦＤ１３と転送ゲート電極２１Ａとから構成されている。転送ゲート電極２１Ａは、配線２１の１つとして、ＰＤ１２とＦＤ１３との間の半導体基板１１の面Ｓ２近傍の配線層２０に層間絶縁膜２２を介して形成されている。
画素トランジスタのうち、リセットトランジスタＴｒ２，増幅トランジスタＴｒ３および選択トランジスタＴｒ４は、ＦＤ１３を共有する４つのＰＤ１２ごとに形成されている。これらの画素トランジスタは、図３Ａに示したように４つのＰＤ１２で構成される群の一方の側に配置されている。
リセットトランジスタＴｒ２は、一対のソース・ドレイン領域２１Ｅ，２１Ｆと、このソース・ドレイン領域２１Ｅ，２１Ｆの間に形成されたリセットゲート電極２１Ｂとによって構成されている。増幅トランジスタＴｒ３は、一対のソース・ドレイン領域２１Ｆ，２１Ｇと、このソース・ドレイン領域２１Ｆ，２１Ｇの間に形成された増幅ゲート電極２１Ｃとによって構成されている。選択トランジスタＴｒ４は、一対のソース・ドレイン領域２１Ｇ，２１Ｈと、このソース・ドレイン領域２１Ｇ，２１Ｈの間に形成されたリセットゲート電極２１Ｃとによって構成されている。
リセットトランジスタＴｒ２，増幅トランジスタＴｒ３および選択トランジスタＴｒ４は、転送トランジスタＴｒ１と同様の構成を有している。即ち、ソース・ドレイン領域２１Ｅ〜２１Ｈは、ＦＤ１３と同様に、半導体基板１１のｐ−ウェル層１１ｙ内に形成されたｎ型の高濃度不純物領域で構成されている。
保護膜１７は、画素分離溝１１Ａを埋設すると共に、半導体基板１１の受光面Ｓ１を平坦化するものである。保護膜１７は、例えば窒化シリコン（Ｓｉ2Ｎ3），酸化シリコン（ＳｉＯ2）および酸窒化シリコン（ＳｉＯＮ）等の単層膜あるいはこれらの積層膜により構成されている。保護膜１７の厚みは、例えば０．０５μｍ以上０．３０μｍ以下であることが好ましい。
集光部３０は、受光部１０の受光面Ｓ１側に設けられると共に、光入射側に光学機能層として各画素ＰのＰＤ１２にそれぞれ対向配置されたオンチップレンズ３５を有する。受光部１０（具体的には、保護膜１７）とオンチップレンズ３５との間には、受光部１０側から順に、平坦化膜３２およびカラーフィルタ３４が積層されている。また、各画素Ｐ間の保護膜１７上には遮光膜３３がそれぞれ設けられている。
オンチップレンズ３５は、受光部１０（具体的には、受光部１０のＰＤ１２）に向かって光を集光させる機能を有するものである。このオンチップレンズ３５のレンズ系は、画素Ｐのサイズに応じた値に設定されており、例えば０．０５μｍ以上１．００μｍ以下である。また、オンチップレンズ３５の屈折率は、例えば１．４以上２．０以下である。レンズ材料としては、例えば有機材料やシリコン酸化膜（ＳｉＯ2）等が挙げられる。
遮光膜３３は、保護膜１７の画素Ｐ間、例えば画素分離溝１１Ａに対応する位置に設けられている。遮光膜３３は、隣接画素間における斜入射光のクロストークによる混色を抑制するものである。遮光膜３３の材料としては、例えばタングステン（Ｗ），アルミニウム（Ａｌ）またはＡｌと銅（Ｃｕ）との合金等よりなり、その膜厚は、例えば２０ｎｍ以上５０００ｎｍ以下である。
平坦化膜３２は、例えば窒化シリコン（Ｓｉ2Ｎ3），酸化シリコン（ＳｉＯ2）および酸窒化シリコン（ＳｉＯＮ）等の単層膜あるいはこれらの積層膜により構成されている。
カラーフィルタ３４は、例えば赤色（Ｒ）フィルタ、緑色（Ｇ）フィルタ、青色（Ｂ）フィルタおよび白色フィルタ（Ｗ）のいずれかであり、例えば画素Ｐ毎に設けられている。これらのカラーフィルタ３４は、規則的な色配列（例えばベイヤー配列）で設けられている。このようなカラーフィルタ３４を設けることにより、撮像素子１では、その色配列に対応したカラーの受光データが得られる。
支持基板４１は、配線層２０の半導体基板１１に面する側とは反対側の面に配置されている。この支持基板４１は、製造段階で半導体基板１１の強度を確保するためのものであり、例えばシリコン（Ｓｉ）基板によって構成されている。
また、受光領域１１０Ａの周囲には外部接続領域１１０Ｃを含む周辺領域１１０Ｂが設けられている。外部接続領域１１０Ｃには外部と接続される電極パッド１Ｂが複数配置されている。この電極パッド１Ｂは、配線層２０に設けられた配線１４と同層に設けられた配線２３上に開口１４を設け、配線２３を露出させたものである。電極パッド１Ｂの周囲には、図３Ｂに示したように、絶縁分離溝１１Ｂが設けられている。
絶縁分離溝１１Ｂは、電極パッド１Ｂを半導体基板１１から電気的に絶縁するものであり、上記画素分離溝１１Ａと同様に半導体基板１１の裏面（受光面Ｓ１）側から設けられている。本実施の形態では、半導体基板１１の表面（面Ｓ２）の絶縁分離溝１１Ｂに対応する位置には段差を有する凹部１１Ｃが設けられ、凹部１１Ｃには絶縁膜１５が埋設されている。凹部１１Ｃの深さ（Ｚ方向）は、この凹部１１Ｃと絶縁分離溝１１Ｂとによって半導体基板１１を分離することができればよい。これにより、電極パッド１Ｂから周囲の半導体基板１１へのリークを防ぐことが可能となる。なお、凹部１１Ｃは２段以上の段差を設けてもよいし、段差のない単純な掘り込み構造としてもよい。また、絶縁膜１５を構成する絶縁材料の埋め込み性を確保すると共に、絶縁分離溝１１Ｂとの合わせずれを防ぐため、凹部１１Ｃは、例えばアスペクト比が０．５以上であることが好ましい。具体的には、絶縁分離溝１１Ｂの深さを５μｍとする場合には、凹部１１Ｃの深さは１μｍ以上、幅は０．５μｍ以上とする。
このような撮像素子１０は、例えば以下のようにして製造することができる。
（製造方法）
まず、半導体基板１１の面Ｓ２側に２段階エッチングを行い凹部１１Ｃを形成する。具体的には、図４（Ａ）に示したように半導体基板の面Ｓ２の外部接続領域１１０Ｃに、例えばドライエッチングにより凹部１１ａを、例えば深さ（ｈ）３００ｎｍで形成したのち、図４（Ｂ）に示したように、凹部１１ａ内を再度エッチングして凹部１１ｂを、例えば深さ（ｈ）５００ｎｍで形成し、凹部１１Ｃを形成する。続いて、図４（Ｃ）に示したように、凹部１１ＣにＰＶＤ法を用いて、例えばＳｉＮを埋設し、絶縁膜１５を形成する。
まず、半導体基板１１の面Ｓ２側に２段階エッチングを行い凹部１１Ｃを形成する。具体的には、図４（Ａ）に示したように半導体基板の面Ｓ２の外部接続領域１１０Ｃに、例えばドライエッチングにより凹部１１ａを、例えば深さ（ｈ）３００ｎｍで形成したのち、図４（Ｂ）に示したように、凹部１１ａ内を再度エッチングして凹部１１ｂを、例えば深さ（ｈ）５００ｎｍで形成し、凹部１１Ｃを形成する。続いて、図４（Ｃ）に示したように、凹部１１ＣにＰＶＤ法を用いて、例えばＳｉＮを埋設し、絶縁膜１５を形成する。
次いで、半導体基板１１の面Ｓ２側に配線層２０を形成する。具体的には、図４（Ｄ）に示したように、たとえばＳｉ基板を用い、半導体基板１１の面Ｓ２近傍に転送トランジスタＴｒ１等のトランジスタおよびロジック回路等の周辺回路を設ける。続いて、半導体基板１１へのイオン注入により不純物半導体領域（ｎ型半導体領域ＰＤ１２，ｐ型半導体領域１１ｘおよびｐ−ウェル層１１ｙ）を形成する。具体的には、各画素Ｐに対応する位置にｎ型半導体領域（ＰＤ１２）を、各画素間にｐ型半導体領域を形成する。次いで、図５（Ａ）に示したように配線層２０に支持基板４１を貼り合わせる。
続いて、図５（Ｂ）に示したように、半導体基板１１の受光面２０Ｓの所定の位置、具体的には、各画素Ｐ間に設けられたＰ型半導体領域および外部接続領域１１０Ｃに形成した凹部の形成領域内に、例えばドライエッチングによって画素分離溝１１Ａおよび絶縁分離溝１１Ｂ、例えば深さ（ｈ）３０００ｎｍに形成する。
次に、図５（Ｃ）に示したように、半導体基板１１の受光面Ｓ１側に、例えばＳｉＯ2膜を、ＣＶＤ法を用いて保護膜１７を形成すると共に、画素分離溝１１Ａおよび絶縁分離溝１１Ｂに埋設する。続いて、図６（Ａ）に示したように、保護膜１７上に、例えばスパッタリング法あるいはＣＶＤ法を用いて形成したのち、フォトリソグラフィ等によってパターニングして遮光膜３３を形成する。次に、図６（Ｂ）に示したように、保護膜１７および遮光膜３３上に平坦化膜３２を形成したのち、平坦化膜３２上に、例えばベイヤー配列のカラーフィルタ３４およびオンチップレンズ３５を順に形成する。このようにして撮像素子１Ａおよび電極パッド１Ｂを備えた撮像装置１を得ることができる。
（全体構成）
図７は撮像装置１の全体構成をブロック図として表したものである。この撮像装置１は、例えばＣＭＯＳイメージセンサを構成するものであり、半導体基板１１上の中央部に撮像エリアとしての画素部１ａを有している。画素部１ａの周辺領域には、例えば行走査部１３１、システム制御部１３２、水平選択部１２３および列走査部１３４を含む周辺回路部１３０が設けられている。
図７は撮像装置１の全体構成をブロック図として表したものである。この撮像装置１は、例えばＣＭＯＳイメージセンサを構成するものであり、半導体基板１１上の中央部に撮像エリアとしての画素部１ａを有している。画素部１ａの周辺領域には、例えば行走査部１３１、システム制御部１３２、水平選択部１２３および列走査部１３４を含む周辺回路部１３０が設けられている。
画素部１ａは、例えば行列状に２次元配置された複数の単位画素Ｐ（撮像素子１０，１０Ａに相当）を有している。この単位画素Ｐには、例えば画素行ごとに画素駆動線Ｌread（具体的には行選択線およびリセット制御線）が、画素列ごとに垂直信号線Ｌsigが配線されている。画素駆動線Ｌreadは、画素からの信号読み出しのための駆動信号を伝送するものであり、その一端は行走査部１３１の各行に対応した出力端に接続されている。
行走査部１３１は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１ａの各画素Ｐを例えば行単位で駆動する画素駆動部である。行走査部１３１によって選択された画素行の各画素Ｐから出力される信号は、垂直信号線Ｌsigの各々を通じて水平選
択部１２３に供給される。水平選択部１２３は、例えば垂直信号線Ｌsigごとに設けられ
たアンプや水平選択スイッチ等により構成されている。
択部１２３に供給される。水平選択部１２３は、例えば垂直信号線Ｌsigごとに設けられ
たアンプや水平選択スイッチ等により構成されている。
列走査部１３４は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１２３の各水平選択スイッチを走査しつつ順番に駆動するものである。この列走査部１３４による選択走査により、垂直信号線Ｌsigの各々を通じて伝送される各画素Ｐの信号
が順番に水平信号線１３５に出力され、当該水平信号線１３５を通じて半導体基板１１の外部へ伝送される。
が順番に水平信号線１３５に出力され、当該水平信号線１３５を通じて半導体基板１１の外部へ伝送される。
行走査部１３１、水平選択部１２３、列走査部１３４および水平信号線１３５からなる回路部分は、半導体基板１１上に直に形成されていてもよいし、あるいは外部制御ＩＣに配設されたものであってもよい。ケーブル等により接続された他の基板にこの回路部分を設けることも可能である。
システム制御部１３２は、半導体基板１１の外部から与えられるクロックや動作モードを指令するデータ等を受け取ると共に、撮像装置１の内部情報を出力するものである。システム制御部１３２は、これに加え、例えば各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３１、水平選択部１２３および列走査部１３４等の周辺回路の駆動制御を行う。
（撮像素子の動作）
このような撮像装置の画素Ｐとして用いられている撮像素子１Ａは、例えば次のようにして信号電荷（ここでは電子）が取得される。撮像素子１０に、オンチップレンズ３５を介して光Ｌが入射すると、光Ｌはカラーフィルタ３４等を通過して各画素ＰにおけるＰＤ１２で検出（吸収）され、赤，緑または青の色光が光電変換される。ＰＤ１２で発生した電子−正孔対のうち、電子は半導体基板１１（例えば、Ｓｉ基板ではｎ型半導体領域）へ移動して蓄積され、正孔はｐ型領域へ移動して排出される。
このような撮像装置の画素Ｐとして用いられている撮像素子１Ａは、例えば次のようにして信号電荷（ここでは電子）が取得される。撮像素子１０に、オンチップレンズ３５を介して光Ｌが入射すると、光Ｌはカラーフィルタ３４等を通過して各画素ＰにおけるＰＤ１２で検出（吸収）され、赤，緑または青の色光が光電変換される。ＰＤ１２で発生した電子−正孔対のうち、電子は半導体基板１１（例えば、Ｓｉ基板ではｎ型半導体領域）へ移動して蓄積され、正孔はｐ型領域へ移動して排出される。
（作用・効果）
図８Ａおよび図８Ｂは、図３Ａに示した撮像装置１におけるＩ−Ｉ線（画素Ｔｒ部Ａ），ＩＩ−ＩＩ線（ＴＧ部Ｂ），ＩＩＩ−ＩＩＩ線（パッド部Ｃ）における比較例（図８Ａ）および実施例（図８Ｂ）の断面構成を表したものである。受光領域の画素間に設けられた画素分離溝および周辺領域において電極パッドを周囲の半導体基板から電気的に絶縁する絶縁分離溝は、共に半導体基板の深さ方向に対して絶縁分離部を形成する技術である。このため、同時に形成することによって製造工程を削減することができる。しかしながら、絶縁分離溝は半導体基板を貫通するため、この絶縁分離溝１１００Ｂに合わせて画素分離溝１１００Ａを形成する場合には、図８Ａに示したように、その先端がリセットトランジスタＴｒ２のチャネル形成部やＦＤ１３００にまで達するため、電荷転送ができなくなる等の問題を生じる。
図８Ａおよび図８Ｂは、図３Ａに示した撮像装置１におけるＩ−Ｉ線（画素Ｔｒ部Ａ），ＩＩ−ＩＩ線（ＴＧ部Ｂ），ＩＩＩ−ＩＩＩ線（パッド部Ｃ）における比較例（図８Ａ）および実施例（図８Ｂ）の断面構成を表したものである。受光領域の画素間に設けられた画素分離溝および周辺領域において電極パッドを周囲の半導体基板から電気的に絶縁する絶縁分離溝は、共に半導体基板の深さ方向に対して絶縁分離部を形成する技術である。このため、同時に形成することによって製造工程を削減することができる。しかしながら、絶縁分離溝は半導体基板を貫通するため、この絶縁分離溝１１００Ｂに合わせて画素分離溝１１００Ａを形成する場合には、図８Ａに示したように、その先端がリセットトランジスタＴｒ２のチャネル形成部やＦＤ１３００にまで達するため、電荷転送ができなくなる等の問題を生じる。
一方、リセットトランジスタＴｒ２やＦＤ１３００への損傷を考慮して、画素分離溝１１００Ａおよび絶縁分離溝１１００Ｂを作り分けた場合には、各溝に絶縁材料を埋め込む際に、絶縁材料の成膜時間の延長によって半導体基板１１００の裏面に成膜される絶縁膜が厚くなり、画素間における混色が起こりやすくなる。
これに対して、本実施の形態の撮像装置１では、図８Ｂに示したように、絶縁分離溝１１Ｂに対応する半導体基板１１の表面（面Ｓ２）側に、画素分離溝１１Ａの深さに対応する深さを有する凹部１１Ｃを形成するようにした。具体的には、画素分離溝１１Ａと同じ工程において同条件で絶縁分離溝１１Ｂを形成する際に、絶縁分離溝１１Ｂが半導体基板１１を貫通するのに必要な深さの凹部を形成する。これにより、画素分離溝１１Ａおよび絶縁分離溝１１Ｂを、集光特性を悪化させることなく、同一工程で形成することが可能となる。
以上のように、本実施の形態では、周辺領域１１０Ｂの外部接続領域１１０Ｃに形成された電極パッド１Ｂを電気的に絶縁する絶縁分離溝１１Ｂの形成面（半導体基板１１の裏面（受光面Ｓ１））とは反対側の面（表面，面Ｓ２）に凹部１１Ｃを設け、各溝１１Ａ，１１Ｂの形成部分における半導体基板１１の厚みが異なるようにした。具体的には、絶縁分離溝１１Ｂの形成部分の半導体基板１１の厚みが、画素分離溝１１Ａの形成部分よりも薄くなるようにした。これにより、受光領域１１０Ａの画素間に形成される画素分離溝１１Ａと絶縁分離溝１１Ｂとを同一工程且つ同一条件にて形成することが可能となる。即ち、集光特性を悪化させることなく、製造工程を削減することが可能となる。
＜２．第２の実施の形態＞
図９は、本開示の第２の実施の形態に係る撮像装置（撮像装置２）の断面構成を表したものである。この撮像装置２は、上記第１の実施の形態と同様に、裏面照射型の撮像装置であり、複数の画素Ｐが二次元配列された構成を有する。本実施の形態における撮像装置２は、半導体基板１１の外部接続領域１１０Ｃにおいて電極パッド１Ｂを周囲から電気的に絶縁する絶縁分離溝１１Ｂの形成位置に、表面（面Ｓ２）および裏面（受光面Ｓ１）の両方に凹部１１Ｃ，１１Ｄを形成した点が上記実施の形態とは異なる。
図９は、本開示の第２の実施の形態に係る撮像装置（撮像装置２）の断面構成を表したものである。この撮像装置２は、上記第１の実施の形態と同様に、裏面照射型の撮像装置であり、複数の画素Ｐが二次元配列された構成を有する。本実施の形態における撮像装置２は、半導体基板１１の外部接続領域１１０Ｃにおいて電極パッド１Ｂを周囲から電気的に絶縁する絶縁分離溝１１Ｂの形成位置に、表面（面Ｓ２）および裏面（受光面Ｓ１）の両方に凹部１１Ｃ，１１Ｄを形成した点が上記実施の形態とは異なる。
このような撮像装置２は、例えば以下のようにして製造することができる。
まず、図１０（Ａ）に示したように半導体基板の面Ｓ２の外部接続領域１１０Ｃに、例えばドライエッチングにより凹部１１Ｃ（第１掘り込み部）を、例えば深さ（ｈ）３００ｎｍで形成したのち、図１０（Ｂ）に示したように、凹部１１ＣにＰＶＤ法を用いて、例えばＳｉＮを埋設して絶縁膜１５を形成する。続いて、第１の実施の形態と同様に、図１０（Ｃ）に示したように、半導体基板１１の面Ｓ２側に配線層２０を形成および半導体基板１１へのイオン注入により不純物半導体領域（ｎ型半導体領域ＰＤ１２，ｐ型半導体領域１１ｘおよびｐ−ウェル層１１ｙ）を形成する。次いで、配線層２０に支持基板４１を張り合わせる。
続いて、図１１（Ａ）に示したように、半導体基板１１の受光面２０Ｓの所定の位置、具体的には、半導体基板１１の面Ｓ２に設けた凹部１１Ｃに対応する位置に、例えばドライエッチングによって凹部１１Ｄ（第２掘り込み部）を形成する。次いで、図１１（Ｂ）に示したように、半導体基板１１の各画素Ｐ間および凹部１１Ｄ内に、それぞれ画素分離溝１１Ａおよび絶縁分離溝１１Ｂを、例えば深さ（ｈ）３０００ｎｍに加工する。
次に、図１１（Ｃ）に示したように、半導体基板１１の受光面Ｓ１側に、例えばＳｉＯ2膜を、ＣＶＤ法を用いて保護膜１７を形成すると共に、画素分離溝１１Ａおよび絶縁分離溝１１Ｂに埋設したのち、第１の実施の形態と同様の方法を用いてカラーフィルタ３４やオンチップレンズ３５等を形成し、撮像装置２を得ることができる。
本実施の形態における撮像装置２およびその製造方法では、パッド部１Ｂの周囲に形成する絶縁分離溝１１Ｂにおける半導体基板１１の厚みを、半導体基板１１の表面（面Ｓ２）および裏面（受光面Ｓ１）の両方に凹部１１Ｃ，１１Ｄを形成して調整した。この点を除き、撮像装置２は撮像装置１と同様の構成を有し、その作用および効果も同様である。
＜３．変形例１＞
図１２，１３は、それぞれ上記第１および第２の実施の形態の変形例１に係る撮像装置３，４の断面構成を表したものである。これら撮像装置３，４は、上記第１の実施の形態等と同様に、裏面照射型の撮像装置であり、複数の画素Ｐが二次元配列された構成を有する。本変形例における撮像装置３，４は、半導体基板１１の画素分離溝１１Ａおよび絶縁分離溝１１Ｂを含む裏面全面に固定電荷膜１６を形成した点が上記第１および第２の実施の形態とは異なる。
図１２，１３は、それぞれ上記第１および第２の実施の形態の変形例１に係る撮像装置３，４の断面構成を表したものである。これら撮像装置３，４は、上記第１の実施の形態等と同様に、裏面照射型の撮像装置であり、複数の画素Ｐが二次元配列された構成を有する。本変形例における撮像装置３，４は、半導体基板１１の画素分離溝１１Ａおよび絶縁分離溝１１Ｂを含む裏面全面に固定電荷膜１６を形成した点が上記第１および第２の実施の形態とは異なる。
固定電荷膜１６は、負の固定電荷を有するものであり、半導体基板１１に形成された画素分離溝１１Ａおよび絶縁分離溝１１Ｂの壁面および底面を含む裏面全面に配設されている。固定電荷膜１６の材料としては、負の固定電荷を有する高誘電材料を用いることが好ましく、具体的には，酸化ハフニウム（ＨｆＯ2），酸化ジルコニウム（ＺｒＯ2），酸化アルミニウム（Ａｌ2Ｏ3），酸化チタン（ＴｉＯ2）および酸化タンタル（Ｔａ2Ｏ5）等が挙げられる。これら酸化物は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜等に用いられている実績があるため成膜方法が確立されており、容易に成膜することができる。特に、屈折率の比較的高いＨｆＯ2（屈折率２．０５），Ｔａ2Ｏ5（屈折率２．１６）およびＴｉＯ2（屈折率２．２０）等を用いることにより、固定電荷膜１６に反射防止効果が付加される。上記以外の材料としては、例えば、希土類元素の酸化物が挙げられる。具体的には、ランタン（Ｌａ），プラセオジム（Ｐｒ），セリウム（Ｃｅ），ネオジム（Ｎｄ），プロメチウム（Ｐｍ），サマリウム（Ｓｍ），ユウロピウム（Ｅｕ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ），ジスプロシウム（Ｄｙ），ホルミウム（Ｈｏ），エルビウム（Ｅｒ），ツリウム（Ｔｍ），イッテルビウム（Ｙｂ），ルテチウム（Ｌｕ），イットリウム（Ｙ）の各酸化物が挙げられる。なお、上記酸化物には、絶縁性を損なわない範囲でシリコン（Ｓｉ）が添加されていてもよい。また、酸化物以外に、窒化ハフニウム，窒化アルミニウム，酸窒化ハフニウムおよび酸窒化アルミニウム等の窒化物または酸窒化物が用いてもよい。固定電荷膜１６にＳｉやＮｉを添加することによって、耐熱性やプロセス中におけるイオン注入の阻止能力が向上する。
このように、本変形例では、半導体基板１１の裏面（受光面Ｓ１）上に負の固定電荷を有する絶縁膜（固定電荷膜１６）を形成するようにしたので、固定電荷膜１６に接する面に反転層が形成される。これにより、上記実施の形態の効果に加えて、シリコン界面が反転層によりピニングされるため、暗電流の発生が抑制されるという効果を奏する。また、画素分離溝１１Ａの形成時に生じる物理的ダメージによるピニング外れを防ぐことが可能となる。
＜４．変形例２＞
図１４，１５は、それぞれ上記変形例１の変形例２に係る撮像装置（撮像装置５，６）の断面構成を表したものである。これら撮像装置５，６は、上記第１の実施の形態等と同様に、裏面照射型の撮像装置であり、複数の画素Ｐが二次元配列された構成を有する。本変形例における撮像装置５，６は、画素分離溝１１Ａおよび絶縁分離溝１１Ｂの内部に遮光膜３３が延在している点が上記変形例１，２とは異なる。
図１４，１５は、それぞれ上記変形例１の変形例２に係る撮像装置（撮像装置５，６）の断面構成を表したものである。これら撮像装置５，６は、上記第１の実施の形態等と同様に、裏面照射型の撮像装置であり、複数の画素Ｐが二次元配列された構成を有する。本変形例における撮像装置５，６は、画素分離溝１１Ａおよび絶縁分離溝１１Ｂの内部に遮光膜３３が延在している点が上記変形例１，２とは異なる。
このように、本変形例では、画素分離溝１１Ａおよび絶縁分離溝１１Ｂの内部に遮光膜３３が延在するようにしたので、上記変形例の効果に加えて、隣り合う画素Ｐ間における光学混色の発生を抑制することが可能となる効果を奏する。
なお、本変形例は上記第１の実施の形態および第２の実施の形態にも適用することが可能である。即ち、固定電荷膜１６が設けられていない画素分離溝１１Ａおよび絶縁分離溝１１Ｂ内に遮光膜３３を延在させても本変形例と同様の効果が得られる。
＜５．変形例３＞
図１６Ａ，１６Ｂは、変形例３における撮像装置７Ａ，７Ｂの断面構成を表したものである。上記第１の実施の形態等の撮像装置１〜６は、画素分離溝１１Ａおよび絶縁分離溝１１Ｂ内にエアギャップＧを含んでいてもかまわない。画素分離溝１１Ａおよび絶縁分離溝１１Ｂ内のエアギャップＧは成膜速度の速い化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法やスパッタリング法を用いることにより形成される。
図１６Ａ，１６Ｂは、変形例３における撮像装置７Ａ，７Ｂの断面構成を表したものである。上記第１の実施の形態等の撮像装置１〜６は、画素分離溝１１Ａおよび絶縁分離溝１１Ｂ内にエアギャップＧを含んでいてもかまわない。画素分離溝１１Ａおよび絶縁分離溝１１Ｂ内のエアギャップＧは成膜速度の速い化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法やスパッタリング法を用いることにより形成される。
このように、上記実施の形態等の効果に加えて、各溝内にエアギャップＧを形成することにより屈折率差が大きくなり、より高い反射機能が得られるという効果を奏する。
＜６．変形例４＞
図１７は、上記第１の実施の形態等における変形例４に係る撮像装置８の断面構成を表したものである。本変形例における撮像装置８は、上記実施の形態等と同様に裏面照射型の撮像装置であるが、受光領域１１０Ａと制御回路とを搭載した第１半導体チップ８１と、信号処理回路を含むロジック回路を搭載した第２半導体チップ８２とを相互に電気的に接続して１つの半導体チップとした、いわゆる積層型の撮像装置である。本技術は、図１７に示したようにこのような積層型の撮像装置にも適用可能である。
図１７は、上記第１の実施の形態等における変形例４に係る撮像装置８の断面構成を表したものである。本変形例における撮像装置８は、上記実施の形態等と同様に裏面照射型の撮像装置であるが、受光領域１１０Ａと制御回路とを搭載した第１半導体チップ８１と、信号処理回路を含むロジック回路を搭載した第２半導体チップ８２とを相互に電気的に接続して１つの半導体チップとした、いわゆる積層型の撮像装置である。本技術は、図１７に示したようにこのような積層型の撮像装置にも適用可能である。
＜７．適用例＞
上記第１，第２および変形例１〜４の撮像装置１〜８は、撮像機能を有するあらゆるタイプの電子機器に搭載でき、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話等に適用できる。図１８には、その一例として、カメラ（電子機器）の概略構成を示す。電子機器９は、例えば静止画または動画を撮影可能なビデオカメラであり、撮像装置（例えば、撮像装置１）、光学系（光学レンズ）３１０、シャッタ装置３１１、信号処理部３１２および駆動部３１３を有している。
光学系３１０は、被写体からの像光（入射光）を撮像装置１の画素部１ａへと導くものである。光学系３１０は複数の光学レンズを含んでいてもよい。シャッタ装置３１１は撮像装置１への光照射期間および遮光期間を制御し、駆動部３１３は、このシャッタ装置３１１のシャッタ動作および撮像装置１の転送動作を制御する。信号処理部３１２は、撮像装置１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄoutは、例えばメモリ等の記憶媒体に記憶されるか、あるいはモニタ等に出力されるようになっている。
以上、第１，第２の実施の形態および変形例１〜４を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では半導体基板１１の裏面（光入射面）側にＰＤ１２を形成した例を示したが、ＰＤ１２は半導体基板１１の表面側、即ち半導体基板１１と配線層２０との間に配設してもよい。なお、この場合も、広い禁制帯幅を有する第２領域１２Ｂは光入射面側に設けることが好ましい。
更に、受光部１０と集光部３０のカラーフィルタ３４との間にインナーレンズ（図示せず）を配設してもかまわない。
更に、上記実施の形態等で説明した各構成要素を全て備えている必要はなく、また、他の構成要素を備えていてもよい。
なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下の様な構成をとることも可能である。
（１）受光領域に画素ごとに光電変換部を有する半導体基板の前記受光領域の各画素間に第１溝と、前記半導体基板の周辺領域に第２溝とを有し、前記半導体基板の前記第１溝および前記第２溝の形成部分の厚みが互いに異な撮像装置。
（２）前記半導体基板の前記第２溝の形成部分の厚みは、前記第１溝の形成部分の厚みよりも薄い、前記（１）に記載の撮像装置。
（３）前記半導体基板の少なくとも一の面の前記第２溝に対応する領域に掘り込み部を有する、前記（１）または（２）に記載の撮像装置。
（４）前記第１溝は前記光電変換部を画素ごとに分離する、前記（１）乃至（３）のいずれか１つに記載の撮像装置。
（５）前記第２溝は前記周辺領域に設けられた外部接続される電極の周囲に設けられている、前記（１）乃至（４）のいずれか１つに記載の撮像装置。
（６）前記掘り込み部は絶縁材料によって埋め込まれている、前記（１）乃至（５）のいずれか１つに記載の撮像装置。
（７）前記第２溝は前記半導体基板を貫通している、前記（１）乃至（６）のうちいずれか１つに記載の撮像装置。
（８）受光領域に画素ごとに光電変換部を有する半導体基板の一の面の周辺領域に掘り込み部を形成する工程と、前記半導体基板の他の面の受光領域に第１溝、前記周辺領域の前記掘り込み部に対応する位置に第２溝をそれぞれ形成する工程とを含む撮像装置の製造方法。
（９）前記掘り込み部を２段階エッチングにより形成する、前記（８）に記載の撮像装置の製造方法。
（１０）前記掘り込み部（第１掘り込み部）を形成したのち、前記半導体基板の他の面の前記第１掘り込み部に対応する位置に第２掘り込み部を形成する、前記（８）または（９）に記載の撮像装置の製造方法。
（１１）前記掘り込み部に絶縁材料を埋め込む、前記（９）または（１０）に記載の撮像装置の製造方法。
（１１）撮像装置を含み、前記撮像装置は、受光領域に画素ごとに光電変換部を有する半導体基板の前記受光領域の各画素間に第１溝と、前記半導体基板の周辺領域に第２溝とを有し、前記半導体基板の前記第１溝および前記第２溝の形成部分の厚みが互いに異なる電子機器。
（１）受光領域に画素ごとに光電変換部を有する半導体基板の前記受光領域の各画素間に第１溝と、前記半導体基板の周辺領域に第２溝とを有し、前記半導体基板の前記第１溝および前記第２溝の形成部分の厚みが互いに異な撮像装置。
（２）前記半導体基板の前記第２溝の形成部分の厚みは、前記第１溝の形成部分の厚みよりも薄い、前記（１）に記載の撮像装置。
（３）前記半導体基板の少なくとも一の面の前記第２溝に対応する領域に掘り込み部を有する、前記（１）または（２）に記載の撮像装置。
（４）前記第１溝は前記光電変換部を画素ごとに分離する、前記（１）乃至（３）のいずれか１つに記載の撮像装置。
（５）前記第２溝は前記周辺領域に設けられた外部接続される電極の周囲に設けられている、前記（１）乃至（４）のいずれか１つに記載の撮像装置。
（６）前記掘り込み部は絶縁材料によって埋め込まれている、前記（１）乃至（５）のいずれか１つに記載の撮像装置。
（７）前記第２溝は前記半導体基板を貫通している、前記（１）乃至（６）のうちいずれか１つに記載の撮像装置。
（８）受光領域に画素ごとに光電変換部を有する半導体基板の一の面の周辺領域に掘り込み部を形成する工程と、前記半導体基板の他の面の受光領域に第１溝、前記周辺領域の前記掘り込み部に対応する位置に第２溝をそれぞれ形成する工程とを含む撮像装置の製造方法。
（９）前記掘り込み部を２段階エッチングにより形成する、前記（８）に記載の撮像装置の製造方法。
（１０）前記掘り込み部（第１掘り込み部）を形成したのち、前記半導体基板の他の面の前記第１掘り込み部に対応する位置に第２掘り込み部を形成する、前記（８）または（９）に記載の撮像装置の製造方法。
（１１）前記掘り込み部に絶縁材料を埋め込む、前記（９）または（１０）に記載の撮像装置の製造方法。
（１１）撮像装置を含み、前記撮像装置は、受光領域に画素ごとに光電変換部を有する半導体基板の前記受光領域の各画素間に第１溝と、前記半導体基板の周辺領域に第２溝とを有し、前記半導体基板の前記第１溝および前記第２溝の形成部分の厚みが互いに異なる電子機器。
１〜８…撮像装置、９…電子機器、１Ａ…撮像素子、１Ｂ…電極パッド、１１…半導体基板、１１Ａ…画素分離溝、１１Ｂ…絶縁分離溝、１２…光電変換部、１３…フローティングディフュージョン、１４…開口、２０…配線層、２１，２３…配線、２２…層間絶縁膜、３０…集光部、３４…カラーフィルタ、３５…オンチップレンズ、４１…支持基板。
Claims (12)
- 受光領域に画素ごとに光電変換部を有する半導体基板の前記受光領域の各画素間に第１溝と、
前記半導体基板の周辺領域に第２溝とを有し、
前記半導体基板の前記第１溝および前記第２溝の形成部分の厚みが互いに異なる
撮像装置。 - 前記半導体基板の前記第２溝の形成部分の厚みは、前記第１溝の形成部分の厚みよりも薄い、請求項１に記載の撮像装置。
- 前記半導体基板の少なくとも一の面の前記第２溝に対応する領域に掘り込み部を有する、請求項１に記載の撮像装置。
- 前記第１溝は前記光電変換部を画素ごとに分離する、請求項１に記載の撮像装置。
- 前記第２溝は前記周辺領域に設けられた外部接続される電極の周囲に設けられている、請求項１に記載の撮像装置。
- 前記掘り込み部は絶縁材料によって埋め込まれている、請求項３に記載の撮像装置。
- 前記第２溝は前記半導体基板を貫通している、請求項１に記載の撮像装置。
- 受光領域に画素ごとに光電変換部を有する半導体基板の一の面の周辺領域に掘り込み部を形成する工程と、
前記半導体基板の他の面の受光領域に第１溝、前記周辺領域の前記掘り込み部に対応する位置に第２溝をそれぞれ形成する工程と
を含む撮像装置の製造方法。 - 前記掘り込み部を２段階エッチングにより形成する、請求項８に記載の撮像装置の製造方法。
- 前記掘り込み部（第１掘り込み部）を形成したのち、前記半導体基板の他の面の前記第１掘り込み部に対応する位置に第２掘り込み部を形成する、請求項８に記載の撮像装置の製造方法。
- 前記掘り込み部に絶縁材料を埋め込む、請求項９または請求項１０に記載の撮像装置の製造方法。
- 撮像装置を含み、
前記撮像装置は、
受光領域に画素ごとに光電変換部を有する半導体基板の前記受光領域の各画素間に第１溝と、
前記半導体基板の周辺領域に第２溝とを有し、
前記半導体基板の前記第１溝および前記第２溝の形成部分の厚みが互いに異なる
電子機器。
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