JP2013128036A - 撮像素子、撮像装置、並びに、製造装置および方法 - Google Patents

Abstract

【課題】感度の低減を抑制しながら混色の発生を抑制することができるようにする。
【解決手段】本開示の撮像素子は、入射光を光電変換する複数の画素領域と、前記画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域と、前記画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、前記画素領域に被らないように形成される遮光膜とを備える。本開示は撮像素子、撮像装置、並びに、製造装置および方法に適用することができる。
【選択図】図６

Description

本開示は、撮像素子、撮像装置、並びに、製造装置および方法に関し、特に、混色の発生を抑制するにあたって、受光感度の低減を抑制することができるようにした撮像素子、撮像装置、並びに、製造装置および方法に関する。

従来、撮像素子において、画素に入射した光が隣接画素にも進入する、所謂、混色の発生の抑制が求められていた。このような混色に対する対策として、画素間に遮光膜を形成する方法があった。

しかしながら、一般的な構造の場合、反射防止膜と遮光膜との反応を抑制するために反射防止膜と遮光膜との間に絶縁膜が設けられる。この構造の場合、遮光膜の下を光が透過するため、十分な混色抑制効果を得ることが困難であった。

そこで、画素分離領域のシリコン（Si）をエッチングし、遮光膜を埋め込む技術が提案された（例えば、特許文献１乃至特許文献３参照）。

特開２０１０−２５８１５７号公報 特開昭６１−１３３６６０号公報 特開２０１１−００３８６０号公報

しかしながら、特許文献１乃至特許文献３に記載の方法の場合、突起状の遮光膜が画素間に残り、それが画素領域の一部を覆い、画素の受光感度を低減させる恐れがあった。

本開示は、このような状況に鑑みてなされたものであり、受光感度の低減を抑制しながら、混色の発生を抑制することを目的とする。

本開示の一側面は、入射光を光電変換する複数の画素領域と、前記画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域と、前記画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、前記画素領域に被らないように形成される遮光膜とを備える撮像素子である。

前記遮光膜は、前記ライン部の全てにおいて、前記画素領域に被らないように形成されるようにすることができる。

前記遮光膜は、前記ライン部の前記遮光膜の方が、前記画素分離領域の比較的幅の広いクロス部の前記遮光膜よりも細くなるように形成されるようにすることができる。

前記遮光膜は、前記ライン部の前記遮光膜の方が、前記画素分離領域の比較的幅の広いクロス部の前記遮光膜よりも低くなるように形成されるようにすることができる。

前記遮光膜は、金属材料により形成されるようにすることができる。

前記金属材料は、チタン、タングステン、タンタル、またはアルミニウムの内、少なくともいずれか１つを含むことができる。

前記遮光膜は、バリアメタルと前記金属材料の積層構造を有することができる。

前記遮光膜は、黒色材料により形成されるようにすることができる。

前記黒色材料は、カーボンブラック、低次酸化チタン、または酸化鉄の内、少なくともいずれか１つを含むことができる。

前記画素領域および前記画素分離領域の受光面側に形成される、絶縁性能を有する絶縁膜をさらに備え、前記遮光膜は、その表面が前記絶縁膜の表面よりも低くなるように形成されるようにすることができる。

前記画素分離領域には、前記ライン部の少なくとも一部において、凹部が形成され、前記絶縁膜は、前記ライン部の少なくとも一部において、前記凹部にも形成され、前記遮光膜は、前記ライン部の少なくとも一部において、前記凹部に形成される前記絶縁膜の凹部に、前記遮光膜の表面が前記絶縁膜の表面よりも低くなるように形成されるようにすることができる。

前記画素分離領域には、前記ライン部の少なくとも一部において、凹部が形成され、前記絶縁膜は、前記ライン部の少なくとも一部において、前記凹部に、前記絶縁膜内に空隙が形成されるように形成され、前記遮光膜は、前記絶縁膜の前記空隙内に形成されるようにすることができる。

前記凹部は、奥側が入り口よりも広くなる形状に形成されるようにすることができる。

前記絶縁膜は、酸化シリコン、窒化シリコン、若しくは酸窒化シリコンの内、少なくともいずれか１つを含むことができる。

前記画素領域および前記画素分離領域の受光面側に形成される、固定電荷を有する固定電荷膜をさらに備え、前記絶縁膜は、前記固定電荷膜の受光面側に形成されるようにすることができる。

前記固定電荷膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、またはランタノイドの内、少なくともいずれか１つを含むことができる。

本開示の他の側面は、入射光を光電変換する複数の画素領域と、前記画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域と、前記画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、前記画素領域に被らないように形成される遮光膜とを有し、被写体を撮像して撮像画像データを生成する撮像素子と、前記撮像素子により得られる撮像画像データを画像処理する画像処理部と、前記画像処理部により画像処理された前記撮像画像データを記憶する記憶部とを備える撮像装置である。

本開示のさらに他の側面は、撮像素子を製造する製造装置であって、入射光を光電変換する複数の画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域を加工して凹部を形成する画素分離領域加工部と、前記画素領域、および、前記画素分離領域加工部により加工された前記画素分離領域の受光面側に、絶縁性能を有する絶縁膜を形成する絶縁膜形成部と、前記絶縁膜形成部により形成された前記絶縁膜の受光面側に遮光膜を形成する遮光膜形成部と、前記遮光膜形成部により形成された前記遮光膜の、前記画素分離領域の比較的幅が狭いライン部の部分に対して、レジストを形成せずに前記エッチングを行う遮光膜加工部とを備える製造装置である。

前記絶縁膜形成部は、前記画素分離領域加工部により形成された前記凹部において、前記絶縁膜内部に空隙が形成されるように、前記絶縁膜を形成し、前記遮光膜形成部は、前記空隙に前記遮光膜が形成されるように、前記遮光膜を形成することができる。

本開示のさらに他の側面は、また、撮像素子を製造する製造装置の製造方法であって、画素分離領域加工部が、入射光を光電変換する複数の画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域を加工して凹部を形成し、絶縁膜形成部が、前記画素領域および前記画素分離領域の受光面側に、絶縁性能を有する絶縁膜を形成し、遮光膜形成部が、前記絶縁膜の受光面側に遮光膜を形成し、遮光膜加工部が、前記遮光膜の、前記画素分離領域の比較的幅が狭いライン部の部分に対して、レジストを形成せずにエッチングを行う製造方法である。

本開示の一側面においては、入射光を光電変換する複数の画素領域と、画素領域同士の間に形成される、画素領域同士を分離する画素分離領域と、画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、画素領域に被らないように形成される遮光膜とが設けられる。

本開示の他の側面においては、入射光を光電変換する複数の画素領域と、画素領域同士の間に形成される、画素領域同士を分離する画素分離領域と、画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、画素領域に被らないように形成される遮光膜とが撮像素子に設けられ、被写体が撮像されて撮像画像データが生成され、撮像素子により得られる撮像画像データが画像処理され、画像処理部により画像処理された撮像画像データが記憶される。

本開示のさらに他の側面においては、入射光を光電変換する複数の画素領域同士の間に形成される、画素領域同士を分離する画素分離領域が加工されて凹部が形成され、画素領域および画素分離領域の受光面側に、絶縁性能を有する絶縁膜が形成され、絶縁膜の受光面側に遮光膜が形成され、遮光膜の、画素分離領域の比較的幅が狭いライン部の部分に対して、レジストを形成せずにエッチングが行われる。

本開示によれば、画素に入射した光を光電変換し、電気信号として出力することができる。特に、感度の低減を抑制しながら、混色の発生を抑制することができる。

従来の裏面照射CMOSセンサ受光部の主な構成例を示す断面図である。 画素領域および画素分離領域を説明する図である。 遮光膜生成の様子の例を説明する断面図である。 遮光膜生成の様子の例を説明する断面図である。 遮光膜が画素領域を覆う様子の例を説明する図である。 本技術を適用した遮光膜の構造の例を説明する断面図である。 画素分離領域に形成された、本技術を適用した遮光膜の例を説明する図である。 製造装置の主な構成例を示すブロック図である。 製造処理の流れの例を説明するフローチャートである。 遮光膜の形成の様子の例を説明する図である。 遮光膜の形成の様子の例を説明する図である。 遮光膜の形成の様子の例を説明する図である。 本技術を適用した裏面照射CMOSセンサ受光部の主な構成例を示す断面図である。 製造処理の流れの他の例を説明するフローチャートである。 遮光膜の形成の様子の例を説明する図である。 遮光膜の形成の様子の例を説明する図である。 遮光膜の形成の様子の例を説明する図である。 遮光膜の形成の様子の例を説明する図である。 画素分離領域に形成された、本技術を適用した遮光膜の他の例を説明する図である。 本技術を適用した裏面照射CMOSセンサ受光部の他の構成例を示す断面図である。 遮光膜の形成の様子の例を説明する図である。 製造処理の流れの、さらに他の例を説明するフローチャートである。 撮像装置の主な構成例を示すブロック図である。

以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子・製造装置・製造方法）
２．第２の実施の形態（撮像素子・製造装置・製造方法）
３．第３の実施の形態（撮像素子・製造装置・製造方法）
４．第４の実施の形態（撮像装置）

＜１．第１の実施の形態＞
［従来の裏面照射CMOSセンサ受光部の構成］
図１は、従来の裏面照射CMOSセンサ受光部の主な構成例を示す断面図である。図１に示される裏面照射CMOS（Complementary Metal Oxide Semiconductor）センサ受光部１０の場合、受光部内部に遮光膜が形成されている。

ただし、フォトダイオードの上には、例えばハフニウム酸化膜（HfO2）等の反射防止膜が形成されており、遮光膜は、そのハフニウム酸化膜（HfO2）との反応を抑制するための絶縁膜であるシリコン酸化膜（SiO2膜）の上に形成される。

図１に示されるように、受光部には、その遮光膜の上から平坦化膜が積層されて上面が平坦化された後、さらに、その上に、カラーフィルタおよびオンチップレンズが形成される。

このような構造の受光部の場合、図１に示されるように、遮光膜とフォトダイオードとの間に隙間が生じる。つまり、このような構造の遮光膜では、その遮光膜下の隙間を光が通過する可能性があり、十分な遮光性能（混色抑制効果）が得られない可能性があった。

そこで、その対策として、画素分離領域のSiをエッチングし、遮光膜を埋め込む技術が提案された。

［画素領域と画素分離領域］
ここで、まず、画素領域と画素分離領域について説明する。図２は、画素領域および画素分離領域を説明する図である。図２は、受光部のフォトダイオードを光入射面側から見た図である。

フォトダイオード等の受光素子が形成される画素領域の間には画素分離領域が形成される。図２の例の場合、画素領域２１乃至画素領域２４が形成され、それらを互いに区切るように画素分離領域３０が形成される。なお、以下において、画素領域２１乃至画素領域２４を互いに区別して説明する必要が無い場合、画素領域２０と称する。

詳細については後述するが、画素分離領域３０は、例えば、Ｎ型半導体基板にイオン注入されて形成される領域（Ｐ型層）である。

図２に示されるように、画素分離領域３０は、画素間分離クロス部３１および画素間分離ライン部３２よりなる。

画素間分離クロス部３１は、向かい合う３つ以上の画素領域２０の間を区切る領域である。図２の例の場合、画素間分離クロス部３１によって、画素領域２１乃至画素領域２４が区切られている。

換言するに、画素間分離クロス部３１は、所定の方向に延在する画素分離領域の、他の方向に延在する画素分離領域と交差する部分である。一般的に、画素領域２０は、所定の規則に従って、平面状に配列される。図２の例の場合、画素領域２０は、アレイ状に配置されている。つまり、この場合、各画素領域２０同士を区切る画素分離領域３０は、図中上下方向と左右方向に延びるように形成される。つまり、一般的に、画素分離領域３０は、複数方向に延びるように形成される。画素間分離クロス部３１は、このように互いに異なる方向に延在する画素分離領域が交差する部分である。

また、一般的に、画素間分離クロス部３１は、その最大幅が、画素間分離ライン部３２より広くなるように形成される。図２の例の場合、画素間分離クロス部３１の最大幅は、例えば画素領域２１と画素領域２４との間の距離となる。画素間分離ライン部３２の最大幅は、例えば、画素領域２１と画素領域２２との間の距離となる。

画素間分離ライン部３２は、向かい合う２つの画素領域２０の間を区切る領域である。図２の例の場合、画素間分離ライン部３２−１によって、画素領域２１と画素領域２４とが区切られている。また、画素間分離ライン部３２−２によって、画素領域２１と画素領域２３とが区切られている。さらに、画素間分離ライン部３２−３によって、画素領域２２と画素領域２４とが区切られている。また、画素間分離ライン部３２−４によって、画素領域２３と画素領域２４とが区切られている。

換言するに、画素間分離ライン部３２は、所定の方向に延在する画素分離領域の、他の方向に延在する画素分離領域と交差していない部分である。

なお、一般的に、画素間分離ライン部３２は、その最大幅が画素間分離クロス部３１より狭い。つまり、画素間分離ライン部３２は、画素分離領域３０の幅が狭い（画素領域２０同士が近い）部分でもある。

［埋め込み型遮光膜］
次に、埋め込み型の遮光膜について説明する。図３は、遮光膜生成の様子の例を説明するための、受光部の積層方向の構成を示す断面図である。図３Ａは、画素領域２０と画素間分離ライン部３２の構成を示している。図３Ｂは、画素領域２０と画素間分離クロス部３１の構成を示している。

シリコン（Si）層には、各画素の受光素子（光電変換素子）としてフォトダイオード５１が形成され、さらに、そのフォトダイオード５１間を区切るように画素分離層（Ｐ型層）５６が形成される。

埋め込み型の遮光膜を形成する場合、まず、この画素分離層５６をRIE（Reactive Ion Etching）（反応性イオンエッチング）により加工し、積層方向の（図中）上から下に向かって掘り下げる。次に、固定電荷を有する固定電荷膜５２を成膜する。例えば、酸化ハフニウム（HfO2）を、成膜する。この酸化ハフニウムは、反射防止膜も兼ねる。次に、絶縁性能を有する絶縁膜５３を成膜する。例えば、酸化シリコン（SiO2）を成膜する。

次に、遮光性の高い遮光膜５４を形成する。遮光膜５４の成膜方法としては、例えば、被覆性の優れたALD（Atomic Layer Deposition）、または、CVD（Chemical Vapor Deposition）法がある。

その後、画素分離領域３０の遮光膜５４の積層方向上側、及び、OPB（Optical Black）領域にレジスト５５を形成する。

図４は、図３に続く、遮光膜生成の様子の例を説明するための、受光部の積層方向の構成を示す断面図である。図４Ａは、画素領域２０と画素間分離ライン部３２の構成を示している。図４Ｂは、画素領域２０と画素間分離クロス部３１の構成を示している。

レジスト５５形成後、RIEで遮光膜５４をエッチングする。このようにすることにより、遮光膜５４は、画素領域２０の部分が除去され、画素分離領域３０（画素間分離クロス部３１および画素間分離ライン部３２）の部分のみが残される。その後、レジスト５５が除去され、平坦化膜、カラーフィルタ、集光レンズ等が形成される。

このような技術の場合、図４Ａや図４Ｂに示されるように、絶縁膜５３よりも積層方向に上の位置に遮光膜５４が残される。この突起状に残された遮光膜５４（以下、凸部とも称する）が、図５に示される例のように、画素領域２０の一部を覆い、画素領域２０の受光感度を低減させる恐れがあった。

特に、画素間分離ライン部３２は、上述したように、画素間が狭くなった細い領域であるため、この遮光膜５４の凸部が画素領域２０にはみ出してしまう（被る）可能性が高い。この細い領域においても遮光膜５４の凸部が画素領域２０にはみ出さない（被らない）ようにする方法として、レジスト５５を細くして凸部を細くする方法が考えられるが、その場合、製造工程においてレジスト５５の位置合わせが困難になる恐れがあった。レジスト５５が正確に画素間分離ライン部３２上に形成されないと、エッチングにより画素間分離ライン部３２の遮光膜５４（本来残すべき部分）まで除去されたり、画素領域２０の遮光膜５４（本来除去すべき部分）が残されたりする恐れがあった。

そのため、現実的には、レジスト５５の幅を、画素間分離ライン部３２の幅よりも太くする必要があり、そのため、図５に示されるように、遮光膜５４が画素領域２０に被ってしまい、感度の低下を招いていた。

［埋め込み型遮光膜２］
このような画素領域２０の感度の低減を抑制するために、遮光膜５４の凸部（遮光膜５４の表面積）を可能な限り小さくし、画素領域２０の、遮光膜５４が被る部分をできるだけ少なくすることが望ましい。特に、上述したように画素間分離ライン部３２は狭く、遮光膜５４の凸部が画素領域２０に被る可能性が高いので、この画素間分離ライン部３２における遮光膜５４の表面積をできるだけ小さくすることが望ましい。

そこで、画素間分離ライン部３２においては、遮光膜５４の凸部が生じないように加工し、画素間分離クロス部３１のみ遮光膜５４の凸部を形成するようにする。このようにすることにより、画素間分離ライン部３２において遮光膜５４が画素領域２０に被るのを抑制することができ、その結果、感度の低減を抑制しながら、画素間の遮光を実現し、混色の発生を抑制することができる。

より具体的に説明する。図６は、本技術を適用した遮光膜の構造の例を説明する断面図である。図６に示されるように、レジスト形成を画素間分離クロス部３１のみ行い、画素間分離ライン部３２は、レジスト５５を形成せずにRIEを行うようにする。

このように遮光膜５４をエッチングすると、画素間分離ライン部３２の遮光膜５４が絶縁膜５３（酸化膜）より後退した形（窪んだ形状）で画素間分離領域に残る。つまり、遮光膜５４の表面（図６Ａ中上側の）が、周囲の絶縁膜５３の表面（図６Ａ中上側）よりも低くなる。つまり、画素間分離ライン部３２において、遮光部５４は、絶縁膜５３内部のみに形成され、絶縁膜５３の上側に形成されなくなる（すなわち、上述した遮光膜５４の凸部が形成されない）。

したがって、図７に示されるように、幅が狭い画素間分離ライン部３２においても、画素領域２０に被らないように遮光膜５４を形成することができる。その結果、感度の低減を抑制しながら、画素間の遮光を実現し、混色の発生を抑制することができる。

なお、画素間分離クロス部３１の幅は、図６Ｂに示されるように十分広く、レジスト５５を形成してエッチングを行っても、図７に示されるように、遮光膜５４が画素領域２０に被らないようにすることは、現実的に可能である。そこで、少しでも遮光性を向上させるために、画素間分離クロス部３１については、レジスト５５を形成してエッチングを行い、遮光膜５４の凸部が形成されるようにするのが望ましい。もちろん、その凸部が画素領域２０に被らないように形成するのが望ましい。

なお、画素間分離クロス部３１の一部または全部において、画素間分離ライン部３２の場合と同様に、レジスト５５を形成せずに遮光膜５４のエッチングを行うようにしてももちろんよい。

つまり、本技術は、相対的に細い画素間分離ライン部３２における遮光膜５４の加工に関するものであり、画素間分離クロス部３１の遮光膜５４の加工方法については任意である。

なお、実際には、本技術を適用し、このように遮光膜５４を成膜したとしても、エッチングの精度上、画素間分離ライン部３２における遮光膜５４の凸部を完全になくすことができるとは限らない。例えば、上述したようにレジスト５５を形成せずにエッチングを行ったとしても、画素間分離ライン部３２の一部または全部において遮光膜５４の凸部が形成される可能性がある。したがって、本技術を適用したとしても、画素間分離ライン部３２において、遮光膜５４の凸部が画素領域２０に被る可能性が全くないとは言えない。

しかしながら、本技術を適用することにより、少なくとも、相対的に細い画素間分離ライン部３２における遮光膜５４の凸部は、画素分離領域３０の相対的に広い部分である画素間分離クロス部３１における遮光膜５４の凸部よりも細く形成される。また、より具体的には、画素間分離ライン部３２の少なくとも一部において、遮光膜５４の凸部が画素領域２０に被らなくなる。したがって、本技術を適用することにより、感度の低減を抑制することができる。

もちろん、画素間分離ライン部３２における遮光膜５４の凸部がより小さく（細く）形成され、画素領域２０により被らないようにするのが望ましく、遮光膜５４の凸部が画素領域２０に完全に被らないようにするのが理想的である。

なお、一般的には、本技術を適用することにより、レジスト５５を形成してエッチングを行う画素間分離クロス部３１における遮光膜５４よりも、レジスト５５を形成せずにエッチングを行う画素間分離ライン部３２における遮光膜５４の方が低くなるという特徴も有する。

また、この埋め込み型の遮光膜５４を加工する際に、OPB領域にも遮光膜５４を残すことで、画素間遮光膜とOPB遮光膜を同時に形成することができ、工程数を削減することができる。したがって製造コストを低減させることができる。

［製造装置］
図８は、本技術を適用した製造装置の主な構成例を示すブロック図である。図８に示される製造装置１００は、本技術を適用した撮像素子を製造する装置であり、上述したように遮光膜５４の成膜を行う。製造装置１００は、制御部１０１および製造部１０２を有する。

制御部１０１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、製造部１０２の各部を制御し、撮像素子の製造に関する制御処理を行う。例えば、制御部１０１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、そのCPUは、記憶部１３３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行するにあたって必要なデータなども適宜記憶される。

製造部１０２は、制御部１０１に制御されて、本技術を適用した撮像素子の製造に関する処理を行う。製造部１０２は、不純物領域形成部１１１、画素分離領域形成部１１２、配線層形成部１１３、基板除去部１１４、画素分離領域加工部１１５、固定電荷膜形成部１１６、絶縁膜形成部１１７、遮光膜形成部１１８、遮光膜加工部１１９、平坦化膜形成部１２０、フィルタ形成部１２１、および集光レンズ形成部１２２を有する。

これらの不純物領域形成部１１１乃至集光レンズ形成部１２２は、制御部１０１に制御され、後述するように、撮像素子を製造する各工程の処理を行う。

製造装置１００は、入力部１３１、出力部１３２、記憶部１３３、通信部１３４、およびドライブ１３５を有する。

入力部１３１は、キーボード、マウス、タッチパネル、および外部入力端子などよりなり、ユーザ指示や外部からの情報の入力を受け付け、制御部１０１に供給する。出力部１３２は、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、スピーカ、並びに外部出力端子などよりなり、制御部１０１から供給される各種情報を画像、音声、若しくは、アナログ信号やデジタルデータとして出力する。

記憶部１３３は、フラッシュメモリ等SSD（Solid State Drive）やハードディスクなどよりなり、制御部１０１から供給される情報を記憶したり、制御部１０１からの要求に従って、記憶している情報を読み出して供給したりする。

通信部１３４は、例えば、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなり、インターネットを含むネットワークを介して、外部の装置との通信処理を行う。例えば、通信部１３４は、制御部１０１から供給される情報を通信相手に送信したり、通信相手から受信した情報を制御部１０１に供給したりする。

ドライブ１３５は、必要に応じて制御部１０１に接続される。そして、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア１４１がそのドライブ１３５に適宜装着される。そして、そのドライブ１３５を介してリムーバブルメディア１４１から読み出されたコンピュータプログラムが、必要に応じて記憶部１３３にインストールされる。

［製造処理の流れ］
図９のフローチャートを参照して、製造処理の流れの例を説明する。なお、適宜、図１０乃至図１２を参照して説明する。図１０乃至図１２は、製造処理の各工程の様子を説明する図である。

製造処理が開始されると、ステップＳ１０１において、不純物領域形成部１１１は、制御部１０１に制御されて、外部より供給されたＮ型半導体基板に画素領域２０を形成する。

より具体的に説明すると、不純物領域形成部１１１は、Ｎ型半導体基板の表面側に、レジストを塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、不純物領域形成部１１１は、イオン注入を行い、Ｎ型不順物領域を形成する。このＮ型不純物領域がフォトダイオード（光電変換素子）となる。このＮ型不純物領域が形成される領域が画素領域２０となる。画素領域２０の形成は、有効画素領域、OPB領域、およびダミー画素領域の全てにおいて行われる。イオン注入が終了すると、アッシングによりレジストが剥離される。

ステップＳ１０２において、画素分離領域形成部１１２は、制御部１０１に制御されて、Ｎ型半導体基板に画素分離領域３０を形成する。

より具体的に説明すると、画素分離領域形成部１１２は、Ｎ型半導体基板の表面側に、レジストを塗布し、マスクとリソグラフィ技術を用いて画素領域２０の間にレジスト開口領域を形成する。その後、イオン注入を行い、その画素領域２０の間に画素分離層５６を形成する。この画素分離層５６が形成される領域が画素分離領域３０である。ここで、画素分離領域幅は、画素領域２０の面積を拡大するために極力狭くすることが望ましい。一般的には、レジスト開口幅はレジスト膜厚によって限界値が設定される。そのため、イオン注入のエネルギーに合わせて、最適なレジスト膜厚と開口幅が設定されるようにすることが望ましい。イオン注入が終了すると、アッシングによりレジストが剥離される。

ステップＳ１０３において、配線層形成部１１３は、制御部１０１に制御されて、銅やアルミニウム等の金属を用いた多層配線を含む配線層を形成する。

ステップＳ１０４において、基板除去部１１４は、制御部１０１に制御されて、Ｎ型半導体基板の裏面側の不要な部分を例えばCMP（Chemical and Mechanical Polishing）等により研磨することで除去する。

ステップＳ１０５において、画素分離領域加工部１１５は、制御部１０１に制御されて、Ｎ型半導体基板の裏面側にレジストを塗布し、マスクとリソグラフィ技術を用いて画素分離領域３０にレジスト開口領域を形成する。その後、画素分離領域加工部１１５は、制御部１０１に制御されて、RIEにより画素分離領域３０のＮ型半導体基板を加工し、画素分離層５６を裏面側（受光面側）から掘り下げ、穴（凹部）を形成する。この凹部の深さは任意である。

凹部の形成が終了すると、アッシングによりレジストが剥離される。

ステップＳ１０６において、固定電荷膜形成部１１６は、制御部１０１に制御されて、例えば図１０Ａや図１０Ｂに示されるように、画素分離領域が加工されたＮ型半導体基板の裏面側（受光面側）全体に、固定電荷を有する固定電荷膜５２を形成する。つまり、画素領域２０および画素分離領域３０の両方に固定電荷膜５２が積層される。この固定電荷膜５２の形成方法は、実現可能である限り任意である。例えば、固定電荷膜形成部１１６が、CVD法やALD法を用いて固定電荷膜５２を形成するようにしても良い。

図１０は、遮光膜の形成の様子の例を説明する図である。図１０Ａは、画素領域２０と画素間分離ライン部３２の構造の例を示しており、図１０Ｂは、画素領域２０と画素間分離クロス部３１の構造を示している。

固定電荷膜５２の材料は、実現可能であれば任意であるが、例えば酸化ハフニウム（HfO2）であってもよい。また、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、またはランタノイド等の元素を含む化合物であってもよい。この固定電荷膜５２は、反射防止膜も兼ねる。固定電荷膜５２の膜厚は、任意であるが、例えば40nm乃至70nmが望ましい。

図１０に示されるように、固定電荷膜５２は、画素分離領域３０（画素間分離クロス部３１および画素間分離ライン部３２のいずれも）に形成される凹部にも形成される。

ステップＳ１０７において、絶縁膜形成部１１７は、制御部１０１に制御されて、例えば図１１Ａや図１１Ｂに示されるように、半導体基板の裏面側（受光面側）全体に（固定電荷膜５２の上から）、絶縁膜５３を形成する。つまり、画素領域２０および画素分離領域３０の両方に絶縁膜５３が積層される。この絶縁膜５３の形成方法は、実現可能である限り任意である。例えば、絶縁膜形成部１１７が、CVD法やALD法を用いて絶縁膜５３を形成するようにしても良い。

図１１は、遮光膜の形成の様子の例を説明する図である。図１１Ａは、画素領域２０と画素間分離ライン部３２の構造の例を示しており、図１１Ｂは、画素領域２０と画素間分離クロス部３１の構造を示している。

絶縁膜５３の材料は、実現可能であれば任意の材料により形成するようにしてもよいが、例えば、酸化シリコン（SiO2）、窒化シリコン、若しくは、酸窒化シリコンであってもよい。

なお、絶縁膜５３の膜厚は、任意である。ただし、図１１に示されるように、絶縁膜５３は、画素分離領域３０（画素間分離クロス部３１および画素間分離ライン部３２のいずれも）に形成される凹部にも形成される。そして、絶縁膜５３形成後も、画素分離領域３０（画素間分離クロス部３１および画素間分離ライン部３２のいずれも）の裏面側に凹部が形成される。

ステップＳ１０８において、遮光膜形成部１１８は、制御部１０１に制御されて、例えば図１１Ａや図１１Ｂに示されるように、半導体基板の裏面側（受光面側）全体に（絶縁膜５３の上から）、遮光膜５４を形成する。つまり、画素領域２０および画素分離領域３０の両方に遮光膜５４が積層される。

この遮光膜５４の形成方法は、実現可能である限り任意である。例えば、遮光膜形成部１１８が、MOCVD（Metal Organic Chemical Vapor Deposition）法やALD法を用いて遮光膜５４を形成するようにしても良い。

遮光膜５４の材料は、実現可能であれば任意であるが、例えば、金属材料としてもよい。その金属材料は、例えば、チタン、タングステン、タンタル、若しくはアルミニウム等を含むものであってもよい。また、遮光膜５４を、この金属材料とバリアメタルとの積層構造としてもよい。そのバリアメタルは、例えば、窒化チタン（TiN）、タンタル（Ta）、若しくは窒化タンタル（TaN）等を含むものであってもよい。

遮光膜５４の膜厚は任意である。例えば、バリアメタルの膜厚は、5nm乃至40nmが望ましい。タングステンの膜厚は、遮光性や埋め込み形状によって最適な膜厚が異なる。

さらに、遮光膜５４の材料を、黒色材料としてもよい。例えば、カーボンブラック、低次酸化チタン、若しくは酸化鉄を含むものであってもよい。

図１１に示されるように、遮光膜５４は、画素分離領域３０（画素間分離クロス部３１および画素間分離ライン部３２のいずれも）に形成される凹部にも形成される。遮光膜５４は、図１１に示されるように、この凹部が埋められ、絶縁膜５３表面（裏面側）全体に成膜される。したがって、基本的には、遮光膜５４成膜後、上述した凹部は形成されなくなるが、実際において、多少の窪みが形成されても（遮光膜５４の表面が平面でなくても）、その後の処理に影響ない程度であれば構わない。

ステップＳ１０９において、遮光膜加工部１１９は、制御部１０１に制御されて、例えば、図１２に示されるように、有効画素領域の画素分離領域３０の、幅が比較的広い画素間分離クロス部３１にのみ、レジスト５５を形成する（図１２Ｂ）。つまり、遮光膜加工部１１９は、画素分離領域３０の、幅が比較的狭い画素間分離ライン部３２には、レジスト５５を形成しない（図１２Ａ）。なお、遮光膜加工部１１９は、有効画素領域の画素間分離クロス部３１だけでなく、OPB領域にもレジスト５５を形成する。

図１２は、遮光膜の形成の様子の例を説明する図である。図１２Ａは、画素領域２０と画素間分離ライン部３２の構造の例を示しており、図１２Ｂは、画素領域２０と画素間分離クロス部３１の構造を示している。

より具体的に説明すると、遮光膜加工部１１９は、遮光膜５４の表面（裏面側）に、レジスト５５を塗布し、マスクとリソグラフィ技術を用いてパターニングを行い、OPB領域及び画素間分離クロス部３１にのみそのレジスト５５を残すようにする。

ステップＳ１１０において、遮光膜加工部１１９は、制御部１０１に制御されて、RIEにより遮光膜５４をエッチングする。このようにすることにより、レジスト５５が形成されていない部分の遮光膜５４が除去される（図６）。なお、エッチングは、絶縁膜５３により止められるので、図６Ａに示されるように、レジスト５５が形成されなかった画素間分離ライン部３２の遮光膜５４は、その表面が、絶縁膜５３の表面より多少後退した（低くなった）程度までエッチングされる。ただし、その辺りで絶縁膜５３によってエッチングが止められるので、遮光膜５４の、絶縁膜５３の凹部内に形成されるほとんどの部分は除去されずに残る。

したがって、遮光膜５４による混色発生の抑制効果は略維持される。

エッチングが終了すると、ステップＳ１１１において、遮光膜加工部１１９は、制御部１０１に制御されて、アッシングによりレジスト５５を除去する。

ステップＳ１１２において、平坦化膜形成部１２０は、制御部１０１に制御されて、半導体基板の裏面側に（エッチングされた遮光膜５４の上から）平坦化膜を形成する。

ステップＳ１１３において、フィルタ形成部１２１は、制御部１０１に制御されて、半導体基板の裏面側に（平坦化膜の上から）、所定の波長の光を透過するフィルタ（例えばカラーフィルタ）を形成する。

ステップＳ１１４において、集光レンズ形成部１２２は、制御部１０１に制御されて、半導体基板の裏面側に（平坦化膜の上から）入射される光をフォトダイオードに集光させる集光レンズを形成する。

以上のようにして撮像素子を製造すると、製造部１０２（集光レンズ形成部１２２）は、製造した撮像素子を外部に供給し、製造処理を終了する。

以上のようにして、例えば、以下の図１３に示されるような裏面照射CMOSセンサ受光部２００が製造される。

なお、上述した工程順は、矛盾が生じない限り、任意で設定可能である。

［裏面照射CMOSセンサ受光部］
図１３は、本技術を適用した裏面照射CMOSセンサ受光部の主な構成例を示す断面図である。

図１３に示される裏面照射CMOSセンサ受光部２００は、製造装置１００により製造された撮像素子の一部の積層構造の様子を模式的に示したものである。図１３において、図中下側が表面側であり、上側が裏面側である。この上側（裏面側）が光が入射する受光面であり、フォトダイオード５１は、この受光面から入射される入射光を光電変換する。

図１３に示されるように、フォトダイオード５１、画素分離層５６、埋め込み型の遮光膜５４等が形成される半導体基板の表面側には、配線２１１が形成される配線層２１０が形成される。

また、遮光膜５４および絶縁膜５３の裏面側には、平坦化膜２２１、カラーフィルタ２２２、および集光レンズ２２３が積層される。

図１３においては画素分離領域３０として画素間分離ライン部３２が示されているが、この図に示されるように、遮光膜５４は、画素間分離ライン部３２に形成される半導体基板の凹部に埋め込まれるように形成され、さらに、その表面が、絶縁膜５３より低い位置になるように形成される。つまり、絶縁膜５３の図中上側に遮光部５４の凸部が形成されていない。

したがって、遮光膜５４が画素領域２０（フォトダイオード５１）に被ることを抑制することができるので、裏面照射CMOSセンサ受光部２００（撮像素子）は、感度の低減を抑制しながら、画素間の遮光を実現し、混色の発生を抑制することができる。

つまり、製造装置１００は、上述したように製造処理を行うことにより、特別に複雑な工程を必要とせずに、感度の低減を抑制しながら、画素間の遮光を実現し、混色の発生を抑制することができる撮像素子を容易に製造することができる。

＜２．第２の実施の形態＞
［ボイド形成］
なお、画素間分離ライン部３２における凹部の絶縁膜５３にボイド（Void：空隙）が形成されるように絶縁膜５３を成膜し、遮光膜５４をそのボイド内部に形成させても良い。

そのような撮像素子を製造する場合も、製造装置１００の構成は、図８と同様である。ただし、製造処理は、図１４に示されるフローチャートのように実行される。

［製造処理の流れ］
図１４のフローチャートを参照して、この場合の製造処理の流れの例を説明する。必要に応じて図１５乃至図１９を参照して説明する。

この場合も、製造処理は、基本的に図９のフローチャートを参照して説明した場合と同様に実行される。したがって、ステップＳ２０１乃至ステップＳ２０６の各処理は、図９のステップＳ１０１乃至ステップＳ１０６の各処理と同様に実行される。

ただし、ステップＳ２０７において、絶縁膜形成部１１７は、制御部１０１に制御されて、例えば図１５Ａに示されるように、比較的幅が狭い画素間分離ライン部３２の凹部にボイド（空隙）が形成されるように、半導体基板の裏面側に（固定電荷膜５２の上から）、絶縁膜５３を形成する。

絶縁膜形成部１１７は、この場合、絶縁膜５３として、例えば、カバレッジの悪いCVD酸化膜を成膜する。より具体的には、絶縁膜形成部１１７は、例えば、TEOS（テトラエトキシシラン）ガスを使用したプラズマCVD法により、低温で高速にシリコン酸化膜（絶縁膜５３）を成膜する。この場合、酸化膜厚は、任意であるが、例えば、画素間分離ライン部３２において埋め込み可能で、且つ、画素間分離クロス部３１において埋め込まれないような膜厚を選択するようにしてもよい。このように、カバレッジの悪い酸化膜を使用することで、図１５Ａに示されるように、画素間分離ライン部３２の絶縁膜５３にはボイド３０１が形成される（中空構造となる）。なお、図１５Ｂに示されるように、比較的幅が広い画素間分離クロス部３１においては、その幅が広いことからボイド３０１は形成されない。

ステップＳ２０８において、遮光膜形成部１１８は、制御部１０１に制御されて、ステップＳ１０８の場合と同様に、半導体基板の裏面側に（絶縁膜５３の上から）、遮光膜５４を形成する。ただし、遮光膜形成部１１８は、ボイド内部にも遮光膜が形成されるように遮光膜５４を成膜する。

上述したように、画素間分離ライン部３２の絶縁膜５３には、内部にボイド３０１が形成され、その表面に多少の凹凸があっても構わないが、凹部は基本的に存在しない。したがって、遮光膜５４は、図１６Ａに示されるように、絶縁膜５３の表面に積層される。

ただし、図１６Ｂに示されるように、画素間分離クロス部３１には、凹部が存在し、この凹部は、画素間分離ライン部３２のボイド３０１に繋がっている。

したがって、遮光膜５４の成膜ガスは、画素間分離クロス部３１の凹部から画素間分離ライン部３２のボイド３０１に侵入する。したがって、遮光膜形成部１１８は、基本的に第１の実施の形態のステップＳ１０８の場合と同様に成膜処理を行うことにより、図１６Ａに示されるように、遮光膜５４を、ボイド３０１内部に形成することができる。

遮光膜５４の材料は、第１の実施の形態の場合と同様である。

ステップＳ２０９乃至ステップＳ２１４の各処理は、ステップＳ１０９乃至ステップＳ１１４の各処理と同様に実行される。

したがって、例えば、ステップＳ２０９において、図１７Ａおよび図１７Ｂに示されるように、遮光膜加工部１１９は、有効画素領域の画素分離領域３０の画素間分離クロス部３１とOPB領域のみ、レジスト５５を形成し、有効画素領域の画素分離領域３０の画素間分離ライン部３２にレジスト５５を形成しない。

遮光膜加工部１１９は、ステップＳ２１１において、この状態で遮光膜５４をエッチングする。このエッチングは、絶縁膜５３により止められるので、図１８Ａに示されるように、ボイド３０１内部に形成される遮光膜５４は、絶縁膜５３により保護されることになる（エッチングされない）。

第１の実施の形態において説明した図６の例の場合、画素間分離ライン部３２の遮光膜５４は、表面が露出しているので、エッチングにより多少後退する（絶縁膜５３の表面より低くなる）。実際のプロセスにおいては、この後退量にバラつきが生じる可能性があり、プロセスの精度によっては、全画素において安定した性能（遮光性能や感度）を得ることが困難になる可能性もある。

これに対して、本実施の形態の場合、画素間分離ライン部３２の遮光膜５４は、上述したように画素間分離ライン部３２の遮光膜５４が絶縁膜５３により保護されてエッチングされないので、安定した性能を得ることができる（画素間の性能のバラツキを抑制することができる）。

以上のようにして撮像素子を製造すると、製造部１０２（集光レンズ形成部１２２）は、製造した撮像素子を外部に供給し、製造処理を終了する。

なお、上述した工程順は、矛盾が生じない限り、任意で設定可能である。

本実施の形態の場合、以上のようにして製造される撮像素子においては、図１９に示されるように、画素間分離ライン部３２の遮光膜５４が絶縁膜５３の内部に形成され（図中斜線部分）、その表面に露出しない。したがって、第１の実施の形態の場合と同様に、画素間分離ライン部３２の遮光膜５４は、画素領域２０に被らない。

つまり、製造装置１００は、上述したように製造処理を行うことにより、特別に複雑な工程を必要とせずに、感度の低減を抑制しながら、画素間の遮光を実現し、混色の発生を抑制することができる、より安定的な性能の撮像素子を容易に製造することができる。

［裏面照射CMOSセンサ受光部］
図２０は、本技術を適用した裏面照射CMOSセンサ受光部の主な構成例を示す断面図である。

図２０に示される裏面照射CMOSセンサ受光部４００は、基本的に図１３に示される裏面照射CMOSセンサ受光部２００と同様の構成を有するが、裏面照射CMOSセンサ受光部２００の場合と異なり、画素間分離ライン部３２の絶縁膜５３にボイド３０１が形成され、そのボイド３０１内部に遮光膜５４が形成される。

つまり、裏面照射CMOSセンサ受光部４００（撮像素子）は、バラつきの少ない遮光膜５４を有する。その結果、裏面照射CMOSセンサ受光部４００（撮像素子）は、感度の低減を抑制しながら、画素間の遮光を実現し、混色の発生を抑制することができるとともに、より安定的な遮光性能や感度を得ることができる。

なお、実際のプロセスの精度によっては、絶縁膜５３のボイド３０１が、画素間分離ライン部３２全体に形成されない可能性がないとは言えない。しかしながら、上述したように、遮光膜５４をボイド３０１内部に形成することにより、より安定的な性能を得ることができることは変わりないので、画素間分離ライン部３２の少なくとも一部にでもボイド３０１が形成され、その内部に遮光膜５４が形成されるようにすればよい。もちろん、このボイド３０１が形成される範囲がより広いほど、より安定的な性能を得ることができる。

また、ボイド３０１内部に形成される遮光膜５４は、十分な遮光性能が得られる限り、その膜圧は任意である。すなわち、ボイド３０１内部に形成される遮光膜５４にもボイドが形成されても良い（遮光膜５４が中空構造を有していても良い。

今後、微細化が進むにつれて、画素分離領域３０のシリコン（Si）を加工し、遮光膜５４を埋め込むことはより困難になる。本技術のボイド３０１を利用した遮光膜５４の形成は、画素間分離クロス部３１に遮光膜５４を形成するスペースがあれば、ボイド３０１を介して画素間に遮光膜５４を形成させることができる。つまり、本技術は、より微細な画素の裏面照射CMOSイメージセンサにおいて適用することにより、より大きな効果をえることができる。

＜３．第３の実施の形態＞
［シリコン加工］
第２の実施の形態において説明したように、絶縁膜５３のボイド３０１内部に遮光膜５４を形成する場合、そのボイド３０１の形状が遮光膜５４の性能に影響を及ぼす可能性がある。そこで、より安定したボイド形状を得るために、シリコン（Si）加工をボーイング形状（樽状）にしてもよい。

図２１は、遮光膜の形成の様子の例を説明する図である。図２１の例の場合、画素分離領域３０に形成される凹部は、入口が狭く、奥側が入り口よりも広くなる形状に形成されている。以下において、このような形状をボーイング形状と称する。図２１Ａに示されるように、画素間分離ライン部３２においても、図２１Ｂに示されるように、画素間分離クロス部３１においても、同様に、凹部がボーイング形状に形成される。

図２１Ａに示されるように、ボイド３０１の形状は、基本的にその中央部が広く、上下端が細くなる。したがって、このような内部が広くなるボーイング形状の凹部の方が、図１５のように略柱状に堀されられた凹部よりも、ボイド３０１が形成され易くなる。つまり、この撮像素子は、より安定した形状のボイド３０１を有することができる。すなわち、この撮像素子は、より安定した形状の遮光膜５４を有することができ、感度の低減を抑制しながら、混色の発生を抑制することができる、より安定した性能を有することができる。

この場合も、製造装置１００の構成は、図８を参照して上述した場合と同様であるが、製造処理は、図２２に示されるフローチャートのように実行される。

ただし、この場合も、製造処理は、基本的に図１４のフローチャートを参照して説明した場合と同様に実行される。

つまり、ステップＳ３０１乃至ステップＳ３０４の各処理は、ステップＳ２０１乃至ステップＳ２０４の各処理と同様に実行される。

ステップＳ３０５において、画素分離領域加工部１１５は、制御部１０１に制御されて、Ｎ型半導体基板の裏面側にレジストを塗布し、マスクとリソグラフィ技術を用いて画素分離領域３０にレジスト開口領域を形成する。その後、画素分離領域加工部１１５は、制御部１０１に制御されて、RIEにより画素分離領域３０のＮ型半導体基板を加工し、画素分離層５６を裏面側から掘り下げ、穴（凹部）を形成する。その際、画素分離領域加工部１１５は、その凹部がボーイング形状になるように画素分離領域を加工する。なお、この凹部の深さは任意である。

凹部の形成が終了すると、アッシングによりレジストが剥離される。

ステップＳ３０６乃至ステップＳ３１４の各処理は、ステップＳ２０６乃至ステップＳ２１４の各処理と同様に実行される。

以上のように製造処理を実行することにより、製造装置１００は、画素分離領域３０の凹部をボーイング形状に加工することができ、より安定したボイド形状を得ることができる。つまり、製造装置１００は、より安定的な性能の遮光膜５４を形成させることができる。したがって、製造装置１００は、特別に複雑な工程を必要とせずに、感度の低減を抑制しながら、画素間の遮光を実現し、混色の発生を抑制することができる、より安定的な性能の撮像素子を容易に製造することができる。

なお、凹部のボーイング形状は、図２１Ａの例に限らず、例えば、凹部の上部と下部が比較的細く、中部が比較的太くなるような形状であってもよい。

また、画素間分離クロス部３１の凹部は、図２１Ｂに示されるように、画素間分離ライン部３２と同様にボーイング形状に形成されてもよいし、図１５Ｂの例のように、画素間分離ライン部３２とは異なり、略柱状に形成されてもよい。

さらに、画素間分離ライン部３２の凹部は、必ずしも全ての部分でボーイング形状に形成されている必要はなく、少なくとも一部がボーイング形状に形成されていれば良い。

なお、以上においては、裏面照射型のCMOSイメージセンサについて説明したが、本技術は、これに限らず適用することができる。例えば、表面照射型のイメージセンサにも適用することができる。

＜４．第４の実施の形態＞
［撮像装置］
図２３は、撮像装置の主な構成例を示すブロック図である。図２３に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

図２３に示されるように撮像装置６００は、光学部６１１、CMOSセンサ６１２、A/D変換部６１３、A/D変換器６１３、操作部６１４、制御部６１５、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９を有する。

光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSセンサ６１２に供給する。

CMOSセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換部６１３に供給する。

A/D変換器６１３は、CMOSセンサ６１２から、所定のタイミングで供給された画素信号を、デジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部６１６に供給する。

操作部６１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部６１５に供給する。

制御部６１５は、操作部６１４により入力されたユーザの操作入力に対応する信号に基づいて、光学部６１１、CMOSセンサ６１２、A/D変換器６１３、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９の駆動を制御し、各部に撮像に関する処理を行わせる。

画像処理部６１６は、A/D変換器６１３から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１６は、画像処理を施した画像データを表示部６１７およびコーデック処理部６１８に供給する。

表示部６１７は、例えば、液晶ディスプレイ等として構成され、画像処理部６１６から供給された画像データに基づいて、被写体の画像を表示する。

コーデック処理部６１８は、画像処理部６１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部６１９に供給する。

記録部６１９は、コーデック処理部６１８からの符号化データを記録する。記録部６１９に記録された符号化データは、必要に応じて画像処理部６１６に読み出されて復号される。復号処理により得られた画像データは、表示部６１７に供給され、対応する画像が表示される。

以上のような撮像装置６００のCMOSセンサ６１２に上述した本技術を適用する。すなわち、CMOSセンサ６１２の受光部は、裏面照射CMOSセンサ受光部２００（図１３）や裏面照射CMOSセンサ受光部４００（図２０）と同様の構成を有する。つまり、CMOSセンサ６１２は、画素領域を覆わないように画素分離領域のシリコンに埋め込まれた遮光膜を有する。したがって、CMOSセンサ６１２は、感度の低減を抑制しながら、混色の発生を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な画像を得ることができる。

なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。

上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。

この記録媒体は、例えば、図８に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア１４１により構成される。このリムーバブルメディア１４１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。また、上述した記録媒体は、このようなリムーバブルメディア１４１だけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されているROMや、記憶部１３３に含まれるハードディスクなどにより構成されるようにしてもよい。

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

また、本明細書において、システムとは、複数のデバイス（装置）により構成される装置全体を表すものである。

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。
（１） 入射光を光電変換する複数の画素領域と、
前記画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域と、
前記画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、前記画素領域に被らないように形成される遮光膜と
を備える撮像素子。
（２） 前記遮光膜は、前記ライン部の全てにおいて、前記画素領域に被らないように形成される
前記（１）に記載の撮像素子。
（３） 前記遮光膜は、前記ライン部の前記遮光膜の方が、前記画素分離領域の比較的幅の広いクロス部の前記遮光膜よりも細くなるように形成される
前記（１）または（２）に記載の撮像素子。
（４） 前記遮光膜は、前記ライン部の前記遮光膜の方が、前記画素分離領域の比較的幅の広いクロス部の前記遮光膜よりも低くなるように形成される
前記（１）乃至（３）のいずれかに記載の撮像素子。
（５） 前記遮光膜は、金属材料により形成される
前記（１）乃至（４）のいずれかに記載の撮像素子。
（６） 前記金属材料は、チタン、タングステン、タンタル、またはアルミニウムの内、少なくともいずれか１つを含む
前記（５）に記載の撮像素子。
（７） 前記遮光膜は、バリアメタルと前記金属材料の積層構造を有する
前記（５）または（６）に記載の撮像素子。
（８） 前記遮光膜は、黒色材料により形成される
前記（１）乃至（７）のいずれかに記載の撮像素子。
（９） 前記黒色材料は、カーボンブラック、低次酸化チタン、または酸化鉄の内、少なくともいずれか１つを含む
前記（８）に記載の撮像素子。
（１０） 前記画素領域および前記画素分離領域の受光面側に形成される、絶縁性能を有する絶縁膜をさらに備え、
前記遮光膜は、その表面が前記絶縁膜の表面よりも低くなるように形成される
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１） 前記画素分離領域には、前記ライン部の少なくとも一部において、凹部が形成され、
前記絶縁膜は、前記ライン部の少なくとも一部において、前記凹部にも形成され、
前記遮光膜は、前記ライン部の少なくとも一部において、前記凹部に形成される前記絶縁膜の凹部に、前記遮光膜の表面が前記絶縁膜の表面よりも低くなるように形成される
前記（１０）に記載の撮像素子。
（１２） 前記画素分離領域には、前記ライン部の少なくとも一部において、凹部が形成され、
前記絶縁膜は、前記ライン部の少なくとも一部において、前記凹部に、前記絶縁膜内に空隙が形成されるように形成され、
前記遮光膜は、前記絶縁膜の前記空隙内に形成される
前記（１０）に記載の撮像素子。
（１３） 前記凹部は、奥側が入り口よりも広くなる形状に形成される
前記（１２）に記載の撮像素子。
（１４） 前記絶縁膜は、酸化シリコン、窒化シリコン、若しくは酸窒化シリコンの内、少なくともいずれか１つを含む
前記（１０）乃至（１３）のいずれかに記載の撮像素子。
（１５） 前記画素領域および前記画素分離領域の受光面側に形成される、固定電荷を有する固定電荷膜をさらに備え、
前記絶縁膜は、前記固定電荷膜の受光面側に形成される
前記（１０）乃至（１４）のいずれかに記載の撮像素子。
（１６） 前記固定電荷膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、またはランタノイドの内、少なくともいずれか１つを含む
前記（１５）に記載の撮像素子。
（１７） 入射光を光電変換する複数の画素領域と、
前記画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域と、
前記画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、前記画素領域に被らないように形成される遮光膜と
を有し、被写体を撮像して撮像画像データを生成する撮像素子と、
前記撮像素子により得られる撮像画像データを画像処理する画像処理部と、
前記画像処理部により画像処理された前記撮像画像データを記憶する記憶部と
を備える撮像装置。
（１８） 撮像素子を製造する製造装置であって、
入射光を光電変換する複数の画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域を加工して凹部を形成する画素分離領域加工部と、
前記画素領域、および、前記画素分離領域加工部により加工された前記画素分離領域の受光面側に、絶縁性能を有する絶縁膜を形成する絶縁膜形成部と、
前記絶縁膜形成部により形成された前記絶縁膜の受光面側に遮光膜を形成する遮光膜形成部と、
前記遮光膜形成部により形成された前記遮光膜の、前記画素分離領域の比較的幅が狭いライン部の部分に対して、レジストを形成せずに前記エッチングを行う遮光膜加工部と
を備える製造装置。
（１９） 前記絶縁膜形成部は、前記画素分離領域加工部により形成された前記凹部において、前記絶縁膜内部に空隙が形成されるように、前記絶縁膜を形成し、
前記遮光膜形成部は、前記空隙に前記遮光膜が形成されるように、前記遮光膜を形成する
前記（１８）に記載の製造装置。
（２０） 撮像素子を製造する製造装置の製造方法であって、
画素分離領域加工部が、入射光を光電変換する複数の画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域を加工して凹部を形成し、
絶縁膜形成部が、前記画素領域および前記画素分離領域の受光面側に、絶縁性能を有する絶縁膜を形成し、
遮光膜形成部が、前記絶縁膜の受光面側に遮光膜を形成し、
遮光膜加工部が、前記遮光膜の、前記画素分離領域の比較的幅が狭いライン部の部分に対して、レジストを形成せずにエッチングを行う
製造方法。

２０乃至２４ 画素領域， ３０ 画素分離領域， ３１ 画素間分離クロス部， ３２ 画素間分離ライン部， ５１ フォトダイオード， ５２ 固定電荷膜， ５３ 絶縁膜， ５４ 遮光膜， ５５ レジスト， ５６ 画素分離層， １００ 製造装置， １０１ 制御部， １０２ 製造部， １１１ 不純物領域形成部， １１２ 画素分離領域形成部， １１３ 配線層形成部， １１４ 基板除去部， １１５ 画素分離領域加工部， １１６ 固定電荷膜形成部， １１７ 絶縁膜形成部， １１８ 遮光膜形成部， １１９ 遮光膜加工部， １２０ 平坦化膜形成部， １２１ フィルタ形成部， １２２ 集光レンズ形成部， ２００ ，裏面照射CMOSセンサ受光部， ２１０ 配線層， ２１１ 配線， ２２１ 平坦化膜， ２２２ カラーフィルタ， ２２３ 集光レンズ， ３０１ ボイド， ４００ 裏面照射CMOSセンサ受光部， ６００ 撮像装置， ６１２ CMOSセンサ

Claims (20)

1. 入射光を光電変換する複数の画素領域と、
   前記画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域と、
   前記画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、前記画素領域に被らないように形成される遮光膜と
   を備える撮像素子。
2. 前記遮光膜は、前記ライン部の全てにおいて、前記画素領域に被らないように形成される
   請求項１に記載の撮像素子。
3. 前記遮光膜は、前記ライン部の前記遮光膜の方が、前記画素分離領域の比較的幅の広いクロス部の前記遮光膜よりも細くなるように形成される
   請求項１に記載の撮像素子。
4. 前記遮光膜は、前記ライン部の前記遮光膜の方が、前記画素分離領域の比較的幅の広いクロス部の前記遮光膜よりも低くなるように形成される
   請求項１に記載の撮像素子。
5. 前記遮光膜は、金属材料により形成される
   請求項１に記載の撮像素子。
6. 前記金属材料は、チタン、タングステン、タンタル、またはアルミニウムの内、少なくともいずれか１つを含む
   請求項５に記載の撮像素子。
7. 前記遮光膜は、バリアメタルと前記金属材料の積層構造を有する
   請求項５に記載の撮像素子。
8. 前記遮光膜は、黒色材料により形成される
   請求項１に記載の撮像素子。
9. 前記黒色材料は、カーボンブラック、低次酸化チタン、または酸化鉄の内、少なくともいずれか１つを含む
   請求項８に記載の撮像素子。
10. 前記画素領域および前記画素分離領域の受光面側に形成される、絶縁性能を有する絶縁膜をさらに備え、
    前記遮光膜は、その表面が前記絶縁膜の表面よりも低くなるように形成される
    請求項１に記載の撮像素子。
11. 前記画素分離領域には、前記ライン部の少なくとも一部において、凹部が形成され、
    前記絶縁膜は、前記ライン部の少なくとも一部において、前記凹部にも形成され、
    前記遮光膜は、前記ライン部の少なくとも一部において、前記凹部に形成される前記絶縁膜の凹部に、前記遮光膜の表面が前記絶縁膜の表面よりも低くなるように形成される
    請求項１０に記載の撮像素子。
12. 前記画素分離領域には、前記ライン部の少なくとも一部において、凹部が形成され、
    前記絶縁膜は、前記ライン部の少なくとも一部において、前記凹部に、前記絶縁膜内に空隙が形成されるように形成され、
    前記遮光膜は、前記絶縁膜の前記空隙内に形成される
    請求項１０に記載の撮像素子。
13. 前記凹部は、奥側が入り口よりも広くなる形状に形成される
    請求項１２に記載の撮像素子。
14. 前記絶縁膜は、酸化シリコン、窒化シリコン、若しくは酸窒化シリコンの内、少なくともいずれか１つを含む
    請求項１０に記載の撮像素子。
15. 前記画素領域および前記画素分離領域の受光面側に形成される、固定電荷を有する固定電荷膜をさらに備え、
    前記絶縁膜は、前記固定電荷膜の受光面側に形成される
    請求項１０に記載の撮像素子。
16. 前記固定電荷膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、またはランタノイドの内、少なくともいずれか１つを含む
    請求項１５に記載の撮像素子。
17. 入射光を光電変換する複数の画素領域と、
    前記画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域と、
    前記画素分離領域の受光面側の比較的幅の狭いライン部の、少なくとも一部において、前記画素領域に被らないように形成される遮光膜と
    を有し、被写体を撮像して撮像画像データを生成する撮像素子と、
    前記撮像素子により得られる撮像画像データを画像処理する画像処理部と、
    前記画像処理部により画像処理された前記撮像画像データを記憶する記憶部と
    を備える撮像装置。
18. 撮像素子を製造する製造装置であって、
    入射光を光電変換する複数の画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域を加工して凹部を形成する画素分離領域加工部と、
    前記画素領域、および、前記画素分離領域加工部により加工された前記画素分離領域の受光面側に、絶縁性能を有する絶縁膜を形成する絶縁膜形成部と、
    前記絶縁膜形成部により形成された前記絶縁膜の受光面側に遮光膜を形成する遮光膜形成部と、
    前記遮光膜形成部により形成された前記遮光膜の、前記画素分離領域の比較的幅が狭いライン部の部分に対して、レジストを形成せずに前記エッチングを行う遮光膜加工部と
    を備える製造装置。
19. 前記絶縁膜形成部は、前記画素分離領域加工部により形成された前記凹部において、前記絶縁膜内部に空隙が形成されるように、前記絶縁膜を形成し、
    前記遮光膜形成部は、前記空隙に前記遮光膜が形成されるように、前記遮光膜を形成する
    請求項１８に記載の製造装置。
20. 撮像素子を製造する製造装置の製造方法であって、
    画素分離領域加工部が、入射光を光電変換する複数の画素領域同士の間に形成される、前記画素領域同士を分離する画素分離領域を加工して凹部を形成し、
    絶縁膜形成部が、前記画素領域および前記画素分離領域の受光面側に、絶縁性能を有する絶縁膜を形成し、
    遮光膜形成部が、前記絶縁膜の受光面側に遮光膜を形成し、
    遮光膜加工部が、前記遮光膜の、前記画素分離領域の比較的幅が狭いライン部の部分に対して、レジストを形成せずにエッチングを行う
    製造方法。

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