JP2008021675A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】トレンチ分離構造を採用する半導体装置において、選択的に空洞部を形成することにより、結晶欠陥による弊害を効果的に抑制して、信用性の向上が図られた半導体装置およびその製造方法を提供する。
【解決手段】本発明にかかる半導体装置は、主表面を有する半導体基板１と、半導体基板１の主表面に形成された第１凹部１０Ａと、該第１凹部１０Ａ内に形成された第１分離絶縁膜２０Ａと、分離絶縁膜２０Ａ内に形成された空隙部ＡＧとを有する第１分離領域３０Ａと、半導体基板１の主表面に形成され、第１凹部１０Ａの幅より幅広の第２凹部１０Ｂと、該第２凹部１０Ｂ内に充填された第２分離絶縁膜２０Ｂとを有する第２分離領域３０Ｂとを備える。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、トレンチ分離構造を有する半導体装置およびその製造方法に関する。

従来から、素子を電気的に分離するための分離構造として、トレンチ分離構造が採用されている（下記特許文献１〜９参照）。このトレンチ分離構造は、従来のＬＯＣＯＳ分離構造と比較して微細化を図ることができる。トレンチ分離構造は、半導体基板の主表面上に形成された溝部と、この溝部内に、分離絶縁膜を充填することにより形成されている。

このようなトレンチ分離を形成した後に、半導体基板の主表面上に、たとえば、厚膜ゲート絶縁膜を形成するために、長時間の熱処理、あるいは酸化処理を施す場合がある。

しかし、トレンチ分離構造を形成した後に、長時間の熱処理を施すと、半導体基板の熱膨張係数と、分離絶縁膜の熱膨張係数との差により、半導体基板に結晶欠陥が生じる場合がある。また、長時間の酸化処理を行うと、半導体基板の溝部の側面が酸化されることにより分離絶縁膜が膨張して同様に、半導体基板に結晶欠陥が生じる場合がある。半導体基板に結晶欠陥が生じると、たとえば、リーク電流が生じ、トランジスタが所定の動作を行わなくなるおそれがある。また、結晶欠陥に電子がトラップされると、トランジスタのしきい値電圧が変動して、半導体装置としての信頼性が大きく損なわれるおそれがある。そして、従来から、トレンチ分離構造を採用する一方で、半導体基板に結晶欠陥の発生の低減を図る手法が提案されている。

たとえば、特開２００２−３１９６３８号公報に記載された半導体記憶装置は、シリコン基板と、シリコン基板上に形成された素子領域と、素子領域を区画する素子分離領域を有し、この素子分離領域は、断面形状がステップ状に屈曲したトレンチ溝を備える。

このトレンチ溝は、シリコン基板の表面側に位置する第１領域と、この第１領域から深さ方向に延びる第２領域を含んでいる。そして、トレンチ溝の第１領域は、シリコン酸化膜で充填され、第２領域は、内部に空洞を有している。

この第２領域に形成された空洞が、シリコン基板と第１領域内に充填されたシリコン酸化膜との間の応力を緩和する。
特開２０００−１８３１４９号公報 特開２００２−２０３８９６号公報 特開２００３−１５８１８０号公報 特開２００２−７６２９９号公報 特開平１１−１８６３７８号公報 特開２００４−２８２０４８号公報 特開平１１−２８４０６２号公報 特開平１１−１２６８１９号公報 特開平１１−２４３１４２号公報 特開２００２−３１９６３８号公報

しかし、上記特許文献においては、半導体基板を平面視した際に、どの位置に空洞部を形成するのが好ましいのか、どのように選択的に形成するのが好ましいのか記載されていない。すなわち、上記特許文献においては、半導体基板の位置によって結晶欠陥による弊害に軽重が生じるという観点からの検討が何等されていない。

その一方で、トレンチ分離の分離幅は、位置によって異なり全ての分離領域内に空洞部を形成しようとすると、空洞部が分離絶縁膜の上面から開口するおそれがある。このように、分離絶縁膜に開口部が形成されると、洗浄工程において、洗浄液が空洞部内に浸入し、残渣等がトレンチ溝内に残留し、トランジスタの特性が大きく変動し、またその信頼性を大きく損ねるという問題がある。

本発明は、上記のような課題に鑑みてなされたものであり、その目的は、トレンチ分離構造を採用する半導体装置において、選択的に空洞部を形成することにより、結晶欠陥による弊害を効果的に抑制して、信用性の向上が図られた半導体装置およびその製造方法を提供する。

本発明に係る半導体装置は、１つの局面では、主表面を有する半導体基板と、前記半導体基板の主表面に形成された第１凹部と、該第１凹部内に形成された第１分離絶縁膜と、前記分離領域内に形成された空隙部とを有する第１分離領域と、前記半導体基板の主表面に形成され、前記第１凹部の幅より幅広の第２凹部と、該第２凹部内に充填された第２分離絶縁膜とを有する第２分離領域とを備える。

本発明に係る半導体装置は、他の局面では、半導体基板と、前記半導体基板の主表面上に形成された活性領域パターンと、前記半導体基板の主表面上に形成されたダミーパターンと、前記活性領域パターンと前記ダミーパターンとの間に位置するトレンチ分離領域と、前記トレンチ分離領域内に形成され空隙部とを備える。

本発明に係る半導体装置は、半導体基板と、前記半導体基板の主表面上に形成された活性領域と、前記活性領域を規定するように、前記半導体基板の主表面に形成されたトレンチ分離領域と、前記活性領域上に延在するように形成されたゲート電極と、前記ゲート電極の両側の前記活性領域に形成された第１、第２不純物領域と、前記活性領域の外周縁部であって、前記ゲート電極と交差する方向に延びる部分に沿って、前記トレンチ分離領域内に形成した空隙部とを備える。

本発明に係る半導体装置の製造方法は、半導体基板の主表面上に、第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第１絶縁膜と前記第２絶縁膜とをパターニングしてマスクを形成する工程と、前記マスクを用いて、前記半導体基板をエッチングして、トレンチを形成する工程と、前記トレンチの側壁をエッチングして、前記マスクを前記トレンチ内方に向けて張り出させる工程と、前記マスクを覆うように、第３絶縁膜を形成して、前記トレンチ内に第３絶縁膜を埋め込むとともに、トレンチ内に空隙部を形成する工程と、前記第３絶縁膜の上面から該第３絶縁膜の厚みを減じることで前記マスクを露出させる工程と、前記マスクを除去する工程とを備える。

本発明に係る半導体装置およびその製造方法によれば、空洞部を選択的に形成することにより、結晶欠陥による弊害を効果的に抑制することができる。

（実施の形態１）
図１から図２８を用いて、本実施の形態１に係る半導体装置（半導体記憶装置）１００について説明する。図１は、本実施の形態１に係る半導体装置１００の平面図である。この図１に示されるように、半導体装置１００は、ＲＯＭ領域内に形成されたメモリセルＭＣが複数形成されたメモリセル領域Ｒ１と、メモリセルＭＣの駆動を制御する複数の周辺回路トランジスタＳＴが形成された周辺回路領域Ｒ２とを備えている。

なお、本実施の形態１においては、ＲＯＭ領域内に形成されたメモリセル領域Ｒ１について着目しているが、ＲＡＭ領域などの他の領域内に形成されたメモリセル領域においても、本発明を適用可能である。

メモリセル領域Ｒ１が位置する半導体基板１の主表面上には、複数の活性領域ＡＲが形成されたメモリセルアレイ領域Ｒ１ａと、このメモリセルアレイ領域Ｒ１ａの周囲を取り囲み、複数のダミー活性領域ＤＡＲが形成されたダミー領域Ｒ１ｂとが形成されている。

メモリセルアレイ領域Ｒ１ａ上には、碁盤目状に配置された複数の活性領域ＡＲと、各活性領域ＡＲを規定する分離領域３０とが形成されている。また、このメモリセルアレイ領域Ｒ１ａ上には、活性領域ＡＲ上に形成され、一方向に向けて延在する複数のコントロールゲートＣＧと、このコントロールゲートＣＧ下に位置する活性領域ＡＲ上に形成されたフローティングゲートＦＧとが形成されている。各活性領域ＡＲは、四角形状（正方形形状）に形成されており、各活性領域ＡＲ間の距離は、たとえば、２０ｎｍ程度とされている。そして、各活性領域ＡＲ間に位置する分離領域３０内には、空隙部ＡＧが形成されている。

ここで、周囲を活性領域ＡＲによって囲まれた活性領域ＡＲの外周縁部には、分離領域３０Ａが形成されており、この分離領域３０Ａ内には、空隙部ＡＧが形成されている。そして、ダミー領域Ｒ１ｂのうち、メモリセルアレイ領域Ｒ１ａとの境界領域には、複数のダミー活性領域ＤＡＲが、メモリセルアレイ領域Ｒ１ａの周囲を取り囲むように、形成されている。

そして、ダミー活性領域ＤＡＲと活性領域ＡＲとの間の距離と、活性領域ＡＲ同士間の距離とは、略同じとされている。このため、ダミー活性領域ＤＡＲと活性領域ＡＲとの間に位置する分離領域３０内にも空隙部ＡＧが形成されている。

なお、この図１においては、メモリセルアレイ領域Ｒａ１の周縁部のうち、コントロールゲートＣＧの延在方向と交差する方向に延在する部分に沿って配列された活性領域ＡＲと、この活性領域ＡＲに対してコントロールゲートＣＧの延在方向に隣接するダミー活性領域ＤＡＲとの間の距離は、活性領域ＡＲ同士間の距離より大きくされているが、同じとしてもよい。この場合には、全ての活性領域ＡＲの周囲に位置する分離領域３０内に空隙部ＡＧが形成される。このように、活性領域ＡＲ間同士および、活性領域ＡＲとダミー活性領域ＤＡＲとの間の距離を狭めることにより、活性領域ＡＲ同士間および活性領域ＡＲとダミー活性領域ＤＡＲ間に位置する分離領域３０内に空隙部ＡＧを形成する。

すなわち、活性領域ＡＲ同士間の距離および、活性領域ＡＲとダミー活性領域ＤＡＲとの間の距離を調整することにより、形成される空隙部ＡＧの位置を制御することができる。特に、メモリセルアレイ領域Ｒ１ａの外周縁部に沿って配置された活性領域ＡＲに、ダミー活性領域ＤＡＲを近接させることにより、外周縁部に沿って配置された活性領域ＡＲの周縁部に沿う空隙部ＡＧを形成することができる。

周辺回路領域Ｒ２が位置する半導体基板１の主表面上には、複数の活性領域ＡＲと、この活性領域ＡＲ上に形成された複数のゲート電極ＴＧと、複数のダミー活性領域ＤＡＲとが形成されている。

周辺回路領域Ｒ２内に形成された活性領域ＡＲ同士間の距離は、メモリセル領域Ｒ１内に形成された活性領域ＡＲ同士間の距離より大きく設定されている。また、周辺回路領域Ｒ２内に形成されたダミー活性領域ＤＡＲと活性領域ＡＲとの間の距離は、メモリセル領域Ｒ１内に形成されたダミー活性領域ＤＡＲと活性領域ＡＲとの間の距離より大きく設定されている。

このため、周辺回路領域Ｒ２内において、活性領域ＡＲ間および活性領域ＡＲとダミー活性領域ＤＡＲとの間に位置する分離領域３０Ｂ内に、空隙部ＡＧが形成されることが抑制されている。

図２（Ａ）は、図１に示されたＩＩＡ−ＩＩＡにおける断面図であり、図２（Ｂ）は、図１に示されたＩＩＢ−ＩＩＢ線における断面図である。この図２（Ａ）に示されるように、メモリセルアレイ領域Ｒ１ａが位置する半導体基板１の主表面には、複数の帯状に延びる分離領域（第１分離領域）３０Ａと、この分離領域３０Ａ間に形成された活性領域ＡＲとが形成されている。

分離領域３０Ａは、半導体基板１の主表面に形成されたトレンチ溝（凹部）１０Ａと、このトレンチ溝１０Ａ内に形成された分離絶縁膜２０Ａとを備えている。分離絶縁膜２０Ａは、３層の絶縁膜２０Ａ１、２０Ａ２、２０Ａ３から構成されている。絶縁膜２０Ａ１は、トレンチ溝１０Ａの内壁面に沿って形成され、トレンチ溝１０の側壁から底面にわたって形成されている。絶縁膜２０Ａ２は、絶縁膜２０Ａ１の上面上に形成されており、トレンチ溝１０Ａの開口部近傍において、トレンチ溝１０Ａの内方に向けて張り出すように突出している。そして、トレンチ溝１０Ａの開口部近傍において、トレンチ溝１０Ａの両側壁側から突出する絶縁膜２０Ａ２が接触して、トレンチ溝１０Ａの開口部を閉塞している。

絶縁膜２０Ａ３は、絶縁膜２０Ａ２の上面上に形成されており、絶縁膜２０Ａ２同士が接触する接触部分上に形成されている。図１およびこの図２（Ａ）に示されるように、トレンチ溝１０Ａの幅Ｗ１は、一定となるように形成されている。このような分離領域３０Ａによって規定された活性領域ＡＲの上面上には、シリコン酸化膜等からなるゲート絶縁膜１１が形成されている。ゲート絶縁膜１１の上面上には、たとえば、ポリシリコン膜等からなるフローティングゲートＦＧが形成されている。このフローティングゲートＦＧの上面上には、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層して形成されたＯＮＯ絶縁膜１２が形成されている。

そして、この絶縁膜１２を介して、フローティングゲートＦＧの上面上に、コントロールゲートＣＧが形成されている。フローティングゲートＦＧと隣り合う半導体基板１の主表面上には、ソース領域として機能可能なＬＤＤ構造の不純物領域（第１不純物領域）ＳＲと、ドレイン領域として機能可能なＬＤＤ構造の不純物領域（第２不純物領域）ＤＲとが形成されている。

また、フローティングゲートＦＧおよびコントロールゲートＣＧの側面上には、シリコン酸化膜からなるサイドウォール状の絶縁膜１３が形成されている。図２（Ｂ）に示されるように、周辺回路領域Ｒ２内に位置する半導体基板１の主表面上には、複数の分離領域３０Ｂと、この分離領域３０Ｂ間に位置する活性領域ＡＲとが形成されている。

分離領域３０Ｂは、トレンチ溝１０Ａの幅Ｗ１より幅Ｗ２が広いトレンチ溝１０Ｂと、このトレンチ溝１０Ｂ内に充填された絶縁膜２０Ｂとを備えている。このトレンチ溝１０Ｂの幅Ｗ２は、トレンチ溝１０Ｂの延在方向にわたって一定となるように、形成されている。分離領域３０Ｂ同士の間隔は、分離領域３０Ａ同士間の間隔より広く形成されている。絶縁膜２０Ｂは、トレンチ溝１０Ｂ内に充填されており、３層の絶縁膜２０Ａ１、２０Ａ２、２０Ａ３から構成されている。

分離領域３０Ｂ間に位置する活性領域ＡＲには、周辺回路トランジスタＳＴが形成されている。この周辺回路トランジスタＳＴは、ゲート絶縁膜１１と、このゲート絶縁膜１１の上面上に形成されたゲート電極ＴＧと、ゲート電極ＴＧの側方に位置する活性領域ＡＲ上に形成された不純物領域ＳＲ，ＤＲとを備えている。ゲート絶縁膜１１は、たとえば、シリコン酸化膜等からなる。ゲート電極ＴＧは、たとえば、ポリシリコン膜から構成されている。このゲート電極ＴＧの両側面上には、サイドウォール状の絶縁膜１３が形成されている。

上記のように構成された半導体装置１００の製造方法について説明する。図３（Ａ）は、本実施の形態１に係る半導体装置１００の製造工程の第１工程におけるメモリセル領域Ｒ１の断面図であり、図３（Ｂ）は、周辺回路領域Ｒ２における第１工程における断面図である。

図３（Ａ）、（Ｂ）に示されるように、半導体基板１の主表面上に、シリコン酸化膜等からなる絶縁膜４０を、たとえば、熱酸化処理により形成する。そして、形成され絶縁膜４０上に、たとえば、シリコン窒化膜からなる絶縁膜４１を形成する。そして、フォトリソグラフィを絶縁膜４０、４１に施して、図１に示される分離領域３０のパターンに従ったマスクを形成する。

この絶縁膜４０、４１をマスクとして、半導体基板１にエッチングを施して、トレンチ溝１０Ａ、１０Ｂを形成する。トレンチ溝１０Ａのアスペクト比は、２．５以上とされており、トレンチ溝１０Ｂのアスペクト比は、１．５以下とされ、トレンチ溝１０Ａのアスペクト比の方が、トレンチ溝１０Ｂのアスペクト比より大きく形成される。なお、トレンチ溝１０Ａの深さと、トレンチ溝１０Ｂの深さは、略同じであり、２００〜３００ｎｍ程度とされている。この第１工程において、図１に示すダミー活性領域ＤＡＲと、活性領域ＡＲとが規定される。なお、上記数値は、例示であり、この数値に限られない。

そして、たとえば、ＣＶＤ法（化学的気相蒸着法）等により、シリコン酸化膜等の絶縁膜２０Ａ１を堆積（形成）する。これにより、絶縁膜４１、４０からなるマスクを覆うとともに、トレンチ溝１０Ａ、１０Ｂの側壁と底面に沿うように形成される。

図４（Ａ）は、半導体装置１００の第２工程におけるメモリセル領域Ｒ１の断面図であり、図４（Ｂ）は、半導体装置１００の第２工程における周辺回路領域Ｒ２の断面図である。この図４（Ａ）、（Ｂ）に示されるように、絶縁膜２０Ａ１の上面上に、たとえば、シリコン酸化膜等からなる絶縁膜２０Ａ２を形成する。

この絶縁膜２０Ａ２を形成するには、図示されないプラズマＣＶＤ装置の成膜ガスの流量を増加させる。ガスの供給量を過剰にすることにより、埋め込み性が劣化する。たとえば、Ｎ２Ｏガスの供給量を５００ｓｃｃｍ以上６００ｓｃｃｍ以下に設定し、ＳｉＨ４のガス供給量を３ｓｃｃｍ以上５ｓｃｃｍ以下程度に設定するのが好ましい。

特に、絶縁膜２０Ａ２の成膜の際に、Ｎ２Ｏ／ＳｉＨ４比を上げるのが好ましい。Ｎ２Ｏ／ＳｉＨ４比を上げることにより、カバレッジ（Coverage）を劣化させることができ、埋め込み性を劣化させることができる。たとえば、Ｎ２Ｏ／ＳｉＨ４比は、１〜２の範囲が好ましい。

さらに、絶縁膜２０Ａ２の成膜の際に、成膜温度を通常より低く設定する。成膜温度を低く設定すると、表面反応が停滞し、カバレッジを劣化させることができ、埋め込み性を劣化させることができる。たとえば、成膜温度は、２００℃以上２５０℃以下の範囲が好ましい。

また、絶縁膜２０Ａ２の成膜の際に、プラズマ発生源のパワーを低く設定する。パワーを低く設定することにより、プラズマ密度が下がり、ラジカル（radical)が減少し、カバレッジが低くなり、埋め込み性が劣化する。たとえば、プラズマ発生源のパワーは、１２５Ｗ〜９２５Ｗ程度の範囲が好ましい。

そして、絶縁膜２０Ａ２の成膜の際に、成膜圧力を通常時より低下させる。成膜圧力が低下すると、成膜の指向性が向上して、トレンチ溝１０Ａの側面上に絶縁膜が形成されることが抑制される。たとえば、成膜圧力としては、１０−２Ｔｏｒｒ以上数ｔｏｒｒ以下の範囲が好ましい。

このように、成膜ガスの流量と、Ｎ２Ｏ／ＳｉＨ４比と、成膜温度と、成膜時のパワーと、成膜圧力とを調整することにより、絶縁膜２０Ａの埋め込み性を劣化させる。

このような成膜条件によって、絶縁膜２０Ａ２の埋め込み性を、絶縁膜２０Ａ１の埋め込み性より悪くする。

このため、絶縁膜２０Ａ２は、トレンチ溝１０Ａ内に充填され難く、絶縁膜２０Ａ２は、絶縁膜４１の上面を覆うとともに、トレンチ溝１０Ａの開口部近傍に位置する側壁部に付着する。そして、開口部近傍に位置する側壁部に付着する絶縁膜２０Ａが、トレンチ溝１０Ａ内方に向けて突出するように成長する。さらに、絶縁膜２０Ａが成長することにより、トレンチ溝１０Ａの開口部を絶縁膜２０Ａの開口部を閉塞する。このようにして、絶縁膜２０Ａ２内に空隙部ＡＧが形成される。なお、絶縁膜２０Ａ１によってトレンチ溝１０Ａ内が充填されることを抑制するために、絶縁膜２０Ａ２の膜厚を絶縁膜２０Ａ１の厚膜より厚く形成する。

ここで、形成されているトレンチ溝１０Ａの幅は、通常の製造工程におけるエッチングのばらつきの範囲内で、ほぼ一定とされているため、いずれかにトレンチ溝１０Ａ内において、絶縁膜２０Ａ１によってトレンチ溝１０Ａが充填されてしまうことを抑制することができる。これにより、活性領域ＡＲの外周縁部に、連続的に空隙部ＡＧを延在させることができる。

このように、本実施の形態１に係る半導体装置１００の製造方法においては、絶縁膜２０Ａ２によって空隙部ＡＧを形成する前に、絶縁膜２０Ａ１を予め堆積する。このように予め、絶縁膜２０Ａ１をトレンチ溝１０Ａ内に形成することにより、トレンチ溝１０Ａの開口部を狭くして、僅かな絶縁膜２０Ａ２であっても、開口部の閉塞を達成することができる。このように、僅かな絶縁膜２０Ａ２によって、開口部を閉塞することにより、空隙部ＡＧの位置を半導体基板１の主表面側に位置させることができる。

なお、空隙部ＡＧとは、この図４（Ａ）に示されるような大きな空洞部の場合のみならず、シームのようなものも含む概念である。

その一方で、図４（Ｂ）に示されるように、トレンチ溝１０Ｂは、アスペクト比が小さいため、絶縁膜２０Ａ２は、トレンチ溝１０Ｂの内壁面に沿って形成された絶縁膜２０Ａ１の上面に堆積（形成）される。すなわち、トレンチ溝１０Ｂのアスペクト比および絶縁膜２０Ａ２の成膜条件を上記のように設定することにより、絶縁膜２０Ａ２を堆積することにより、トレンチ溝１０Ｂ内に空隙部が形成されることが抑制されている。

このように、トレンチ溝のアスペクト比の大きい領域と、小さい領域とを選択的に形成することにより、空隙部ＡＧを備える分離領域と、空隙部ＡＧが形成されない分離領域とを選択的に形成することができる。

また、トレンチ溝１０Ａおよび、トレンチ溝１０Ｂの深さは、通常の製造工程におけるエッチングのばらつきの範囲内で、ほぼ一定とされている。このため、トレンチ溝１０Ａ内に形成される空隙部ＡＧの上下方向の位置を正確に制御することができ、空隙部ＡＧの上端部に開口部が形成されることを抑制することができる。また、アスペクト比の相違を溝幅で制御できるため、既存のトレンチ溝深さを変えることなく、容易に選択的に空隙部ＡＧを形成することができる。

ここで、メモリセルアレイ領域Ｒ１ａの外周縁部に沿って形成された活性領域ＡＲと、ダミー活性領域ＤＡＲとの間および、活性領域ＡＲ間にも空隙部ＡＧが自己生成的に形成される。そして、活性領域ＡＲ同士間および、活性領域ＡＲとダミー活性領域ＤＡＲとの間に、空隙部ＡＧを形成する。

図５（Ａ）は、半導体装置１００の第３工程におけるメモリセル領域Ｒ１における断面図であり、図５（Ｂ）は、半導体装置１００の第３工程における周辺回路領域Ｒ２における断面図である。この図５（Ａ）に示されるように、絶縁膜２０Ａ２の上面上に、シリコン酸化膜等からなる絶縁膜２０Ａ３を、ＣＶＤ法等により、堆積（形成）する。

この絶縁膜２０Ａ３を形成することにより、トレンチ溝１０Ａの開口部上に位置する絶縁膜２０Ａ２内にシームが形成された場合においても、絶縁膜２０Ａ３によって形成されたシームの上端部を閉塞することができる。これにより、後の工程の洗浄工程において、空隙部ＡＧ内に洗浄液が浸入することを抑制することができる。

図６（Ａ）は、半導体装置１００の第４工程のメモリセル領域Ｒ１における断面図であり、図６（Ｂ）は、周辺回路領域Ｒ２における断面図である。

この図６（Ａ）、（Ｂ）に示されるように、絶縁膜４１、４０からなるマスクをストッパーとして、絶縁膜２０Ａ３、２０Ａ２、２０Ａ１にＣＭＰ（化学的機械研磨）などを施して、平坦化する。図７（Ａ）は、半導体装置１００の第５工程におけるメモリセル領域Ｒ１における断面図であり、図７（Ｂ）は、半導体装置１００の第５工程における周辺回路領域Ｒ２の断面図である。そして、図８（Ａ）は、半導体装置１００の第６工程を示すメモリセル領域Ｒ１における断面図であり、図８（Ｂ）は、第６工程における周辺回路領域Ｒ２の断面図である。

この図７（Ａ）、（Ｂ）に示されるように、シリコン窒化膜等からなる絶縁膜４１を、絶縁膜４０をストッパーとしてエッチングする。そして、シリコン酸化膜などからなる絶縁膜４０にエッチングを施して、除去する。この際、絶縁膜２０Ａ１、２０Ａ２、２０Ａ３の一部もエッチングされる。この後図２（Ａ），（Ｂ）に示されるように、半導体基板１の主表面上に、熱酸化膜を施して、半導体基板１の主表面上に、シリコン酸化膜等からなる絶縁膜１１を形成する。

ここで、熱処理を半導体基板１に施す際には、絶縁膜２０Ａ１、２０Ａ２、２０Ａ３の熱膨張係数は、半導体基板１の熱膨張係数より大きく、絶縁膜２０Ａ１、２０Ａ２、２０Ａ３は、膨張しようとする。

このように、絶縁膜２０Ａ１，２０Ａ２，３０Ａ３が熱膨張する際に、分離領域３０Ａ内に空隙部ＡＧが形成されているため、絶縁膜２０Ａ１、２０Ａ２、２０Ａ３が、空隙部ＡＧに向けて膨張する。これにより、絶縁膜２０Ａ１、２０Ａ２、２０Ａ３が半導体基板１に与える応力ストレスを、この空隙部ＡＧで吸収することができる。したがって、半導体装置１００の製造過程において、半導体基板１に与えられる応力ストレスを軽減することができ、半導体基板１に結晶欠陥を低減することができる。

特に、メモリセル領域Ｒ１が位置する半導体基板１の主表面において、結晶欠陥の発生が抑制されているため、結晶欠陥内に電子がトラップされることによるメモリセルのしきい値電圧の変動を抑制することができる。

また、チャネル長方向に結晶欠陥が形成されることを抑制することにより、チャネル長方向に配列した不純物領域ＳＲと、不純物領域ＤＲとの間にリーク電流が生じることを効果的に抑制することができる。

さらに、メモリセルアレイ領域Ｒ１ａの外周縁部に沿って配置された活性領域ＡＲにおいても、ダミー活性領域ＤＡＲとの間に空隙部ＡＧが形成されるため、結晶欠陥が形成されることを抑制することができる。上記のように、熱酸化処理により絶縁膜１１を形成する際に限られず、半導体基板１や絶縁膜２０Ａ１、２０Ａ２、２０Ａ３が加熱される場合において、半導体基板１に結晶欠陥を抑制することができる。なお、図１において、活性領域ＡＲ同士の間隔を狭めることにより、活性領域ＡＲ間に位置する分離領域３０内に自己生成的に空隙部ＡＧを形成することができる。

図９は、従来の半導体装置であって、活性領域内に結晶欠陥が形成されている半導体装置の動作を実線Ａで示したグラフであり、本実施の形態に係る半導体装置の動作を破線Ｂで示したグラフである。

この図９に示されるように、活性領域ＡＲ内に結晶欠陥が形成されている場合には、ゲート電極に印加された電圧の大きさに係わらず、ソース領域とドレイン領域との間にドレイン電流が流れる。その一方で、本実施の形態１に係る半導体装置１００においては、ゲート電極に印加される電圧が所定電圧以上となると、ソース領域として機能する不純物領域ＳＲと、ドレイン領域として機能する不純物領域ＤＲとの間に電流が流れ、所定電圧以下となると、不純物領域ＳＲと不純物領域ＤＲとの間に流れる電流が小さくなり、良好に駆動していることが分かる。

図１０は、本実施の形態１に係る半導体装置１００の変形例を示す平面図であり、メモリセル領域Ｒ１における平面図である。この図１０に示されるように、ダミー活性領域ＤＡＲは、メモリセルアレイ領域Ｒ１ａの外周縁部のうち、コントロールゲートＣＧの延在方向に延在する部分と隣接する部分に密集するように形成されている。これにより、パターンの局所的な粗密間差を低減することによって、絶縁膜４１、４０からなるマスクに活性領域ＡＲおよびダミー活性領域ＤＡＲのパターンを形成する際に、活性領域ＡＲのパターンに形成不良の抑制を図ることができる。

図１１は、本実施の形態１に係る半導体装置１００のさらに他の変形例を示す平面図である。この図１１に示されるように、半導体装置１００は、長方形形状に形成された複数の活性領域ＡＲを有するメモリセルアレイ領域Ｒ１ａと、このメモリセルアレイ領域Ｒ１ａの周囲に位置し、長方形形状に形成された複数のダミー活性領域ＤＡＲが形成されたダミー領域Ｒ１ｂとを備えている。

この図１１に示された半導体装置１００においては、コントロールゲートＣＧが延在する方向に隣接する活性領域ＡＲ間に位置する分離領域３０内に空隙部ＡＧが形成されている。このように、活性領域ＡＲの外周縁部のうち、コントロールゲートＣＧが延在する方向と交差する方向に延在する部分に沿って空隙部ＡＧが形成されている。

また、メモリセルアレイ領域Ｒ１ａの外周縁部のうち、コントロールゲートＣＧの延在方向と交差する方向に延在する部分に沿って配列された活性領域ＡＲと、この活性領域ＡＲに対して、コントロールゲートＣＧの延在する方向に隣接するダミー活性領域ＤＡＲとの間に位置する分離領域３０内にも、空隙部ＡＧが形成されている。

各空隙部ＡＧは、コントロールゲートＣＧの配列方向に隣接する活性領域ＡＲ間にて分断されており、各空隙部ＡＧは、活性領域ＡＲごとに分断されているため、
このため、半導体装置１００の洗浄工程において、１の空隙部ＡＧの上端部が開口している場合においても、各空隙部ＡＧは分断されているため、全ての空隙部ＡＧ内に洗浄液が満たされる恐れがない。その一方で、この変形例においても、活性領域ＡＲの外周縁部のうち、チャネル長方向に延在する部分に、結晶欠陥が形成されることを抑制することができる。

図１２から図１８は、本実施の形態１に係る半導体装置１００の製造工程の他の製造工程を示す断面図である。図１２は、図３（Ａ）に示された半導体装置１００の第１工程より前工程における製造工程を示す断面図である。

この図１２に示されるように、半導体基板１の主表面上に、シリコン酸化膜からなる絶縁膜４１を形成し、この絶縁膜４１の上面上にシリコン窒化膜からなる絶縁膜４０を形成する。

そして、この絶縁膜４０、４１にパターニングを施してマスクを形成し、このマスクを用いて、半導体基板１の主表面に、トレンチ溝１０Ａ２を形成する。その後、半導体基板１の主表面に、熱酸化処理を施して、トレンチ溝１０Ａ２の内表面上にシリコン酸化膜を形成する。そして、このトレンチ溝１０Ａの内表面上に形成されたシリコン酸化膜をウエットエッチング（等方性エッチング）により除去する。

これにより、トレンチ溝１０Ａ２の幅より幅広のトレンチ溝１０Ａ１を形成するとともに、このトレンチ溝１０Ａ１によって規定された活性領域ＡＲを形成する。そして、この活性領域ＡＲの上面上には、活性領域ＡＲの幅より幅広のマスクが残留する。

具体的には、活性領域ＡＲの上面上に形成された絶縁膜４１と、この絶縁膜４１の上面上に形成され、トレンチ溝１０Ａ１の内方に向けて突出する絶縁膜４０とが、活性領域ＡＲの上面上に形成される。図１３は、図１２に示された半導体記憶装置１００の製造工程後の製造工程を示す断面図である。この図１３において、上記図６に示す半導体装置１００の第４工程と同様の条件で、トレンチ溝１０Ａ１内にシリコン酸化膜等の絶縁膜５０を充填する。この際、トレンチ溝１０Ａ１内方に向けて突出する絶縁膜４０が形成されているため、絶縁膜５０を堆積する際に、絶縁膜５０のうち、トレンチ溝１０Ａ１の開口部から突出する部分に、絶縁膜５０が付着し易い。このため、トレンチ溝１０Ａ１の開口部が、絶縁膜５０によって短期間のうちに、閉塞され、空隙部ＡＧ１が形成される。

このように、短期間のうちにトレンチ溝１０Ａ１の開口部を閉塞させることができるので、形成された空隙部ＡＧ１の上端部が半導体基板１の主表面の近傍に位置する。そして、図１４は、上記図１３に示された半導体記憶装置１００の製造工程後の製造工程を示す断面図である。この図１４に示されるように、絶縁膜４０をストッパーとして、絶縁膜５０を平坦化し、絶縁膜４０、４１をエッチングして除去する。

ここで、結晶欠陥は、トレンチ溝１０Ａ１の内表面のうち、半導体基板１の主表面側に形成され易い一方で、空隙部１０Ａ１が半導体基板１の主表面近傍にまで延在しているため、結晶欠陥の発生を良好に抑制することができる。

図１５から図１７は、本実施の形態１に係る半導体装置１００の更に他の製造方法を示す断面図である。図１５は、上記図１２に示された半導体装置１００の製造工程に対応する製造工程を示した断面図である。この図１５に示されるように、図１２に示すトレンチ溝１０Ａ１の内表面に熱処理を施して、たとえば、１０ｎｍ程度の厚膜のシリコン酸化膜を形成する。この厚膜のシリコン酸化膜を除去すると、絶縁膜４１がトレンチ溝１０Ａ３の開口部から大きく内方に突出するように形成されている。

図１６は、図１５に示された半導体装置１００の製造工程の断面図である。この図１６に示されるように、トレンチ溝１０Ａ１内に絶縁膜５０を堆積する。この際、絶縁膜５０が、大きくトレンチ溝１０Ａ１内方に向けて突出するように形成されているため、空隙部ＡＧ２が絶縁膜５０内に形成される。

この空隙部ＡＧ２の上端部は、空隙部ＡＧ１の上端部より、半導体基板１の主表面側に形成されている。図１７は、図１６に示された半導体装置１００の製造工程後の製造工程を示す断面図である。この図１７に示されるように、絶縁膜４０、４１を除去する。

このように、トレンチ溝１０Ａ１の内壁面に熱酸化処理を施す、酸化温度、酸化時間等を調整することにより、トレンチ溝１０Ａ１の内壁面に形成される熱酸化膜の厚みを調整し、絶縁膜４１がトレンチ溝１０Ａ２、１０Ａ３内方に向けて突出する突出量を調整することができる。これにより、形成される空隙部ＡＧの上端部の位置を制御することができる。

さらに、絶縁膜４０の突出量を調整することにより、絶縁膜５０がトレンチ溝１０Ａ２、１０Ａ３の開口部を閉塞しきれず、空隙部ＡＧの上端部に開口部が形成されることを抑制することができる。さらに、空隙部ＡＧの位置を制御することにより、結晶欠陥が形成され易いトレンチ溝１０Ａ１の開口部付近にまで、空隙部ＡＧを延在させることができ、結晶欠陥の発生を良好に抑制することができる。図１８は、トレンチ形状によって、形成される空隙部ＡＧの形状を示した断面図である。このように、形成するトレンチ溝のアスペクト比などを変更することにより、形成される空隙部の形状およびその位置を制御することができる。

（実施の形態２）
図１９から図２８を用いて、本実施の形態２に係る半導体装置２００について説明する。なお、上記実施の形態１に係る半導体装置１００と同様の構成については、同一の符号を付してその説明を省略する。図１９は、本実施の形態２に係る半導体装置２００のＲＡＭ領域を示した平面図である。この半導体装置２００のＲＡＭ領域が位置する半導体基板１の主表面上には、フルＣＭＯＳＳＲＡＭ（スタティック半導体記憶装置）の複数のメモリセルＭＣ１、ＭＣ２が形成されている。

図２８は、このメモリセルＭＣ１の等価回路を示した回路図である。図２８を用いて、ＳＲＡＭのメモリセルＭＣ１の構成について簡単に説明する。メモリセルＭＣ１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＮＭＯＳトランジスタＮ３，Ｎ４とを有する。

第１インバータは、第１ドライバＮＭＯＳトランジスタＮ１と第１ロードＰＭＯＳトランジスタＰ１とを含み、第２インバータは、第２ドライバＮＭＯＳトランジスタＮ２と第２ロードＰＭＯＳトランジスタＰ２とを含む。第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮａに第１アクセスＮＭＯＳトランジスタＮ３のソースが接続され、フリップフロップの第２の記憶ノードＮｂに第２アクセスＮＭＯＳトランジスタＮ４のソースが接続される。

記憶ノードＮａは、第１アクセスＮＭＯＳトランジスタＮ３を介してビット線ＢＬ１に接続され、記憶ノードＮｂは、第２アクセスＮＭＯＳトランジスタＮ４を介してビット線ＢＬ２に接続される。さらに第１と第２アクセスＮＭＯＳトランジスタＮ３、Ｎ４のゲートはワード線ＷＬに接続され、第１と第２ロードＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源線ＶＤＤに接続される。

次に、上記のフルＣＭＯＳＳＲＡＭのメモリセル１のレイアウトについて説明する。図１９に示すように、Ｎウエル領域の両側にＰウエル領域を設ける。

そして、半導体基板１の主表面上に、選択的に分離領域３０を形成することにより、Ｐウエル領域内に活性領域２ａ〜２ｄを規定する。さらに、活性領域２ａ、２ｄに選択的にリンなどのＮ型不純物を注入して不純物領域を形成し、Ｎウエル領域内に形成された活性領域２ｂ、２ｃに選択的にボロン等のＰ型不純物を注入して不純物拡散領域を形成する。本明細書では、活性領域２ａ、２ｂ、２ｃ、２ｄは、トランジスタのソース／ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型の領域（基板部分）とを含む領域である。

活性領域２ａ，２ｄと活性領域２ｂ，２ｃは、ともに直線状の形状を有し、同じ方向（Ｐウエル領域およびＮウエル領域の延在方向）に延在する。それにより、Ｐウエル領域やＮウエル領域の幅や形成位置のばらつきを小さくすることができる。

本実施の形態におけるメモリセル１は、６つのＭＯＳトランジスタで構成される。具体的にはメモリセル１は、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４と、第１と第２ロードＰＭＯＳトランジスタＰ１，Ｐ２とで構成される。

第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４および第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２は、Ｎウエル領域の両側のＰウエル領域上にそれぞれ形成され、第１と第２ロードＰＭＯＳトランジスタＰ１，Ｐ２は、中央のＮウエル領域上に形成される。

第１アクセスＮＭＯＳトランジスタＮ３は、ソース／ドレインとなる領域を含む活性領域２ａと、ポリシリコン配線３ａとの交差部に形成され、第２アクセスＮＭＯＳトランジスタＮ４は、ソース／ドレインとなる領域を含む活性領域２ｄと、ポリシリコン配線３ｄとの交差部に形成される。

第１ドライバＮＭＯＳトランジスタＮ１は、ソース／ドレインとなる領域を含む活性領域２ａと、ポリシリコン配線３ｂとの交差部に形成され、第２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレインとなる領域を含む活性領域２ｄと、ポリシリコン配線３ｃとの交差部に形成される。

第１ロードＰＭＯＳトランジスタＰ１は、ソース／ドレインとなる領域を含む活性領域２ｂと、ポリシリコン配線３ｂとの交差部に形成され、第２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレインとなる領域を含む活性領域２ｃと、ポリシリコン配線３ｃとの交差部に形成される。

ポリシリコン配線３ａ〜３ｄは、各ＭＯＳトランジスタのゲートとなり、図１に示すように、同じ方向に延在する。すなわち、ポリシリコン配線３ａ〜３ｄは、Ｐウエル領域とＮウエル領域が延在する方向（図１における縦方向）に垂直な方向（図１における横方向）であって、Ｐウエル領域とＮウエル領域が並ぶ方向に延在する。

活性領域２ａ、２ｄ、活性領域２ｂ、２ｃおよびポリシリコン配線３ａ〜３ｄを覆うように、層間絶縁膜を形成し、これに活性領域２ａ、２ｄ、活性領域２ｂ、２ｃおよびポリシリコン配線３ａ，３ｄに達するコンタクト部４ａ〜４ｌを形成する。このコンタクト部４ａ〜４ｌ内には、上層配線との接続用の導電層を埋め込まれている。

なお、コンタクト部４ａ，４ｌはゲートに達するゲートコンタクトであり、コンタクト部４ｆ，４ｇは、不純物拡散領域とポリシリコン配線とに達する共通コンタクト（Shared Contact)であり、それ以外のコンタクト部４ｂ，４ｃ，４ｄ，４ｅ，４ｈ，４ｉ，４ｊ，４ｋは不純物拡散領域に達する拡散コンタクトである。

図２８において、第１ドライバＮＭＯＳトランジスタＮ１のドレインとなるＮ型不純物拡散領域と、第１アクセスＮＭＯＳトランジスタＮ３のドレインとなるＮ型不純物拡散領域は、これらのトランジスタに共有されている。このＮ型不純物拡散領域上に形成されるコンタクト部４ｃ、第１金属配線５ａおよびコンタクト部（共通コンタクト）４ｆを介して、第１ドライバＮＭＯＳトランジスタＮ１のドレインと第１アクセスＮＭＯＳトランジスタＮ３のドレインとが、第１ロードトランジスタＰ１のドレインと接続される。この端子が、図２に示す等価回路図の記憶ノードＮａとなる。

同様に、第２ドライバＮＭＯＳトランジスタＮ２のドレインであるＮ型不純物拡散領域と第２アクセスＮＭＯＳトランジスタＮ３のドレインであるＮ型不純物拡散領域は、コンタクト部４ｊ、第１金属配線５ｂおよびコンタクト部（共通コンタクト）４ｇを介して第２ロードトランジスタＰ２のドレインと接続される。この端子が図２８に示す等価回路図の記憶ノードＮｂとなる。

図２０は、図１９のＸＸ−ＸＸ線における断面図である。この図２０に示されるように、半導体基板１の主表面上には、選択的に形成された分離領域３０Ａと、この分離領域３０Ａ間に位置する半導体基板１の主表面上に形成された活性領域２ａ〜２ｄが形成されている。分離領域３０Ａ内には、空隙部ＡＧが形成されている。

そして、ポリシリコン配線３ｃが、複数の分離領域３０Ａおよび活性領域２ｂ、２ｃ、２ｄに跨って延在している。また、ポリシリコン配線３ａも同様に、複数の分離領域３０Ａおよび活性領域２ａに跨って延在している。

さらに、このポリシリコン配線３ａ、３ｃを覆う層間絶縁膜と、ポリシリコン配線３ａ、３ｃに電圧を印加可能なコンタクト部４ａ、４ｆが形成されている。

図２１は、図１９のＸＸＩ−ＸＸＩ線における断面図である。この図２１および図１９において、活性領域２ａと活性領域２ｃとの間に位置する半導体基板１の主表面には、分離領域３０Ｂが形成されている。この分離領域３０Ｂの分離幅は、分離領域３０Ａの分離幅より大きい。そして、分離領域３０Ｂ内には、シリコン酸化膜等の分離絶縁膜が充填されている。このように、空隙部ＡＧは、活性領域２ａ〜２ｄ間のうち、幅の狭い領域に選択的に形成されている。そして、活性領域２ａ〜２ｄの延在方向に沿って延在しており、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４と、第１と第２ロードＰＭＯＳトランジスタＰ１，Ｐ２との各ゲート長方向に延在している。

このため、製造過程において、各トランジスタが位置する各活性領域２ａ〜２ｄのゲート長方向に結晶欠陥が生じることを効果的に抑制することができる。

図２２から図２７を用いて、本実施の形態２に係る半導体装置２００の製造方法について説明する。

図２２は、本実施の形態２に係る半導体装置２００の製造工程の第１工程を示す平面図であり、図２３は、第１工程における断面図である。

図２２および図２３に示されるように、半導体基板１の主表面上に絶縁膜４０、４１を形成し、この絶縁膜４０、４１にパターニングを施して、形成する活性領域２ａ〜２ｄに従ったパターンを有するマスクを形成する。そして、このマスクを用いて、半導体基板１にエッチングを施して、半導体基板１の主表面に、活性領域２ａ〜２ｄとトレンチ溝１０Ａとを形成する。

図２４は、本実施の形態２に係る半導体装置２００の製造工程の第２工程を示す断面図である。

図２４において、熱処理酸化を施して、形成したトレンチ溝１０Ａの内表面上に、熱酸化膜を形成する。そして、この熱酸化膜に等方性エッチングを施して、トレンチ溝１０Ａのトレンチ幅を大きくする。これにより、絶縁膜４１が活性領域２ａ〜２ｄ上から、トレンチ溝１０Ａの内方に向けて突出するようになる。

その後、シリコン酸化膜等の絶縁膜２０を堆積する。この際、上記実施の形態１と同様に、絶縁膜４０がトレンチ溝１０Ａの内方に向けて突出しているので、絶縁膜２０を堆積すると、空隙部ＡＧが形成される。

図２５は、本実施の形態２に係る半導体装置２００の製造工程の第３工程を示す断面図であり、図２６は、第４工程を示す断面図である。

図２５に示されるように、絶縁膜４０、４１からなるマスクを除去するとともに、半導体基板１の主表面に、熱酸化処理を施して半導体基板１の主表面上に、絶縁膜１１を形成する。この際、各分離領域３０Ａ内に空隙部ＡＧが形成されているので、絶縁膜２０が熱膨張する際に、半導体基板１の主表面に結晶欠陥が形成されることを抑制することができる。さらに、図２６に示されるように、半導体基板１の絶縁膜１１を介して、ポリシリコン膜４０を堆積する。

図２７は、半導体装置２００の製造工程の第５工程を示す平面図である。この図２７に示されるように、導電膜４０にパターニングを施して、半導体基板１の主表面上に、ポリシリコン配線３ａ〜３ｄを形成する。

以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。さらに、上記数値などは、例示であり、上記数値および範囲にかぎられない。

本発明は、半導体装置およびその製造方法に関し、特に、トレンチ分離構造を有する半導体装置およびその製造方法に好適である。

本実施の形態１に係る半導体装置の平面図である。 （Ａ）は、図１に示されたＩＩＡ−ＩＩＡにおける断面図であり、（Ｂ）は、図１に示されたＩＩＢ−ＩＩＢ線における断面図である。 （Ａ）は、本実施の形態１に係る半導体装置の製造工程の第１工程におけるメモリセル領域の断面図であり、（Ｂ）は、周辺回路領域における第１工程における断面図である。 （Ａ）は、半導体装置の第２工程におけるメモリセル領域の断面図であり、（Ｂ）は、半導体装置の第２工程における周辺回路領域の断面図である。 （Ａ）は、半導体装置の第３工程におけるメモリセル領域における断面図であり、（Ｂ）は、半導体装置の第３工程における周辺回路領域における断面図である。 （Ａ）は、半導体装置の第４工程のメモリセル領域における断面図であり、（Ｂ）は、周辺回路領域における断面図である。 （Ａ）は、半導体装置の第５工程におけるメモリセル領域における断面図であり、（Ｂ）は、半導体装置の第５工程における周辺回路領域の断面図である。 （Ａ）は、半導体装置の第６工程を示すメモリセル領域における断面図であり、（Ｂ）は、第６工程における周辺回路領域の断面図である。 活性領域内に結晶欠陥が形成されている半導体装置と本実施の形態１に係る半導体装置の動作を示したグラフである。 本実施の形態１に係る半導体装置の変形例を示す平面図であり、メモリセル領域における平面図である。 本実施の形態１に係る半導体装置のさらに他の変形例を示す平面図である。 図３（Ａ）に示された半導体装置の第１工程より前工程における製造工程を示す断面図である。 図１２に示された半導体記憶装置の製造工程後の製造工程を示す断面図である。 図１３に示された半導体記憶装置の製造工程後の製造工程を示す断面図である。 図１２に示された半導体装置の製造工程に対応する製造工程を示した断面図である。 図１５に示された半導体装置の製造工程の断面図である。 図１６に示された半導体装置の製造工程後の製造工程を示す断面図である。 トレンチ形状によって、形成される空隙部の形状を示した断面図である。 本実施の形態２に係る半導体装置の領域を示した平面図である。 図１９のＸＸ−ＸＸ線における断面図である。 図１９のＸＸＩ−ＸＸＩ線における断面図である。 本実施の形態２に係る半導体装置の製造工程の第１工程を示す平面図である。 本実施の形態２に係る半導体装置の製造工程の第１工程を示す断面図である。 本実施の形態２に係る半導体装置の製造工程の第２工程を示す断面図である。 本実施の形態２に係る半導体装置の製造工程の第３工程を示す断面図である。 本実施の形態２に係る半導体装置の製造工程の第４工程を示す断面図である。 本実施の形態２に係る半導体装置の製造工程の第５工程を示す平面図である。 メモリセルＭＣ１の等価回路を示した回路図である。

符号の説明

１ メモリセル、２ａ，２ｂ，２ｃ，２ｄ 活性領域、３ａ ポリシリコン配線、１０Ａ、１０Ｂ トレンチ溝、３０，３０Ａ，３０Ｂ 分離領域、ＡＲ 活性領域。

Claims (19)

1. 主表面を有する半導体基板と、
   前記半導体基板の主表面に形成された第１凹部と、該第１凹部内に形成された第１分離絶縁膜と、前記分離領域内に形成された空隙部とを有する第１分離領域と、
   前記半導体基板の主表面に形成され、前記第１凹部の幅より幅広の第２凹部と、該第２凹部内に充填された第２分離絶縁膜とを有する第２分離領域と、
   を備えた半導体装置。
2. 前記第１凹部の深さと前記第２凹部の深さとが同じである、請求項１に記載の半導体装置。
3. 前記第１凹部の幅が一定である、請求項１または請求項２に記載の半導体装置。
4. 前記空隙部は、該第１分離領域の長手方向に連続的に延びる、請求項１に記載の半導体装置。
5. 前記半導体基板の主表面に形成された活性領域と、
   前記活性領域上に形成されたゲート電極と、
   前記ゲート電極を挟んで隣り合う前記活性領域に形成された第１、第２不純物領域と、
   をさらに備え、
   前記第１分離領域は、前記活性領域の外周縁部のうち少なくとも、前記ゲート電極が延在する方向と交差する方向に延在する部分に沿って形成された、請求項１から請求項４のいずれかに記載の半導体装置。
6. 前記第１分離領域は、前記活性領域を取り囲むように形成された、請求項５に記載の半導体装置。
7. 前記半導体基板は、情報を記憶可能なメモリセルが形成されるメモリセル領域と、
   前記メモリセルの動作制御を行う周辺回路領域とを備え、
   前記第１分離領域を前記メモリセル領域内に形成し、前記第２分離領域を前記周辺回路領域内に形成した、請求項１から請求項６のいずれかに記載の半導体装置。
8. 半導体基板と、
   前記半導体基板の主表面に形成された活性領域パターンと、
   前記半導体基板の主表面に形成されたダミーパターンと、
   前記活性領域パターンと前記ダミーパターンとの間に位置する第１トレンチ分離領域と、
   前記第１トレンチ分離領域内に形成され空隙部と、
   を備えた半導体装置。
9. 前記活性領域パターンを取り囲むように、前記ダミーパターンが形成された、請求項８に記載の半導体装置。
10. 前記活性領域パターン上に形成されたゲート電極と、
    前記ゲート電極を挟んで隣り合う前記活性領域パターンに形成された第１、第２不純物領域とをさらに備え、
    前記空隙部は、前記活性領域パターンの外周縁部のうち少なくとも、前記ゲート電極の延在方向と交差する方向に延在する部分に沿って形成された、請求項８または請求項９に記載の半導体装置。
11. 前記活性領域パターンを取り囲むように前記空隙部が形成された、請求項８から請求項１０のいずれかに記載の半導体装置。
12. 前記半導体基板は、情報を記憶可能なメモリセルが形成されるメモリセル領域と、
    前記メモリセルの動作制御を行う周辺回路領域とを備え、
    前記第１トレンチ分離領域を前記メモリセル領域内に形成し、該第１トレンチ分離領域の分離幅より幅広の第２トレンチ分離領域を前記周辺回路領域内に形成した、請求項８から請求項１１のいずれかに記載の半導体装置。
13. 半導体基板と、
    前記半導体基板の主表面に形成された活性領域と、
    前記活性領域を規定するように、前記半導体基板の主表面に形成されたトレンチ分離領域と、
    前記活性領域上に延在するように形成されたゲート電極と、
    前記ゲート電極の両側の前記活性領域に形成された第１、第２不純物領域と、
    前記活性領域の外周縁部であって、前記ゲート電極と交差する方向に延びる部分に沿って、前記トレンチ分離領域内に形成した空隙部と、
    を備える半導体装置。
14. 半導体基板の主表面上に、第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第２絶縁膜を形成する工程と、
    前記第１絶縁膜と前記第２絶縁膜とをパターニングしてマスクを形成する工程と、
    前記マスクを用いて、前記半導体基板をエッチングして、トレンチを形成する工程と、
    前記トレンチの側壁をエッチングして、前記マスクを前記トレンチ内方に向けて張り出させる工程と、
    前記マスクを覆うように、第３絶縁膜を形成して、前記トレンチ内に第３絶縁膜を埋め込むと共に、トレンチ内に空隙部を形成する工程と、
    前記第３絶縁膜の上面から該第３絶縁膜の厚みを減じることで前記マスクを露出させる工程と、
    前記マスクを除去する工程と、
    を備えた半導体装置の製造方法。
15. 前記トレンチ分離内方への前記マスクの張り出し量を調整することで、前記空隙部の位置を制御する、請求項１４に記載の半導体装置の製造方法。
16. 前記トレンチは、第１トレンチと、該第１トレンチの幅より幅広の第２トレンチとを含み、
    前記トレンチを形成する工程は、前記第１トレンチと第２トレンチとを形成する工程を含み、
    前記空隙部を形成する工程は、前記第１トレンチ内に前記第３絶縁膜を埋め込み、前記第１トレンチ内に前記空隙部を形成する一方で、前記第２トレンチ内に前記第３絶縁膜を充填する工程を含む、請求項１４または請求項１５に記載の半導体装置の製造方法。
17. 半導体基板の主表面上に、選択的にマスクを形成する工程と、
    前記マスクを用いて、前記半導体基板をエッチングして、トレンチを形成する工程と、
    前記トレンチの側壁と底面に沿うように第１絶縁膜を形成する工程と、
    前記マスクと前記第１絶縁膜とを覆い、前記トレンチ内に空隙部を形成するように、第２絶縁膜を堆積する工程と、
    前記第２絶縁膜の上面から厚みを減じて前記マスクを露出する工程と、
    前記マスクを除去する工程と、
    を備えた半導体装置の製造方法。
18. 前記第２絶縁膜の厚みは、前記第１絶縁膜の厚みより厚い、請求項１７に記載の半導体装置の製造方法。
19. 前記トレンチを形成する工程は、第１トレンチと該第１トレンチの幅より広幅の第２トレンチとを形成する工程と、
    前記第２絶縁膜を形成する工程は、前記第１トレンチ内に前記空隙部を形成する工程を含む請求項１７または請求項１８に記載の半導体装置の製造方法。

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