JP2008041895A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】分離絶縁膜上の配線と、この配線の側面上に形成されたサイドウォールと、配線と活性領域上の不純物拡散とを接続するシェアードコンタクトを備えた半導体装置であっても、シェアードコンタクから半導体基板へのリーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板100の主表面上に選択的に形成された分離絶縁膜と、半導体基板100の主表面上において、分離絶縁膜20Aにより規定される活性領域2cと、分離絶縁膜上にて、活性領域3bに達する凹部50と、凹部50を覆うように形成された第1絶縁膜10Aと、第1絶縁膜10A上に形成され、凹部50を充填し、第1絶縁膜10Aと材質の異なる第2絶縁膜10Bと、凹部50と隣り合う位置の活性領域2cの主表面上に形成された不純物拡散層2c1と、不純物拡散層2c1上に形成された導電膜とを備える。
【選択図】図12
【解決手段】本発明に係る半導体装置は、半導体基板100の主表面上に選択的に形成された分離絶縁膜と、半導体基板100の主表面上において、分離絶縁膜20Aにより規定される活性領域2cと、分離絶縁膜上にて、活性領域3bに達する凹部50と、凹部50を覆うように形成された第1絶縁膜10Aと、第1絶縁膜10A上に形成され、凹部50を充填し、第1絶縁膜10Aと材質の異なる第2絶縁膜10Bと、凹部50と隣り合う位置の活性領域2cの主表面上に形成された不純物拡散層2c1と、不純物拡散層2c1上に形成された導電膜とを備える。
【選択図】図12
Description
本発明は、半導体装置およびその製造方法に関する。
従来から半導体装置の1つとして、フルCMOSスタティック型半導体記憶装置(以下、「SRAM(Static Random Access Memory)」と称する)が知られている。
このSRAMは、半導体基板の主表面上に複数のメモリセルを有しており、各メモリセルは、6つのMOSトランジスタを備えている。
また、このSRAMは、分離領域と、半導体基板の主表面上に形成されたNウエル領域上に形成された活性領域と、このNウエル領域の両側に位置するPウエル領域上に形成された活性領域とを備えており、Nウエル領域内の活性領域上に形成された2つのPMOSトランジスタと、各Pウエル領域内の活性領域上にそれぞれ2つずつ形成されたNMOSトランジスタとを備えている。
そして、各Pウエル領域上に形成された2つのNMOSトランジスタのうち、1つのNMOSトランジスタは、アクセストランジスタであり、他方のNMOSトランジスタは、ドライブトランジスタとして機能する。さらに、Nウエル領域上に形成された2つのPMOSトランジスタは、ロードトランジスタとして機能する。
そして、Nウエル領域からPウエル領域にわたって延在する導電膜により、ドライブトランジスタのゲート電極と、ロードトランジスタのゲート電極とが形成されている。
このような半導体装置を製造する際には、分離領域が掘れ下がったり、コンタクトホールが位置ずれしたりすることによるリークの発生を抑制する必要がある。
そして、たとえば、特開2003−37115号公報、特開2000−174125号公報には、活性領域上の不純物拡散層に接続されるコンタクトを形成する際に、コンタクトホールの合わせずれによる短絡やリークが抑制された半導体装置およびその製造方法が提供されている。
特開2003−37115号公報に記載された半導体装置の製造方法は、半導体基板にトレンチ分離構造の素子分離領域を持つ半導体装置の製造方法であって、まず、素子形成領域にゲート電極を形成する。そして、半導体基板上に、シリコン酸化膜からなる第1絶縁膜を堆積し、さらに、シリコン窒化膜からなる第2絶縁膜を堆積する。その後、絶縁膜1をストッパとして、第2絶縁膜をエッチバックして、ゲート電極の側面上に、第1絶縁膜を介して、第2絶縁膜からなる第1サイドウォールを形成する。
そして、第1絶縁膜をエッチングして、第1絶縁膜からなる第2サイドウォールをゲート電極の側面上に形成する。ここで、第1絶縁膜および第2絶縁膜は、薄いため、厚い酸化膜を一度にエッチングして、サイドウォールを形成する場合より、トレンチ溝内の埋込酸化膜減り抑制することができる。これにより、位置ずれしたコンタクトと半導体基板との間のリークを抑制することができる。
特開2000−174125号公報に記載された半導体装置の製造方法においては、まず、半導体基板の主表面に、素子分離絶縁膜を埋め込み、n型拡散層を形成する。そして、このn型拡散層を覆うように、層間絶縁膜を形成し、この層間絶縁膜にコンタクトホールを形成する。コンタクトホールが合わせずれにより、素子分離絶縁膜にかかった場合に、素子分離絶縁膜に形成される溝を埋めるように、コンタクトホールに側壁絶縁膜を形成する。その後、コンタクトホール内に導電膜を形成する。
特開2004−273642号公報に記載された半導体装置の製造方法によれば、分離用絶縁膜の上面のうち、ソース領域側の位置する部分に配線を形成し、この配線の側面上にサイドウォールを形成する。そして、この配線とソース領域とを接続するシェアードコンタクトを形成する。ここで、配線のソース領域側の側面上に形成されたサイドウォールは、分離用絶縁膜の段差分高く形成されている。
このため、ソース領域と配線との間を接続するシェアードコンタクトのコンタクトホールを形成する際に、ソース領域側の側面上に形成されたサイドウォールが完全に除去されることが抑制されている。これにより、サイドウォール下に位置する半導体基板の表面が露出することが抑制され、シェアードコンタクトと半導体基板との間でリーク電流が生じることを抑制することができる。
特開2003−37115号公報
特開2000−174125号公報
特開2004−273642号公報
しかし、上記特開2003−37115号公報に記載された半導体装置の製造方法においては、第1絶縁膜および第2絶縁膜の厚みによっては、埋込絶縁膜も大きく膜減りする。すなわち、第1,第2絶縁膜の厚みよっては、半導体基板へリーク電流が生じるおそれがある。
上記特許2000−1741245号公報に記載された半導体装置の製造方法においては、コンタクトホールを形成する際に、既に、素子分離絶縁膜に凹部が形成されている場合には、コンタクトホールを形成する際に、素子分離絶縁膜が突き抜けるおそれがある。
素子分離絶縁膜に溝部が形成されるタイミングは、コンタクトホールの位置ずれに限られず、たとえば、素子分離絶縁膜上に形成された配線のサイドウォールを形成する際にも生じる場合がある。
なお、特開2004−273642号公報に記載された半導体装置の製造方法においては、配線の側面上に形成されたサイドウォールの膜減りを抑制することを目的としており、分離絶縁膜が膜減りを抑制することを目的としていない。
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、分離絶縁膜に生じる膜減りを抑制するとともに、分離絶縁膜に膜減りが生じたとしても、半導体基板にリーク電流が生じることを抑制することができる半導体装置およびその製造方法を提供する。
本発明に係る半導体装置は、1つの局面は、主表面を有する半導体基板と、半導体基板の主表面上に選択的に形成された分離絶縁膜と、半導体基板の主表面上において、分離絶縁膜により規定される活性領域と、分離絶縁膜上にて、活性領域に達する凹部と、凹部内に形成された第1絶縁膜と、第1絶縁膜上に形成され、凹部を充填し、第1絶縁膜と材質の異なる第2絶縁膜と、凹部と隣り合う位置の活性領域の表面に形成された不純物拡散層と、不純物拡散層上に形成され、不純物拡散層と電気的に接続される導電層とを備える。
本発明に係る半導体装置は、他の局面は、主表面を有する半導体基板と、半導体基板の主表面上に選択的に形成された分離絶縁膜と、半導体基板の主表面上において、分離絶縁膜により規定される活性領域と、分離絶縁膜と隣り合う活性領域の表面に形成され、表面がシリサイド化された第1不純物拡散層と、活性領域の表面に、第1不純物拡散層と間隔をあけて形成され、表面がシリサイド化されていない第2不純物拡散層と、分離絶縁膜上にて、第1不純物拡散層に達する凹部と、凹部内に形成された第1絶縁膜と、第1絶縁膜上に形成され、凹部を充填し、第1絶縁膜と材質の異なる第2絶縁膜とを備え、第1絶縁膜または第2絶縁膜の少なくとも一方が、第1不純物領域に達する。
本発明に係る半導体装置の製造方法は、1つの局面では、半導体基板の主表面上に活性領域を規定するような分離絶縁膜を形成する工程と、分離領域と隣り合う活性領域の表面に不純物を導入して、不純物拡散層を形成する工程と、不純物拡散層と分離絶縁膜とを覆うように第1絶縁膜を形成する工程と、第1絶縁膜を選択的にエッチングして、不純物拡散層側の分離絶縁膜の表面を露出させる工程と、第1絶縁膜のエッチングにより分離絶縁膜表面に活性領域に達するように形成された凹部内に第2絶縁膜を形成する工程と、第2絶縁膜と材質の異なる第3絶縁膜を第2絶縁膜上に形成するとともに、凹部を第3絶縁膜で充填する工程と、不純物拡散層上に、該不純物拡散層と電気的に接続される導電膜を形成する工程とを備える。
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面上に活性領域を規定するような分離絶縁膜を形成する工程と、活性領域の表面に選択的に不純物を導入して、分離絶縁膜と隣り合う位置の活性領域の表面に第1不純物拡散層を形成する工程と、活性領域の表面に選択的に不純物を導入して、第1不純物領域と間隔をあけて活性領域の表面に第2不純物領域を形成する工程と、第2不純物領域および分離絶縁膜を覆うように第1絶縁膜を形成する工程と、第1絶縁膜を選択的にエッチングして、第1不純物拡散層側の分離絶縁膜の表面を露出させる工程と、第1絶縁膜のエッチングにより分離絶縁の表面に活性領域に達するように形成された凹部内に、第2絶縁膜を形成する工程と、第2絶縁膜と材質の異なる第3絶縁膜を第2絶縁膜上に形成するとともに、凹部内を第3絶縁膜で充填する工程と、第3絶縁膜を覆い、第1不純物拡散層を露出させるマスク膜を形成する工程と、露出した第1不純物拡散層の表面をシリサイド化する工程とを備える。
本発明に係る半導体装置およびその製造方法によれば、分離絶縁膜に生じる膜減りを抑制するとともに、分離絶縁膜に膜減りが生じたとしても、半導体基板にリーク電流が生じることを抑制することができる。
以下、図1から図21を用いて、本発明の実施の形態について説明する。図1は、本発明の実施の形態における半導体装置200に設けられたフルCMOSSRAM(スタティック半導体記憶装置)のメモリセル1の平面図である。このメモリセル1の等価回路図を図2に示す。そして、図12は、本実施の形態に係る半導体装置200の断面図である。まず、図12に示されるように、半導体装置200は、フルCMOSSRAMのメモリセル1が形成されたメモリセル領域R1と、メモリセル1の動作制御を行う第1周辺回路トランジスタST1が形成された第1周辺回路領域R2と、メモリセル1の動作制御を行う第2周辺回路トランジスタST2が形成された第2周辺回路領域R3とを備えている。
メモリセル領域R1と、第1、第2周辺回路領域R2、R3とは、半導体基板100の主表面上に形成された分離領域20c1、20c2、20c3によって規定されている。
メモリセル領域R1が位置する半導体基板100の主表面上には、分離領域20c1と、この分離領域20c1によって規定された活性領域2cとが形成されている。そして、活性領域2cが位置する半導体基板100の主表面上には、ゲート絶縁膜65と、このゲート絶縁膜65の上面上に形成されたポリシリコン配線5bと、このポリシリコン配線5bの両側に位置する不純物拡散層2c1とが形成されている。
そして、第1周辺回路トランジスタST1は、半導体基板100の主表面上にゲート絶縁膜65を介して形成されたゲート配線TG1と、ゲート配線TG1の両側に位置する半導体基板100の主表面上に形成された不純物拡散層SRB、DRBとを備えている。
不純物拡散層SRB、DRBには、それぞれ不純物拡散層SRB,DRBに接触して、各不純物拡散層SRB、DRBに電圧を印加可能なコンタクト部4l,4mが設けられている。
第2周辺回路トランジスタST2も、上記第1周辺回路トランジスタST1と同様に構成されている。そして、第2周辺回路トランジスタST2は、半導体基板100の主表面上にゲート絶縁膜65を介して形成されたゲート配線TG2と、このゲート配線TG2の両側に位置する半導体基板100の主表面上に形成された不純物拡散層SRC,DRCとを備えている。ゲート配線TG2には、コンタクト部4n,4pが接続されている。
ここで、各不純物拡散層2c1、SRB、DRB,SRC,DRCは、互いに間隔を隔てて形成されている。本実施の形態においては、不純物拡散層2c1、SRB,DRB、SRC,DRCの上面上にシリサイド膜12が形成されているが、これに限られない。たとえば、不純物拡散層SRC,DRCの上面にシリサイド膜12を形成せずに、非シリサイド領域を形成することとしてもよい。
図2を用いて、SRAMのメモリセル1の構成について簡単に説明する。メモリセル1は、フルCMOSセル構造を有し、第1と第2インバータと、2つのアクセスNMOSトランジスタN3,N4とを有する。
第1インバータは、第1ドライバNMOSトランジスタN1と第1ロードPMOSトランジスタP1とを含み、第2インバータは、第2ドライバNMOSトランジスタN2と第2ロードPMOSトランジスタP2とを含む。
第1インバータと第2インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第1の記憶ノードNaに第1アクセスNMOSトランジスタN3のソースが接続され、フリップフロップの第2の記憶ノードNbに第2アクセスNMOSトランジスタN4のソースが接続される。
記憶ノードNaは、第1アクセスNMOSトランジスタN3を介してビット線BL1に接続され、記憶ノードNbは、第2アクセスNMOSトランジスタN4を介してビット線BL2に接続される。さらに第1と第2アクセスNMOSトランジスタN3、N4のゲートはワード線WLに接続され、第1と第2ロードPMOSトランジスタP1、P2のソースは電源線VDDに接続される。
次に、上記のフルCMOSSRAMのメモリセル1のレイアウトについて説明する。図1に示すように、Nウエル領域の両側にPウエル領域を設ける。Pウエル領域内に形成された活性領域2a、2dに、選択的にリンなどのN型不純物を注入して不純物拡散領域2a1、2d1を形成し、Nウエル領域内に形成された活性領域2b、2cに選択的にボロン等のP型不純物を注入して不純物拡散領域2b1、2c1を形成する。本明細書では、活性領域2a、2b、2c、2dは、トランジスタのソース/ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型の領域(基板部分)とを含む領域である。
活性領域2a,2dと活性領域2b,2cは、ともに直線状の形状を有し、同じ方向(Pウエル領域およびNウエル領域の延在方向)に延在する。それにより、Pウエル領域やNウエル領域の幅や形成位置のばらつきを小さくすることができる。
本実施の形態におけるメモリセル1は、6つのMOSトランジスタで構成される。具体的にはメモリセル1は、第1と第2ドライバNMOSトランジスタN1,N2と、第1と第2アクセスNMOSトランジスタN3,N4と、第1と第2ロードPMOSトランジスタP1,P2とで構成される。
第1と第2アクセスNMOSトランジスタN3,N4および第1と第2ドライバNMOSトランジスタN1,N2は、Nウエル領域の両側のPウエル領域上にそれぞれ形成され、第1と第2ロードPMOSトランジスタP1,P2は、中央のNウエル領域上に形成される。
第1アクセスNMOSトランジスタN3は、ソース/ドレインとなる領域を含む不純物拡散領域2a1と、ポリシリコン配線3aとの交差部に形成され、第2アクセスNMOSトランジスタN4は、ソース/ドレインとなる領域を含む不純物拡散領域2d1と、ポリシリコン配線3dとの交差部に形成される。
第1ドライバNMOSトランジスタN1は、ソース/ドレインとなる領域を含む不純物拡散領域2a1と、ポリシリコン配線3bとの交差部に形成され、第2ドライバNMOSトランジスタN2は、ソース/ドレインとなる領域を含む不純物拡散領域2d1と、ポリシリコン配線3cとの交差部に形成される。
第1ロードPMOSトランジスタP1は、ソース/ドレインとなる領域を含む不純物拡散領域2b1と、ポリシリコン配線3bとの交差部に形成され、第2アクセスPMOSトランジスタP2は、ソース/ドレインとなる領域を含む不純物拡散領域2c1と、ポリシリコン配線3cとの交差部に形成される。
ポリシリコン配線3a〜3dは、各MOSトランジスタのゲートとなり、図1に示すように、同じ方向に延在する。すなわち、ポリシリコン配線3a〜3dは、Pウエル領域とNウエル領域が延在する方向(図1における縦方向)に垂直な方向(図1における横方向)であって、Pウエル領域とNウエル領域が並ぶ方向に延在する。
不純物拡散領域2a1,2d1、不純物拡散領域2b1,2c1およびポリシリコン配線3a〜3dを覆うように図示しない層間絶縁膜を形成し、該に不純物拡散領域2a,2d、不純物拡散領域2b,2cおよびポリシリコン配線3a,3dに達するコンタクト部4a〜4lを形成する。このコンタクト部4a〜4l内には、上層配線との接続用の導電層が埋め込まれている。
なお、コンタクト部4a,4lはゲートに達するゲートコンタクトであり、コンタクト部4f,4gは、不純物拡散領域とポリシリコン配線とに達する共通コンタクト(Shared Contact)であり、それ以外のコンタクト部4b,4c,4d,4e,4h,4i,4j,4kは不純物拡散領域に達する拡散コンタクトである。
図1において、第1ドライバNMOSトランジスタN1のドレインとなるN型不純物拡散領域と、第1アクセスNMOSトランジスタN3のドレインとなるN型不純物拡散領域は、これらのトランジスタに共有されている。このN型不純物拡散領域上に形成されるコンタクト部4c、第1金属配線5aおよびコンタクト部(共通コンタクト)4fを介して、第1ドライバNMOSトランジスタN1のドレインと第1アクセスNMOSトランジスタN3のドレインとが、第1ロードトランジスタP1のドレインと接続される。この端子が、図2に示す等価回路図の記憶ノードNaとなる。
同様に、第2ドライバNMOSトランジスタN2のドレインであるN型不純物拡散領域と第2アクセスNMOSトランジスタN3のドレインであるN型不純物拡散領域は、コンタクト部4j、第1金属配線5bおよびコンタクト部(共通コンタクト)4gを介して第2ロードトランジスタP2のドレインと接続される。この端子が図2に示す等価回路図の記憶ノードNbとなる。
図3は、図1のIII−III線における断面図であり、コンタクト部4gにおける断面図である。この図3に示されるように、半導体基板100の主表面上には、半導体基板100の主表面上に選択的に形成された分離領域20c1と、半導体基板100の主表面上において、分離領域20c1により半導体基板100の主表面上において、分離領域20c1により規定された活性領域2cとが形成されている。
なお、分離領域20c1は、半導体基板1の主表面上に形成されたトレンチ溝20Bと、このトレンチ溝20B1の内表面上に形成され、シリコン酸化膜等からなる絶縁膜20A2と、この絶縁膜20A2上に形成され、トレンチ溝20B内に充填された絶縁膜20A1とを備えている。絶縁膜20A1は、たとえば、シリコン酸化膜等から構成されている。そして、分離絶縁膜20A1上には、ポリシリコン配線(配線層)3bが形成され、このポリシリコン配線3bの両側面上には、たとえば、酸化シリコン膜等からなるサイドウォール(側壁酸化膜)70が形成されている。
分離絶縁膜20A1には、サイドウォール70から活性領域2cに達する凹部50が形成されている。このため、凹部50の内壁面は、不純物拡散層2c1の表面の一部と、不純物拡散層2c1下に位置する活性領域2cの表面の一部と、分離絶縁膜20A1の表面の一部とを含む。そして、この凹部50の表面を覆うように、たとえば、シリコン酸化膜などからなる絶縁膜10Aが形成されている。絶縁膜10Aの半導体基板100の主表面に対して垂直な方向の厚さは、半導体基板100の主表面に対して平行な部分において、たとえば、20nm程度とされている。なお、この絶縁膜10Aは、凹部50の内表面を覆うとともに、サイドウォール70の側面上に形成されている。この絶縁膜10A上には、絶縁膜10Aとは材質の異なる絶縁膜、たとえば、シリコン窒化膜等からなる絶縁膜10Bが形成されている。
この絶縁膜10Bは、凹部50内に充填されており、凹部50の開口縁部50aまで、絶縁膜10Bが充填されている。そして、絶縁膜10Bは、絶縁膜10Aを介して、サイドウォール70の側面上にまで延在している。この絶縁膜10Bの半導体基板100の主表面に対して垂直な方向の厚さは、絶縁膜10Aの厚さよりも厚く形成されており、たとえば、80nm程度とされている。この絶縁膜10Bは、絶縁膜10Aと異なる材質からなる絶縁膜であり、たとえば、シリコン窒化膜等からなる。なお、本明細書において、絶縁膜10Aと材質の異なる絶縁膜とは、絶縁膜10Aをエッチングする際において、シリコン酸化膜を含む絶縁膜10Aと絶縁膜10Bとのエッチング速度差が、P型の半導体基板100とシリコン酸化膜とのエッチング速度差より大きいことを意味する。好ましくは、絶縁膜10Bは、シリコン窒化膜(Si3N4)を含む材料により形成する。
このようにエッチング速度の差の大きな複数の絶縁膜10A、10Bからなる積層絶縁膜10で、凹部50内を埋め込む。積層絶縁膜10の活性領域2c側の外縁部は、凹部50の開口縁部50a近傍に位置しており、活性領域2cの上面を殆んど覆わないように形成されている。ここで、絶縁膜10A,10Bの少なくとも一方は、凹部50の内表面のうち、不純物拡散層2c1の表面と接触するように形成されている。このため、積層絶縁膜10によって、凹部50内に位置する不純物拡散層2c1の表面が覆われている。特に、本実施の形態1においては、絶縁膜10Aは、凹部50の内表面のうち少なくとも、凹部50の底部から開口縁部50aにわたって、凹部50の内表面と接触するように形成されている。このため、凹部50の内表面のうち、不純物拡散層2c1および不純物拡散層20c1下に位置する活性領域2cの表面は、絶縁膜10Aと接触し、絶縁膜10Aによって被覆されている。
凹部50と隣り合う活性領域2cの表面には、不純物拡散領域2c1が形成されている。この不純物拡散領域2c1の表面上には、たとえば、コバルトシリサイド(CoSi2)膜等のシリサイド膜12が形成されている。また、活性領域2cの主表面上のうち、このシリサイド膜12に対して、ポリシリコン配線3bと反対側に位置する主表面上には、図1に示されるポリシリコン配線3cが形成されている。なお、このポリシリコン配線3cの側面上にも、サイドウォールが形成されている。そして、シリサイド膜12の凹部50側の端部は、積層絶縁膜10の外周縁部によって規定されている。
ここで、絶縁膜10A,10Bの少なくとも一方が、凹部50内に位置する不純物拡散層2c1の表面を覆っており、シリサイド膜12が、凹部50の内表面のうち、不純物拡散層2c1および、活性領域2cの表面に形成されることが抑制されている。
このように、シリサイド膜12が、凹部50内に位置する活性領域2cの表面と接触することが抑制されているため、シリサイド膜12から半導体基板100へリーク電流が生じることが抑制されている。このように、シリサイド膜12から半導体基板100へのリーク電流が生じることが抑制されているため、消費電力量の低減を図ることができ、さらに、誤動作の発生の抑制を図ることができる。
ポリシリコン配線3bの上面上にも、コバルトシリサイド膜等からなるシリサイド膜40が形成されている。そして、サイドウォール70と、ポリシリコン配線3bと、積層絶縁膜10とを覆うように、層間絶縁膜30が形成されている。この層間絶縁膜30は、シリサイド膜12、40上に形成され、プラズマナイトライド(SiN)等からなる絶縁膜13と、絶縁膜13上に形成され、HDP(高密度プラズマ:High Density Plasma)膜等からなる絶縁膜14と、この絶縁膜14上に形成され、TEOS(Tetraethoxysilane)ガスを用いたCVD法等により形成されたシリコン酸化膜などからなる絶縁膜15と、この絶縁膜15上に形成された絶縁膜16とを備えている。
この層間絶縁膜30には、ポリシリコン配線3b上から、不純物拡散領域2c1上にわたって開口するコンタクトホール4gaが形成されている。このコンタクトホール4ga内には、導電膜4gbが充填されている。この導電膜4gbは、たとえば、TiN、Tiを含むバリアメタル等の導電膜4g1と、この導電膜4g1上に形成され、コンタクトホール4ga内に充填され、タングステン(W)等の導電膜4g2とを備えた導電膜4gbとを備えている。なお、導電膜4g1は、コンタクトホール4gaの内表面および、シリサイド膜40の上面上からシリサイド膜12の上面上にわたって形成されている。すなわち、層間絶縁膜30には、ポリシリコン配線3bと、不純物拡散領域2c1との間を接続するコンタクト部4gが形成されている。
ここで、凹部50の開口縁部50a側に位置する積層絶縁膜10の縁部は、不純物拡散領域2c1の下端部より、上方に位置している。このため、少なくとも、活性領域2cの側面のうち、不純物拡散領域2c1より下方に位置する部分は、積層絶縁膜10と、分離絶縁膜20Aとによって覆われている。これにより、コンタクト部4gと、活性領域2cのうち、不純物拡散領域2c1より下方に位置する部分とが電気的に接続されることが抑制されている。このため、コンタクト部4gから半導体基板100へのリーク電流が生じることを抑制することができる。これに伴い、消費電力量の低減を図ることができる。
また、絶縁膜10Bの表面は、サイドウォール70の側面上から、凹部50の開口縁部50aにわたって滑らかな湾曲面とされ、絶縁膜10Bの端部と、シリサイド膜12とがなだらかに連設されている。このため、積層絶縁膜10と活性領域2cとの境界領域上に位置する導電膜4gbの底面を平坦面状とすることができ、電界集中が生じることを抑制することができ、さらに、半導体基板100へのリーク電流の発生を抑制することができる。なお、図3は、コンタクト部4g近傍について説明したが、コンタクト部4fにおいても、同様に構成されている。
図12において、各ゲート配線TG1、TG2の上面上にも、シリサイド膜40が形成されている。なお、ゲート配線TG2の上面上には、絶縁膜10A、10Bからなるマスクが残留しており、この絶縁膜10A、10Bと隣り合うゲート配線TG2の上面上にシリサイド膜40が形成されている。
図4から図11および図13から図21を用いて、本実施の形態に係る半導体装置200の製造方法について説明する。
図13は、半導体装置200の製造工程の第1工程を示す断面図である。この図13に示されるように、半導体基板100の主表面に熱酸化を施して、半導体基板100の主表面上に、絶縁膜62を形成する。そして、この絶縁膜62の上面上に、たとえば、Si3N4等からなる絶縁膜61を形成して、絶縁膜61と絶縁膜62とからなるマスク膜60を半導体基板100の主表面上に形成する。
このマスク膜60にフォトリソグラフィ等を施して、形成する分離領域20c1、20c2、20c3のパターンに従ったパターをマスク膜60に形成する。そして、このパターニングが施されたマスク膜60を用いて、半導体基板100の主表面にエッチングを施して、トレンチ溝20B1,20B2,20B3を形成する。
図14は、半導体装置200の製造工程の第2工程を示す断面図である。この図14に示されるように、半導体基板100に熱処理を施して、トレンチ溝20B1,20B2,20B3の内表面上に、シリコン酸化膜等からなる絶縁膜を形成する。
そして、TEOS(Tetraethoxysilane)ガスを用いたCVD法(Chemical Vapor Deposition)法等により、シリコン酸化膜等からなる絶縁膜を堆積する。その後、この堆積した絶縁膜にCMPなどを施して、トレンチ溝20B1,20B2,20B3内にそれぞれ、絶縁膜20A1を充填する。そして、絶縁膜61を研磨して除去し、絶縁膜62にエッチングを施して除去する。
このようにして、半導体基板100の主表面上に、分離領域20c1,20c2,20c3を形成し、メモリセル領域R1および第1、第2周辺回路領域R2、R3を規定する。
図15は、半導体装置200の製造工程の第3工程を示す断面図である。この図15において、半導体基板100の主表面上に、レジスト膜を形成し、このレジスト膜にフォトリソグラフィを施す。そして、半導体基板100の主表面に選択的に不純物を導入(注入)して、メモリセル領域R1および,第1、第2周辺回路領域R2,R3が位置する半導体基板100の主表面に各種導電型のウエル領域を形成する。
図16は、半導体装置200の製造工程の第4工程を示す断面図である。この図16に示されるように、半導体基板100の主表面に熱処理を施し、シリコン酸化膜を半導体基板100の主表面上に形成する。
そして、半導体基板100の主表面上に、たとえば、ポリシリコン膜等を堆積し、このポリシリコン膜に不純物を導入する。この不純物が導入されたポリシリコン膜に、フォトリソグラフィ等を用いて、パターニングを施し、ポリシリコン配線5b、3b、ゲート配線TG1,TG2を形成する。
この形成されたポリシリコン配線5b、ゲート配線TG1,TG2をマスクとして用いて、半導体基板100の主表面に不純物を導入して、低濃度の不純物拡散層SR1,DR1,DR2,SR2,DR3,SR3を形成する。
図4は、半導体装置200の製造工程の第5工程を示す断面図である。この図4に示されるように、シリコン酸化膜等からなる絶縁膜70aを堆積する。
図5および図17は、半導体装置200の製造工程の第6工程を示す断面図である。この図5および図17に示されるように、絶縁膜70aにエッチングを施して、ゲート配線TG1とゲート配線TG2とポリシリコン配線5bとポリシリコン配線3bの両側面上にサイドウォール70を形成する。
この際、分離絶縁膜20A1の表面のうち、ポリシリコン配線3bの不純物拡散層SR1側の側面上に形成されたサイドウォール70より、不純物拡散層SR1側の表面が露出する。ここで、分離絶縁膜20A1および絶縁膜20B1と、サイドウォール70とは、同質のシリコン酸化膜等から構成されているため、分離絶縁膜20A1の表面のうち、サイドウォール70より不純物拡散層SR1側に位置する部分に、凹部50が形成される。
また、この際、ポリシリコン配線3bの側面のうち、不純物拡散層SR側の側面と対抗する側面上に形成されたサイドウォール70と隣り合う分離絶縁膜20A1の表面も露出する。この分離絶縁膜20A1の表面においても、凹部51が形成される。
図5において、分離絶縁膜20A1の表面に形成された凹部50は、分離絶縁膜20A1のうち、ポリシリコン配線3bの不純物拡散層SR1側の側面上に形成されたサイドウォール70から不純物拡散層SR1にわたって形成されている。
そして、凹部50の内表面には、不純物拡散層SR1の表面の一部と、不純物拡散層SR1下に位置する活性領域2cの表面の一部とが露出する。
その後、図17に示されるように、ポリシリコン配線5bと隣り合う半導体基板100の主表面に、不純物を導入して不純物拡散層SR4、DR4を形成する。これにより、ポリシリコン配線5bの一方の側面側に位置する半導体基板100の主表面には、不純物拡散層SR1と不純物拡散層SR4とからなる不純物拡散層2c1が形成される。また、ポリシリコン配線5bの他方の側面側に位置する半導体基板100の主表面上には、不純物拡散層DR1と不純物拡散層DR4とからなる不純物拡散層2c1が形成される。
また、同様に、ゲート配線TG1と隣り合う半導体基板100の主表面に不純物拡散層DR5、SR5を形成する。これにより、ゲート配線TG1の一方の側面側に位置する半導体基板100の主表面には、不純物拡散層DR2と不純物拡散層DR5とからなる不純物拡散層DRCが形成される。そして、他方の側面側に位置する半導体基板100の主表面には、不純物拡散層SR5と不純物拡散層SR2とからなる不純物拡散層SRBが形成される。
さらに、ゲート配線TG2と隣り合う半導体基板100の主表面に、不純物を導入して、不純物拡散層DR6と不純物拡散層SR6を形成する。これにより、ゲート配線TG2の一方の側面側に位置する半導体基板100の主表面には、不純物拡散層DR3と不純物拡散層DR6とからなる不純物拡散層DRCが形成される。さらに、ゲート配線TG2の他方の側面側に位置する半導体基板100の主表面には、不純物拡散層SR3と不純物拡散層SR6とからなる不純物拡散層SRCが形成される。
図6および図18は、半導体装置200の製造工程の第7工程を示す断面図である。この図6および図18に示されるように、凹部50を含む領域であって、半導体基板100の主表面上に、シリサイドプロテクション膜として、たとえば、シリコン酸化膜等からなる絶縁膜10Aを形成する。たとえば、TEOS(Tetraethoxysilane)ガスを用いたCVD法(Chemical Vapor Deposition)法により絶縁膜10Aを20nm〜30nm程度堆積する。凹部50の深さは、たとえば、60nm程度となる場合が多いため、絶縁膜10Aは、凹部50の表面上に沿うように形成される。
そして、絶縁膜10Aを形成した後に、絶縁膜10A上に、たとえば、シリコン窒化膜等からなる絶縁膜10Bを、たとえば、CVD法等により、たとえば、80nm〜100nm程度形成する。このように、凹部50の深さよりも、堆積された絶縁膜10Bの厚さの方が厚くなるように、絶縁膜10Bを堆積する。
ここで、絶縁膜10Bのうち、凹部50上に位置する部分の半導体基板100の主表面に対して垂直な方向の厚さh2は、たとえば、絶縁膜10Bのうち、不純物拡散領域2c1上に位置する部分の厚さh1より厚く、さらに、ポリシリコン配線3b上に形成された絶縁膜10Bよりも厚く形成されている。
図7および図19は、半導体装置200の製造工程の第8工程を示す断面図である。この図7および図19において、まず、シリサイドプロテクション膜にパターニングを施す。絶縁膜10Aをストッパとして、絶縁膜10Bにエッチングを施す。ここで、絶縁膜10Aは、シリコン酸化膜等からなり、絶縁膜10Bは、シリコン窒化膜等からなる。このため、絶縁膜10Bをエッチングする際に、シリコン窒化膜の方がシリコン酸化膜よりエッチングされ易くなるように、エッチングの選択比を大きくとる。このため絶縁膜10Aをストッパとして、良好に機能させることができ、絶縁膜10Bにエッチングを施す際に、半導体基板100の主表面までエッチングされることを抑制することができる。
なお、本実施の形態においては、絶縁膜10Aと絶縁膜10Bの組み合わせとしては、上記のように、絶縁膜10Aをシリコン酸化膜として、絶縁膜10Bをシリコン窒化膜とした場合以外にも、たとえば、絶縁膜10Aをシリコン酸化膜として、絶縁膜10Bを窒酸化シリコン(SiON)膜としてもよい。窒酸化シリコン膜からなる絶縁膜10Bを形成するには、たとえば、絶縁膜10B上にシリコン酸化膜を形成して、NOやN2O雰囲気中でアニールすることにより形成する。
また、絶縁膜10Aと絶縁膜10Bとの組み合わせとして、絶縁膜10Aをシリコン酸化膜とし、絶縁膜10BをSOG(液体ガラス:spin on glass)膜としてもよい。このように、絶縁膜10Bとして、SOG膜を採用することにより、凹部50内にSOG液が入り込み易く、シームなどが形成されることを抑制することができる。
さらに、絶縁膜10Aと絶縁膜10Bとの組み合わせとして、絶縁膜10Aをシリコン酸化膜として、絶縁膜10Bをプラズマナイトライド(SiN)膜としてもよい。絶縁膜10Bとして、プラズマナイトライド膜を用いることにより、サイドウォール70の形状劣化を抑制することができる。また、絶縁膜10Aを、シリコン酸化膜をTEOS(Tetraethoxysilane)ガスを用いたCVD法等により形成し、絶縁膜10BをHDP(高密度プラズマ:High Density Plasma)膜としてもよい。
このように、絶縁膜10A,10Bのいずれも、シリコン酸化膜であっても、各製造方法によって、形成された絶縁膜10A,10Bのエッチング速度に差をつけることができ、絶縁膜10Aを絶縁膜10Bをエッチングする際のストッパとして機能させることができる。
そして、不純物拡散領域2c1の上面上およびポリシリコン配線3bの上面上に形成された絶縁膜10Aが露出した際に、絶縁膜10Bのエッチングを停止させる。ここで、凹部50上およびサイドウォール70上に形成された絶縁膜10Bの厚さは、不純物拡散領域2c1上およびポリシリコン配線3b上に形成された絶縁膜10Bよりも厚く形成されている。このため、ポリシリコン配線3bの上面および不純物拡散領域2c1の上面上が露出した際においても、凹部50内は、絶縁膜10Bにより充填された状態となり、サイドウォール70上にも、絶縁膜10Bが残留した状態となる。
このように、絶縁膜10Bにエッチングを施した後に、絶縁膜10Aにエッチングを施して、不純物拡散領域2c1の上面上およびポリシリコン配線3bの上面上を露出させる。ここで、絶縁膜10Aの厚さは、20nm程度と薄膜状に形成されているため、絶縁膜10Aに軽いエッチングを施すことで、不純物拡散領域2c1の上面上およびポリシリコン配線3bの上面上を露出させることができる。このため、不純物拡散領域2c1の上面およびポリシリコン配線3bの上面にエッチングダメージが与えられることを抑制することができる。このようにして、凹部50、51内には、凹部50、51の内表面に沿って形成された絶縁膜10Aと、この絶縁膜10Aの上面上に形成され、凹部50、51内を充填する絶縁膜10Bが形成される。
図7において、絶縁膜10Aにエッチングを施すことにより、絶縁膜10Aと絶縁膜10Bとからなる積層絶縁膜10は、サイドウォール70の上面上から、活性領域2cの上面と側面との境界領域から、サイドウォール70の上面にわたって形成されており、凹部50内に充填されている。そして、積層絶縁膜10の縁部は、露出した不純物拡散領域2c1の上面に滑らかに連設されており、積層絶縁膜10の上面は、不純物拡散領域2c1の上面側からサイドウォール70側にわたって滑らかな湾曲面とされている。ここで、凹部50内に露出していた不純物拡散層2c1の表面の一部と、不純物拡散層2c1下に位置する活性領域2cの表面の一部は、絶縁膜10Aまたは絶縁膜10Bの少なくとも一方と接触している。
なお、本実施の形態においては、ゲート配線TG2の上面上に絶縁膜10A,10Bの一部を残留させる。
図8および図20は、半導体装置200の製造工程の第9工程を示す断面図である。凹部50内には、積層絶縁膜10が充填されているため、凹部50の内表面が露出することを抑制することができる。そして、コバルト(Co)などの金属膜をスパッタリング(sputtering)法により、10nm程度、半導体基板100の主表面上に堆積する。
その後、400℃以上600℃以下程度の熱処理を施し、シリコンとコバルトとが反応(シリサイド化)して、シリサイド膜12、40を形成する。そして、未反応のコバルトをウエットエッチングにより除去する。しかる後に、700℃以上800℃以下の範囲で熱処理を施す。このようにして、不純物拡散層2c1、2c1、SRB,DRB,SRC,DRCの表面上に、シリサイド膜12が形成され、ポリシリコン配線5b、3bおよびゲート配線TG1の上面上に、シリサイド膜40が形成される。なお、ゲート配線TG2の上面上においては、絶縁膜10A,10Bが残留しているため、絶縁膜10A,10Bと隣り合うゲート配線TG2の上面上にシリサイド膜40が形成される。
このように、シリサイド膜12、40を形成する際には、凹部50内に露出した不純物拡散層2c1の表面と、不純物拡散層2c1下に位置する活性領域2の表面とは、絶縁膜10Aと絶縁膜10Bとからなる積層絶縁膜10と接触している。このため、凹部50内に位置する不純物拡散層2c1の表面および不純物拡散層2c1下に位置する活性領域2cの表面にシリサイド膜が形成されることが抑制されている。
すなわち、不純物拡散層2c1の上面上に形成されるシリサイド膜12が、凹部50の内表面にまでわたって延在し、不純物拡散層2c1下に位置する活性領域2cの表面にまで達することが抑制されている。このため、形成されるシリサイド膜12と、半導体基板100とが電気的に接続されることを抑制することができる。
図9は、半導体装置200の製造工程の第10工程を示す断面図であり、図10は、第11工程を示す断面図であり、図11および図21は、第12工程を示す断面図である。そして、図9から、図11に示されるように、まず、ポリシリコン配線3b上、サイドウォール70上、不純物拡散領域2c1上に形成された半導体基板100の主表面上に、プラズマナイトライド(P−SiN)膜等からなる絶縁膜13を形成する。
そして、この絶縁膜13上に、HDP(高密度プラズマ:High Density Plasma)膜等からなる絶縁膜14を形成し、この絶縁膜14上に、絶縁膜15をたとえばTEOS(Tetraethoxysilane)ガスを用いたCVD法等により形成する。さらに、絶縁膜15の上面上に絶縁膜16を形成して、層間絶縁膜30を形成する。
そして、図3に示されるように、層間絶縁膜30にコンタクトホール4gaを形成する。このように、層間絶縁膜30を形成した後に、層間絶縁膜30に、シリサイド膜12の上面上から、シリサイド膜40にわたって形成されたコンタクトホール4gaを形成する。
その後、このコンタクトホール4gaの内表面上に、バリアメタル等の導電膜4g1を形成し、この導電膜4g1上に、タングステンなどの導電膜4g2を形成する。このようにして、半導体基板100の主表面上に、シリサイド膜12、40を介して、不純物拡散領域2c1とポリシリコン配線3bとを電気的に接続するコンタクト部4gを形成する。
なお、図1において、他のポリシリコン配線3a,3c,3dも同様に形成され、コンタクト部4fも、コンタクト部4gと同様に形成される。
なお、本実施の形態においては、積層絶縁膜10は、絶縁膜10Aと絶縁膜10Bとから構成されているが、これに限られない。たとえば、絶縁膜10Aの半導体基板100の主表面に対して垂直な方向の厚さを、たとえば、80nm程度として、積層絶縁膜10を、絶縁膜10Aのみで構成してもよい。また、半導体装置200を製造する工程には、メモリセル1が形成された領域を洗浄する工程を有している。
ここで、上記のように、凹部50の表面に絶縁膜20を形成することにより、洗浄工程により、凹部50がさらに大きくなることを抑制することができる。また、本実施の形態においては、本発明をフルCMOSSRAMに適用した場合について説明したが、このフルCMOSSRAMに限られない。たとえば、本発明をコンテント・アドレッサブル・メモリ(CAM)等にも適用することができる。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、半導体装置およびその製造方法に好適である。
2a1,2b1,2c1,2d1 不純物拡散領域、2a,2b,2c,2d 活性領域、3a,3b,3c,3d ポリシリコン配線、4ga コンタクトホール、4a,4b,4c,4d,4e,4f,4g,4h,4i,4j,4k コンタクト部、5a,5b 金属配線、10A,10B 絶縁膜、10 積層絶縁膜、12,40 シリサイド膜、70 サイドウォール、100 半導体基板。
Claims (9)
- 主表面を有する半導体基板と、
前記半導体基板の主表面上に選択的に形成された分離絶縁膜と、
前記半導体基板の主表面上において、前記分離絶縁膜により規定される活性領域と、
前記分離絶縁膜上にて、前記活性領域に達する凹部と、
前記凹部内に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記凹部を充填し、前記第1絶縁膜と材質の異なる第2絶縁膜と、
前記凹部と隣り合う位置の前記活性領域の表面に形成された不純物拡散層と、
前記不純物拡散層上に形成され、前記不純物拡散層と電気的に接続される導電層と、
を備えた半導体装置。 - 前記半導体基板の主表面に対して垂直な方向の前記第2絶縁膜の厚さは、前記半導体基板の主表面に対して垂直な方向の前記第1絶縁膜の厚さよりも厚い、請求項1に記載の半導体装置。
- 前記不純物拡散層上に形成されたシリサイド膜をさらに備える、請求項1または請求項2に記載の半導体装置。
- 前記分離絶縁膜上に形成された配線層と、
前記配線層の側壁上に形成された側壁絶縁膜と、
前記配線層上から前記不純物拡散層上にわたるコンタクトホールを有する層間絶縁膜とをさらに備え、
前記導電膜は、前記コンタクトホール内に形成される、請求項1から請求項3のいずれかに記載の半導体装置。 - 主表面を有する半導体基板と、
前記半導体基板の主表面上に選択的に形成された分離絶縁膜と、
前記半導体基板の主表面上において、前記分離絶縁膜により規定される活性領域と、
前記分離絶縁膜と隣り合う前記活性領域の表面に形成され、表面がシリサイド化された第1不純物拡散層と、
前記活性領域の表面に、前記第1不純物拡散層と間隔をあけて形成され、表面がシリサイド化されていない第2不純物拡散層と、
前記分離絶縁膜上にて、前記第1不純物拡散層に達する凹部と、
前記凹部内に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記凹部を充填し、前記第1絶縁膜と材質の異なる第2絶縁膜とを備え、
前記第1絶縁膜または前記第2絶縁膜の少なくとも一方が、前記第1不純物領域に達する、半導体装置。 - 前記配線層上から前記第1不純物拡散層上にわたるコンタクトホールを有する層間絶縁膜と、
前記コンタクトホール内に形成された導電膜とをさらに備えた請求項5に半導体装置。 - 半導体基板の主表面上に活性領域を規定するような分離絶縁膜を形成する工程と、
前記分離領域と隣り合う前記活性領域の表面に不純物を導入して、不純物拡散層を形成する工程と、
前記不純物拡散層と前記分離絶縁膜とを覆うように第1絶縁膜を形成する工程と、
前記第1絶縁膜を選択的にエッチングして、前記不純物拡散層側の前記分離絶縁膜の表面を露出させる工程と、
前記第1絶縁膜のエッチングにより前記分離絶縁膜表面に前記活性領域に達するように形成された凹部内に第2絶縁膜を形成する工程と、
前記第2絶縁膜と材質の異なる第3絶縁膜を前記第2絶縁膜上に形成するとともに、前記凹部を前記第3絶縁膜で充填する工程と、
前記不純物拡散層上に、該不純物拡散層と電気的に接続される導電膜を形成する工程と、
を備えた半導体装置の製造方法。 - 前記凹部を前記第2絶縁膜で充填した後に、前記不純物拡散層上にシリサイド膜を形成する工程をさらに備えた、請求項7に記載の半導体装置の製造方法。
- 半導体基板の主表面上に活性領域を規定するような分離絶縁膜を形成する工程と、
前記活性領域の表面に選択的に不純物を導入して、前記分離絶縁膜と隣り合う位置の前記活性領域の表面に第1不純物拡散層を形成する工程と、
前記活性領域の表面に選択的に不純物を導入して、前記第1不純物領域と間隔をあけて前記活性領域の表面に第2不純物領域を形成する工程と、
前記第2不純物領域および前記分離絶縁膜を覆うように第1絶縁膜を形成する工程と、
前記第1絶縁膜を選択的にエッチングして、前記第1不純物拡散層側の前記分離絶縁膜の表面を露出させる工程と、
前記第1絶縁膜のエッチングにより前記分離絶縁の表面に前記活性領域に達するように形成された凹部内に、第2絶縁膜を形成する工程と、
前記第2絶縁膜と材質の異なる第3絶縁膜を前記第2絶縁膜上に形成するとともに、前記凹部内を前記第3絶縁膜で充填する工程と、
前記第3絶縁膜を覆い、前記第1不純物拡散層を露出させるマスク膜を形成する工程と、
露出した前記第1不純物拡散層の表面をシリサイド化する工程と、
を備えた半導体装置の製造方法。
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