JP2008041895A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】分離絶縁膜上の配線と、この配線の側面上に形成されたサイドウォールと、配線と活性領域上の不純物拡散とを接続するシェアードコンタクトを備えた半導体装置であっても、シェアードコンタクから半導体基板へのリーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１００の主表面上に選択的に形成された分離絶縁膜と、半導体基板１００の主表面上において、分離絶縁膜２０Ａにより規定される活性領域２ｃと、分離絶縁膜上にて、活性領域３ｂに達する凹部５０と、凹部５０を覆うように形成された第１絶縁膜１０Ａと、第１絶縁膜１０Ａ上に形成され、凹部５０を充填し、第１絶縁膜１０Ａと材質の異なる第２絶縁膜１０Ｂと、凹部５０と隣り合う位置の活性領域２ｃの主表面上に形成された不純物拡散層２ｃ１と、不純物拡散層２ｃ１上に形成された導電膜とを備える。
【選択図】図１２

Description

本発明は、半導体装置およびその製造方法に関する。
従来から半導体装置の１つとして、フルＣＭＯＳスタティック型半導体記憶装置（以下、「ＳＲＡＭ（Static Random Access Memory）」と称する）が知られている。
このＳＲＡＭは、半導体基板の主表面上に複数のメモリセルを有しており、各メモリセルは、６つのＭＯＳトランジスタを備えている。
また、このＳＲＡＭは、分離領域と、半導体基板の主表面上に形成されたＮウエル領域上に形成された活性領域と、このＮウエル領域の両側に位置するＰウエル領域上に形成された活性領域とを備えており、Ｎウエル領域内の活性領域上に形成された２つのＰＭＯＳトランジスタと、各Ｐウエル領域内の活性領域上にそれぞれ２つずつ形成されたＮＭＯＳトランジスタとを備えている。
そして、各Ｐウエル領域上に形成された２つのＮＭＯＳトランジスタのうち、１つのＮＭＯＳトランジスタは、アクセストランジスタであり、他方のＮＭＯＳトランジスタは、ドライブトランジスタとして機能する。さらに、Ｎウエル領域上に形成された２つのＰＭＯＳトランジスタは、ロードトランジスタとして機能する。
そして、Ｎウエル領域からＰウエル領域にわたって延在する導電膜により、ドライブトランジスタのゲート電極と、ロードトランジスタのゲート電極とが形成されている。
このような半導体装置を製造する際には、分離領域が掘れ下がったり、コンタクトホールが位置ずれしたりすることによるリークの発生を抑制する必要がある。
そして、たとえば、特開２００３−３７１１５号公報、特開２０００−１７４１２５号公報には、活性領域上の不純物拡散層に接続されるコンタクトを形成する際に、コンタクトホールの合わせずれによる短絡やリークが抑制された半導体装置およびその製造方法が提供されている。
特開２００３−３７１１５号公報に記載された半導体装置の製造方法は、半導体基板にトレンチ分離構造の素子分離領域を持つ半導体装置の製造方法であって、まず、素子形成領域にゲート電極を形成する。そして、半導体基板上に、シリコン酸化膜からなる第１絶縁膜を堆積し、さらに、シリコン窒化膜からなる第２絶縁膜を堆積する。その後、絶縁膜１をストッパとして、第２絶縁膜をエッチバックして、ゲート電極の側面上に、第１絶縁膜を介して、第２絶縁膜からなる第１サイドウォールを形成する。
そして、第１絶縁膜をエッチングして、第１絶縁膜からなる第２サイドウォールをゲート電極の側面上に形成する。ここで、第１絶縁膜および第２絶縁膜は、薄いため、厚い酸化膜を一度にエッチングして、サイドウォールを形成する場合より、トレンチ溝内の埋込酸化膜減り抑制することができる。これにより、位置ずれしたコンタクトと半導体基板との間のリークを抑制することができる。
特開２０００−１７４１２５号公報に記載された半導体装置の製造方法においては、まず、半導体基板の主表面に、素子分離絶縁膜を埋め込み、ｎ型拡散層を形成する。そして、このｎ型拡散層を覆うように、層間絶縁膜を形成し、この層間絶縁膜にコンタクトホールを形成する。コンタクトホールが合わせずれにより、素子分離絶縁膜にかかった場合に、素子分離絶縁膜に形成される溝を埋めるように、コンタクトホールに側壁絶縁膜を形成する。その後、コンタクトホール内に導電膜を形成する。
特開２００４−２７３６４２号公報に記載された半導体装置の製造方法によれば、分離用絶縁膜の上面のうち、ソース領域側の位置する部分に配線を形成し、この配線の側面上にサイドウォールを形成する。そして、この配線とソース領域とを接続するシェアードコンタクトを形成する。ここで、配線のソース領域側の側面上に形成されたサイドウォールは、分離用絶縁膜の段差分高く形成されている。
このため、ソース領域と配線との間を接続するシェアードコンタクトのコンタクトホールを形成する際に、ソース領域側の側面上に形成されたサイドウォールが完全に除去されることが抑制されている。これにより、サイドウォール下に位置する半導体基板の表面が露出することが抑制され、シェアードコンタクトと半導体基板との間でリーク電流が生じることを抑制することができる。
特開２００３−３７１１５号公報 特開２０００−１７４１２５号公報 特開２００４−２７３６４２号公報
しかし、上記特開２００３−３７１１５号公報に記載された半導体装置の製造方法においては、第１絶縁膜および第２絶縁膜の厚みによっては、埋込絶縁膜も大きく膜減りする。すなわち、第１，第２絶縁膜の厚みよっては、半導体基板へリーク電流が生じるおそれがある。
上記特許２０００−１７４１２４５号公報に記載された半導体装置の製造方法においては、コンタクトホールを形成する際に、既に、素子分離絶縁膜に凹部が形成されている場合には、コンタクトホールを形成する際に、素子分離絶縁膜が突き抜けるおそれがある。
素子分離絶縁膜に溝部が形成されるタイミングは、コンタクトホールの位置ずれに限られず、たとえば、素子分離絶縁膜上に形成された配線のサイドウォールを形成する際にも生じる場合がある。
なお、特開２００４−２７３６４２号公報に記載された半導体装置の製造方法においては、配線の側面上に形成されたサイドウォールの膜減りを抑制することを目的としており、分離絶縁膜が膜減りを抑制することを目的としていない。
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、分離絶縁膜に生じる膜減りを抑制するとともに、分離絶縁膜に膜減りが生じたとしても、半導体基板にリーク電流が生じることを抑制することができる半導体装置およびその製造方法を提供する。
本発明に係る半導体装置は、１つの局面は、主表面を有する半導体基板と、半導体基板の主表面上に選択的に形成された分離絶縁膜と、半導体基板の主表面上において、分離絶縁膜により規定される活性領域と、分離絶縁膜上にて、活性領域に達する凹部と、凹部内に形成された第１絶縁膜と、第１絶縁膜上に形成され、凹部を充填し、第１絶縁膜と材質の異なる第２絶縁膜と、凹部と隣り合う位置の活性領域の表面に形成された不純物拡散層と、不純物拡散層上に形成され、不純物拡散層と電気的に接続される導電層とを備える。
本発明に係る半導体装置は、他の局面は、主表面を有する半導体基板と、半導体基板の主表面上に選択的に形成された分離絶縁膜と、半導体基板の主表面上において、分離絶縁膜により規定される活性領域と、分離絶縁膜と隣り合う活性領域の表面に形成され、表面がシリサイド化された第１不純物拡散層と、活性領域の表面に、第１不純物拡散層と間隔をあけて形成され、表面がシリサイド化されていない第２不純物拡散層と、分離絶縁膜上にて、第１不純物拡散層に達する凹部と、凹部内に形成された第１絶縁膜と、第１絶縁膜上に形成され、凹部を充填し、第１絶縁膜と材質の異なる第２絶縁膜とを備え、第１絶縁膜または第２絶縁膜の少なくとも一方が、第１不純物領域に達する。
本発明に係る半導体装置の製造方法は、１つの局面では、半導体基板の主表面上に活性領域を規定するような分離絶縁膜を形成する工程と、分離領域と隣り合う活性領域の表面に不純物を導入して、不純物拡散層を形成する工程と、不純物拡散層と分離絶縁膜とを覆うように第１絶縁膜を形成する工程と、第１絶縁膜を選択的にエッチングして、不純物拡散層側の分離絶縁膜の表面を露出させる工程と、第１絶縁膜のエッチングにより分離絶縁膜表面に活性領域に達するように形成された凹部内に第２絶縁膜を形成する工程と、第２絶縁膜と材質の異なる第３絶縁膜を第２絶縁膜上に形成するとともに、凹部を第３絶縁膜で充填する工程と、不純物拡散層上に、該不純物拡散層と電気的に接続される導電膜を形成する工程とを備える。
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面上に活性領域を規定するような分離絶縁膜を形成する工程と、活性領域の表面に選択的に不純物を導入して、分離絶縁膜と隣り合う位置の活性領域の表面に第１不純物拡散層を形成する工程と、活性領域の表面に選択的に不純物を導入して、第１不純物領域と間隔をあけて活性領域の表面に第２不純物領域を形成する工程と、第２不純物領域および分離絶縁膜を覆うように第１絶縁膜を形成する工程と、第１絶縁膜を選択的にエッチングして、第１不純物拡散層側の分離絶縁膜の表面を露出させる工程と、第１絶縁膜のエッチングにより分離絶縁の表面に活性領域に達するように形成された凹部内に、第２絶縁膜を形成する工程と、第２絶縁膜と材質の異なる第３絶縁膜を第２絶縁膜上に形成するとともに、凹部内を第３絶縁膜で充填する工程と、第３絶縁膜を覆い、第１不純物拡散層を露出させるマスク膜を形成する工程と、露出した第１不純物拡散層の表面をシリサイド化する工程とを備える。
本発明に係る半導体装置およびその製造方法によれば、分離絶縁膜に生じる膜減りを抑制するとともに、分離絶縁膜に膜減りが生じたとしても、半導体基板にリーク電流が生じることを抑制することができる。
以下、図１から図２１を用いて、本発明の実施の形態について説明する。図１は、本発明の実施の形態における半導体装置２００に設けられたフルＣＭＯＳＳＲＡＭ（スタティック半導体記憶装置）のメモリセル１の平面図である。このメモリセル１の等価回路図を図２に示す。そして、図１２は、本実施の形態に係る半導体装置２００の断面図である。まず、図１２に示されるように、半導体装置２００は、フルＣＭＯＳＳＲＡＭのメモリセル１が形成されたメモリセル領域Ｒ１と、メモリセル１の動作制御を行う第１周辺回路トランジスタＳＴ１が形成された第１周辺回路領域Ｒ２と、メモリセル１の動作制御を行う第２周辺回路トランジスタＳＴ２が形成された第２周辺回路領域Ｒ３とを備えている。
メモリセル領域Ｒ１と、第１、第２周辺回路領域Ｒ２、Ｒ３とは、半導体基板１００の主表面上に形成された分離領域２０ｃ１、２０ｃ２、２０ｃ３によって規定されている。
メモリセル領域Ｒ１が位置する半導体基板１００の主表面上には、分離領域２０ｃ１と、この分離領域２０ｃ１によって規定された活性領域２ｃとが形成されている。そして、活性領域２ｃが位置する半導体基板１００の主表面上には、ゲート絶縁膜６５と、このゲート絶縁膜６５の上面上に形成されたポリシリコン配線５ｂと、このポリシリコン配線５ｂの両側に位置する不純物拡散層２ｃ１とが形成されている。
そして、第１周辺回路トランジスタＳＴ１は、半導体基板１００の主表面上にゲート絶縁膜６５を介して形成されたゲート配線ＴＧ１と、ゲート配線ＴＧ１の両側に位置する半導体基板１００の主表面上に形成された不純物拡散層ＳＲＢ、ＤＲＢとを備えている。
不純物拡散層ＳＲＢ、ＤＲＢには、それぞれ不純物拡散層ＳＲＢ，ＤＲＢに接触して、各不純物拡散層ＳＲＢ、ＤＲＢに電圧を印加可能なコンタクト部４ｌ，４ｍが設けられている。
第２周辺回路トランジスタＳＴ２も、上記第１周辺回路トランジスタＳＴ１と同様に構成されている。そして、第２周辺回路トランジスタＳＴ２は、半導体基板１００の主表面上にゲート絶縁膜６５を介して形成されたゲート配線ＴＧ２と、このゲート配線ＴＧ２の両側に位置する半導体基板１００の主表面上に形成された不純物拡散層ＳＲＣ，ＤＲＣとを備えている。ゲート配線ＴＧ２には、コンタクト部４ｎ，４ｐが接続されている。
ここで、各不純物拡散層２ｃ１、ＳＲＢ、ＤＲＢ，ＳＲＣ，ＤＲＣは、互いに間隔を隔てて形成されている。本実施の形態においては、不純物拡散層２ｃ１、ＳＲＢ，ＤＲＢ、ＳＲＣ，ＤＲＣの上面上にシリサイド膜１２が形成されているが、これに限られない。たとえば、不純物拡散層ＳＲＣ，ＤＲＣの上面にシリサイド膜１２を形成せずに、非シリサイド領域を形成することとしてもよい。
図２を用いて、ＳＲＡＭのメモリセル１の構成について簡単に説明する。メモリセル１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＮＭＯＳトランジスタＮ３，Ｎ４とを有する。
第１インバータは、第１ドライバＮＭＯＳトランジスタＮ１と第１ロードＰＭＯＳトランジスタＰ１とを含み、第２インバータは、第２ドライバＮＭＯＳトランジスタＮ２と第２ロードＰＭＯＳトランジスタＰ２とを含む。
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮａに第１アクセスＮＭＯＳトランジスタＮ３のソースが接続され、フリップフロップの第２の記憶ノードＮｂに第２アクセスＮＭＯＳトランジスタＮ４のソースが接続される。
記憶ノードＮａは、第１アクセスＮＭＯＳトランジスタＮ３を介してビット線ＢＬ１に接続され、記憶ノードＮｂは、第２アクセスＮＭＯＳトランジスタＮ４を介してビット線ＢＬ２に接続される。さらに第１と第２アクセスＮＭＯＳトランジスタＮ３、Ｎ４のゲートはワード線ＷＬに接続され、第１と第２ロードＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源線ＶＤＤに接続される。
次に、上記のフルＣＭＯＳＳＲＡＭのメモリセル１のレイアウトについて説明する。図１に示すように、Ｎウエル領域の両側にＰウエル領域を設ける。Ｐウエル領域内に形成された活性領域２ａ、２ｄに、選択的にリンなどのＮ型不純物を注入して不純物拡散領域２ａ１、２ｄ１を形成し、Ｎウエル領域内に形成された活性領域２ｂ、２ｃに選択的にボロン等のＰ型不純物を注入して不純物拡散領域２ｂ１、２ｃ１を形成する。本明細書では、活性領域２ａ、２ｂ、２ｃ、２ｄは、トランジスタのソース／ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型の領域（基板部分）とを含む領域である。
活性領域２ａ，２ｄと活性領域２ｂ，２ｃは、ともに直線状の形状を有し、同じ方向（Ｐウエル領域およびＮウエル領域の延在方向）に延在する。それにより、Ｐウエル領域やＮウエル領域の幅や形成位置のばらつきを小さくすることができる。
本実施の形態におけるメモリセル１は、６つのＭＯＳトランジスタで構成される。具体的にはメモリセル１は、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４と、第１と第２ロードＰＭＯＳトランジスタＰ１，Ｐ２とで構成される。
第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４および第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２は、Ｎウエル領域の両側のＰウエル領域上にそれぞれ形成され、第１と第２ロードＰＭＯＳトランジスタＰ１，Ｐ２は、中央のＮウエル領域上に形成される。
第１アクセスＮＭＯＳトランジスタＮ３は、ソース／ドレインとなる領域を含む不純物拡散領域２ａ１と、ポリシリコン配線３ａとの交差部に形成され、第２アクセスＮＭＯＳトランジスタＮ４は、ソース／ドレインとなる領域を含む不純物拡散領域２ｄ１と、ポリシリコン配線３ｄとの交差部に形成される。
第１ドライバＮＭＯＳトランジスタＮ１は、ソース／ドレインとなる領域を含む不純物拡散領域２ａ１と、ポリシリコン配線３ｂとの交差部に形成され、第２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレインとなる領域を含む不純物拡散領域２ｄ１と、ポリシリコン配線３ｃとの交差部に形成される。
第１ロードＰＭＯＳトランジスタＰ１は、ソース／ドレインとなる領域を含む不純物拡散領域２ｂ１と、ポリシリコン配線３ｂとの交差部に形成され、第２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレインとなる領域を含む不純物拡散領域２ｃ１と、ポリシリコン配線３ｃとの交差部に形成される。
ポリシリコン配線３ａ〜３ｄは、各ＭＯＳトランジスタのゲートとなり、図１に示すように、同じ方向に延在する。すなわち、ポリシリコン配線３ａ〜３ｄは、Ｐウエル領域とＮウエル領域が延在する方向（図１における縦方向）に垂直な方向（図１における横方向）であって、Ｐウエル領域とＮウエル領域が並ぶ方向に延在する。
不純物拡散領域２ａ１，２ｄ１、不純物拡散領域２ｂ１，２ｃ１およびポリシリコン配線３ａ〜３ｄを覆うように図示しない層間絶縁膜を形成し、該に不純物拡散領域２ａ，２ｄ、不純物拡散領域２ｂ，２ｃおよびポリシリコン配線３ａ，３ｄに達するコンタクト部４ａ〜４ｌを形成する。このコンタクト部４ａ〜４ｌ内には、上層配線との接続用の導電層が埋め込まれている。
なお、コンタクト部４ａ，４ｌはゲートに達するゲートコンタクトであり、コンタクト部４ｆ，４ｇは、不純物拡散領域とポリシリコン配線とに達する共通コンタクト（Shared Contact)であり、それ以外のコンタクト部４ｂ，４ｃ，４ｄ，４ｅ，４ｈ，４ｉ，４ｊ，４ｋは不純物拡散領域に達する拡散コンタクトである。
図１において、第１ドライバＮＭＯＳトランジスタＮ１のドレインとなるＮ型不純物拡散領域と、第１アクセスＮＭＯＳトランジスタＮ３のドレインとなるＮ型不純物拡散領域は、これらのトランジスタに共有されている。このＮ型不純物拡散領域上に形成されるコンタクト部４ｃ、第１金属配線５ａおよびコンタクト部（共通コンタクト）４ｆを介して、第１ドライバＮＭＯＳトランジスタＮ１のドレインと第１アクセスＮＭＯＳトランジスタＮ３のドレインとが、第１ロードトランジスタＰ１のドレインと接続される。この端子が、図２に示す等価回路図の記憶ノードＮａとなる。
同様に、第２ドライバＮＭＯＳトランジスタＮ２のドレインであるＮ型不純物拡散領域と第２アクセスＮＭＯＳトランジスタＮ３のドレインであるＮ型不純物拡散領域は、コンタクト部４ｊ、第１金属配線５ｂおよびコンタクト部（共通コンタクト）４ｇを介して第２ロードトランジスタＰ２のドレインと接続される。この端子が図２に示す等価回路図の記憶ノードＮｂとなる。
図３は、図１のＩＩＩ−ＩＩＩ線における断面図であり、コンタクト部４ｇにおける断面図である。この図３に示されるように、半導体基板１００の主表面上には、半導体基板１００の主表面上に選択的に形成された分離領域２０ｃ１と、半導体基板１００の主表面上において、分離領域２０ｃ１により半導体基板１００の主表面上において、分離領域２０ｃ１により規定された活性領域２ｃとが形成されている。
なお、分離領域２０ｃ１は、半導体基板１の主表面上に形成されたトレンチ溝２０Ｂと、このトレンチ溝２０Ｂ１の内表面上に形成され、シリコン酸化膜等からなる絶縁膜２０Ａ２と、この絶縁膜２０Ａ２上に形成され、トレンチ溝２０Ｂ内に充填された絶縁膜２０Ａ１とを備えている。絶縁膜２０Ａ１は、たとえば、シリコン酸化膜等から構成されている。そして、分離絶縁膜２０Ａ１上には、ポリシリコン配線（配線層）３ｂが形成され、このポリシリコン配線３ｂの両側面上には、たとえば、酸化シリコン膜等からなるサイドウォール（側壁酸化膜）７０が形成されている。
分離絶縁膜２０Ａ１には、サイドウォール７０から活性領域２ｃに達する凹部５０が形成されている。このため、凹部５０の内壁面は、不純物拡散層２ｃ１の表面の一部と、不純物拡散層２ｃ１下に位置する活性領域２ｃの表面の一部と、分離絶縁膜２０Ａ１の表面の一部とを含む。そして、この凹部５０の表面を覆うように、たとえば、シリコン酸化膜などからなる絶縁膜１０Ａが形成されている。絶縁膜１０Ａの半導体基板１００の主表面に対して垂直な方向の厚さは、半導体基板１００の主表面に対して平行な部分において、たとえば、２０ｎｍ程度とされている。なお、この絶縁膜１０Ａは、凹部５０の内表面を覆うとともに、サイドウォール７０の側面上に形成されている。この絶縁膜１０Ａ上には、絶縁膜１０Ａとは材質の異なる絶縁膜、たとえば、シリコン窒化膜等からなる絶縁膜１０Ｂが形成されている。
この絶縁膜１０Ｂは、凹部５０内に充填されており、凹部５０の開口縁部５０ａまで、絶縁膜１０Ｂが充填されている。そして、絶縁膜１０Ｂは、絶縁膜１０Ａを介して、サイドウォール７０の側面上にまで延在している。この絶縁膜１０Ｂの半導体基板１００の主表面に対して垂直な方向の厚さは、絶縁膜１０Ａの厚さよりも厚く形成されており、たとえば、８０ｎｍ程度とされている。この絶縁膜１０Ｂは、絶縁膜１０Ａと異なる材質からなる絶縁膜であり、たとえば、シリコン窒化膜等からなる。なお、本明細書において、絶縁膜１０Ａと材質の異なる絶縁膜とは、絶縁膜１０Ａをエッチングする際において、シリコン酸化膜を含む絶縁膜１０Ａと絶縁膜１０Ｂとのエッチング速度差が、Ｐ型の半導体基板１００とシリコン酸化膜とのエッチング速度差より大きいことを意味する。好ましくは、絶縁膜１０Ｂは、シリコン窒化膜（Ｓｉ３Ｎ４）を含む材料により形成する。
このようにエッチング速度の差の大きな複数の絶縁膜１０Ａ、１０Ｂからなる積層絶縁膜１０で、凹部５０内を埋め込む。積層絶縁膜１０の活性領域２ｃ側の外縁部は、凹部５０の開口縁部５０ａ近傍に位置しており、活性領域２ｃの上面を殆んど覆わないように形成されている。ここで、絶縁膜１０Ａ，１０Ｂの少なくとも一方は、凹部５０の内表面のうち、不純物拡散層２ｃ１の表面と接触するように形成されている。このため、積層絶縁膜１０によって、凹部５０内に位置する不純物拡散層２ｃ１の表面が覆われている。特に、本実施の形態１においては、絶縁膜１０Ａは、凹部５０の内表面のうち少なくとも、凹部５０の底部から開口縁部５０ａにわたって、凹部５０の内表面と接触するように形成されている。このため、凹部５０の内表面のうち、不純物拡散層２ｃ１および不純物拡散層２０ｃ１下に位置する活性領域２ｃの表面は、絶縁膜１０Ａと接触し、絶縁膜１０Ａによって被覆されている。
凹部５０と隣り合う活性領域２ｃの表面には、不純物拡散領域２ｃ１が形成されている。この不純物拡散領域２ｃ１の表面上には、たとえば、コバルトシリサイド（CoSi2）膜等のシリサイド膜１２が形成されている。また、活性領域２ｃの主表面上のうち、このシリサイド膜１２に対して、ポリシリコン配線３ｂと反対側に位置する主表面上には、図１に示されるポリシリコン配線３ｃが形成されている。なお、このポリシリコン配線３ｃの側面上にも、サイドウォールが形成されている。そして、シリサイド膜１２の凹部５０側の端部は、積層絶縁膜１０の外周縁部によって規定されている。
ここで、絶縁膜１０Ａ，１０Ｂの少なくとも一方が、凹部５０内に位置する不純物拡散層２ｃ１の表面を覆っており、シリサイド膜１２が、凹部５０の内表面のうち、不純物拡散層２ｃ１および、活性領域２ｃの表面に形成されることが抑制されている。
このように、シリサイド膜１２が、凹部５０内に位置する活性領域２ｃの表面と接触することが抑制されているため、シリサイド膜１２から半導体基板１００へリーク電流が生じることが抑制されている。このように、シリサイド膜１２から半導体基板１００へのリーク電流が生じることが抑制されているため、消費電力量の低減を図ることができ、さらに、誤動作の発生の抑制を図ることができる。
ポリシリコン配線３ｂの上面上にも、コバルトシリサイド膜等からなるシリサイド膜４０が形成されている。そして、サイドウォール７０と、ポリシリコン配線３ｂと、積層絶縁膜１０とを覆うように、層間絶縁膜３０が形成されている。この層間絶縁膜３０は、シリサイド膜１２、４０上に形成され、プラズマナイトライド（ＳｉＮ）等からなる絶縁膜１３と、絶縁膜１３上に形成され、ＨＤＰ（高密度プラズマ：High Density Plasma)膜等からなる絶縁膜１４と、この絶縁膜１４上に形成され、ＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により形成されたシリコン酸化膜などからなる絶縁膜１５と、この絶縁膜１５上に形成された絶縁膜１６とを備えている。
この層間絶縁膜３０には、ポリシリコン配線３ｂ上から、不純物拡散領域２ｃ１上にわたって開口するコンタクトホール４ｇａが形成されている。このコンタクトホール４ｇａ内には、導電膜４ｇｂが充填されている。この導電膜４ｇｂは、たとえば、ＴｉＮ、Ｔｉを含むバリアメタル等の導電膜４ｇ１と、この導電膜４ｇ１上に形成され、コンタクトホール４ｇａ内に充填され、タングステン（Ｗ）等の導電膜４ｇ２とを備えた導電膜４ｇｂとを備えている。なお、導電膜４ｇ１は、コンタクトホール４ｇａの内表面および、シリサイド膜４０の上面上からシリサイド膜１２の上面上にわたって形成されている。すなわち、層間絶縁膜３０には、ポリシリコン配線３ｂと、不純物拡散領域２ｃ１との間を接続するコンタクト部４ｇが形成されている。
ここで、凹部５０の開口縁部５０ａ側に位置する積層絶縁膜１０の縁部は、不純物拡散領域２ｃ１の下端部より、上方に位置している。このため、少なくとも、活性領域２ｃの側面のうち、不純物拡散領域２ｃ１より下方に位置する部分は、積層絶縁膜１０と、分離絶縁膜２０Ａとによって覆われている。これにより、コンタクト部４ｇと、活性領域２ｃのうち、不純物拡散領域２ｃ１より下方に位置する部分とが電気的に接続されることが抑制されている。このため、コンタクト部４ｇから半導体基板１００へのリーク電流が生じることを抑制することができる。これに伴い、消費電力量の低減を図ることができる。
また、絶縁膜１０Ｂの表面は、サイドウォール７０の側面上から、凹部５０の開口縁部５０ａにわたって滑らかな湾曲面とされ、絶縁膜１０Ｂの端部と、シリサイド膜１２とがなだらかに連設されている。このため、積層絶縁膜１０と活性領域２ｃとの境界領域上に位置する導電膜４ｇｂの底面を平坦面状とすることができ、電界集中が生じることを抑制することができ、さらに、半導体基板１００へのリーク電流の発生を抑制することができる。なお、図３は、コンタクト部４ｇ近傍について説明したが、コンタクト部４ｆにおいても、同様に構成されている。
図１２において、各ゲート配線ＴＧ１、ＴＧ２の上面上にも、シリサイド膜４０が形成されている。なお、ゲート配線ＴＧ２の上面上には、絶縁膜１０Ａ、１０Ｂからなるマスクが残留しており、この絶縁膜１０Ａ、１０Ｂと隣り合うゲート配線ＴＧ２の上面上にシリサイド膜４０が形成されている。
図４から図１１および図１３から図２１を用いて、本実施の形態に係る半導体装置２００の製造方法について説明する。
図１３は、半導体装置２００の製造工程の第１工程を示す断面図である。この図１３に示されるように、半導体基板１００の主表面に熱酸化を施して、半導体基板１００の主表面上に、絶縁膜６２を形成する。そして、この絶縁膜６２の上面上に、たとえば、Ｓｉ３Ｎ４等からなる絶縁膜６１を形成して、絶縁膜６１と絶縁膜６２とからなるマスク膜６０を半導体基板１００の主表面上に形成する。
このマスク膜６０にフォトリソグラフィ等を施して、形成する分離領域２０ｃ１、２０ｃ２、２０ｃ３のパターンに従ったパターをマスク膜６０に形成する。そして、このパターニングが施されたマスク膜６０を用いて、半導体基板１００の主表面にエッチングを施して、トレンチ溝２０Ｂ１，２０Ｂ２，２０Ｂ３を形成する。
図１４は、半導体装置２００の製造工程の第２工程を示す断面図である。この図１４に示されるように、半導体基板１００に熱処理を施して、トレンチ溝２０Ｂ１，２０Ｂ２，２０Ｂ３の内表面上に、シリコン酸化膜等からなる絶縁膜を形成する。
そして、ＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法（Chemical Vapor Deposition）法等により、シリコン酸化膜等からなる絶縁膜を堆積する。その後、この堆積した絶縁膜にＣＭＰなどを施して、トレンチ溝２０Ｂ１，２０Ｂ２，２０Ｂ３内にそれぞれ、絶縁膜２０Ａ１を充填する。そして、絶縁膜６１を研磨して除去し、絶縁膜６２にエッチングを施して除去する。
このようにして、半導体基板１００の主表面上に、分離領域２０ｃ１，２０ｃ２，２０ｃ３を形成し、メモリセル領域Ｒ１および第１、第２周辺回路領域Ｒ２、Ｒ３を規定する。
図１５は、半導体装置２００の製造工程の第３工程を示す断面図である。この図１５において、半導体基板１００の主表面上に、レジスト膜を形成し、このレジスト膜にフォトリソグラフィを施す。そして、半導体基板１００の主表面に選択的に不純物を導入（注入）して、メモリセル領域Ｒ１および，第１、第２周辺回路領域Ｒ２，Ｒ３が位置する半導体基板１００の主表面に各種導電型のウエル領域を形成する。
図１６は、半導体装置２００の製造工程の第４工程を示す断面図である。この図１６に示されるように、半導体基板１００の主表面に熱処理を施し、シリコン酸化膜を半導体基板１００の主表面上に形成する。
そして、半導体基板１００の主表面上に、たとえば、ポリシリコン膜等を堆積し、このポリシリコン膜に不純物を導入する。この不純物が導入されたポリシリコン膜に、フォトリソグラフィ等を用いて、パターニングを施し、ポリシリコン配線５ｂ、３ｂ、ゲート配線ＴＧ１，ＴＧ２を形成する。
この形成されたポリシリコン配線５ｂ、ゲート配線ＴＧ１，ＴＧ２をマスクとして用いて、半導体基板１００の主表面に不純物を導入して、低濃度の不純物拡散層ＳＲ１，ＤＲ１，ＤＲ２，ＳＲ２，ＤＲ３，ＳＲ３を形成する。
図４は、半導体装置２００の製造工程の第５工程を示す断面図である。この図４に示されるように、シリコン酸化膜等からなる絶縁膜７０ａを堆積する。
図５および図１７は、半導体装置２００の製造工程の第６工程を示す断面図である。この図５および図１７に示されるように、絶縁膜７０ａにエッチングを施して、ゲート配線ＴＧ１とゲート配線ＴＧ２とポリシリコン配線５ｂとポリシリコン配線３ｂの両側面上にサイドウォール７０を形成する。
この際、分離絶縁膜２０Ａ１の表面のうち、ポリシリコン配線３ｂの不純物拡散層ＳＲ１側の側面上に形成されたサイドウォール７０より、不純物拡散層ＳＲ１側の表面が露出する。ここで、分離絶縁膜２０Ａ１および絶縁膜２０Ｂ１と、サイドウォール７０とは、同質のシリコン酸化膜等から構成されているため、分離絶縁膜２０Ａ１の表面のうち、サイドウォール７０より不純物拡散層ＳＲ１側に位置する部分に、凹部５０が形成される。
また、この際、ポリシリコン配線３ｂの側面のうち、不純物拡散層ＳＲ側の側面と対抗する側面上に形成されたサイドウォール７０と隣り合う分離絶縁膜２０Ａ１の表面も露出する。この分離絶縁膜２０Ａ１の表面においても、凹部５１が形成される。
図５において、分離絶縁膜２０Ａ１の表面に形成された凹部５０は、分離絶縁膜２０Ａ１のうち、ポリシリコン配線３ｂの不純物拡散層ＳＲ１側の側面上に形成されたサイドウォール７０から不純物拡散層ＳＲ１にわたって形成されている。
そして、凹部５０の内表面には、不純物拡散層ＳＲ１の表面の一部と、不純物拡散層ＳＲ１下に位置する活性領域２ｃの表面の一部とが露出する。
その後、図１７に示されるように、ポリシリコン配線５ｂと隣り合う半導体基板１００の主表面に、不純物を導入して不純物拡散層ＳＲ４、ＤＲ４を形成する。これにより、ポリシリコン配線５ｂの一方の側面側に位置する半導体基板１００の主表面には、不純物拡散層ＳＲ１と不純物拡散層ＳＲ４とからなる不純物拡散層２ｃ１が形成される。また、ポリシリコン配線５ｂの他方の側面側に位置する半導体基板１００の主表面上には、不純物拡散層ＤＲ１と不純物拡散層ＤＲ４とからなる不純物拡散層２ｃ１が形成される。
また、同様に、ゲート配線ＴＧ１と隣り合う半導体基板１００の主表面に不純物拡散層ＤＲ５、ＳＲ５を形成する。これにより、ゲート配線ＴＧ１の一方の側面側に位置する半導体基板１００の主表面には、不純物拡散層ＤＲ２と不純物拡散層ＤＲ５とからなる不純物拡散層ＤＲＣが形成される。そして、他方の側面側に位置する半導体基板１００の主表面には、不純物拡散層ＳＲ５と不純物拡散層ＳＲ２とからなる不純物拡散層ＳＲＢが形成される。
さらに、ゲート配線ＴＧ２と隣り合う半導体基板１００の主表面に、不純物を導入して、不純物拡散層ＤＲ６と不純物拡散層ＳＲ６を形成する。これにより、ゲート配線ＴＧ２の一方の側面側に位置する半導体基板１００の主表面には、不純物拡散層ＤＲ３と不純物拡散層ＤＲ６とからなる不純物拡散層ＤＲＣが形成される。さらに、ゲート配線ＴＧ２の他方の側面側に位置する半導体基板１００の主表面には、不純物拡散層ＳＲ３と不純物拡散層ＳＲ６とからなる不純物拡散層ＳＲＣが形成される。
図６および図１８は、半導体装置２００の製造工程の第７工程を示す断面図である。この図６および図１８に示されるように、凹部５０を含む領域であって、半導体基板１００の主表面上に、シリサイドプロテクション膜として、たとえば、シリコン酸化膜等からなる絶縁膜１０Ａを形成する。たとえば、ＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法（Chemical Vapor Deposition）法により絶縁膜１０Ａを２０ｎｍ〜３０ｎｍ程度堆積する。凹部５０の深さは、たとえば、６０ｎｍ程度となる場合が多いため、絶縁膜１０Ａは、凹部５０の表面上に沿うように形成される。
そして、絶縁膜１０Ａを形成した後に、絶縁膜１０Ａ上に、たとえば、シリコン窒化膜等からなる絶縁膜１０Ｂを、たとえば、ＣＶＤ法等により、たとえば、８０ｎｍ〜１００ｎｍ程度形成する。このように、凹部５０の深さよりも、堆積された絶縁膜１０Ｂの厚さの方が厚くなるように、絶縁膜１０Ｂを堆積する。
ここで、絶縁膜１０Ｂのうち、凹部５０上に位置する部分の半導体基板１００の主表面に対して垂直な方向の厚さｈ２は、たとえば、絶縁膜１０Ｂのうち、不純物拡散領域２ｃ１上に位置する部分の厚さｈ１より厚く、さらに、ポリシリコン配線３ｂ上に形成された絶縁膜１０Ｂよりも厚く形成されている。
図７および図１９は、半導体装置２００の製造工程の第８工程を示す断面図である。この図７および図１９において、まず、シリサイドプロテクション膜にパターニングを施す。絶縁膜１０Ａをストッパとして、絶縁膜１０Ｂにエッチングを施す。ここで、絶縁膜１０Ａは、シリコン酸化膜等からなり、絶縁膜１０Ｂは、シリコン窒化膜等からなる。このため、絶縁膜１０Ｂをエッチングする際に、シリコン窒化膜の方がシリコン酸化膜よりエッチングされ易くなるように、エッチングの選択比を大きくとる。このため絶縁膜１０Ａをストッパとして、良好に機能させることができ、絶縁膜１０Ｂにエッチングを施す際に、半導体基板１００の主表面までエッチングされることを抑制することができる。
なお、本実施の形態においては、絶縁膜１０Ａと絶縁膜１０Ｂの組み合わせとしては、上記のように、絶縁膜１０Ａをシリコン酸化膜として、絶縁膜１０Ｂをシリコン窒化膜とした場合以外にも、たとえば、絶縁膜１０Ａをシリコン酸化膜として、絶縁膜１０Ｂを窒酸化シリコン（ＳｉＯＮ）膜としてもよい。窒酸化シリコン膜からなる絶縁膜１０Ｂを形成するには、たとえば、絶縁膜１０Ｂ上にシリコン酸化膜を形成して、ＮＯやＮ２Ｏ雰囲気中でアニールすることにより形成する。
また、絶縁膜１０Ａと絶縁膜１０Ｂとの組み合わせとして、絶縁膜１０Ａをシリコン酸化膜とし、絶縁膜１０ＢをＳＯＧ（液体ガラス：spin on glass）膜としてもよい。このように、絶縁膜１０Ｂとして、ＳＯＧ膜を採用することにより、凹部５０内にＳＯＧ液が入り込み易く、シームなどが形成されることを抑制することができる。
さらに、絶縁膜１０Ａと絶縁膜１０Ｂとの組み合わせとして、絶縁膜１０Ａをシリコン酸化膜として、絶縁膜１０Ｂをプラズマナイトライド（ＳｉＮ）膜としてもよい。絶縁膜１０Ｂとして、プラズマナイトライド膜を用いることにより、サイドウォール７０の形状劣化を抑制することができる。また、絶縁膜１０Ａを、シリコン酸化膜をＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により形成し、絶縁膜１０ＢをＨＤＰ（高密度プラズマ：High Density Plasma)膜としてもよい。
このように、絶縁膜１０Ａ，１０Ｂのいずれも、シリコン酸化膜であっても、各製造方法によって、形成された絶縁膜１０Ａ，１０Ｂのエッチング速度に差をつけることができ、絶縁膜１０Ａを絶縁膜１０Ｂをエッチングする際のストッパとして機能させることができる。
そして、不純物拡散領域２ｃ１の上面上およびポリシリコン配線３ｂの上面上に形成された絶縁膜１０Ａが露出した際に、絶縁膜１０Ｂのエッチングを停止させる。ここで、凹部５０上およびサイドウォール７０上に形成された絶縁膜１０Ｂの厚さは、不純物拡散領域２ｃ１上およびポリシリコン配線３ｂ上に形成された絶縁膜１０Ｂよりも厚く形成されている。このため、ポリシリコン配線３ｂの上面および不純物拡散領域２ｃ１の上面上が露出した際においても、凹部５０内は、絶縁膜１０Ｂにより充填された状態となり、サイドウォール７０上にも、絶縁膜１０Ｂが残留した状態となる。
このように、絶縁膜１０Ｂにエッチングを施した後に、絶縁膜１０Ａにエッチングを施して、不純物拡散領域２ｃ１の上面上およびポリシリコン配線３ｂの上面上を露出させる。ここで、絶縁膜１０Ａの厚さは、２０ｎｍ程度と薄膜状に形成されているため、絶縁膜１０Ａに軽いエッチングを施すことで、不純物拡散領域２ｃ１の上面上およびポリシリコン配線３ｂの上面上を露出させることができる。このため、不純物拡散領域２ｃ１の上面およびポリシリコン配線３ｂの上面にエッチングダメージが与えられることを抑制することができる。このようにして、凹部５０、５１内には、凹部５０、５１の内表面に沿って形成された絶縁膜１０Ａと、この絶縁膜１０Ａの上面上に形成され、凹部５０、５１内を充填する絶縁膜１０Ｂが形成される。
図７において、絶縁膜１０Ａにエッチングを施すことにより、絶縁膜１０Ａと絶縁膜１０Ｂとからなる積層絶縁膜１０は、サイドウォール７０の上面上から、活性領域２ｃの上面と側面との境界領域から、サイドウォール７０の上面にわたって形成されており、凹部５０内に充填されている。そして、積層絶縁膜１０の縁部は、露出した不純物拡散領域２ｃ１の上面に滑らかに連設されており、積層絶縁膜１０の上面は、不純物拡散領域２ｃ１の上面側からサイドウォール７０側にわたって滑らかな湾曲面とされている。ここで、凹部５０内に露出していた不純物拡散層２ｃ１の表面の一部と、不純物拡散層２ｃ１下に位置する活性領域２ｃの表面の一部は、絶縁膜１０Ａまたは絶縁膜１０Ｂの少なくとも一方と接触している。
なお、本実施の形態においては、ゲート配線ＴＧ２の上面上に絶縁膜１０Ａ，１０Ｂの一部を残留させる。
図８および図２０は、半導体装置２００の製造工程の第９工程を示す断面図である。凹部５０内には、積層絶縁膜１０が充填されているため、凹部５０の内表面が露出することを抑制することができる。そして、コバルト（Ｃｏ）などの金属膜をスパッタリング（sputtering）法により、１０ｎｍ程度、半導体基板１００の主表面上に堆積する。
その後、４００℃以上６００℃以下程度の熱処理を施し、シリコンとコバルトとが反応（シリサイド化）して、シリサイド膜１２、４０を形成する。そして、未反応のコバルトをウエットエッチングにより除去する。しかる後に、７００℃以上８００℃以下の範囲で熱処理を施す。このようにして、不純物拡散層２ｃ１、２ｃ１、ＳＲＢ，ＤＲＢ，ＳＲＣ，ＤＲＣの表面上に、シリサイド膜１２が形成され、ポリシリコン配線５ｂ、３ｂおよびゲート配線ＴＧ１の上面上に、シリサイド膜４０が形成される。なお、ゲート配線ＴＧ２の上面上においては、絶縁膜１０Ａ，１０Ｂが残留しているため、絶縁膜１０Ａ，１０Ｂと隣り合うゲート配線ＴＧ２の上面上にシリサイド膜４０が形成される。
このように、シリサイド膜１２、４０を形成する際には、凹部５０内に露出した不純物拡散層２ｃ１の表面と、不純物拡散層２ｃ１下に位置する活性領域２の表面とは、絶縁膜１０Ａと絶縁膜１０Ｂとからなる積層絶縁膜１０と接触している。このため、凹部５０内に位置する不純物拡散層２ｃ１の表面および不純物拡散層２ｃ１下に位置する活性領域２ｃの表面にシリサイド膜が形成されることが抑制されている。
すなわち、不純物拡散層２ｃ１の上面上に形成されるシリサイド膜１２が、凹部５０の内表面にまでわたって延在し、不純物拡散層２ｃ１下に位置する活性領域２ｃの表面にまで達することが抑制されている。このため、形成されるシリサイド膜１２と、半導体基板１００とが電気的に接続されることを抑制することができる。
図９は、半導体装置２００の製造工程の第１０工程を示す断面図であり、図１０は、第１１工程を示す断面図であり、図１１および図２１は、第１２工程を示す断面図である。そして、図９から、図１１に示されるように、まず、ポリシリコン配線３ｂ上、サイドウォール７０上、不純物拡散領域２ｃ１上に形成された半導体基板１００の主表面上に、プラズマナイトライド（Ｐ−ＳｉＮ）膜等からなる絶縁膜１３を形成する。
そして、この絶縁膜１３上に、ＨＤＰ（高密度プラズマ：High Density Plasma)膜等からなる絶縁膜１４を形成し、この絶縁膜１４上に、絶縁膜１５をたとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により形成する。さらに、絶縁膜１５の上面上に絶縁膜１６を形成して、層間絶縁膜３０を形成する。
そして、図３に示されるように、層間絶縁膜３０にコンタクトホール４ｇａを形成する。このように、層間絶縁膜３０を形成した後に、層間絶縁膜３０に、シリサイド膜１２の上面上から、シリサイド膜４０にわたって形成されたコンタクトホール４ｇａを形成する。
その後、このコンタクトホール４ｇａの内表面上に、バリアメタル等の導電膜４ｇ１を形成し、この導電膜４ｇ１上に、タングステンなどの導電膜４ｇ２を形成する。このようにして、半導体基板１００の主表面上に、シリサイド膜１２、４０を介して、不純物拡散領域２ｃ１とポリシリコン配線３ｂとを電気的に接続するコンタクト部４ｇを形成する。
なお、図１において、他のポリシリコン配線３ａ，３ｃ，３ｄも同様に形成され、コンタクト部４ｆも、コンタクト部４ｇと同様に形成される。
なお、本実施の形態においては、積層絶縁膜１０は、絶縁膜１０Ａと絶縁膜１０Ｂとから構成されているが、これに限られない。たとえば、絶縁膜１０Ａの半導体基板１００の主表面に対して垂直な方向の厚さを、たとえば、８０ｎｍ程度として、積層絶縁膜１０を、絶縁膜１０Ａのみで構成してもよい。また、半導体装置２００を製造する工程には、メモリセル１が形成された領域を洗浄する工程を有している。
ここで、上記のように、凹部５０の表面に絶縁膜２０を形成することにより、洗浄工程により、凹部５０がさらに大きくなることを抑制することができる。また、本実施の形態においては、本発明をフルＣＭＯＳＳＲＡＭに適用した場合について説明したが、このフルＣＭＯＳＳＲＡＭに限られない。たとえば、本発明をコンテント・アドレッサブル・メモリ（CAM）等にも適用することができる。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、半導体装置およびその製造方法に好適である。
本発明の実施の形態における半導体装置（スタティック半導体記憶装置）のメモリセルの平面図である。 図１に示されたメモリセルの等価回路図である。 図１のＩＩＩ−ＩＩＩ線における断面図である。 本実施の形態に係る半導体装置の製造工程の第５工程を示す断面図である。 本実施の形態に係る半導体装置の製造工程の第６工程を示す断面図である。 本実施の形態に係る半導体装置の製造工程の第７工程を示す断面図である。 本実施の形態に係る半導体装置の製造工程の第８工程を示す断面図である。 本実施の形態に係る半導体装置の製造工程の第９工程を示す断面図である。 本実施の形態に係る半導体装置の製造工程の第１０工程を示す断面図である。 本実施の形態に係る半導体装置の製造工程の第１１工程を示す断面図である。 本実施の形態に係る半導体装置の製造工程の第１２工程を示す断面図である。 本実施の形態に係る半導体装置の断面図である。 半導体装置の製造工程の第１工程を示す断面図である。 半導体装置の製造工程の第２工程を示す断面図である。 半導体装置の製造工程の第３工程を示す断面図である。 半導体装置の製造工程の第４工程を示す断面図である。 半導体装置の製造工程の第６工程を示す断面図である。 半導体装置の製造工程の第７工程を示す断面図である。 半導体装置の製造工程の第８工程を示す断面図である。 半導体装置の製造工程の第９工程を示す断面図である。 半導体装置の製造工程の第１２工程を示す断面図である。
符号の説明
２ａ１，２ｂ１，２ｃ１，２ｄ１ 不純物拡散領域、２ａ，２ｂ，２ｃ，２ｄ 活性領域、３ａ，３ｂ，３ｃ，３ｄ ポリシリコン配線、４ｇａ コンタクトホール、４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ コンタクト部、５ａ，５ｂ 金属配線、１０Ａ，１０Ｂ 絶縁膜、１０ 積層絶縁膜、１２，４０ シリサイド膜、７０ サイドウォール、１００ 半導体基板。

Claims (9)

  1. 主表面を有する半導体基板と、
    前記半導体基板の主表面上に選択的に形成された分離絶縁膜と、
    前記半導体基板の主表面上において、前記分離絶縁膜により規定される活性領域と、
    前記分離絶縁膜上にて、前記活性領域に達する凹部と、
    前記凹部内に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記凹部を充填し、前記第１絶縁膜と材質の異なる第２絶縁膜と、
    前記凹部と隣り合う位置の前記活性領域の表面に形成された不純物拡散層と、
    前記不純物拡散層上に形成され、前記不純物拡散層と電気的に接続される導電層と、
    を備えた半導体装置。
  2. 前記半導体基板の主表面に対して垂直な方向の前記第２絶縁膜の厚さは、前記半導体基板の主表面に対して垂直な方向の前記第１絶縁膜の厚さよりも厚い、請求項１に記載の半導体装置。
  3. 前記不純物拡散層上に形成されたシリサイド膜をさらに備える、請求項１または請求項２に記載の半導体装置。
  4. 前記分離絶縁膜上に形成された配線層と、
    前記配線層の側壁上に形成された側壁絶縁膜と、
    前記配線層上から前記不純物拡散層上にわたるコンタクトホールを有する層間絶縁膜とをさらに備え、
    前記導電膜は、前記コンタクトホール内に形成される、請求項１から請求項３のいずれかに記載の半導体装置。
  5. 主表面を有する半導体基板と、
    前記半導体基板の主表面上に選択的に形成された分離絶縁膜と、
    前記半導体基板の主表面上において、前記分離絶縁膜により規定される活性領域と、
    前記分離絶縁膜と隣り合う前記活性領域の表面に形成され、表面がシリサイド化された第１不純物拡散層と、
    前記活性領域の表面に、前記第１不純物拡散層と間隔をあけて形成され、表面がシリサイド化されていない第２不純物拡散層と、
    前記分離絶縁膜上にて、前記第１不純物拡散層に達する凹部と、
    前記凹部内に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記凹部を充填し、前記第１絶縁膜と材質の異なる第２絶縁膜とを備え、
    前記第１絶縁膜または前記第２絶縁膜の少なくとも一方が、前記第１不純物領域に達する、半導体装置。
  6. 前記配線層上から前記第１不純物拡散層上にわたるコンタクトホールを有する層間絶縁膜と、
    前記コンタクトホール内に形成された導電膜とをさらに備えた請求項５に半導体装置。
  7. 半導体基板の主表面上に活性領域を規定するような分離絶縁膜を形成する工程と、
    前記分離領域と隣り合う前記活性領域の表面に不純物を導入して、不純物拡散層を形成する工程と、
    前記不純物拡散層と前記分離絶縁膜とを覆うように第１絶縁膜を形成する工程と、
    前記第１絶縁膜を選択的にエッチングして、前記不純物拡散層側の前記分離絶縁膜の表面を露出させる工程と、
    前記第１絶縁膜のエッチングにより前記分離絶縁膜表面に前記活性領域に達するように形成された凹部内に第２絶縁膜を形成する工程と、
    前記第２絶縁膜と材質の異なる第３絶縁膜を前記第２絶縁膜上に形成するとともに、前記凹部を前記第３絶縁膜で充填する工程と、
    前記不純物拡散層上に、該不純物拡散層と電気的に接続される導電膜を形成する工程と、
    を備えた半導体装置の製造方法。
  8. 前記凹部を前記第２絶縁膜で充填した後に、前記不純物拡散層上にシリサイド膜を形成する工程をさらに備えた、請求項７に記載の半導体装置の製造方法。
  9. 半導体基板の主表面上に活性領域を規定するような分離絶縁膜を形成する工程と、
    前記活性領域の表面に選択的に不純物を導入して、前記分離絶縁膜と隣り合う位置の前記活性領域の表面に第１不純物拡散層を形成する工程と、
    前記活性領域の表面に選択的に不純物を導入して、前記第１不純物領域と間隔をあけて前記活性領域の表面に第２不純物領域を形成する工程と、
    前記第２不純物領域および前記分離絶縁膜を覆うように第１絶縁膜を形成する工程と、
    前記第１絶縁膜を選択的にエッチングして、前記第１不純物拡散層側の前記分離絶縁膜の表面を露出させる工程と、
    前記第１絶縁膜のエッチングにより前記分離絶縁の表面に前記活性領域に達するように形成された凹部内に、第２絶縁膜を形成する工程と、
    前記第２絶縁膜と材質の異なる第３絶縁膜を前記第２絶縁膜上に形成するとともに、前記凹部内を前記第３絶縁膜で充填する工程と、
    前記第３絶縁膜を覆い、前記第１不純物拡散層を露出させるマスク膜を形成する工程と、
    露出した前記第１不純物拡散層の表面をシリサイド化する工程と、
    を備えた半導体装置の製造方法。
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