KR102051961B1 - 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

메모리 장치는, 기판 상에 순차적으로 적층된 제1 도전막 패턴 및 상기 제1 도전막 패턴보다 작은 저항을 갖는 제2 도전막 패턴을 포함하는 게이트 구조물, 상기 제2 도전막 패턴 및 상기 제1 도전막 패턴의 일부를 관통하며 측벽이 상기 제2 도전막 패턴과 적어도 부분적으로 직접 접촉하는 콘택 플러그, 및 상기 콘택 플러그의 측벽 일부를 둘러싸며 상기 게이트 구조물에 접촉하는 스페이서를 포함한다.

Description

메모리 장치 및 이의 제조 방법{MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 콘택 플러그를 포함하는 메모리 장치 및 이의 제조 방법에 관한 것이다.
상대적으로 높은 저항을 갖는 하부의 제1 도전막 패턴과 상대적으로 낮은 저항을 갖는 상부의 제2 도전막 패턴을 포함하는 게이트에 접촉하도록 형성되는 콘택 플러그는 접촉 저항이 높아지는 것을 방지하기 위하여 상기 상부 도전막 패턴과 접촉하도록 형성되는 것이 바람직하다. 하지만 최근 고집적화 경향에 따라 상기 도전막 패턴들이 얇은 두께로 형성되므로, 상기 콘택 플러그 형성을 위한 콘택 홀 형성 시 상기 상부 도전막 패턴만 노출시키도록 식각량을 조절하기는 어렵다. 이에 따라, 상기 게이트 및 콘택 플러그를 포함하는 메모리 장치는 높은 접촉 저항으로 인해 전기적 특성이 저하될 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 메모리 장치는, 기판 상에 순차적으로 적층된 제1 도전막 패턴 및 상기 제1 도전막 패턴보다 작은 저항을 갖는 제2 도전막 패턴을 포함하는 게이트 구조물, 상기 제2 도전막 패턴을 관통하며 측벽이 상기 제2 도전막 패턴과 적어도 부분적으로 직접 접촉하는 콘택 플러그, 및 상기 콘택 플러그의 측벽 일부를 둘러싸며 상기 게이트 구조물에 접촉하는 스페이서를 포함한다.
예시적인 실시예들에 있어서, 상기 제1 도전막 패턴을 불순물이 도핑된 폴리실리콘을 포함하고, 상기 제2 도전막 패턴은 금속을 포함한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 커버하는 층간 절연막을 더 포함하며, 상기 콘택 플러그 및 상기 스페이서는 층간 절연막을 관통한다.
예시적인 실시예들에 있어서, 상기 스페이서는 실리콘 질화물을 포함한다.
예시적인 실시예들에 있어서, 상기 콘택 플러그는 금속막 패턴 및 이를 둘러싸는 배리어막 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 기판과 상기 제1 도전막 패턴 사이에 순차적으로 적층된 게이트 절연막 패턴, 제3 도전막 패턴 및 유전막 패턴과, 상기 제2 도전막 패턴 상에 형성된 마스크를 더 포함하며, 상기 콘택 플러그 및 상기 스페이서는 상기 마스크를 관통한다.
예시적인 실시예들에 있어서, 상기 기판은 메모리 셀들이 형성되는 셀 영역과 주변 회로들이 형성되는 주변 회로 영역을 포함하며, 상기 게이트 구조물은 상기 기판의 주변 회로 영역 상에 형성된다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 메모리 장치의 제조 방법에서, 기판 상에 순차적으로 적층된 제1 및 제2 도전막 패턴들을 포함하는 게이트 구조물을 형성한다. 상기 제2 도전막 패턴 및 상기 제1 도전막 패턴의 일부를 관통하는 리세스를 형성한다. 상기 제2 도전막 패턴의 적어도 일부를 노출시키는 스페이서를 상기 리세스의 측벽 일부 상에 형성한다. 상기 리세스를 채우는 콘택 플러그를 형성한다.
예시적인 실시예들에 있어서, 상기 스페이서를 형성할 때, 상기 리세스의 내벽 상에 스페이서 막을 형성한다. 상기 스페이서막의 적어도 일부를 노출시키는 희생막을 상기 스페이서막 상에 형성한다. 상기 희생막에 의해 노출된 상기 스페이서막 부분을 제거하여 상기 제2 도전막 패턴의 일부를 노출시킨다.
예시적인 실시예들에 있어서, 상기 희생막에 의해 노출된 상기 스페이서 부분을 제거하여 상기 제2 도전막 패턴의 일부를 노출시킨 이후에, 상기 스페이서막을 이방성 식각한다.
예시적인 실시예들에 있어서, 상기 희생막에 의해 노출된 상기 스페이서 부분을 제거하여 상기 제2 도전막 패턴의 일부를 노출시킬 때, 상기 스페이서 부분을 습식 식각한다.
예시적인 실시예들에 있어서, 상기 희생막을 형성할 때, 낮은 갭필(gap-fill) 특성을 갖는 물질을 사용하여 수행한다.
예시적인 실시예들에 있어서, 상기 희생막은 피이오엑스(PEOX)를 사용하여 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성한 이후에, 상기 게이트 구조물을 커버하는 층간 절연막을 더 형성하며, 상기 제2 도전막 패턴 및 상기 제1 도전막 패턴의 일부를 관통하는 상기 레세스를 형성할 때, 상기 층간 절연막을 관통하도록 상기 리세스를 형성한다.
예시적인 실시예들에 있어서, 상기 제2 도전막 패턴은 상기 제1 도전막 패턴보다 작은 저항을 갖는다.
저항이 큰 제1 도전막 패턴 및 저항이 작은 제2 도전막 패턴이 순차적으로 적층된 게이트 구조물에 접촉하는 콘택 플러그를 형성할 때, 상기 콘택 플러그의 측벽을 둘러싸는 스페이서 일부를 제거함으로써, 하부의 상기 제1 도전막 패턴에 접촉하더라도 상기 콘택 플러그가 상기 제2 도전막 패턴에도 접촉하도록 한다. 이에 따라, 상기 콘택 플러그 형성을 위한 리세스 형성 시, 식각 조절의 어려움으로 인해 상기 리세스가 상기 제1 도전막 패턴에 형성되더라도, 상기 콘택 플러그가 저항이 낮은 상기 제2 도전막 패턴에 적어도 부분적으로 직접 접촉함으로써, 상기 게이트 구조물과 상기 콘택 플러그 사이의 저항을 낮출 수 있다.
이와는 달리, 상기 콘택 플러그 형성 시, 상기 게이트 구조물을 커버하는 라이너 막을 더 형성하고, 이를 상기 콘택 플러그 형성을 위한 리세스 형성 시 식각 정지막으로 사용함으로써, 상기 콘택 플러그를 저항이 낮은 상기 제2 도전막 패턴 상에 형성할 수 있다. 즉, 상기 콘택 플러그가 오로지 상기 제2 도전막 패턴과 접촉하도록 형성됨으로써, 상기 게이트 구조물과 상기 콘택 플러그 사이의 저항을 낮출 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 2 내지 도 8은 본 발명의 예시적인 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 10 내지 도 12는 본 발명의 예시적인 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않는 범위 내에서 제1 구성요소가 제2 구성요소로 지칭될 수 있고, 이와 유사하게 제2 구성요소가 제1 구성요소로 지칭될 수도 있다.
도 1은 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 메모리 장치는 기판(100) 상에 형성된 게이트 구조물(180), 콘택 플러그(280) 및 스페이서(243)를 포함한다. 또한, 상기 메모리 장치는 공통 소스 라인(CSL)(210), 비트 라인 콘택(275) 및 비트 라인(290)을 더 포함할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다. 기판(100)은 메모리 셀들이 형성되는 셀 영역(C)과 주변 회로들이 형성되는 주변 회로 영역(P)을 포함할 수 있다.
게이트 구조물(180)은 기판(100)의 셀 영역(C) 및 주변 회로 영역(P) 상에 복수 개로 형성될 수 있다. 각 게이트 구조물(100)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(120), 제1 도전막 패턴(130), 유전막 패턴(140), 제2 도전막 패턴(150), 제3 도전막 패턴(160) 및 마스크(170)를 포함할 수 있다. 이때, 제3 도전막 패턴(160)은 제1 및 제2 도전막 패턴들(130, 150)보다 작은 저항을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 도전막 패턴들(130, 150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제3 도전막 패턴(160)은 예를 들어 텅스텐(W)과 같은 금속을 포함할 수 있다.
한편, 게이트 구조물(180)과 인접하는 기판(100)의 상부에는 제1 및 제2 불순물 영역들(111, 112)이 형성될 수 있다. 제1 및 제2 불순물 영역들(111, 112)은 예를 들어, 인, 비소와 같은 n형 불순물, 혹은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있다.
게이트 구조물(180)은 기판(100) 상에 형성된 제1 층간 절연막(200)에 의해 커버될 수 있고, 제1 층간 절연막(200) 상에는 제2 층간 절연막(220)이 더 형성될 수 있다. 제1 및 제2 층간 절연막들(200, 220)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함할 수 있다.
콘택 플러그(280)는 주변 회로 영역(P)에 형성되며, 제1 및 제2 층간 절연막들(200, 220)과 게이트 구조물(180)의 마스크(170) 및 제3 도전막 패턴(160)을 관통할 수 있다. 이때, 콘택 플러그(280)는 측벽이 제3 도전막 패턴(160)과 적어도 부분적으로 직접 접촉할 수 있다. 즉, 콘택 플러그(280)는 제2 도전막 패턴(150) 상에 형성되어 제2 도전막 패턴(150)과 접촉할 수 있으나, 이와 동시에 제3 도전막 패턴(160)과도 직접 접촉함으로써, 게이트 구조물(180)과 콘택 플러그(280) 사이의 접촉 저항이 낮아질 수 있다.
일 실시예에 있어서, 콘택 플러그(280)는 금속막 패턴(270) 및 이를 둘러싸는 배리어막 패턴(260)을 포함할 수 있다. 금속막 패턴(270)은 예를 들어 텅스텐(W)과 같은 금속을 포함할 수 있으며, 배리어막 패턴(260)은 예를 들어 티타늄(Ti) 및/또는 티타늄 질화물(TiN)을 포함할 수 있다.
스페이서(243)는 콘택 플러그(280)의 측벽 일부를 둘러싸며 게이트 구조물(180)에 접촉할 수 있다. 즉, 스페이서(243)는 제1 및 제2 층간 절연막들(200, 220)과 게이트 구조물(180)의 마스크(170)를 관통하며, 콘택 플러그(280)의 측벽을 부분적으로 감쌀 수 있다. 예시적인 실시예들에 있어서, 스페이서(243)는 실리콘 질화물을 포함할 수 있다.
한편, 공통 소스 라인(CSL)(210)은 셀 영역(C)에서 제1 층간 절연막(200)을 관통하며 제1 불순물 영역(111)의 상면과 접촉할 수 있다. 공통 소스 라인(CSL)(210)은 예를 들어 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 포함할 수 있다.
비트 라인 콘택(275)은 셀 영역(C)에서 제1 및 제2 층간 절연막들(200, 220)을 관통하여 제2 불순물 영역(112)의 상면과 접촉할 수 있다. 비트 라인 콘택(275)은 예를 들어 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 포함할 수 있다. 예시적인 실시예들에 있어서 비트 라인 콘택(275)은 콘택 플러그(280)의 금속막 패턴(270)과 실질적으로 동일한 물질을 포함할 수 있다.
비트 라인(290)은 제2 층간 절연막(220) 상에 형성되어 비트 라인 콘택(275)과 전기적으로 연결될 수 있다. 일 실시예에 있어서, 비트 라인(290)은 콘택 플러그(280)와도 전기적으로 연결될 수 있다. 비트 라인(290)은 공통 소스 라인(CSL)(210) 및 비트 라인 콘택(275)과 유사하게 예를 들어 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 포함할 수 있다.
도 2 내지 도 8은 예시적인 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 셀 영역(C)과 주변 회로 영역(P)으로 구분된 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(120), 제1 도전막 패턴(130), 유전막 패턴(140), 제2 및 제3 도전막 패턴들(150, 160) 및 마스크(170)를 포함하는 게이트 구조물(180)을 형성하고, 주변 회로 영역(P)에서 게이트 구조물(180)의 제3 도전막 패턴(160) 및 제2 도전막 패턴(150)의 일부를 관통하는 제1 리세스(231)를 형성한다.
게이트 구조물(180)은 게이트 절연막, 제1 도전막, 유전막, 제2 도전막, 제3 도전막 및 마스크막을 기판(100) 상에 순차적으로 적층한 뒤, 이들을 패터닝함으로써 형성할 수 있다. 이때, 상기 제3 도전막은 상기 제1 및 제2 도전막들보다 작은 저항을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 도전막들은 불순물이 도핑된 폴리실리콘을 사용하여 형성할 수 있고, 상기 제3 도전막은 예를 들어 텅스텐(W)과 같은 금속을 사용하여 형성할 수 있다.
게이트 구조물(180)의 측벽 상에 스페이서(190)를 형성하고, 게이트 구조물(180)과 인접하는 기판(100)의 상부에 이온 주입 공정을 수행함으로써 제1 및 제2 불순물 영역들(111, 112)을 형성할 수 있다. 스페이서(190)는 예를 들어, 실리콘 질화물을 사용하여 형성할 수 있으며, 제1 및 제2 불순물 영역(111, 112)은 예를 들어 인, 비소와 같은 n형 불순물, 또는 붕소, 갈륨과 같은 p형 불순물을 기판(100) 상부에 주입함으로써 형성할 수 있다.
이후, 게이트 구조물(180)을 커버하는 제1 층간 절연막(200)을 기판(100) 상에 형성한다. 제1 층간 절연막(200)은 예를 들어 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성할 수 있다.
제1 층간 절연막(200)을 부분적으로 제거하여 제1 불순물 영역(111)의 상면을 노출시키는 콘택 홀(도시하지 않음)을 형성하고, 상기 콘택 홀을 채우는 도전막을 기판(100) 및 제1 층간 절연막(200) 상에 형성한 후, 상기 도전막을 제1 층간 절연막(200)의 상면이 노출될 때까지 평탄화함으로써 공통 소스 라인(CSL)(210)을 형성할 수 있다. 상기 도전막은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성할 수 있다.
제1 리세스(231)는 제1 층간 절연막(200) 상에 제2 층간 절연막(220)을 형성하고, 주변 회로 영역(P)에 형성된 제1 및 제2 층간 절연막들(200, 220) 부분 및 게이트 구조물(180)의 상부를 식각하여 형성할 수 있다. 이에 따라, 제1 리세스(231)는 제1 및 제2 층간 절연막들(200, 220)과 게이트 구조물(180)의 마스크(170) 및 제3 도전막 패턴(160)과 제2 도전막 패턴(150)의 일부를 관통하도록 형성될 수 있다.
한편, 주변 회로 영역(P)에서 제1 리세스(231)를 형성할 때, 셀 영역(C)에서는 제1 개구(233)를 함께 형성할 수 있다. 제1 개구(233)는 제2 불순물 영역(112) 상면을 노출시킬 수 있다. 이와는 달리, 제1 개구(233)는 제1 리세스(231)와는 별도의 공정으로 형성될 수도 있다.
도 3을 참조하면, 제1 리세스(231)의 내벽 및 기판(100)의 주변 회로 영역(P)에 형성된 제2 층간 절연막(220) 상에 스페이서막(240)을 형성한다.
스페이서막(240)은 예를 들어, 실리콘 질화물을 사용하여 형성할 수 있다.
도 4를 참조하면, 제3 도전막 패턴(160)과 접촉하는 스페이서막(240) 부분을 적어도 부분적으로 노출시키는 희생막(250)을 스페이서막(240) 상에 형성한다.
희생막(250)은 낮은 갭필(gap-fill) 특성을 갖는 물질을 사용하여 형성할 수 있으며, 이에 따라 희생막(250)은 제1 리세스(231) 상부에 오버 행(overhang)을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 희생막(250)은 피이오엑스(PEOX)를 사용하여 형성할 수 있으며, 이와는 달리 비정질 탄소막(ALC), 혹은 예를 들어 실리콘 산화물(SiO), 실리콘 산질화물(SiON) 등과 같이 실리콘(Si), 산소(O), 질소(N), 수소(H) 및 이들의 혼합물을 사용하여 형성할 수 있다.
도 5를 참조하면, 희생막(250)을 식각 마스크로 사용하여 희생막(250)에 의해 커버되지 않은 스페이서막(240) 부분을 제거함으로써 제3 도전막 패턴(160)의 일부를 노출시킨다.
예시적인 실시예들에 있어서, 상기 스페이서막(240) 부분은 플라즈마 건식 식각 공정, 습식 식각 공정 또는 이들의 조합에 의하여 제거될 수 있으며, 습식 식각 공정의 경우, 예를 들어 인산(H3PO4)을 사용하여 수행될 수 있다.
도 6을 참조하면, 희생막(250)을 제거한 후, 스페이서막(240)을 이방성 식각한다. 이에 따라, 제3 도전막 패턴(160)의 일부를 노출시키는 스페이서(243)가 제1 리세스(231)의 측벽 일부 상에 형성된다. 이때, 경우에 따라서는 도 7에 도시된 바와 같이 제1 리세스(231) 측벽 하부의 제2 도전막 패턴(150) 상에 스페이서막(240)의 일부가 잔류할 수도 있다.
희생막(250)은 예를 들어, 불산(HF)을 사용한 습식 식각 공정을 수행함으로써 제거할 수 있다.
이후, 제1 리세스(231) 내부에 잔류할 수 있는 불순물을 제거하기 위하여 세정 공정을 더 수행할 수 있으며, 제2 도전막 패턴(150) 상에 제1 리세스(231) 하부를 부분적으로 채우는 제4 도전막 패턴(도시하지 않음)을 형성할 수 있다.
세정 공정은 예를 들어, 불산(HF)을 사용한 습식 식각 공정을 통해 수행될 수 있다.
상기 제4 도전막 패턴은 제2 도전막 패턴(150)과 실질적으로 동일한 물질을 사용하여 형성할 수 있다. 이에 따라, 상기 제4 도전막 패턴 및 제2 도전막 패턴(150)은 서로 병합될 수 있으며, 앞으로는 상기 병합된 막 패턴들을 제2 도전막 패턴(150)으로 통칭하기로 한다. 즉, 제1 리세스(231) 형성 시 과식각(over etch)된 제2 도전막 패턴(150) 부분이 상기 제4 도전막 패턴에 의해 채워질 수 있다.
도 8을 참조하면, 제1 리세스(231)를 채우는 콘택 플러그(280)를 형성한다.
콘택 플러그(280)는 스페이서(243), 제1 리세스(231)의 내벽 및 제2 층간 절연막(220) 상에 배리어막을 형성하고, 제1 리세스(231)의 나머지 부분을 채우는 금속막(도시하지 않음)을 형성한 다음, 제2 층간 절연막(220)의 상면이 노출될 때까지 상기 금속막 및 배리어막 예를 들어 화학 기계적 연마(Chemical Mechenical Polishing, CMP) 공정 또는 에치 백(Etch Back) 공정을 수행하여 평탄화함으로써 형성할 수 있다. 이에 따라, 콘택 플러그(280)는 금속막 패턴(270) 및 이를 감싸는 배리어막 패턴(260)을 포함하도록 형성될 수 있다.
전술한 바와 같이, 콘택 플러그(280)는 제3 도전막 패턴(160)과 적어도 부분적으로 접촉하도록 형성될 수 있다. 즉, 콘택 플러그(280)는 상대적으로 저항이 높은 제2 도전막 패턴(150) 상에 형성되어 이에 접촉할 수 있으나, 이와 동시에 상대적으로 저항이 낮은 제3 도전막 패턴(160)에도 접촉하도록 형성됨으로써, 게이트 구조물(180)과 콘택 플러그(280) 간의 접촉 저항이 낮아질 수 있다.
상기 금속막은 예를 들어 텅스텐(W)과 같은 금속을 사용하여 형성할 수 있으며, 상기 배리어막은 예를 들어 티타늄(Ti) 및/또는 티타늄 질화물(TiN)을 사용하여 형성할 수 있다.
한편, 셀 영역(C)에서는 제1 개구(233)를 채우는 비트 라인 콘택(275)을 형성할 수 있다. 일 실시예에 있어서, 비트 라인 콘택(275)은 주변 회로 영역(P)에서 상기 배리어막을 형성한 후 상기 금속막을 형성할 때, 이와 동시에 셀 영역(C)에서도 제1 개구(233)를 채우도록 형성한 후 평탄화 공정을 통해 형성할 수 있다. 이와는 달리, 비트 라인 콘택(275)은 콘택 플러그(280)와는 별도의 공정을 통해 형성할 수도 있다.
다시 도 1을 참조하면, 제2 층간 절연막(220) 상에 비트 라인 콘택(275)과 접촉하는 비트 라인(290)을 형성한다. 일 실시예에 있어서, 비트 라인(290)은 콘택 플러그(280)와도 접촉하도록 형성될 수도 있다.
비트 라인(290)은 금속, 금속 실리사이드, 도핑된 폴리실리콘 등을 사용하여 형성할 수 있으며, 일 실시예에 있어서, 제1 방향을 따라 연장될 수 있다.
전술한 바와 같이, 상대적으로 저항이 큰 제1 및 제2 도전막 패턴들(130, 150)과 저항이 작은 제3 도전막 패턴(160)을 포함하는 게이트 구조물(180)에 접촉하는 콘택 플러그(280)를 형성할 때, 콘택 플러그(280)의 측벽을 둘러싸는 스페이서막(240)를 부분적으로 제거함으로써, 콘택 플러그(280)가 제3 도전막 패턴(160)과 직접 접촉하도록 형성할 수 있다. 즉, 콘택 플러그(280) 형성을 위한 제1 리세스(231) 형성 시, 식각 조절의 어려움에 따른 과식각으로 인해 제1 리세스(231)가 제2 도전막 패턴(150)에 형성되더라도, 콘택 플러그(280)가 상대적으로 저항이 낮은 제3 도전막 패턴(160)에 적어도 부분적으로 직접 접촉함으로써, 게이트 구조물(180) 및 콘택 플러그(280) 간의 접촉 저항을 낮출 수 있다. 따라서 메모리 장치에서 고집적화로 인한 저항 불량 문제를 해소할 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 메모리 장치를 설명하기 위한 단면도이다. 상기 메모리 장치는 콘택 플러그(380), 라이너 막(330) 및 스페이서(355)를 제외하고는 도 1을 참조로 설명한 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 9를 참조하면, 상기 메모리 장치는 기판(100) 상에 형성된 게이트 구조물(180), 라이너 막(330), 콘택 플러그(380) 및 스페이서(355)를 포함한다. 또한, 상기 메모리 장치는 공통 소스 라인(CSL)(210), 비트 라인 콘택(375) 및 비트 라인(390)을 더 포함할 수도 있다.
기판(100)은 셀 영역(C)과 주변 회로들이 형성되는 주변 회로 영역(P)을 포함할 수 있다.
게이트 구조물(180)은 기판(100)의 셀 영역(C) 및 주변 회로 영역(P) 상에 복수 개로 형성되며, 각 게이트 구조물(180)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(120), 제1 도전막 패턴(130), 유전막 패턴(140), 제2 도전막 패턴(150), 제3 도전막 패턴(160) 및 마스크(170)를 포함할 수 있다. 이때, 제3 도전막 패턴(160)은 제1 및 제2 도전막 패턴들(130, 150)보다 작은 저항을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 도전막 패턴들(130, 150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제3 도전막 패턴(160)은 예를 들어 텅스텐(W)과 같은 금속을 포함할 수 있다.
한편, 게이트 구조물(180)과 인접하는 기판(100)의 상부에는 제1 및 제2 불순물 영역들(111, 112)이 형성될 수 있다. 제1 및 제2 불순물 영역들(111, 112)은 예를 들어, 인, 비소와 같은 n형 불순물, 혹은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있다.
게이트 구조물(180)은 기판(100) 상에 형성된 제1 층간 절연막(200)에 의해 커버될 수 있고, 제1 층간 절연막(200) 상에는 제2 층간 절연막(220)이 더 형성될 수 있다. 제1 및 제2 층간 절연막들(200, 220)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함할 수 있다.
한편, 라이너 막(330)은 셀 영역(C)에서 기판(100)과 제1 층간 절연막(200) 사이에 형성되어 게이트 구조물(180)을 감쌀 수 있다. 예시적인 실시예들에 있어서, 라이너 막(330)은 실리콘 질화물을 포함할 수 있다.
콘택 플러그(380)는 주변 회로 영역(P)에 형성되어, 제1 및 제2 층간 절연막(200, 220)과 게이트 구조물(180)의 마스크(170) 및 제3 도전막 패턴(160)의 일부를 관통할 수 있다. 즉, 콘택 플러그(380)는 제3 도전막 패턴(160) 상에 형성되어 오로지 제3 도전막 패턴(160)과 직접 접촉함으로써, 게이트 구조물(180)과 콘택 플러그(380) 간의 접촉 저항은 낮아질 수 있다.
일 실시예에 있어서, 콘택 플러그(380)는 금속막 패턴(370) 및 이를 둘러싸는 배리어막 패턴(360)을 포함할 수 있다. 금속막 패턴(370)은 예를 들어 텅스텐(W)과 같은 금속을 포함할 수 있고, 배리어막 패턴(360)은 예를 들어 티타늄(Ti) 및/또는 티타늄 질화물(TiN)을 포함할 수 있다.
스페이서(355)는 주변 회로 영역(P)에서 기판(100) 상에 형성되며, 콘택 플러그(280)의 측벽 일부 및 게이트 구조물(180)의 측벽과 상면 일부를 감쌀 수 있다. 즉, 스페이서(355)는 제1 및 제2 층간 절연막들(200, 220)을 관통하며, 게이트 구조물(180)의 마스크(170) 상면과 적어도 부분적으로 접촉할 수 있다. 예시적인 실시예들에 있어서, 스페이서(355)는 라이너 막(330)과 실질적으로 동일한 물질을 포함할 수 있다.
한편, 공통 소스 라인(CSL)(210)은 셀 영역(C)에서 제1 층간 절연막(200)을 관통하며 제1 불순물 영역(111)의 상면과 접촉할 수 있다. 공통 소스 라인(CSL)(210)은 예를 들어 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 포함할 수 있다.
비트 라인 콘택(375)은 셀 영역(C)에서 제1 및 제2 층간 절연막들(200, 220)을 관통하여 제2 불순물 영역(112)의 상면과 접촉할 수 있다. 비트 라인 콘택(375)은 예를 들어 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 포함할 수 있으며, 예시적인 실시예들에 있어서 콘택 플러그(380)의 금속막 패턴(370)과 실질적으로 동일한 물질을 포함할 수 있다.
비트 라인(390)은 제2 층간 절연막(220) 상에 형성되어 비트 라인 콘택(375)과 전기적으로 연결될 수 있고, 또한 콘택 플러그(38)와도 전기적으로 연결될 수 있다. 비트 라인(390)은 공통 소스 라인(CSL)(210) 및 비트 라인 콘택(375)과 유사하게 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 포함할 수 있다.
도 10 내지 도 12는 본 발명의 예시적인 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 메모리 장치의 제조 방법은 도 2 내지 도 8을 참조로 설명한 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 10을 참조하면, 셀 영역(C)과 주변 회로 영역(P)으로 구분된 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(120), 제1 도전막 패턴(130), 유전막 패턴(140), 제2 및 제3 도전막 패턴들(150, 160) 및 마스크(170)를 포함하는 게이트 구조물(180)을 형성하고, 주변 회로 영역(P)에서 게이트 구조물(180) 상에 제2 리세스(341)를 형성한다.
게이트 구조물(180)은 게이트 절연막, 제1 도전막, 유전막, 제2 도전막, 제3 도전막 및 마스크 막을 기판(100) 상에 순차적으로 적층한 뒤, 이들을 패터닝함으로써 형성할 수 있다. 이때, 상기 제3 도전막은 상기 제1 및 제2 도전막들보다 작은 저항을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 도전막들은 불순물이 도핑된 폴리실리콘을 사용하여 형성할 수 있고, 상기 제3 도전막은 예를 들어 텅스턴(W)과 같은 금속을 사용하여 형성할 수 있다.
게이트 구조물(180)의 측벽 상에 스페이서(190)를 형성하고, 게이트 구조물(180)과 인접하는 기판(100)의 상부에 이온 주입 공정을 수행함으로써 제1 및 제2 불순물 영역들(111, 112)을 형성한다.
이후, 게이트 구조물(180)을 감싸는 라이너 막(330)을 예를 들어 실리콘 질화물을 사용하여 기판(100) 상에 형성하고, 게이트 구조물(180)을 커버하는 제1 층간 절연막(200)을 라이너 막(330) 상에 형성한다. 제1 층간 절연막(200)은 예를 들어 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성할 수 있다.
이어, 제1 층간 절연막(200)을 관통하여 제1 불순물 영역(111)과 접촉하는 공통 소스 라인(CSL)(210)을 형성한다. 공통 소스 라인(CSL)(210)은 예를 들어 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성할 수 있다.
제2 리세스(341)는 제1 층간 절연막(200) 상에 제2 층간 절연막(220)을 형성하고, 라이너 막(330)을 식각 정지막으로 사용하여 주변 회로 영역(P)에 형성된 제1 및 제2 층간 절연막들(200, 220) 부분을 식각함으로써 형성할 수 있다. 이에 따라, 제2 리세스(341)는 제1 및 제2 층간 절연막들(200, 220)을 관통하며, 게이트 구조물(180)의 마스크(170) 상에 형성된 라이너 막(330) 상면을 부분적으로 노출시킬 수 있다.
한편, 주변 회로 영역(P)에서 제2 리세스(341)를 형성할 때, 셀 영역(C)에서는 제2 불순물 영역(112) 상에 형성된 라이너 막(330)을 노출시키는 제2 개구(343)를 함께 형성할 수 있다. 이와는 달리, 제2 개구(343)는 제2 리세스(341)와는 별도의 공정을 통해 형성할 수도 있다.
이후, 제2 리세스(341)의 내벽 및 주변 회로 영역(P)에 형성된 제2 층간 절연막(220) 상에 스페이서막(350)을 형성한다. 스페이서막(350)은 라이너 막(330)과 실질적으로 동일한 물질을 사용하여 형성할 수 있다. 이에 따라, 기판(100)의 주변 회로 영역(P)에서 스페이서막(350)과 라이너 막(330)은 서로 병합될 수 있으며, 앞으로는 상기 병합된 막 구조물을 스페이서막(350)으로 통칭하기로 한다.
도 11을 참조하면, 스페이서막(350)을 이방성 식각하여 제2 층간 절연막(220) 및 게이트 구조물(180)의 마스크(170) 상에 형성된 스페이서막(350) 부분을 제거함으로써 마스크(170) 상면을 부분적으로 노출시킨다. 이어, 노출된 마스크(170) 부분 및 제3 도전막(160) 패턴의 일부를 예를 들어 건식 식각 공정을 수행함으로써 제거한다. 이에 따라, 스페이서(355)는 제2 리세스(341)의 측벽 상에 부분적으로 형성될 수 있다.
한편, 주변 회로 영역(P)에서 스페이서(355)를 형성할 때, 셀 영역(C)에서는 제2 불순물 영역(112)을 노출시키도록 제2 개구(343)에 의해 노출된 라이너 막(330) 부분을 함께 제거할 수 있다. 이와는 달리, 노출된 라이너 막(330) 부분은 스페이서(355) 형성과는 별도의 공정을 통해 제거할 수도 있다.
도 12를 참조하면, 제2 리세스(341)를 채우는 콘택 플러그(380)를 형성한다.
콘택 플러그(380)는 제2 리세스(341)의 내벽, 스페이서(355) 및 제2 층간 절연막(220) 상에 예를 들어 티타늄(Ti) 및/또는 티타늄 질화물(TiN)을 사용하여 배리어막(도시하지 않음)을 형성하고, 제2 리세스(341)의 나머지 부분을 채우는 금속막(도시하지 않음)을 예를 들어 텅스텐(W)을 사용하여 형성한 뒤, 제2 층간 절연막(220)의 상면이 노출될 때까지 상기 배리어막 및 금속막을 평탄화함으로써 형성할 수 있다. 이에 따라, 콘택 플러그(380)는 금속막 패턴(370) 및 이를 감싸는 배리어막 패턴(360)을 포함할 수 있다.
전술한 바와 같이, 콘택 플러그(380)는 상대적으로 저항이 낮은 제3 도전막 패턴(160) 상에 형성되어 오로지 제3 도전막 패턴(160)과 접촉하도록 형성됨으로써, 게이트 구조물(180)과 콘택 플러그(380) 간의 접촉 저항이 낮아질 수 있다.
한편, 셀 영역(C)에서는 제2 개구(343)를 채우는 비트 라인 콘택(375)을 형성할 수 있다. 일 시시예에 있어서, 비트 라인 콘택(375)을 주변 회로 영역(P)에서 상기 배리어막을 형성한 후 상기 금속막을 형성할 때, 이와 동시에 셀 영역(C)에서도 제2 개구(343)를 채우도록 하고 이어 평탄화 공정을 수행함으로써 형성할 수 있다. 이와는 달리, 비트 라인 콘택(375)는 콘택 플러그(380)와는 별도의 공정을 통해 형성할 수도 있다.
다시 도 9를 참조하면, 제2 층간 절연막(220) 상에 비트 라인 콘택(375)과 접촉하는 비트 라인(390)을 형성한다. 일 실시예에 있어서, 비트 라인(390)은 콘택 플러그(380)와도 접촉하도록 형성될 수도 있다.
비트 라인(390)은 도핑된 폴리 실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성할 수 있으며, 일 실시예에서 제1 방향을 따라 연장될 수 있다.
전술한 바와 같이, 상대적으로 저항이 큰 제1 및 제2 도전막 패턴들(130, 150)과 저항이 작은 제3 도전막 패턴(160)을 포함하는 게이트 구조물(180)에 접촉하는 콘택 플러그(380)를 형성할 때, 제1 층간 절연막(200) 형성 전 게이트 구조물(180)을 커버하는 라이너 막(330)을 더 형성하고, 이를 콘택 플러그(380) 형성을 위한 제2 리세스(341) 형성 시 식각 정지막으로 사용함으로써, 콘택 플러그(380)를 제3 도전막 패턴(160) 상에 형성할 수 있다. 즉, 콘택 플러그(380)가 제1 및 제2 도전막 패턴들(130, 150)과는 접촉하지 않고, 오로지 제3 도전막 패턴(160)과 직접 접촉하도록 형성됨으로써, 게이트(180) 구조물과 콘택 플러그(380) 간의 접촉 저항을 낮출 수 있다.
지금까지는 저항성 불량이 제거된 2차원 메모리 소자 및 이의 제조 방법에 대하여 설명하였지만, 3차원 메모리 소자 및 이의 제조 방법에서도 가능할 것이다. 즉, 2차원 메모리 소자 및 3차원 메모리 소자가 셀 영역에서는 서로 다른 구조를 갖는 반면, 주변 회로 영역에서는 동일한 구조를 가짐에 따라, 게이트 구조물에 접촉하는 콘택 플러그 형성 시, 상기 콘택 플러그의 측벽을 둘러싸는 스페이서를 일부 제거하거나, 또는 상기 게이트 구조물을 커버하는 라이너 막을 더 형성하고 이를 상기 콘택 플러그 형성을 위한 리세스 형성 시 식각 정지막으로 사용할 경우, 본 발명의 범위에 포함될 수 있음은 당해 기술 분야에서 통상의 지식을 가진 자라면 충분히 이해할 수 있을 것이다.
100: 기판 111: 제1 불순물 영역
112: 제2 불순물 영역 120: 게이트 절연막 패턴
130: 제1 도전막 패턴 140: 유전막 패턴
150: 제2 도전막 패턴 160: 제3 도전막 패턴
170: 마스크 180: 게이트 구조물
190: 스페이서 200: 제1 층간 절연막
210: 공통 소스 라인 220: 제2 층간 절연막
231: 제1 리세스 233: 제1 개구
240, 350: 스페이서막 243, 355: 스페이서
250: 희생막 260, 360: 배리어막 패턴
270, 370: 금속막 패턴 275, 375: 비트 라인 콘택
280, 380: 콘택 플러그 290, 390: 비트 라인
330: 라이너 막 341: 제2 리세스
343: 제2 개구

Claims (10)

  1. 기판 상에 순차적으로 적층된 제1 도전막 패턴 및 상기 제1 도전막 패턴보다 작은 저항을 갖는 제2 도전막 패턴을 포함하는 게이트 구조물;
    상기 제2 도전막 패턴의 상면을 통과하여 그 내부로 관통하며, 측벽이 상기 제2 도전막 패턴과 적어도 부분적으로 직접 접촉하는 콘택 플러그; 및
    상기 콘택 플러그의 측벽 일부를 둘러싸며 상기 게이트 구조물에 접촉하는 스페이서를 포함하며,
    상기 콘택 플러그는 금속막 패턴 및 이를 둘러싸는 배리어막 패턴을 포함하고,
    적어도 제2 도전막 패턴에 접촉하는 상기 배리어막 패턴 부분의 폭은 제2 도전막 패턴에 접촉하지 않는 상기 배리어막 패턴 부분들의 폭보다 큰 메모리 장치.
  2. 제1항에 있어서, 상기 제1 도전막 패턴은 불순물이 도핑된 폴리실리콘을 포함하고, 상기 제2 도전막 패턴은 금속을 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 게이트 구조물을 커버하는 층간 절연막을 더 포함하며, 상기 콘택 플러그 및 상기 스페이서는 상기 층간 절연막을 관통하는 것을 특징으로 하는 메모리 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 기판은 메모리 셀들이 형성되는 셀 영역과 주변 회로들이 형성되는 주변 회로 영역을 포함하며,
    상기 게이트 구조물은 상기 기판의 주변 회로 영역 상에 형성되는 것을 특징으로 하는 메모리 장치.
  6. 기판 상에 순차적으로 적층된 제1 및 제2 도전막 패턴들을 포함하는 게이트 구조물을 형성하는 단계;
    상기 제2 도전막 패턴의 상면을 통과하여 그 내부로 관통하고, 상기 제1 도전막 패턴의 상면을 통과하여 그 내부 중 일부를 관통하는 리세스를 형성하는 단계;
    상기 제2 도전막 패턴의 적어도 일부를 노출시키는 스페이서를 상기 리세스의 측벽 일부 상에 형성하는 단계; 및
    상기 리세스를 채우는 콘택 플러그를 형성하는 단계를 포함하며,
    상기 콘택 플러그는 금속막 패턴 및 이를 둘러싸는 배리어막 패턴을 포함하고,
    적어도 제2 도전막 패턴에 접촉하는 상기 배리어막 패턴 부분의 폭은 제2 도전막 패턴에 접촉하지 않는 상기 배리어막 패턴 부분들의 폭보다 큰 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 리세스의 내벽 상에 스페이서막을 형성하는 단계;
    상기 스페이서막의 적어도 일부를 노출시키는 희생막을 상기 스페이서막 상에 형성하는 단계; 및
    상기 희생막에 의해 노출된 상기 스페이서막 부분을 제거하여 상기 제2 도전막 패턴의 일부를 노출시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 희생막에 의해 노출된 상기 스페이서막 부분을 제거하여 상기 제2 도전막 패턴의 일부를 노출시키는 단계 이후에,
    상기 스페이서막을 이방성 식각하는 단계를 더 포함하는 것을 특징으로 하는메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 희생막을 형성하는 단계는 낮은 갭필(gap-fill) 특성을 갖는 물질을 사용하여 수행되는 것을 특징으로 하는 메모리 장치의 제조 방법.
  10. 제6항에 있어서, 상기 게이트 구조물을 형성하는 단계 이후에, 상기 게이트 구조물을 커버하는 층간 절연막을 형성하는 단계를 더 포함하며,
    상기 제2 도전막 패턴 및 상기 제1 도전막 패턴의 일부를 관통하는 상기 리세스를 형성하는 단계는 상기 층간 절연막을 관통하도록 상기 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112631367A (zh) * 2016-02-13 2021-04-09 杭州海存信息技术有限公司 基于三维存储器的处理器
US10510598B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080017904A1 (en) * 2006-07-20 2008-01-24 Hitachi, Ltd. Semiconductor device
US20100190328A1 (en) * 2008-02-29 2010-07-29 Roland Hampp Self Aligned Silicided Contacts

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230814B1 (ko) * 1997-03-05 1999-11-15 김영환 플래시 메모리 소자 및 그 제조방법
KR20000025638A (ko) 1998-10-13 2000-05-06 김영환 반도체 소자의 콘택 형성 방법
KR20010060039A (ko) 1999-12-31 2001-07-06 박종섭 반도체 소자의 제조방법
JP2004273972A (ja) 2003-03-12 2004-09-30 Renesas Technology Corp 半導体装置
TWI237871B (en) 2003-11-17 2005-08-11 Nanya Technology Corp Method of forming contacts for memory device
KR100731096B1 (ko) 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 이의 제조방법
JP2008041895A (ja) 2006-08-04 2008-02-21 Renesas Technology Corp 半導体装置およびその製造方法
US20080067554A1 (en) * 2006-09-14 2008-03-20 Jae-Hun Jeong NAND flash memory device with 3-dimensionally arranged memory cell transistors
JP2009059882A (ja) * 2007-08-31 2009-03-19 Nec Electronics Corp 半導体装置
KR20090077275A (ko) 2008-01-10 2009-07-15 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
US8188535B2 (en) * 2008-05-16 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
US8039388B1 (en) 2010-03-24 2011-10-18 Taiwam Semiconductor Manufacturing Company, Ltd. Main spacer trim-back method for replacement gate process
US9231106B2 (en) * 2013-03-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an asymmetric source/drain structure and method of making same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080017904A1 (en) * 2006-07-20 2008-01-24 Hitachi, Ltd. Semiconductor device
US20100190328A1 (en) * 2008-02-29 2010-07-29 Roland Hampp Self Aligned Silicided Contacts

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