KR101617252B1 - 트랜지스터의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법 - Google Patents

트랜지스터의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법 Download PDF

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Abstract

트랜지스터의 형성 방법에서, 기판 상부를 부분적으로 제거하여 트렌치를 형성한다. 상부에 보이드(void)를 갖는 소자 분리막을 상기 트렌치 내부에 형성하여 상기 기판에 액티브 패턴을 정의한다. 상기 액티브 패턴 및 상기 소자 분리막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 리세스를 형성한다. 플라즈마 처리 공정을 수행하여, 상기 포토레지스트 패턴을 제거하고 상기 보이드를 매립한다. 상기 리세스를 매립하는 게이트 절연막 및 게이트 전극을 형성한다.

Description

트랜지스터의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법 {METHODS OF FORMING TRANSISTORS AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES INCLUDING THE SAME}
본 발명은 트랜지스터의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가하고, 디자인 룰이 계속 감소하면서, 채널 영역의 길이도 감소하고 있다. 채널 길이가 감소하는 경우, 임계 전압이 변화하고, 펀치 스루(punch through) 현상을 일으키는 짧은 채널 효과(short channel effect)가 발생하는 문제가 있다. 따라서, 이를 해결하기 위해서 향상된 채널 길이를 갖는 매립형 채널 어레이 트랜지스터(BCAT)와 같은 새로운 구조를 갖는 트랜지스터에 대한 연구가 진행되고 있다.
본 발명의 일 목적은 향상된 신뢰도를 갖는 트랜지스터의 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 향상된 신뢰도를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 트랜지스터의 형성 방법에 따르면, 기판 상부를 부분적으로 제거하여 트렌치를 형성한다. 상부에 보이드(void)를 갖는 소자 분리막을 상기 트렌치 내부에 형성하여 상기 기판에 액티브 패턴을 정의한다. 상기 액티브 패턴 및 상기 소자 분리막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 리세스를 형성한다. 플라즈마 처리 공정을 수행하여, 상기 포토레지스트 패턴을 제거하고 상기 보이드를 매립한다. 상기 리세스를 매립하는 게이트 절연막 및 게이트 전극을 형성한다.
예시적인 실시예들에 따르면, 상기 소자 분리막을 형성하는 단계는, 상기 트렌치의 내벽 상에 산화물을 포함하는 제1 절연막 패턴을 형성하는 단계 및 상기 제1 절연막 패턴 상에 질화물을 포함하는 제2 절연막 패턴을 형성하는 단계를 포함할 수 있다. 상기 보이드는 상기 제2 절연막 패턴 상부에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하는 단계는 산소 가스를 포함하는 분위기 하에서 상기 플라즈마 처리 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하는 단계는 상기 제2 절연막 패턴을 산화하여, 상기 보이드를 매립할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하는 단계는 산소 플라즈마가 상기 포토레지스트 패턴을 애싱(ashing)할 수 있다.
예시적인 실시예들에 따르면, 상기 소자 분리막을 형성하는 단계는 상기 트렌치를 매립하며 산화물을 포함하는 제1 절연막 패턴을 형성하는 단계를 포함할 수 있다. 상기 보이드는 상기 제1 절연막 패턴 상부에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하는 단계는 산소 및 질소 가스를 포함하는 분위기 하에서 상기 플라즈마 처리 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하는 단계는 상기 제1 절연막 패턴을 질화하여, 상기 보이드를 매립할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하는 단계는 상기 플라즈마 처리 공정을 약 60초 이상의 시간 동안 진행할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 전극을 형성하는 단계는 상기 게이트 전극의 상면이 상기 액티브 패턴의 상면보다 낮게 위치하도록 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 기판 상부에 불순물을 주입하여 불순물 영역을 형성하는 단계를 더 포함하고, 상기 불순물 영역은 상기 트랜지스터의 소스 및 드레인 영역으로 역할을 할 수 있다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 기판 상부를 부분적으로 제거하여 트렌치를 형성한다. 상부에 보이드(void)를 갖는 소자 분리막을 상기 트렌치 내부에 형성하여 상기 기판에 액티브 패턴을 정의한다. 상기 액티브 패턴 및 상기 소자 분리막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 리세스를 형성한다. 플라즈마 처리 공정을 수행하여, 상기 포토레지스트 패턴을 제거하고 상기 보이드를 매립한다. 상기 리세스를 매립하는 게이트 절연막 및 게이트 전극을 형성한다. 상기 기판에 전기적으로 연결되는 플러그를 수용하는 층간 절연막을 상기 기판 상에 형성한다. 상기 플러그에 전기적으로 연결되며, 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터를 형성한다.
예시적인 실시예들에 따르면, 상기 소자 분리막을 형성하는 단계는 상기 트렌치의 내벽 상에 산화물을 포함하는 제1 절연막 패턴을 형성하는 단계 및 상기 제1 절연막 패턴 상에 질화물을 포함하는 제2 절연막 패턴을 형성하는 단계를 포함할 수 있다. 상기 보이드는 상기 제2 절연막 패턴 상부에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하는 단계는 산소 가스를 포함하는 분위기 하에서 상기 플라즈마 처리 공정을 수행하는 단계를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하는 단계는 상기 제2 절연막 패턴을 산화하여, 상기 보이드를 매립하고, 산소 플라즈마가 상기 포토레지스트 패턴을 애싱(ashing)할 수 있다.
본 발명의 실시예들에 따르면, 상기 트랜지스터 제조 공정은 플라즈마 처리 공정을 포함할 수 있다. 상기 플라즈마 처리 공정은 소자 분리막을 산화 또는 질화시켜 상기 소자 분리막 내에 위치하는 보이드를 제거할 뿐만 아니라, 동시에 잔류하는 포토레지스트 패턴을 제거할 수 있다. 따라서, 이후 형성될 게이트 전극의 구성 물질이 불가피하게 보이드를 매립하여 발생할 수 있는 트랜지스터의 불량을 방지할 수 있다. 이에 따라, 공정 시간 및 공정 비용을 감소시키고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 8은 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 9 내지 도 12는 다른 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다.
도 13 및 도 14는 다른 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 19는 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 8은 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도들 및 평면도들이다.
구체적으로, 도 1a, 2a, 3a, 4a, 5a, 6a, 7a 및 도 8a는 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 평면도들이고, 도 1b, 2b, 3b, 4b, 4c, 5b, 6b, 6c, 7b 및 8b는 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다. 설명의 편의를 위해서, 도 1b, 2b, 3b, 4b, 5b, 6b, 7a 및 도 8b는 각각 도 1a, 2a, 3a, 4a, 5a, 6a, 7a 및 도 8a의 I-II 라인을 따라 자른 단면(A)과 도 1a, 2a, 3a, 4a, 5a, 6a, 7a 및 도 8a의 III-IV 라인을 따라 자른 단면(B)을 함께 도시한다. 또한, 도 4c 및 도 6c는 각각 도 4a 및 도 6a의 V-VI 라인을 따라 자른 단면(C)와 도 4a 및 도 6a의 III-IV 라인을 따라 자른 단면(B)을 함께 도시한다.
도 1a 및 도 1b를 참조하면, 기판(100) 상부에 불순물들을 주입하여 제1 불순물 영역(103)을 형성한 후, 기판(100) 상부를 부분적으로 제거하여 제1 트렌치(105) 및 제2 트렌치(107)를 형성하여 액티브 패턴(110)을 정의할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다.
기판(100) 상부에 n형 불순물들 또는 p형 불순물들을 주입하여, 제1 불순물 영역(103)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물들은 인, 비소와 같은 n형 불순물들을 포함할 수 있다.
제1 트렌치(105) 및 제2 트렌치(107)는 기판(100) 상에 마스크 막(도시되지 않음) 및 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 사용하여 상기 마스크 막을 식각함으로써 마스크를 형성한 후, 상기 포토레지스트 패턴 및 상기 마스크를 식각 마스크로 사용하여 기판(100) 상부를 식각함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 트렌치(105) 및 제2 트렌치(107)는 건식 식각 공정을 통해 형성될 수 있으며, 상기 건식 식각 공정 이후에 산소 플라즈마를 이용하여 잔류하는 상기 포토레지스트 패턴을 제거하는 애싱(ashing) 공정을 더 수행할 수 있다. 도 1b에 도시된 바와 같이, 제1 트렌치(105)는 실질적으로 제2 트렌치(107)보다 넓은 폭을 가질 수 있다.
이때, 제1 트렌치(105) 및 제2 트렌치(107)가 형성되지 않은 기판(100) 상부가 액티브 패턴들(110)로 정의될 수 있다. 각각의 액티브 패턴들(110)은 상면에서 제1 폭(W1)을 가지며, 제1 트렌치(105) 및 제2 트렌치(107)의 하면으로부터 제1 높이(H1)를 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 액티브 패턴들(110)은 제1 방향을 따라 복수 개로 형성될 수 있으며, 각각이 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장될 수 있다. 예를 들어, 도 1a에 도시된 바와 같이 액티브 패턴들(110)은 상기 제1 방향과 예각을 이루는 제3 방향을 따라 제1 거리(D1)로 이격될 수 있고(즉, 제2 트렌치(107)에 의해서 이격될 수 있고), 인접하는 두 개의 액티브 패턴들(110)은 하나의 액티브 패턴 쌍을 형성할 수 있다. 또한, 복수의 상기 액티브 패턴 쌍들은 상기 제3 방향을 따라 제2 거리(D2)로 이격되어(즉, 제1 트렌치(105)에 의해서 이격되어) 배치될 수 있다. 즉, 제2 거리(D2)는 제1 거리(D1)보다 실질적으로 큰 값을 가질 수 있다.
상기 포토레지스트 패턴을 제거하는 애싱 공정에서 사용되는 산소 플라즈마는 기판(100) 상부(즉, 액티브 패턴들(110)의 상부)를 비등방성으로 식각할 수 있다. 이에 따라, 액티브 패턴들(110)의 상부 측벽에는 함몰부(113)가 형성될 수 있다. 즉, 상기 측벽은 직선 프로파일이 아닌, 휘어진 프로파일(bowing profile)을 가질 수 있다. 결과적으로, 액티브 패턴들(110) 상부는 직선 프로파일을 가질 때와 비교하여 보다 작은 폭을 가질 수 있다.
도 2a 및 도 2b를 참조하면, 제1 트렌치(105) 및 제2 트렌치(107)를 매립하는 하나 이상의 절연막들을 형성한 후, 상기 절연막들의 상부를 제거하여 소자 분리막(120)을 형성할 수 있다.
구체적으로, 기판(100) 및 액티브 패턴들(110) 상에 제1 절연막 및 제2 절연막을 순차적으로 적층하여 제1 트렌치(105) 및 제2 트렌치(107)를 매립하고, 액티브 패턴들(110)의 상면이 노출될 때까지 상기 제1 및 제2 절연막들을 평탄화하여 제1 절연막 패턴(121) 및 제2 절연막 패턴(124)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막은 중온 산화물(Middle Temperature Oxide: MTO)과 같은 산화물을 사용하여 형성할 수 있으며, 상기 제2 절연막은 실리콘 질화물(SiN)과 같은 질화물을 사용하여 형성할 수 있다.
도시된 바와 같이, 제1 절연막 패턴(121) 및 제2 절연막 패턴(124)은 제1 트렌치(105)를 전체적으로 매립할 수 있으나, 제2 트렌치(107)는 부분적으로만 매립할 수 있다. 제1 절연막 패턴(121)은 제2 트렌치(107)의 내벽(즉, 액티브 패턴들(110)의 측벽)을 따라 균일한 두께로 형성될 수 있다. 이에 따라, 액티브 패턴들(110) 상부 측벽에 존재하는 함몰부(113)에 의해서, 제1 절연막 패턴(121)의 프로파일이 휘어질 수 있다. 제1 및 제2 절연막 패턴들(121, 124)을 형성하는 과정에서, 비교적 좁은 폭을 갖는 제2 트렌치(107) 내부에 보이드(128)가 형성될 수 있다. 즉, 상기 제1 및/또는 제2 절연막들을 형성하는 과정에서, 상기 제1 및/또는 제2 절연막이 제2 트렌치(107)의 상부를 막으면서 보이드(128)가 형성될 수 있다. 보이드(128)는 인접하는 액티브 패턴들(110)의 사이에 위치하며, 상기 제2 방향을 따라서 연장될 수 있다.
제1 절연막 패턴(121) 및 제2 절연막 패턴(124)은 소자 분리막(120)을 정의할 수 있으며, 소자 분리막(120)은 액티브 패턴들(110)을 전기적으로 절연시킬 수 있다.
도 3a 및 도 3b를 참조하면, 액티브 패턴들(110) 및 소자 분리막(120) 상에 마스크(130) 및 포토레지스트 패턴(133)을 형성할 수 있다.
구체적으로, 액티브 패턴들(110) 및 소자 분리막(120) 상에, 마스크막 및 포토레지스트 막을 순차적으로 형성하고, 상기 포토레지스트 막을 패터닝하여 포토레지스트 패턴(133)을 형성하며, 상기 포토레지스트 패턴을 이용한 식각 공정을 통해 상기 마스크막을 패터닝하여 마스크(130)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 포토레지스트 막은 비정질 탄소 막(Amorphous Carbon Layer; ACL)과 같은 유기물을 사용하여 형성할 수 있으며, 상기 마스크막은 MTO와 같은 산화물을 사용하여 형성할 수 있다.
마스크(130) 및 포토레지스트 패턴(133)은 상기 제3 방향으로 연장될 수 있으며, 상기 제3 방향에 실질적으로 수직한 제4 방향을 따라 복수 개의 마스크들(110) 및 포토레지스트 패턴들(133)이 배열될 수 있다.
도 4a 내지 도 4c를 참조하면, 포토레지스트 패턴(133) 및 마스크(130)를 식각 마스크로 사용하여 액티브 패턴들(110) 및 소자 분리막(120)의 상부들을 식각함으로써 리세스(135)를 형성할 수 있다.
리세스(135)는 식각된 액티브 패턴들(110) 및 소자 분리막(120)의 상면과 액티브 패턴들(110), 소자 분리막(120), 마스크(130) 및 포토레지스트 패턴들(133)의 측면에 의해서 정의될 수 있다. 예시적인 실시예들에 있어서, 리세스(135)는 상기 제3 방향으로 연장되며, 상기 제4 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 도 4b의 (A)에 도시된 바와 같이 리세스(135) 아래에 위치하는 액티브 패턴들(110)은 상기 제1 높이(H1)보다 실질적으로 작은 제2 높이(H2)를 가질 수 있다.
상기 식각 공정을 통해서, 마스크(130)에 의해서 노출된 소자 분리막(120) 상부가 제거되므로, 제거된 소자 분리막(120) 내에 위치하는 보이드(128)도 부분적으로 제거될 수 있다. 다만, 도 4c의 (C)에 도시된 바와 같이 마스크(130)에 의해서 커버되는 소자 분리막(120) 상부에 위치하는 보이드(128)들은 제거되지 않을 수 있다. 오히려, 상기 식각 공정에 의해서, 마스크(130)와 겹치는 위치에 존재하는 보이드(128)의 크기가 확장될 수 있다.
또한, 리세스(135)가 형성됨에 따라, 제1 불순물 영역(103)은 제2 불순물 영역(137)과 제3 불순물 영역(139)으로 구분될 수 있다. 제2 및 제3 불순물 영역들(137, 139)은 각기 상기 트랜지스터의 소스 및 드레인 영역들로 역할을 할 수 있다.
도 5a 및 도 5b를 참조하면, 마스크(130)에 의해서 노출된 소자 분리막(120)의 상부를 부분적으로 제거하여, 소자 분리막(120)으로부터 돌출된 액티브 패턴들(110)을 형성할 수 있다.
소자 분리막(120)의 상부는 액티브 패턴들(110)을 구성하는 물질과 식각 선택비를 갖는 물질을 포함할 수 있으므로, 습식 식각 공정을 통해서 소자 분리막(120)의 상부만을 부분적으로 제거할 수 있다. 이에 따라, 식각되지 않은 액티브 패턴들(100)은 소자 분리막(120)으로부터 돌출되어 반도체 핀(fin)을 형성할 수 있다.
도 6a 내지 도 6c를 참조하면, 플라즈마 처리 공정을 수행하여 보이드(128) 및 포토레지스트 패턴(133)을 제거할 수 있다.
상기 플라즈마 처리 공정은 산소 가스를 포함하는 분위기에서 수행될 수 있다. 예시적인 실시예들에 있어서, 상기 플라즈마 처리 공정은 약 250℃ 내지 약 300℃의 온도에서 산소 가스 및 질소 가스 (또는 아르곤과 같은 비활성 가스)를 포함하는 분위기에서 수행될 수 있다. 이때, 산소 가스와 질소 가스의 주입량 비율은 약 10:1 일 수 있다. 또한, 상기 플라즈마 처리 공정은 약 4000W 내지 약 5000W의 전원을 이용하여 약 60초 이상의 시간 동안 수행될 수 있다. 상기 플라즈마 처리 공정의 수행 시간이 약 60초 이상인 경우에, 아래에서 설명되는 제2 절연막 패턴(124)이 산화되어, 보이드(128)를 충분히 매립할 수 있다.
상기 플라즈마 처리 공정은 제2 절연막 패턴(124)을 부분적으로 산화시킬 수 있다. 예를 들어, 제2 절연막 패턴(124)이 실리콘 질화물을 포함하는 경우, 상기 플라즈마 처리 공정은 상기 실리콘 질화물을 실리콘 산화물과 실리콘 산질화물로 산화시킬 수 있다. 이에 따라 제2 절연막 패턴(124)의 부피가 증가될 수 있으며, 도 6c의 (C)에 도시된 바와 같이 제2 절연막 패턴(124) 내에 위치하는 보이드(128)를 매립할 수 있다. 따라서, 이후 형성될 게이트 전극(150)(도 7a 및 도 7b 참조)의 구성 물질이 불가피하게 보이드(128)를 매립하여 발생할 수 있는 트랜지스터의 불량을 방지할 수 있다.
상기 플라즈마 처리 공정을 통해서, 상기 유기물을 포함하는 포토레지스트 패턴(133) 역시 제거될 수 있다. 예시적인 실시예들에 있어서, 포토레지스트 패턴(133)이 상기 비정질 탄소막(ACL)을 포함하는 경우, 상기 ACL은 산소 플라즈마와 반응하여 기상의 이산화탄소를 형성할 수 있으며, 이에 따라 포토레지스트 패턴(133)은 완전히 제거될 수 있다. 즉, 상기 플라즈마 처리 공정은 포토레지스트 패턴(133)을 제거하기 위한 애싱(ashing) 공정으로 이용될 수 있다.
도 7a 및 도 7b를 참조하면, 리세스(135)의 내벽 상에 게이트 절연막 패턴(140)을 형성하고, 이후 리세스(135)를 부분적으로 매립하는 게이트 전극(150)을 형성할 수 있다.
구체적으로, 리세스(135)의 내벽, 액티브 패턴들(110) 및 소자 분리막(120) 상에 게이트 절연막 및 게이트 전극막을 순차적으로 형성한 후, 상기 게이트 절연막 및 상기 게이트 전극막의 상부를 제거하여 게이트 절연막 패턴(140) 및 게이트 전극(150)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 CVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다. 다른 예시적인 실시예들에 있어서, 상기 게이트 절연막은 리세스(135)에 의해서 노출된 액티브 패턴들(110)의 표면을 열산화하여 형성될 수도 있다. 또한, 상기 게이트 전극막은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 PVD 공정, ALD 공정, 스퍼터링(sputtering) 공정 등을 통해 상기 게이트 절연막 상에서 리세스(135)를 전체적으로 매립하도록 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐(W)을 포함하는 그룹에서 선택된 적어도 하나 이상을 사용하여 형성될 수 있다.
이후, 상기 게이트 절연막 및 상기 게이트 전극막의 상부는 기계 화학적 연마(Chemical Mechanical Polishing; CMP) 공정 및/또는 에치백(Each Back) 공정을 통해서 평탄화될 수 있다. 즉, 마스크(130) 상에 위치하는 상기 게이트 절연막 부분을 제거하여, 리세스(135) 내벽 상에 게이트 절연막 패턴(140)을 형성할 수 있다. 또한, 마스크(130) 상에 위치하는 게이트 전극막을 평탄화 공정을 통해서 제거하고, 리세스(135) 상부를 매립하는 게이트 전극막 부분을 이방성 식각 공정을 통해서 추가적으로 제거하여, 리세스(135) 하부를 매립하는 게이트 전극(150)을 형성할 수 있다. 예시적인 실시예들에 있어서, 도 7b의 (B)에서 도시된 바와 같이 게이트 전극(150)은 리세스(135)가 형성되지 않은 액티브 패턴(110)의 상면보다 실질적으로 낮은 상면을 갖도록 형성될 수 있고, 이에 따라, 게이트 전극(150)은 매립형 게이트 전극으로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 게이트 전극(150) 상에 리세스(135) 상부를 매립하는 캐핑막 패턴(160)을 형성할 수 있다.
캐핑막 패턴(160)은 게이트 전극(150), 게이트 절연막 패턴(140) 및 마스크(130) 상에 캐핑막을 형성하여 리세스(135)를 충분히 매립한 후, 상기 캐핑막 상부를 CMP 및/또는 에치백 공정을 통해서 평탄화하여, 캐핑막 패턴(160)을 형성할 수 있다. 예를 들어, 상기 캐핑막은 실리콘 질화물을 사용하여 형성될 수 있으며, 상기 평탄화 공정은 마스크(130)의 상면이 노출될 때까지 수행될 수 있다.
이에 따라, 게이트 전극(150), 게이트 절연막 패턴(140) 및 제1 및 제2 불순물 영역들(137, 139)은 매립형 채널 어레이 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터 제조 공정은 플라즈마 처리 공정을 포함할 수 있다. 상기 플라즈마 처리 공정은 제2 절연막 패턴(124)을 산화시켜 제2 절연막 패턴(124) 내에 위치하는 보이드(128)를 제거할 뿐만 아니라, 동시에 잔류하는 포토레지스트 패턴(133)을 제거할 수 있다. 따라서, 이후 형성될 게이트 전극(150)의 구성 물질이 불가피하게 보이드(128)를 매립하여 발생할 수 있는 트랜지스터의 불량을 방지할 수 있다. 이에 따라, 공정 시간 및 공정 비용을 감소시키고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 9 내지 도 12는 다른 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다. 상기 트랜지스터의 형성 방법은 도 1 내지 도 8을 참조하여 설명한 트랜지스터의 형성 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
설명의 편의를 위해서, 도 9 내지 도 12는, 도 1a 등의 III-IV 라인을 따라 자른 단면(B)과 도 1a 등의 V-VI 라인을 따라 자른 단면(C)을 함께 도시한다.
도 9를 참조하면, 기판(100) 상부에 불순물들을 주입하여 제1 불순물 영역(103)을 형성한 후, 기판(100) 상부를 제거함으로써 제1 트렌치(105), 제2 트렌치(107)를 형성하여 액티브 패턴(110)을 정의하고, 제1 트렌치(107) 및 제2 트렌치(107)를 매립하는 소자 분리막(120)을 형성할 수 있다.
제1 불순물 영역(103), 제1 트렌치(105), 제2 트렌치(107) 및 액티브 패턴(110)은 도 1a 및 도 1b를 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다.
소자 분리막(120)은 제1 및 제2 트렌치들(105, 107)의 하부를 매립하는 제1 절연막 패턴(122)을 형성한 후, 제1 및 제2 트렌치들(105, 107)의 나머지 부분을 매립하는 제2 절연막 패턴(125)을 형성하여 완성될 수 있다.
구체적으로, 제1 절연막 패턴(122)은 기판(100) 및 액티브 패턴들(110) 상에 제1 및 제2 트렌치들(105, 107)을 매립하는 제1 절연막을 형성한 후, 액티브 패턴들(110) 상면이 노출될 때까지 상기 제1 절연막의 상부를 평탄화하고, 이방성 식각 공정을 통해서 제1 및 제2 트렌치들(105, 107)의 상부를 매립하는 제1 절연막 부분을 추가적으로 제거하여 형성될 수 있다. 또한, 제2 절연막 패턴(125)은 제1 절연막 패턴(122) 및 액티브 패턴들(110) 상에 제2 절연막을 형성한 후, 액티브 패턴들(110) 상면이 노출될 때까지 상기 제2 절연막의 상부를 평탄화하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 절연막은 MTO과 같은 산화물을 사용하여 형성할 수 있으며, 상기 제2 절연막은 SiN과 같은 질화물을 사용하여 형성할 수 있다.
이때, 제2 절연막 패턴(125)을 형성하는 과정에서, 제2 절연막 패턴(125) 내부에 보이드(128)가 형성될 수 있다.
도 10을 참조하면, 액티브 패턴들(110) 및 소자 분리막(120) 상에 마스크(130) 및 포토레지스트 패턴(133)을 형성하고, 마스크(130)를 식각 마스크로 사용하여 액티브 패턴들(110) 및 소자 분리막(120)의 상부들을 식각함으로서 리세스(135)를 형성할 수 있다.
도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 마스크(130), 포토레지스트 패턴(133) 및 리세스(135)를 형성할 수 있다.
리세스(135)를 형성하는 과정에서, 제2 절연막 패턴(125)도 부분적으로 제거될 수 있고, 제거되는 제2 절연막 패턴(125) 내에 위치하는 보이드(128)도 부분적으로 제거될 수 있다. 반면에, 마스크(130)에 의해서 커버되는 영역에서, 소자 분리막(120) 상부에 위치하는 보이드(128)들은 제거되지 않을 수 있다. 오히려, 상기 식각 공정에 의해서, 마스크(130)와 겹치는 영역에 존재하는 보이드(128)의 크기가 확장될 수 있다.
도 11을 참조하면, 플라즈마 처리 공정을 수행하여 보이드(128) 및 포토레지스트 패턴(133)을 제거할 수 있다.
상기 플라즈마 처리 공정은 산소 및 질소 가스를 포함하는 분위기에서 수행될 수 있다. 상기 플라즈마 처리 공정은 도 6을 참조하여 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다. 상기 플라즈마 처리 공정은 제2 절연막 패턴(125)을 부분적으로 산화시켜, 제2 절연막 패턴(125)의 부피를 증가시키고, 제2 절연막 패턴(125) 내에 위치하는 보이드(128)를 매립할 수 있다. 또한, 상기 플라즈마 처리 공정을 통해서, 상기 유기물을 포함하는 포토레지스트 패턴(133)을 동시에 제거할 수 있다.
도 12를 참조하면, 리세스(135)를 매립하는 게이트 절연막 패턴(140), 게이트 전극(150) 및 캐핑막 패턴(160)을 형성할 수 있다. 즉, 도 7 및 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 상기 트랜지스터를 완성할 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터 제조 공정은 플라즈마 처리 공정을 포함할 수 있다. 상기 플라즈마 처리 공정은 제2 절연막 패턴(125)을 산화시켜 제2 절연막 패턴(125) 내에 위치하는 보이드(128)를 제거할 뿐만 아니라, 동시에 잔류하는 포토레지스트 패턴(133)을 제거할 수 있다. 따라서, 이후 형성될 게이트 전극(150)의 구성 물질이 불가피하게 보이드(128)를 매립하여 발생할 수 있는 트랜지스터의 불량을 방지할 수 있다. 이에 따라, 공정 시간 및 공정 비용을 감소시키고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 13 및 도 14는 다른 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다. 상기 트랜지스터의 형성 방법은 도 1 내지 도 8을 참조하여 설명한 트랜지스터의 형성 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
설명의 편의를 위해서, 도 13 및 도 14는, 도 1a 등의 III-IV 라인을 따라 자른 단면(B)과 도 1a 등의 V-VI 라인을 따라 자른 단면(C)을 함께 도시한다.
먼저 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제1 트렌치(105) 및 제2 트렌치(107)는 제1 절연막 패턴(123)으로 매립될 수 있다. 상기 제1 절연막 패턴(123)을 형성하는 과정에서, 상기 제1 절연막 패턴(123)이 제2 트렌치(107)의 상부를 막으면서 보이드(128)가 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 절연막 패턴(123)은 MTO와 같은 산화물을 사용하여 형성할 수 있다.
이후 도 13을 참조하면, 마스크(130)를 식각 마스크로 사용하여 액티브 패턴들(110) 및 소자 분리막(120)의 상부들을 식각함으로써 리세스(135)를 형성할 수 있다.
도 14를 참조하면, 플라즈마 처리 공정을 수행하여 보이드(128) 및 포토레지스트 패턴(133)을 제거할 수 있다.
상기 플라즈마 처리 공정은 질소 및 산소 가스를 포함하는 분위기에서 수행될 수 있다. 예시적인 실시예들에 있어서, 상기 플라즈마 처리 공정은 도 6을 참조하여 설명한 플라즈마 처리 공정과 실질적으로 동일하거나 유사할 수 있다. 다만, 산소 가스와 질소 가스의 주입량 비율은 약 10:1보다 작을 수 있다. 예를 들어, 산소 가스와 질소 가스의 주입량 비율을 약 1:1일 수 있다.
상기 플라즈마 처리 공정들은 제1 절연막 패턴(123)을 부분적으로 질화시켜, 제1 절연막 패턴(123)의 부피를 증가시키고, 이에 따라 제1 절연막 패턴(123) 내에 위치하는 보이드(128)를 매립할 수 있다. 또한, 상기 플라즈마 처리 공정들을 통해서, 상기 유기물을 포함하는 포토레지스트 패턴(133)을 동시에 제거할 수 있다.
이후, 도 7 및 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 상기 트랜지스터를 완성할 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터 제조 공정은 플라즈마 처리 공정을 포함할 수 있다. 상기 플라즈마 처리 공정은 제1 절연막 패턴(123) 내에 위치하는 보이드(128)를 제거할 뿐만 아니라, 동시에 잔류하는 포토레지스트 패턴(133)을 제거할 수 있다. 이에 따라, 공정 시간 및 공정 비용을 감소시키고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 15 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 15를 참조하면, 제1 액티브 패턴들(112)은 제1 방향을 따라 복수 개로 형성될 수 있으며, 각각이 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장될 수 있다. 제1 액티브 패턴들(112) 상에는 상기 제2 방향에 예각을 이루는 제4 방향을 따라 복수 개의 게이트 전극들(150)이 배치될 수 있으며, 게이트 전극들(150)은 상기 제4 방향에 실질적으로 수직한 제3 방향으로 연장될 수 있다. 한편, 비트 라인들(198)은 게이트 전극들(150)에 실질적으로 수직하도록 배치될 수 있다.
설명의 편의를 위해서, 도 16 내지 도 18은, 도 15의 III-IV 라인을 따라 자른 단면(B) 및 도 15의 V-VI 라인을 따라 자른 단면(C)을 함께 도시한다.
도 16을 참조하면, 기판(100) 상에 매립형 채널 어레이 트랜지스터를 형성할 수 있다. 상기 트랜지스터의 형성 방법은 도 1 내지 도 8을 참조하여 설명한 트랜지스터의 형성 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
즉, 기판(100) 상부에 불순물들을 주입하여 불순물 영역을 형성한 후, 기판(100) 상부를 제거하여 제1 및 제2 트렌치들(도시되지 않음)을 형성하여 액티브 패턴(110)을 정의할 수 있다. 상기 제1 및 제2 트렌치들을 매립하는 하나 이상의 절연막들을 형성한 후, 상기 절연막들의 상부를 제거하여 소자 분리막(120)을 형성할 수 있다. 이때, 소자 분리막(120) 내부에는 보이드(도시되지 않음)가 형성될 수 있다. 이후, 액티브 패턴들(110) 및 소자 분리막(120) 상에 마스크(130) 및 포토레지스트 패턴(도시되지 않음)을 형성하고, 마스크(130)를 식각 마스크로 사용하여 액티브 패턴들(110) 및 소자 분리막(120)의 상부들을 식각함으로써 리세스(135)를 형성할 수 있다. 이후, 플라즈마 처리 공정을 수행하여 상기 보이드를 매립하고 상기 포토레지스트 패턴을 제거할 수 있다. 이후, 리세스(135)를 매립하는 게이트 절연막 패턴(140), 게이트 전극(150) 및 캐핑막 패턴(160)을 형성할 수 있다.
도 17을 참조하면, 기판(100) 상에 제1 층간 절연막(180), 제2 층간 절연막(185), 제1 플러그(190), 제2 플러그(192), 제3 플러그(194) 및 비트 라인(198)을 형성할 수 있다.
캐핑막 패턴(160), 마스크(130), 제1 및 제2 불순물 영역들(137, 139) 및 소자 분리막(120)을 커버하는 제1 층간 절연막(180)을 기판(100) 상에 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 층간 절연막(180)은 실리콘 산화물을 사용하여 형성할 수 있다.
이후, 제1 층간 절연막(180) 및 마스크(130)를 부분적으로 식각하여 제1 및 제2 불순물 영역들(172, 174)을 노출시키는 제1 홀들(도시하지 않음)을 형성하고, 상기 제1 제1 홀들을 매립하는 제1 도전막을 제1 층간 절연막(180) 및 제1 및 제2 불순물 영역들(172, 174) 상에 형성한 후, CMP 공정 및/또는 에치 백 공정을 통해 제1 층간 절연막(180)이 노출될 때까지 상기 제1 도전막 상부를 평탄화함으로써, 제1 플러그(190) 및 제2 플러그(192)를 형성할 수 있다. 제1 플러그(190)는 제1 불순물 영역(172)에 접촉할 수 있고, 제2 플러그(192)는 제2 불순물 영역(174)에 접촉할 수 있다. 예를 들어, 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제1 플러그(190)는 비트 라인 콘택으로 기능할 수 있다.
제1 플러그(190)에 접촉하는 제2 도전막을 형성하고 이를 패터닝함으로써 제1 층간 절연막(180) 상에 비트 라인(198)을 형성할 수 있다. 도 15에 도시된 바와 같이, 비트 라인(198)은 상기 제4 방향을 따라 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
이후, 비트 라인(198)을 커버하는 제2 층간 절연막(185)을 제1 층간 절연막(180) 상에 형성할 수 있다. 제2 층간 절연막(185)을 부분적으로 식각하여 제2 플러그(192)를 노출시키는 제2 홀들(도시하지 않음)을 형성하고, 상기 제2 홀들을 매립하는 제3 도전막을 제2 층간 절연막(185) 상에 형성할 수 있다. 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제2 층간 절연막(185)이 노출될 때까지 상기 제3 도전막 상부를 제거함으로써, 상기 제2 홀들 내에 형성된 제3 플러그(194)를 형성할 수 있다. 예를 들어, 상기 제3 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제2 및 제3 플러그들(329, 335)은 커패시터 콘택으로 기능할 수 있다. 이와는 달리, 제2 플러그(192)를 별도로 형성하지 않고, 제3 플러그(194)가 제2 불순물 영역(174)에 직접 접촉하도록 형성하여, 단독으로 상기 커패시터 콘택의 기능을 하게 할 수도 있다.
도 18을 참조하면, 트랜지스터와 전기적으로 연결되는 커패시터를 형성할 수 있다.
우선, 제3 플러그들(194) 및 제2 층간 절연막(185) 상에 식각 저지막(196) 및 몰드막(도시하지 않음)을 형성한다. 예시적인 실시예들에 따르면, 식각 저지막(196)은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 몰드막은 실리콘 산화물을 사용하여 형성될 수 있다. 상기 몰드막 및 식각 저지막(196)을 관통하는 제3 홀들(도시하지 않음)을 형성하여 제3 플러그들(194)을 노출시킨다. 상기 제3 홀들의 내벽 및 상기 몰드막 상에 제4 도전막을 형성하고, 상기 제3 홀들을 채우는 희생막(도시하지 않음)을 상기 제4 도전막 상에 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 상기 몰드막 상면이 노출될 때까지, 상기 희생막 및 제4 도전막 상부를 평탄화하고, 상기 희생막을 제거한다. 이에 따라, 상기 제3 홀들 내벽 상에 하부 전극(200)이 형성된다.
하부 전극(200) 및 식각 저지막(196) 상에 유전막(205)을 형성한다. 유전막(205)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 사용하여 형성할 수 있다.
유전막(205) 상에 상부 전극(210)을 형성한다. 상부 전극(210)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
하부 전극(200), 유전막(205) 및 상부 전극(210)은 커패시터를 형성할 수 있다.
이후, 커패시터를 커버하는 제3 층간 절연막(220)을 제2 층간 절연막(185) 상에 형성할 수 있다.
전술한 공정을 수행함으로써 상기 반도체 장치가 완성된다.
도 19는 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(320), 램(RAM)(330), 사용자 인터페이스(USER INTERFACE)(340), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(350) 및 메모리 시스템(310)을 포함할 수 있다. 메모리 시스템(310)은 메모리 소자(312)와 메모리 컨트롤러(311)를 포함할 수 있다. 메모리 컨트롤러(311)는 메모리 소자(312)를 제어할 수 있도록 구성된다. 메모리 소자(312)는 본 발명의 예시적인 실시예들에 따른 매립형 채널 트랜지스터를 포함할 수 있다. 메모리 소자(312)와 메모리 컨트롤러(311)의 결합에 의해 메모리 시스템(310)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(300)이 모바일 장치인 경우, 컴퓨팅 시스템(300)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지는 않았지만, 예시적인 실시예들에 따른 컴퓨팅 시스템(300)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
본 발명의 실시예들에 따르면, 상기 트랜지스터 제조 공정은 플라즈마 처리 공정을 포함할 수 있다. 상기 플라즈마 처리 공정은 소자 분리막을 산화시켜 상기 소자 분리막 내에 위치하는 보이드를 제거할 뿐만 아니라, 동시에 잔류하는 포토레지스트 패턴을 제거할 수 있다. 따라서, 이후 형성될 게이트 전극의 구성물질이 불가피하게 보이드를 매립하여 발생할 수 있는 트랜지스터의 불량을 방지할 수 있다. 이에 따라, 공정 시간 및 공정 비용을 감소시키고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
100: 기판 103: 제1 불순물 영역
105: 제1 트렌치 107: 제2 트렌치
109: 제3 트렌치 110: 액티브 패턴들
112: 제1 액티브 패턴들 114: 제2 액티브 패턴들
120: 소자 분리막 121, 122, 123: 제1 절연막 패턴
124, 125: 제2 절연막 패턴 127: 제3 절연막 패턴
128: 보이드 130: 마스크
135: 리세스 137: 제1 불순물 영역
139: 제2 불순물 영역 140: 게이트 절연막 패턴
150: 게이트 전극 160: 캐핑막 패턴
172: 제1 불순물 영역 174: 제2 불순물 영역
180: 제1 층간 절연막 185: 제2 층간 절연막
190: 제1 플러그 192: 제2 플러그
194: 제3 플러그 198: 비트 라인
200: 하부 전극 205: 유전막
210: 상부 전극
300: 컴퓨팅 시스템 310: 메모리 시스템
311: 메모리 컨트롤러 312: 메모리 소자
320: 마이크로프로세서 330: 램
340: 사용자 인터페이스 350: 모뎀

Claims (10)

  1. 기판 상부를 부분적으로 제거하여 트렌치를 형성하는 단계;
    상부에 보이드(void)를 갖는 소자 분리막을 상기 트렌치 내부에 형성하여 상기 기판에 액티브 패턴을 정의하는 단계;
    상기 액티브 패턴 및 상기 소자 분리막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 리세스를 형성하는 단계;
    플라즈마 처리 공정을 수행하여, 상기 포토레지스트 패턴을 제거함과 동시에 상기 소자 분리막을 산화 혹은 질화시킴으로써 상기 보이드를 매립하는 단계; 및
    상기 리세스를 매립하는 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하는 트랜지스터의 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 플라즈마 처리 공정을 수행하는 단계는 산소 및 질소 가스를 포함하는 분위기 하에서 상기 플라즈마 처리 공정을 수행하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  8. 제7항에 있어서, 상기 소자 분리막을 형성하는 단계는 상기 트렌치를 매립하며 산화물을 포함하는 제1 절연막 패턴을 형성하는 단계를 포함하고,
    상기 보이드는 상기 제1 절연막 패턴 상부에 형성되며,
    상기 플라즈마 처리 공정을 수행하는 단계는 상기 제1 절연막 패턴을 질화하여, 상기 보이드를 매립하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  9. 제7항에 있어서, 상기 소자 분리막을 형성하는 단계는 상기 트렌치를 매립하며 질화물을 포함하는 제1 절연막 패턴을 형성하는 단계를 포함하고,
    상기 보이드는 상기 제1 절연막 패턴 상부에 형성되며,
    상기 플라즈마 처리 공정을 수행하는 단계는 상기 제1 절연막 패턴을 산화하여, 상기 보이드를 매립하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  10. 삭제
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