KR102175040B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는, 비트 라인 구조물, 제1 스페이서 및 커패시터 콘택 구조물을 포함한다. 상기 비트 라인 구조물은 불순물이 도핑된 폴리실리콘막 패턴 및 상기 폴리실리콘막 패턴 상에 형성된 금속막 패턴을 포함하며 기판 상에 형성된다. 상기 제1 스페이서는 상기 비트 라인 구조물의 측벽에 접촉하여 이를 감싸며 일정한 두께를 갖는다. 상기 커패시터 콘택 구조물은 상기 제1 스페이서와의 사이에 에어 갭(air-gpa)을 정의하도록 상기 기판 상에 형성된다. 이에 따라, 상기 비트 라인 콘택 및 상기 비트 라인 구조물은 노출되지 않을 수 있다. 즉, 상기 폴리실리콘막 패턴, 상기 배리어막 패턴 및 상기 금속막 패턴의 측벽은 상기 제1 스페이서에 의해 보호될 수 있으며, 이에 따라, 상기 에어 갭 형성을 위한 습식 식각 공정 중 상기 비트 라인 콘택 및 상기 비트 라인 구조물이 부식되거나 식각되지 않을 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 배선 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고집적화에 따라, 매립 채널 어레이 트랜지스터(Buried Channel Array Transistor: BCAT) 및 이에 전기적으로 연결되는 비트 라인 구조물 등 각종 배선 구조물들을 형성함으로써 반도체 소자를 제조할 수 있다. 이때, 상기 배선 구조물들은 그 측벽이 스페이서에 의해 커버될 수 있는데, 상기 스페이서가 손상되는 경우 상기 배선 구조물들이 부식되어 불량이 발생할 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 비트 라인 구조물, 제1 스페이서 및 커패시터 콘택 구조물을 포함한다. 상기 비트 라인 구조물은 불순물이 도핑된 폴리실리콘막 패턴 및 상기 폴리실리콘막 패턴 상에 형성된 금속막 패턴을 포함하며 기판 상에 형성된다. 상기 제1 스페이서는 상기 비트 라인 구조물의 측벽에 접촉하여 이를 감싸며 일정한 두께를 갖는다. 상기 커패시터 콘택 구조물은 상기 제1 스페이서와의 사이에 에어 갭을 정의하도록 상기 기판 상에 형성된다.
예시적인 실시예들에 있어서, 상기 제1 스페이서는 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 콘택은 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물은 상기 폴리실리콘막 패턴 및 상기 금속막 패턴 사이에 형성되고 금속 질화물을 포함하는 배리어막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 커패시터 콘택 구조물의 하부 측벽은 제2 스페이서의 의해 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 커패시터 콘택 구조물의 상부 측벽을 감싸며 상기 제1 스페이서의 상부 측벽과 접촉하는 제3 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 기판 상부에 매립된 게이트 구조물 및 상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 불순물 영역을 더 포함할 수 있다. 상기 비트 라인 구조물은 상기 불순물 영역에 전기적으로 연결될 수 있다.
본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 소자의 제조 방법은, 불순물이 도핑된 폴리실리콘막 패턴 및 상기 폴리실리콘막 패턴 상에 형성된 금속막 패턴을 포함하는 비트 라인 구조물을 기판 상에 형성한다. 상기 비트 라인 구조물의 측벽에 접촉하여 이를 감싸며 일정한 두께를 갖는 제1 스페이서를 형성한다. 상기 제1 스페이서와의 사이에 에어 갭을 정의하는 커패시터 콘택 고조물을 상기 기판 상에 형성한다.
예시적인 실시예들에 있어서, 상기 제1 스페이서를 형성할 때, 플라즈마 처리 공정을 통해 상기 비트 라인 구조물의 측벽 상에 질화물을 포함하는 제1 절연막을 형성할 수 있다. 상기 제1 절연막 상에 질화물을 포함하는 제2 절연막을 형성할 수 있다. 상기 제1 및 제2 절연막들을 이방성 식각할 수 있다. 상기 제1 및 제2 절연막들은 서로 병합될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 비트 라인 구조물의 하부에 접촉하는 비트 라인 콘택을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물은 상기 폴리실리콘막 패턴 및 상기 금속막 패턴 사이에 배리어막 패턴을 더 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 커패시터 콘택 구조물을 형성할 때, 상기 기판 상에 상기 제1 스페이서를 부분적으로 커버하는 제1 희생막 패턴 및 상기 제1 희생막 패턴에 접촉하는 제2 희생막 패턴을 형성할 수 있다. 상기 제2 희생막 패턴을 제거하여 상기 기판 상면을 노출시키는 개구를 형성할 수 있다. 상기 노출된 기판 상면에 상기 개구를 채우는 하부 커패시터 콘택을 형성할 수 있다. 상기 제1 희생막 패턴을 제거할 수 있다. 상기 제1 스페이서 측벽 및 상기 하부 커패시터 콘택 상에 제3 스페이서를 형성하여 상기 에어 갭을 정의할 수 있다. 상기 하부 커패시터 콘택 상에 상부 커패시터 콘택을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 희생막 패턴은 실리콘 산화물을 포함하도록 형성할 수 있다. 상기 제1 희생막 패턴을 제거할 때, 습식 식각 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 개구를 형성한 이후에, 상기 개구의 측벽 상에 제2 스페이서를 형성할 수 있다.
예시적인 실시예들에 따르면, 비트 라인 콘택 및 비트 라인 구조물의 측벽에 접촉하며 이를 감싸는 스페이서가 형성되며, 상기 스페이서는 플라즈마 처리 공정을 통해 실리콘 질화물과 같은 질화물을 포함하도록 형성되어 일정한 두께를 가질 수 있다. 그러므로 상기 스페이서는 반도체 소자 제조 시 후속 공정에 의해 쉽게 손상되지 않을 수 있으며, 이에 따라 상기 비트 라인 콘택 및 상기 비트 라인 구조물은 노출되지 않을 수 있다. 그 결과, 에어 갭 형성을 위한 습식 식각 공정 중 상기 비트 라인 콘택 및/또는 상기 비트 라인 구조물이 부식되거나 식각되지 않을 수 있다.
한편, 상기 스페이서가 후속 공정에 의해 손상되어 상기 비트 라인 콘택 또는 비트 라인 구조물이 일부 노출되더라도, 상기 습식 식각 공정에서 갈바닉 부식(Galvanic corrosion) 폐회로를 형성하는 데 사용되는 실리콘 산화물을 포함하는 스페이서가 이들 주변에 형성되어 있지 않으므로, 이들의 부식이 방지될 수 있다.
도 1 및 도 2는 본 발명의 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 3, 6, 11 및 16은 본 발명의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 4 내지 도 5, 도 7 내지 도 10, 도 12 내지 도 15, 도 17 내지 도 26은 본 발명의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다. 구체적으로 도 1은 기판 상면에 평행한 제1 방향으로 절단한 단면도이며, 도 2는 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 절단한 단면도이다.
도 1 및 도 2를 참조하면, 상기 반도체 소자는 기판(100), 비트 라인 콘택(225), 비트 라인 구조물(270), 제1 스페이서(287) 및 커패시터 콘택 구조물(420)을 포함할 수 있다. 또한, 상기 반도체 소자는 제2 및 제3 스페이서들(325, 345), 게이트 구조물(160), 불순물 영역(도시하지 않음) 및 커패시터(410)를 더 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다. 기판(100)은 상부에 소자 분리막 패턴(110)을 포함할 수 있으며, 이에 따라 기판(100)에서 소자 분리막 패턴(110)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(110)이 형성되지 않은 영역은 액티브 영역(120)으로 정의될 수 있다. 소자 분리막 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 액티브 영역(120)은 기판(100) 상부에 형성된 리세스(210)에 의해 상면이 노출될 수 있다. 예시적인 실시예들에 있어서, 리세스(210)는 상기 제1 및 제2 방향들로 복수 개가 형성될 수 있다.
게이트 구조물(160)은 기판(100) 상부에 순차적으로 매립된 게이트 전극(140) 및 캐핑막 패턴(150)을 포함할 수 있고, 기판(100) 상부에 매립되어 게이트 전극의 측벽(140)과 저면을 감싸는 게이트 절연막(130)을 포함할 수 있다. 이때, 캐핑막 패턴(150)의 저면은 게이트 전극(140)의 상면 및 게이트 절연막(130)의 상면과 접촉할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(160)은 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개가 형성될 수 있으며, 각 액티브 영역(120)에는 2개의 게이트 구조물(160)이 형성될 수 있다. 게이트 전극(140)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물을 포함할 수 있다. 게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 캐핑막 패턴(150)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 불순물 영역은 게이트 구조물(160)에 인접한 액티브 영역(120) 상부에 형성될 수 있고, 예를 들어 인, 비소와 같은 n형 불순물, 혹은 갈륨과 같은 p형 불순물을 포함할 수 있다.
한편, 게이트 구조물(160) 및 상기 불순물 영역은 트랜지스터로 정의될 수 있으며, 이때, 상기 불순물 영역은 상기 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
비트 라인 콘택(225)은 리세스(210) 저면 상에 형성되어, 리세스(210)를 부분적으로 채울 수 있다. 이에 따라, 비트 라인 콘택(225)은 액티브 영역(120)과 직접 접촉하여 상기 트랜지스터와 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 비트 라인 콘택(225)은 상기 제1 및 제2 방향들로 복수 개가 형성될 수 있다. 비트 라인 콘택(225)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
비트 라인 구조물(270)은 비트 라인 콘택(225) 상에 형성되며, 순차적으로 적층된 폴리실리콘막 패턴(235), 배리어막 패턴(245), 금속막 패턴(255) 및 제3 마스크(265)를 포함할 수 있다. 이때, 폴리실리콘막 패턴(235)은 도전성 불순물을 포함할 수 있으며, 비트 라인 콘택(225)과 직접 접촉할 수 있다. 이에 따라, 비트 라인 구조물(270)은 상기 트랜지스터와 전기적으로 연결될 수 있다. 금속막 패턴(255)은 예를 들어, 텅스텐(W)과 같은 금속을 포함할 수 있다. 배리어막 패턴(245)은 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다. 제3 마스크(265)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(270)은 상기 제2 방향으로 연장되고, 상기 제1 방향으로 복수 개가 형성될 수 있다.
제1 스페이서(287)는 비트 라인 콘택(225) 및 비트 라인 구조물(270)의 측벽에 접촉하여 이들을 감쌀 수 있다. 이에 따라, 제1 스페이서(287)는 상기 제2 방향으로 연장되며, 상기 제1 방향으로 복수 개가 형성될 수 있다. 제1 스페이서(287)는 일정한 두께를 가질 수 있으며, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다. 한편, 제1 스페이서(287)는 리세스(210)의 상부 내벽 및 기판(100) 상에도 형성될 수 있다.
커패시터 콘택 구조물(420)은 기판(100) 상에 형성되어 비트 라인 콘택(225) 및 비트 라인 구조물(270)과 이격될 수 있으며, 커패시터 콘택 구조물(420)의 일부 측벽 상에 형성된 제2 스페이서(325)와 제1 스페이서(287) 사이에는 에어 갭(air-gap)(350)이 정의될 수 있다. 커패시터 콘택 구조물(420)은 기판(100) 상에 순차적으로 적층된 하부 커패시터 콘택(330) 및 상부 커패시터 콘택(360)을 포함하며, 기판(100)의 액티브 영역(120)과 직접 접촉할 수 있다. 예시적인 실시예들에 있어서, 하부 커패시터 콘택(330) 및 상부 커패시터 콘택(360)은 실질적으로 동일한 물질을 포함할 수 있으며, 예를 들어 금속 및/또는 불순물이 도핑된 폴리실리콘을 각각 포함할 수 있다.
제2 스페이서(325)는 기판(100) 상에 형성되어 하부 커패시터 콘택(330)의 측벽을 감쌀 수 있고, 또한 제1 스페이서(287)의 상부 측벽 상에도 형성되어 비트 라인 구조물(270)의 상부 측벽을 감쌀 수 있다. 예시적인 실시예들에 있어서, 하부 커패시터 콘택(330)의 측벽을 감싸는 제2 스페이서(325) 부분은 제1 스페이서(287)의 상면보다 낮은 높이의 상면을 가질 수 있고, 제1 스페이서(287)의 측면에 접촉할 수 있다. 제2 스페이서(325)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제3 스페이서(345)는 상부 커패시터 콘택(360)의 측벽을 감싸며 제1 스페이서(287)의 상부 측벽 상에 형성된 제2 스페이서(325) 부분과 접촉할 수 있다. 예시적인 실시예들에 있어서, 제3 스페이서(345)는 하부 커패시터 콘택(330)의 측벽을 감싸는 제2 스페이서(325) 부분과 접촉할 수 있고, 경우에 따라서는 하부 커패시터 콘택(330)의 상면과 접촉할 수도 있다. 제3 스페이서(345)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
커패시터(410)는 커패시터 콘택 구조물(420) 상에 형성될 수 있고, 하부 전극(380), 유전막(390) 및 상부 전극(400)을 포함할 수 있다. 이때, 하부 전극(380)은 상부 커패시터 콘택 구조물(360)의 상면과 직접 접촉할 수 있다. 하부 전극(380)은 도 1에 도시된 바와 같이 실리더 형상(cylindrical shape)을 가질 수 있고, 혹은 이와는 다르게 필라 형상(pillar shape)을 가질 수도 있다. 유전막(390)은 하부 전극(380) 상에 형성되어 이의 표면을 감쌀 수 있고, 상부 전극(400)은 유전막(390) 상에 형성되어 이를 충분히 커버할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(380) 및 상부 전극(400)은 실질적으로 동일한 물질을 포함할 수 있으며, 예를 들어 불순물이 도핑된 폴리실리콘 및/또는 금속을 포함할 수 있다. 유전막(390)은 예를 들어, 실리콘 산화물, 금속 산화물과 같은 산화물 및/또는 실리콘 질화물, 금속 질화물과 같은 질화물을 포함할 수 있으며, 이때 상기 금속은 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등을 포함할 수 있다.
한편, 비트 라인 구조물(270) 및 커패시터 콘택 구조물(420)과 유전막(390) 사이에는 식각 저지막(370)이 더 형성될 수 있다.
도 3 내지 도 26은 본 발명의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로 도 3, 6, 11 및 16은 상기 반도체 소자의 평면도들이고, 도 4, 7, 9, 12, 14, 17, 19 내지 26은 상기 반도체 소자를 G-G'선을 따라 절단한 단면도들이며, 도 5, 8, 10, 13, 15 및 18은 상기 반도체 소자를 K-K'선을 따라 절단한 단면도들이다. 이때, 상기 G-G'선은 기판 상면에 평행한 제1 방향에 평행하고, 상기 K-K'선은 상기 기판 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향에 평행하다.
도 3 내지 도 5를 참조하면, 기판(100) 상에 제1 마스크(도시하지 않음)를 형성하고, 이를 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 제거함으로써 제1 트렌치(105)를 형성한다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다. 상기 제1 마스크는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
이후, 제1 트렌치(105) 내부에 소자 분리막 패턴(110)을 형성한다. 소자 분리막 패턴(110)은 제1 트렌치(105)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 소자 분리막 상부를 평탄화함으로써 형성할 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이에 따라, 기판(100)에서 소자 분리막 패턴(110)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(110)이 형성되지 않은 영역은 액티브 영역(120)으로 정의될 수 있다. 예시적인 실시예들에 있어서, 액티브 영역(120)은 복수 개의 고립된 형상으로 형성될 수 있으며, 각 액티브 영역(120)은 기판(100) 상면에 평행하되, 상기 제1 및 제2 방향들에 수직하거나 평행하지 않은 제3 방향으로 연장될 수 있다.
소자 분리막 패턴(110) 형성 후, 상기 제1 마스크는 예를 들어 습식 식각 공정을 통해 제거될 수 있다.
도 6 내지 도 8을 참조하면, 기판(100) 상부에 불순물을 도핑하여 불순물 영역(도시하지 않음)을 형성한다. 예시적인 실시예들에 있어서, 상기 불순물 영역은 기판(100) 상부에 이온 주입 공정을 수행함으로써 형성할 수 있다. 이때, 상기 불순물 영역은 예를 들어, 인, 비소와 같은 n형 불순물, 혹은 갈륨과 같은 p형 불순물을 포함하도록 형성될 수 있다.
이후, 기판(100) 및 소자 분리막 패턴(110)을 부분적으로 식각하여 제2 트렌치(도시되지 않음)를 형성하고, 상기 제2 트렌치 내부에 게이트 구조물(160)을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 트렌치는 상기 제1 방향으로 연장되고, 상기 제2 방향으로 복수 개가 형성될 수 있다. 이에 따라, 게이트 구조물(160)은 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개가 형성될 수 있으며, 기판(100) 상부에 매립되도록 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(160)은 각 액티브 영역(120)에 2개씩 형성될 수 있다.
게이트 구조물(160)은 상기 제2 트렌치의 하부 내벽 상에 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되어 상기 제2 트렌치의 하부를 채우는 게이트 전극(140), 및 게이트 절연막(130) 및 게이트 전극(140) 상에 형성되어 상기 제2 트렌치의 상부를 채우는 캐핑막 패턴(150)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(130)은 열산화 공정 또는 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 통해 형성할 수 있다. 이에 따라, 게이트 절연막(130)은 상기 제2 트렌치들의 내벽 상에 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
게이트 전극(140)은 상기 제2 트렌치들을 충분히 채우는 게이트 전극막을 게이트 절연막(130), 소자 분리막 패턴(110) 및 기판(100) 상에 형성한 후, 상기 게이트 전극막 상부를 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이때, 게이트 절연막(130) 상부도 함께 제거될 수 있으며, 따라서 게이트 절연막(130)은 상기 제2 트렌치의 하부 내벽 상에 형성되어 게이트 전극(140)의 측벽 및 저면을 감쌀 수 있다. 상기 게이트 전극막은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속이나, 혹은 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN)과 같은 금속 질화물을 포함하도록 형성할 수 있다.
캐핑막 패턴(150)은 상기 제2 트렌치의 나머지 부분을 충분히 채우는 캐핑막을 게이트 절연막(130), 게이트 전극(140), 소자 분리막 패턴(110) 및 기판(100) 상에 형성한 후, 소자 분리막 패턴(110)의 상면이 노출될 때까지 상기 캐핑막 상부를 평탄화함으로써 형성할 수 있다. 상기 캐핑막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
이때, 상기 불순물 영역 및 게이트 구조물(160)은 트랜지스터로 정의될 수 있고, 상기 불순물 영역은 상기 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
한편, 이와는 다르게, 게이트 구조물(160)을 먼저 형성하고, 상기 불순물 영역을 형성할 수도 있다.
도 9 및 도 10을 참조하면, 기판(100), 소자 분리막 패턴(110) 및 캐핑막 패턴(150) 상에 패드막(170), 제1 도전막(190) 및 제2 마스크(200)를 순차적으로 형성한다. 이때, 제2 마스크(200)는 액티브 영역(120)에 오버랩되는 제1 도전막(190) 부분의 상면을 노출시키도록 형성할 수 있다.
제1 도전막(190)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다. 제1 도전막(190)은 제1 두께를 갖도록 형성할 수 있고, 일 실시예에 있어서, 약 60A의 두께를 갖도록 형성할 수 있다.
패드막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
도 11 내지 도 13을 참조하면, 제2 마스크(200)를 식각 마스크로 사용하여 제1 도전막(190), 패드막(170) 및 기판(100) 상부를 식각함으로써 리세스(210)를 형성하고, 리세스(210)를 채우는 제2 도전막 패턴(220)을 형성한다. 이때, 상기 식각 공정에 의해, 제1 도전막(170) 및 패드막(190)은 부분적으로 제거되어, 제1 도전막 패턴(175) 및 패드막 패턴(195)이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 리세스(210)는 상기 제1 및 제2 방향들로 복수 개가 형성될 수 있다. 리세스(210) 형성 시, 액티브 영역(120)의 상부가 제거되어 이의 상면이 노출될 수 있고, 이때 인접하는 캐핑막 패턴(150) 및 소자 분리막 패턴(110) 부분도 함께 제거될 수도 있다.
제2 도전막 패턴(220)은 기판(100), 소자 분리막 패턴(110), 캐핑막 패턴(150) 및 제2 마스크(200) 상에 리세스(210)를 충분히 채우는 제2 도전막을 형성한 후, 상기 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막 패턴(220)은 제1 도전막 패턴(195)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있으며, 상기 제1 및 제2 방향들로 복수 개가 형성될 수 있다. 상기 제2 도전막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다.
이후, 제2 마스크(200)를 제거하고, 기판(100) 상에 세정 공정을 수행한다. 제2 마스크(200)는 예를 들어, 습식 식각 공정을 통해 제거할 수 있다. 상기 세정 공정은 예를 들어, 스트립(Strip) 공정, 플라즈마 자연 산화 세정(Plasma Native-Oxide Cleaning: PNC) 공정 및 이들의 조합을 통해 수행될 수 있다. 이에 따라, 제1 및 제2 도전막 패턴들(195, 220) 상에는 자연 산화막이 형성되지 않을 수 있다.
도 14 및 15를 참조하면, 불순물이 도핑된 폴리실리콘막(230), 배리어막(240), 금속막(250) 및 제3 마스크막(260)을 제1 및 제2 도전막 패턴들(195, 220) 상에 순차적으로 형성한다.
불순물이 도핑된 폴리실리콘막(230)은 제1 및 제2 도전막 패턴들(195, 220)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있으며, 이에 따라 제1 및 제2 도전막 패턴들(195, 220)과 병합될 수도 있다. 예시적인 실시예들에 있어서, 불순물이 도핑된 폴리실리콘막(230)은 상기 제1 두께보다 두꺼운 제2 두께를 갖도록 형성할 수 있다. 일 실시예에 있어서, 불순물이 도핑된 폴리실리콘막(230)은 약 300A의 두께를 갖도록 형성할 수 있다.
배리어막(240)은 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN)과 같은 금속 질화물을 포함하도록 형성할 수 있다.
금속막(250)은 불순물이 도핑된 폴리실리콘막(230) 및/또는 제1 및 제2 도전막 패턴들(195, 220)보다 낮은 저항을 갖는 금속을 포함하도록 형성할 수 있으며, 예를 들어 텅스텐(W)을 포함하도록 형성할 수 있다.
제3 마스크막(260)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 16 내지 도 18을 참조하면, 제3 마스크막(260)을 식각하여 제3 마스크(265)를 형성하고, 이를 식각 마스크로 사용하여 금속막(250), 배리어막(240), 불순물이 도핑된 폴리실리콘막(230), 및 제1 및 제2 도전막 패턴들(195, 220)을 순차적으로 패터닝한다. 이에 따라, 순차적으로 적층된 폴리실리콘막 패턴(235), 배리어막 패턴(245), 금속막 패턴(255) 및 제3 마스크(265)를 포함하는 비트 라인 구조물(270) 및 그 하부에 비트 라인 콘택(225)이 형성될 수 있다. 또한, 상기 패터닝 공정에 의해, 패드막 패턴(175)의 상면 및 리세스(210) 상부 내벽이 부분적으로 노출될 수 있다.
비트 라인 콘택(225)은 리세스(210) 저면 상에 형성되어 상기 노출된 액티브 영역(120)의 상면과 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 비트 라인 콘택(225)은 리세스(210)를 부분적으로 채우며, 상기 제1 및 제2 방향들을 따라 복수 개가 형성될 수 있다.
비트 라인 구조물(270)은 폴리실리콘막 패턴(235)이 비트 라인 콘택(225)과 접촉하도록 형성되어 이에 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(270)은 상기 제2 방향으로 연장되고, 상기 제1 방향으로 복수 개가 형성될 수 있다.
도 19를 참조하면, 기판(100) 상에 비트 라인 콘택(225) 및 비트 라인 구조물(270)을 커버하는 제1 및 제2 절연막들(280, 290)을 순차적으로 형성한다.
제1 절연막(280)은 상기 노출된 패드막 패턴(175) 상면, 리세스(210) 상부 내벽, 비트 라인 콘택(225) 측벽 및 비트 라인 구조물(270) 상에 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 절연막(280)은 플라즈마 처리 공정을 통해 형성할 수 있고, 비트 라인 콘택(225) 및 비트 라인 구조물(270)에 직접 접촉하여 일정한 두께를 갖도록 형성할 수 있다. 제1 절연막(280)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
제2 절연막(290)은 제1 절연막(280) 상에 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 절연막(290)은 CVD 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정 등을 통해 형성할 수 있고, 일정한 두께를 갖도록 형성할 수 있다. 제2 절연막(290)은 제1 절연막(280)과 실질적으로 동일한 물질인 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있으며, 이에 따라 제1 절연막(280)에 병합될 수 있다. 그러므로 앞으로는 상기 병합된 막 구조물을 제1 스페이서막(285)으로 통칭하기로 한다.
예시적인 실시예들에 있어서, 제2 절연막(290)은 제1 절연막(280)보다 두꺼운 두께를 갖도록 형성할 수 있다.
도 20을 참조하면, 제1 스페이서막(285) 상에 제1 희생막(300)을 형성한다.
제1 희생막(300)은 CVD 공정 또는 ALD 공정 등을 통해 형성할 수 있고, 제1 스페이서막(285)에 식각 선택비를 갖는 물질을 포함하도록 형성할 수 있다. 제1 희생막(300)은 예를 들어, BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 희생막(300)은 제1 스페이서(285)막보다 두꺼운 두께를 갖도록 형성할 수 있으며, 이에 따라 제1 희생막(300)은 리세스(210)의 나머지 부분을 채우도록 형성될 수 있다.
도 21을 참조하면, 제1 희생막(300) 및 제1 스페이서막(285)을 이방성 식각하여 제1 희생막 패턴(305) 및 제1 스페이서(287)를 순차적으로 형성하고, 상기 식각 공정에 의해 노출된 패드막 패턴(175) 부분을 제거함으로써 기판(100) 상부를 부분적으로 노출시킨다.
제1 스페이서(287)는 비트 라인 콘택(225) 및 비트 라인 구조물(270)의 측벽과 직접 접촉하며 이들을 감싸도록 형성될 수 있다. 이에 따라, 제1 스페이서(287)는 상기 제2 방향으로 연장되고, 상기 제1 방향으로 복수 개가 형성될 수 있다. 이때, 제1 스페이서(287)는 기판(100) 상에 잔류하는 패드막 패턴(175) 및 리세스(210) 상부 내벽 상에도 형성될 수 있다.
제1 희생막 패턴(305)은 제1 스페이서(287) 상에 형성되어 비트 라인 콘택(225) 및 비트 라인 구조물(270)의 측벽을 감쌀 수 있다. 이에 따라, 제1 희생막 패턴(305)은 상기 제2 방향으로 연장되고, 상기 제1 방향으로 복수 개가 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 희생막 패턴(305)은 리세스(210)의 나머지 부분을 채우도록 형성될 수 있다.
한편, 제1 스페이서(287) 및 제1 희생막 패턴(305)은 별도의 식각 공정을 통해 형성될 수도 있고, 혹은 이와는 다르게 동시에 형성될 수도 있다.
상기 노출된 패드막 패턴(175) 부분은 예를 들어, 건식 식각 공정을 통해 제거될 수 있다.
이후, 제1 희생막 패턴(305) 및 비트 라인 구조물(270)을 충분히 커버하는 제2 희생막(310)을 형성한다. 제2 희생막(310)은 상기 노출된 기판(100), 제1 희생막 패턴(305) 및 제3 마스크(265) 상에 형성될 수 있다. 제2 희생막(310)은 제1 희생막 패턴(305) 및 제1 스페이서(287)에 식각 선택비를 갖는 물질을 포함하도록 형성할 수 있으며, 예를 들어 C-SOH(carbon based spin-on hardmask) 또는 ACL(amorphous carbon layer) 등의 고분자 물질(polymer)을 포함하도록 형성할 수 있다.
도 22를 참조하면, 제2 희생막(310) 및 제1 희생막 패턴(305)의 상부를 제거한다. 이에 따라, 제2 희생막 패턴(315) 및 제3 희생막 패턴(307)이 형성될 수 있다. 즉, 제3 희생막 패턴(307)은 제1 스페이서(287)의 하부 측벽을 커버하도록 형성될 수 있고, 제2 희생막 패턴(315)은 제3 희생막 패턴(307), 제1 스페이서(287) 및 패드막 패턴(175)과 접촉하도록 상기 노출된 기판(100) 상에 형성될 수 있다. 이때, 제1 스페이서(287)의 상부 측벽 및 제3 마스크(365)의 상면은 노출될 수 있다.
제2 희생막 패턴(315)은 예를 들어, CMP 공정 및/또는 에치 백 공정을 통해 제2 희생막(310) 상부를 부분적으로 식각함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 희생막 패턴(315)은 제1 스페이서(287)의 상면 및/또는 제3 마스크(265)의 상면보다 낮은 높이의 상면을 갖도록 형성할 수 있으며, 이에 따라, 제1 희생막 패턴(305)의 상부 측벽은 제2 희생막 패턴(315)에 의해 커버되지 않고 노출될 수 있다.
제3 희생막 패턴(307)은 상기 노출된 제1 희생막 패턴(305)의 상부를 제거함으로써 형성할 수 있다. 이때, 제3 희생막 패턴(307)은 제1 희생막 패턴(305)에 대해 높은 식각률을 갖는 식각 가스를 사용한 식각 공정을 통해 형성할 수 있다. 예시적인 실시예들에 있어서, 제3 희생막 패턴(307)은 제2 희생막 패턴(315)의 상면과 실질적으로 동일한 높이의 상면을 갖도록 형성할 수 있다.
혹은 이와는 다르게, 제2 희생막 패턴(315) 및 제3 희생막 패턴(307)은 CMP 공정 및/또는 에치 백 공정을 통해 동시에 형성할 수도 있다.
도 23을 참조하면, 제2 희생막 패턴(315)을 제거하여 기판(100) 상면을 노출시키는 제1 개구(317)를 형성하고, 제3 희생막 패턴(307), 제1 스페이서(287) 및 비트 라인 구조물(270)을 커버하는 제2 스페이서막(320)을 형성한다.
예시적인 실시예들에 있어서, 제2 희생막 패턴(315)은 반응성 이온 식각(reactive ion etching: RIE) 공정 또는 플라즈마 식각 공정을 통해 완전히 제거될 수 있다. 이때, 비트 라인 콘택(225), 폴리실리콘막 패턴(235), 배리어막 패턴(245) 및 금속막 패턴(255)은 제1 스페이서(287) 및 제3 마스크(265)에 의해 둘러싸여 노출되지 않을 수 있으며, 따라서 상기 식각 공정 중 부식되거나 식각되지 않을 수 있다. 한편, 제2 희생막 패턴(315)이 제거되어 액티브 영역(120)의 상면이 부분적으로 노출될 수 있다.
제2 스페이서막(320)은 제1 개구(317)의 측벽, 노출된 기판(100) 상면, 제3 희생막 패턴(307), 제1 스페이서(287) 및 제3 마스크(265) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 스페이서막(320)은 제1 스페이서(287)와 실질적으로 동일한 물질한 물질, 즉 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있고, 이에 따라, 제1 스페이서막(287)에 병합될 수도 있다. 제2 스페이서막(320)은 일정한 두께를 갖도록 형성할 수 있다.
도 24를 참조하면, 제2 스페이서막(320)을 이방성 식각하여 제2 스페이서(325)를 형성한다. 이에 따라, 제2 스페이서(325)는 제1 개구(317)의 측벽 상에 형성되어 제3 희생막 패턴(307)의 측면, 제1 스페이서(287)의 측벽 및 패드막 패턴(175)의 측면과 접촉할 수 있고, 또한 제3 희생막 패턴(307)의 상면 상에 형성되어 제1 스페이서의 상부 측벽을 감쌀 수 있다. 예시적인 실시예들에 있어서, 제1 개구(317)의 측벽 상에 형성된 제2 스페이서(287) 부분은 제3 희생막 패턴(307)의 상면과 실질적으로 동일한 높이의 상면을 갖도록 형성될 수 있다. 한편, 상기 식각 공정에 의해 기판(100) 상면의 일부, 제3 희생막 패턴(307)의 상면 일부 및 제3 마스크(265) 상면이 노출될 수 있다.
이후, 상기 노출된 기판(100) 상부를 부분적으로 제거하여 제1 개구(317)에 연통되는 제3 트렌치(도시되지 않음)를 형성하고, 상기 제3 트렌치 및 제1 개구(317)를 채우는 하부 커패시터 콘택(330)을 형성한다.
이때, 상기 제3 트렌치는 기판(100) 및 소자 분리막 패턴(110) 상부를 부분적으로 제거함으로써 형성할 수 있다. 이에 따라, 액티브 영역(120)의 상면이 부분적으로 노출될 수 있다.
하부 커패시터 콘택(330)은 상기 제3 트렌치 및 제1 개구(317)를 충분히 채우는 제3 도전막을 형성하고, CMP 공정 및/또는 에치 백 공정을 통해 제3 희생막 패턴(307)의 상면이 노출될 때까지 상기 제3 도전막의 상부를 제거함으로써 형성할 수 있다. 이에 따라, 하부 커패시터 콘택(330)은 액티브 영역(120)과 적어도 부분적으로 직접 접촉하며, 측벽이 제2 스페이서(325)에 의해 둘러싸이도록 형성될 수 있다. 하부 커패시터 콘택(330)은 예를 들어, 불순물이 도핑된 폴리실리콘 및/또는 금속을 포함하도록 형성할 수 있다.
도 25를 참조하면, 제3 희생막 패턴(307)을 제거하고, 제3 마스크(265) 상면, 제1 스페이서(287) 상부 측벽 및 하부 커패시터 콘택(330) 상면 상에 제3 스페이서막(340)을 형성한다. 이때, 제3 스페이서막(340)은 제1 스페이서(287)의 상부 측벽을 감싸는 제2 스페이서(325) 부분 및 하부 커패시터 콘택(330)을 감싸는 제2 스페이서(325) 부분의 상면과 접촉할 수 있다. 이에 따라, 제1 스페이서(287), 제2 스페이서(325) 및 하부 커패시터 콘택(330) 사이에 에어 갭(air-gap)(350)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 희생막 패턴(307)은 예를 들어 불산(HF), BOE(Buffer Oxide Etchant) 용액 및/또는 LAL(Low Ammonium fluoride Liquid) 용액 등을 식각액으로 사용하여 습식 식각 공정을 수행함으로써 제거할 수 있다. 이때, 제1 스페이서(287)가 비트 라인 콘택(225) 및 비트 라인 구조물(270)의 측벽에 직접 접촉하여 이들을 감싸며 일정한 두께를 갖도록 형성되고, 제3 마스크(265)가 금속막 패턴(255) 상에 형성되기 때문에, 비트 라인 콘택(225) 및/또는 비트 라인 구조물(270)은 노출되지 않을 수 있으며, 따라서 상기 식각 공정 중 부식되거나 식각되지 않고 보호될 수 있다. 한편, 제3 희생막 패턴(307)은 완전히 제거될 수 있으며, 이에 따라 제2 개구(도시되지 않음)가 형성되어 제1 및 제2 스페이서들(287, 325)의 측벽이 노출될 수 있다.
제3 스페이서막(340)은 예를 들어, 피이오엑스(PEOX) 등과 같이 낮은 갭필(gap-fill) 특성을 갖는 물질을 사용하여 형성할 수 있다. 이에 따라, 제3 스페이서막(340)은 제1 스페이서(287) 상부 측벽 및 제2 스페이서(325) 상면 상에는 형성되나, 상기 제2 개구의 내부에는 형성되지 않을 수 있다. 즉, 상기 제2 개구가 매립되지 않아 에어 갭(350)이 형성될 수 있다.
도 26을 참조하면, 제3 스페이서막(340)을 이방성 식각하여 제3 스페이서(345)를 형성한다. 이에 따라, 제3 스페이서(345)는 제1 스페이서(287)의 상부 측벽을 감싸는 제2 스페이서 부분(325) 및 하부 커패시터 콘택(330)의 측벽을 감싸는 제2 스페이서(325) 부분의 상면과 접촉하도록 형성될 수 있고, 경우에 따라서는 하부 커패시터 콘택(330)의 상면 일부와 접촉하도록 형성될 수도 있다. 한편, 상기 식각 공정에 의해 하부 커패시터 콘택(330) 상면이 노출될 수 있으며, 제3 개구(도시되지 않음)가 형성될 수 있다. 이때, 상기 제3 개구는 인접하는 2개의 제3 스페이서들(345) 및 상기 노출된 하부 커패시터 콘택(330) 상면에 의해 정의될 수 있다.
이후, 하부 커패시터 콘택(330) 상에 상기 제3 개구를 채우는 상부 커패시터 콘택(360)을 형성한다. 예시적인 실시예들에 있어서, 상부 커패시터 콘택(360)은 상기 제3 개구를 충분히 채우는 제4 도전막을 형성하고, 제3 마스크(265) 상면이 노출될 때까지 상기 제4 도전막 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 상부 커패시터 콘택(360)은 저면이 하부 커패시터 콘택(330)과 직접 접촉하며, 측벽이 제3 스페이서(345)에 의해 둘러싸이도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상부 커패시터 콘택(360)은 하부 커패시터 콘택(330)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있으며, 예를 들어 불순물이 도핑된 폴리실리콘 및/또는 금속을 포함하도록 형성할 수 있다.
한편, 하부 커패시터 콘택(330) 및 상부 커패시터 콘택(360)은 커패시터 콘택 구조물(420)로 정의될 수 있으며, 커패시터 콘택 구조물(420)은 비트 라인 콘택(225) 및 비트 라인 구조물(270)과 전기적으로 연결될 수 있다.
다시 도 1 및 도 2를 참조하면, 커패시터 콘택 구조물(420) 상에 커패시터(410)를 형성한다. 이때, 커패시터(410)는 상부 커패시터 콘택(360)과 접촉하도록 형성되어, 커패시터 콘택 구조물(420)과 전기적으로 연결될 수 있다.
즉, 상부 커패시터 콘택(360) 및 제3 마스크(265) 상에 식각 저지막(370) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 커패시터 콘택(360) 상면을 부분적으로 노출시키는 콘택 홀(도시하지 않음)을 형성할 수 있다. 이어, 상기 콘택 홀 내벽 및 상기 몰드막 상에 하부 전극막을 형성하고, 상기 콘택 홀의 나머지 부분을 충분히 채우는 제3 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 통해 제거할 수 있다. 이에 따라, 상부 커패시터 콘택(360)의 상면과 접촉하는 하부 전극(380)이 형성될 수 있다. 이때, 하부 전극(380)은 실리더 형상(cylindrical shape)을 갖도록 형성될 수 있으며, 혹은 이와는 달리 상기 콘택 홀을 전부 채우는 필라 형상(pillar shape)을 갖도록 형성될 수도 있다.
이후, 하부 전극(380)의 표면 및 식각 저지막(370) 상에 유전막(390)을 형성하고, 유전막(390) 상에 상부 전극(400)을 형성함으로써, 하부 전극(380), 유전막(390) 및 상부 전극(400)을 포함하는 커패시터(410)를 형성할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(380) 및 상부 전극(400)은 실질적으로 동일한 물질을 포함하도록 형성할 수 있으며, 예를 들어 불순물이 도핑된 폴리실리콘 및/또는 금속을 포함하도록 형성할 수 있다. 유전막(390)은 절연 물질을 포함하도록 형성할 수 있으며, 예를 들어 실리콘 산화물, 금속 산화물과 같은 산화물 및/또는 실리콘 질화물, 금속 질화물과 같은 질화물을 포함하도록 형성할 수 있다. 이때, 상기 금속은 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등을 포함할 수 있다.
전술한 바와 같이, 제1 스페이서(287)는 실리콘 질화물과 같은 질화물을 포함하는 단일막 구조로 형성되어 비트 라인 콘택(225) 및 비트 라인 구조물(270)의 측벽에 접촉하며 이를 감쌀 수 있다. 이때, 제1 스페이서(287)는 플라즈마 처리 공정을 통해 형성될 수 있으며, 이에 따라 일정한 두께를 가질 수 있다. 그러므로 제1 스페이서(287)는 반도체 소자 제조 시 후속 공정에 의해 쉽게 손상되지 않을 수 있으며, 따라서 비트 라인 콘택(225) 및 비트 라인 구조물(270)은 노출되지 않을 수 있다. 그 결과, 에어 갭(350) 형성을 위한 습식 식각 공정 중 비트 라인 콘택(225) 및/또는 비트 라인 구조물(270)은 부식되거나 식각되지 않을 수 있다.
한편, 제1 스페이서(287)가 후속 공정에 의해 손상되어 비트 라인 콘택(225) 또는 비트 라인 구조물(270)이 일부 노출되더라도, 상기 습식 식각 공정에서 갈바닉 부식(Galvanic corrosion) 폐회로를 형성하는 데 사용되는 실리콘 산화물을 포함하는 스페이서가 비트 라인 콘택(225) 및 비트 라인 구조물(270) 주변에 형성되어 있지 않으므로, 이들의 부식이 방지될 수 있다.
100: 기판 105: 제1 트렌치
110: 소자 분리막 패턴 120: 액티브 영역
130: 게이트 절연막 140: 게이트 전극
150: 캐핑막 패턴 160: 게이트 구조물
170: 패드막 175: 패드막 패턴
190: 제1 도전막 195, 220: 제1 및 제2 도전막 패턴
200, 260: 제2 및 제3 마스크 210: 리세스5
230: 폴리실리콘막 235: 폴리실리콘막 패턴
240: 배리어막 245: 배리어막 패턴
250: 금속막 255: 금속막 패턴
260: 제3 마스크막 270: 비트 라인 구조물
225: 비트 라인 콘택 280, 290: 제1 및 제2 절연막
285, 320, 340: 제1 내지 제3 스페이서막
287, 325, 345: 제1 내지 제3 스페이서
300, 310: 제1 및 제2 희생막
305, 315, 307: 제1 내지 제3 희생막 패턴
330: 하부 커패시터 콘택 360: 상부 커패시터 콘택
420: 커패시터 콘택 구조물 410: 커패시터
350: 에어 갭 370: 식각 저지막
380: 하부 전극 390: 유전막
400: 상부 전극 317: 제1 개구

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 불순물이 도핑된 폴리실리콘막 패턴; 및
    상기 폴리실리콘막 패턴 상에 형성된 금속막 패턴을 포함하는 비트 라인 구조물을 기판 상에 형성하는 단계;
    상기 비트 라인 구조물의 측벽에 접촉하여 이를 감싸며 일정한 두께를 갖는 제1 스페이서를 형성하는 단계; 및
    상기 제1 스페이서와의 사이에 에어 갭을 정의하는 커패시터 콘택 구조물을 상기 기판 상에 형성하는 단계를 포함하며,
    상기 제1 스페이서를 형성하는 단계는,
    플라즈마 처리 공정을 통해 상기 비트 라인 구조물의 측벽 상에 질화물을 포함하는 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막 상에 질화물을 포함하는 제2 절연막을 형성하는 단계; 및
    상기 제1 및 제2 절연막들을 이방성 식각하는 단계를 포함하며,
    상기 제1 및 제2 절연막들은 서로 병합되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 제5항에 있어서, 상기 기판 상에 상기 비트 라인 구조물의 하부에 접촉하는 비트 라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제5항에 있어서, 상기 커패시터 콘택 구조물을 형성하는 단계는,
    상기 기판 상에 상기 제1 스페이서를 부분적으로 커버하는 제1 희생막 패턴 및 상기 제1 희생막 패턴에 접촉하는 제2 희생막 패턴을 형성하는 단계;
    상기 제2 희생막 패턴을 제거하여 상기 기판 상면을 노출시키는 개구를 형성하는 단계;
    상기 노출된 기판 상면에 상기 개구를 채우는 하부 커패시터 콘택을 형성하는 단계;
    상기 제1 희생막 패턴을 제거하는 단계;
    상기 제1 스페이서 측벽 및 상기 하부 커패시터 콘택 상에 제3 스페이서를 형성하여 상기 에어 갭을 정의하는 단계; 및
    상기 하부 커패시터 콘택 상에 상부 커패시터 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 제1 희생막 패턴은 실리콘 산화물을 포함하도록 형성되며, 상기 제1 희생막 패턴을 제거하는 단계는 습식 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 개구를 형성하는 단계 이후에,
    상기 개구의 측벽 상에 제2 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102200342B1 (ko) * 2014-03-17 2021-01-08 삼성전자주식회사 비트 라인 구조체의 측면들 상에 위치하는 에어 갭들을 포함하는 반도체 소자
KR102421592B1 (ko) 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102395192B1 (ko) 2015-11-27 2022-05-06 삼성전자주식회사 에어 스페이서를 포함하는 반도체 소자
KR102482369B1 (ko) 2016-07-06 2022-12-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102519608B1 (ko) 2016-07-12 2023-04-10 삼성전자주식회사 반도체 장치
US9881865B1 (en) * 2016-07-27 2018-01-30 Samsung Electronics Co., Ltd. Semiconductor devices including electrically isolated patterns and method of fabricating the same
CN108269758B (zh) 2016-12-29 2019-08-23 联华电子股份有限公司 半导体元件的制作方法
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
KR102321868B1 (ko) 2017-04-03 2021-11-08 삼성전자주식회사 반도체 메모리 장치
KR20180129387A (ko) * 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10510860B2 (en) 2017-08-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
KR102630510B1 (ko) 2017-09-19 2024-01-30 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20190034023A (ko) * 2017-09-22 2019-04-01 삼성전자주식회사 집적회로 소자
KR102490277B1 (ko) * 2017-09-26 2023-01-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102528111B1 (ko) * 2017-11-17 2023-05-03 삼성전자주식회사 반도체 소자
CN110148596B (zh) * 2018-02-12 2020-11-10 联华电子股份有限公司 动态随机存取存储器的位线栅极结构及其形成方法
CN110246841B (zh) * 2018-03-08 2021-03-23 联华电子股份有限公司 半导体元件及其制作方法
US20200152639A1 (en) * 2018-11-08 2020-05-14 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US10978459B2 (en) * 2019-09-05 2021-04-13 Nanya Technology Corporation Semiconductor device with bit lines at different levels and method for fabricating the same
US11114334B2 (en) * 2019-09-05 2021-09-07 Nanya Technology Corporation Semiconductor device with air gap and method for preparing the same
US11469235B2 (en) * 2019-09-27 2022-10-11 Nanya Technology Corporation Semiconductor device and method for fabricating the same
KR20220014387A (ko) 2020-07-24 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR20220034498A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
US11469311B2 (en) * 2021-02-25 2022-10-11 Nanya Technology Corporation Method for forming semiconductor device with air gap between two conductive features
CN115084034A (zh) * 2021-03-16 2022-09-20 华邦电子股份有限公司 半导体存储器结构及其形成方法
CN113078115B (zh) * 2021-03-26 2022-06-24 长鑫存储技术有限公司 半导体结构及其形成方法
CN113675146B (zh) * 2021-08-11 2023-05-19 长鑫存储技术有限公司 半导体结构及其形成方法和存储器
CN116096070A (zh) * 2021-11-02 2023-05-09 长鑫存储技术有限公司 接触结构的制备方法及接触结构
US11823951B2 (en) * 2022-01-12 2023-11-21 Nanya Technology Corporation Method of manufacturing semiconductor structure having air gap

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217201A (ja) 2000-02-03 2001-08-10 Samsung Electronics Co Ltd 半導体集積回路の自己整列コンタクト構造体形成方法
US20120269006A1 (en) 2011-04-25 2012-10-25 Hynix Semiconductor Inc. Semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027188A (ko) 1998-10-27 2000-05-15 윤종용 반도체소자의 제조방법 및 이에 따라 제조되는 반도체소자
JP2000223439A (ja) 1999-01-27 2000-08-11 Sony Corp 半導体装置及びその製造方法
KR100522760B1 (ko) 1999-12-22 2005-10-21 주식회사 하이닉스반도체 텅스텐 비트라인을 갖는 메모리소자 제조방법
US6486025B1 (en) * 2002-01-14 2002-11-26 Taiwan Semiconductor Manufacturing Co., Ltd Methods for forming memory cell structures
US6501120B1 (en) * 2002-01-15 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Capacitor under bitline (CUB) memory cell structure employing air gap void isolation
JP3584928B2 (ja) 2002-01-16 2004-11-04 セイコーエプソン株式会社 半導体装置
JP2005011935A (ja) 2003-06-18 2005-01-13 Seiko Epson Corp 半導体装置及びその製造方法
JP4827639B2 (ja) 2006-07-12 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100725713B1 (ko) 2006-08-28 2007-06-07 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성 방법
JP2008166594A (ja) 2006-12-28 2008-07-17 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2008294123A (ja) 2007-05-23 2008-12-04 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US20100175583A1 (en) 2007-06-11 2010-07-15 Basf Se Corrosion protection coatings
US8375993B2 (en) 2009-05-08 2013-02-19 Kohler Co. Corrosion resistant faucets with components made of different metallic materials
KR101564052B1 (ko) * 2009-05-11 2015-10-28 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
KR20130022335A (ko) * 2011-08-26 2013-03-06 에스케이하이닉스 주식회사 다마신비트라인을 구비한 반도체장치 제조 방법
KR101983219B1 (ko) * 2012-05-31 2019-05-29 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20130137393A (ko) * 2012-06-07 2013-12-17 에스케이하이닉스 주식회사 에어갭 캡핑을 위한 스페이서를 갖는 반도체 장치 및 그 제조 방법
KR101924020B1 (ko) * 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102017613B1 (ko) * 2013-02-19 2019-09-03 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217201A (ja) 2000-02-03 2001-08-10 Samsung Electronics Co Ltd 半導体集積回路の自己整列コンタクト構造体形成方法
US20120269006A1 (en) 2011-04-25 2012-10-25 Hynix Semiconductor Inc. Semiconductor device

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