KR20220014387A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며; 상기 제1 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 및 제2 소스/드레인 영역들 사이를 가로지고; 상기 제1 활성 패턴을 가로지르며 제2 방향으로 연장되는 비트 라인, 상기 비트 라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고; 상기 비트 라인의 일 측벽 상의 스페이서; 상기 제2 소스/드레인 영역에 접속하는 제1 콘택, 상기 제1 콘택은 상기 스페이서를 사이에 두고 상기 비트 라인과 이격되며; 상기 제1 콘택 상의 랜딩 패드; 및 상기 랜딩 패드 상의 정보 저장 요소를 포함한다. 상기 제2 소스/드레인 영역은, 상면, 상부 측벽, 및 상기 상면으로부터 상기 상부 측벽까지 연장되는 리세스된 상면을 갖고, 상기 제1 콘택은 상기 리세스된 상면 및 상기 상부 측벽과 접촉한다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며; 상기 제1 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 및 제2 소스/드레인 영역들 사이를 가로지고; 상기 제1 활성 패턴을 가로지르며 제2 방향으로 연장되는 비트 라인, 상기 비트 라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고; 상기 비트 라인의 일 측벽 상의 스페이서; 상기 제2 소스/드레인 영역에 접속하는 제1 콘택, 상기 제1 콘택은 상기 스페이서를 사이에 두고 상기 비트 라인과 이격되며; 상기 제1 콘택 상의 랜딩 패드; 및 상기 랜딩 패드 상의 정보 저장 요소를 포함할 수 있다. 상기 제2 소스/드레인 영역은, 상면, 상부 측벽, 및 상기 상면으로부터 상기 상부 측벽까지 연장되는 리세스된 상면을 갖고, 상기 제1 콘택은 상기 리세스된 상면 및 상기 상부 측벽과 접촉할 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 제1 활성 패턴, 제2 활성 패턴 및 제3 활성 패턴을 갖는 기판, 상기 제1 내지 제3 활성 패턴들은 제1 방향을 따라 순차적으로 배열되고; 상기 제2 활성 패턴을 가로지르며 제2 방향으로 연장되는 비트 라인, 상기 비트 라인은 상기 제2 활성 패턴과 전기적으로 연결되고; 상기 제1 활성 패턴에 접속하는 제1 콘택; 상기 제3 활성 패턴에 접속하는 제2 콘택; 상기 제1 및 제2 콘택들 상에 각각 배치된 랜딩 패드들; 및 상기 랜딩 패드들 상에 각각 배치된 정보 저장 요소들을 포함할 수 있다. 상기 제1 콘택은 상기 제1 활성 패턴의 리세스된 상면과 접촉하고, 상기 제2 콘택은 상기 제3 활성 패턴의 리세스된 상면과 접촉하며, 상기 제1 활성 패턴의 상기 리세스된 상면의 최저 레벨은 제1 레벨에 위치하고, 상기 제2 활성 패턴의 상기 리세스된 상면의 최저 레벨은 제2 레벨에 위치하며, 상기 제1 콘택의 최저 레벨은 제3 레벨에 위치하고, 상기 제2 콘택의 최저 레벨은 제4 레벨에 위치하며, 상기 제1 레벨과 상기 제2 레벨간의 차이는, 상기 제3 레벨과 상기 제4 레벨간의 차이보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 활성 패턴을 갖는 기판, 상기 활성 패턴은 제1 방향으로의 장축을 가지며, 상기 활성 패턴은 제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역을 사이에 두고 상기 제1 방향으로 이격된 한 쌍의 제2 소스/드레인 영역들을 포함하고; 상기 기판 상에 제공되어 상기 활성 패턴을 정의하는 제1 트렌치를 채우는 소자 분리막; 상기 활성 패턴을 가로지르며 제2 방향으로 연장되는 한 쌍의 게이트 전극들, 상기 한 쌍의 게이트 전극들 각각은 상기 제1 및 제2 소스/드레인 영역들 사이의 제2 트렌치 내에 제공되고; 각각의 상기 한 쌍의 게이트 전극들과 상기 활성 패턴 사이에 개재된 게이트 유전막; 각각의 상기 한 쌍의 게이트 전극들 상에 제공되어 상기 제2 트렌치를 채우는 게이트 캐핑막; 상기 기판 상의 절연막; 상기 절연막 상에서 상기 활성 패턴을 가로지르며 제3 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 절연막을 관통하여 상기 제1 소스/드레인 영역에 접속하는 도전 패턴, 상기 도전 패턴 상의 비트 라인 및 상기 비트 라인과 상기 도전 패턴 사이의 배리어 패턴을 포함하고; 상기 라인 구조체의 양 측벽들 상에 각각 제공된 한 쌍의 스페이서들; 상기 한 쌍의 제2 소스/드레인 영역들에 각각 접속하는 제1 콘택 및 제2 콘택, 상기 제1 및 제2 콘택들은 상기 한 쌍의 스페이서들과 각각 접촉하고, 상기 제1 및 제2 콘택들은 상기 한 쌍의 스페이서들에 의해 상기 라인 구조체와 이격되며; 상기 제1 및 제2 콘택들 상에 각각 배치된 랜딩 패드들; 상기 랜딩 패드들 상에 각각 배치된 제1 전극들; 상기 제1 전극들 상의 제2 전극; 및 상기 제1 전극들과 상기 제2 전극 사이에 개재된 유전막을 포함할 수 있다. 상기 제1 소스/드레인 영역과 접촉하는 상기 도전 패턴의 바닥면은, 상기 제1 콘택의 최저 레벨보다 높을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자의 제조 방법은, 기판을 패터닝하여 활성 패턴을 정의하는 제1 트렌치를 형성하는 것; 상기 제1 트렌치를 채우는 소자 분리막을 형성하는 것; 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극을 형성하는 것; 상기 활성 패턴의 상부에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 것, 상기 제1 및 제2 소스/드레인 영역들은 각각 상기 게이트 전극의 양 측에 인접하고; 상기 활성 패턴 상에 절연막을 형성하는 것; 상기 절연막 상에 상기 활성 패턴을 가로지르며 제2 방향으로 연장되는 라인 구조체를 형성하는 것, 상기 라인 구조체는 상기 제1 소스/드레인 영역과 전기적으로 연결되는 비트 라인 및 상기 비트 라인 상의 마스크 패턴을 포함하고; 상기 라인 구조체의 일 측벽 상에 스페이서를 형성하는 것; 상기 절연막을 관통하여 상기 제2 소스/드레인 영역에 접속하는 콘택을 형성하는 것; 상기 콘택 상에 랜딩 패드를 형성하는 것; 및 상기 랜딩 패드 상에 정보 저장 요소를 형성하는 것을 포함할 수 있다. 상기 콘택을 형성하는 것은: 상기 마스크 패턴 및 상기 스페이서를 마스크로 이방성 식각 공정을 수행하여, 상기 절연막을 관통하는 제1 콘택홀을 형성하는 것; 상기 제1 콘택홀에 의해 노출된 상기 소자 분리막의 상부를 선택적으로 리세스하여, 상기 활성 패턴의 상부 측벽을 노출하는 수직 연장 홀을 형성하는 것; 및 상기 제1 콘택홀 및 상기 수직 연장 홀에 도전 물질을 채우는 것을 포함할 수 있다.
본 발명의 반도체 메모리 소자에 따르면, 콘택과 제2 소스/드레인 영역 사이의 접촉 면적이 증가되어 저항이 줄어들 수 있다. 나아가 수직 연장부를 통해, 오정렬에 따른 콘택들간의 구조적 산포를 줄일 수 있다. 이로써, GIDL(Gate Induced Drain Leakage)과 같은 문제를 개선할 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성 및 동작 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a, 도 2b, 도 2c 및 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 4는 도 3의 제1 콘택에 대한 다른 예를 도시한 단면도이다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a 및 도 18a는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b 및 도 18b는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c, 도 12c, 도 14c, 도 16c 및 도 18c는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 C-C'선에 따른 단면도들이다.
도 6d, 도 8d, 도 10d, 도 12d, 도 14d, 도 16d 및 도 18d는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 D-D'선에 따른 단면도들이다.
도 19 및 도 20 각각은 도 16a의 M 영역을 확대한 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a, 도 2b, 도 2c 및 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 활성 패턴들(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함하는 반도체 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
활성 패턴들(ACT)은 기판(100)의 상부가 패터닝되어 형성된 것일 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 다시 말하면 활성 패턴들(ACT) 각각은 제3 방향(D3)으로의 장축을 가질 수 있다. 활성 패턴들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원 적으로 배열될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다.
활성 패턴들(ACT) 각각은, 기판(100)의 상면에 수직한 방향(즉, 제4 방향(D4))으로 갈수록 그의 폭이 줄어들 수 있다. 다시 말하면, 활성 패턴들(ACT) 각각은, 기판(100)의 바닥면으로부터 멀어질수록 그의 폭이 줄어들 수 있다.
활성 패턴들(ACT) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 소자 분리막(ST)은 활성 패턴들(ACT) 사이의 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다.
제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리는 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리보다 작을 수 있다. 이로써, 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 더 깊을 수 있다. 다시 말하면, 제2 트렌치(TR2)의 바닥은 제1 트렌치(TR1)의 바닥보다 더 낮을 수 있다 (도 2b 참조).
각각의 활성 패턴들(ACT)의 상부는, 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제1 소스/드레인 영역(SD1)은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 위치할 수 있다. 다시 말하면, 평면적 관점에서, 제2 소스/드레인 영역(SD2), 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)이 제3 방향(D3)을 따라 순차적으로 배열될 수 있다.
각각의 활성 패턴들(ACT)에 한 쌍의 제3 트렌치들(TR3)이 정의될 수 있다 (도 2c 참조). 각각의 제3 트렌치들(TR3)은, 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 정의될 수 있다. 제3 트렌치(TR3)는 활성 패턴(ACT)의 상부를 관통하면서, 활성 패턴(ACT)의 상면으로부터 기판(100)의 바닥면을 향해 아래로 연장될 수 있다. 제3 트렌치(TR3)의 바닥은 제1 및 제2 트렌치들(TR1, TR2)의 바닥들보다 더 높을 수 있다.
각각의 활성 패턴들(ACT)의 상부는, 한 쌍의 채널 영역들(CH)을 더 포함할 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 제3 트렌치(TR3)의 아래에 위치할 수 있다 (도 2c 참조). 따라서, 채널 영역(CH)은 제1 및 제2 소스/드레인 영역들(SD1, SD2)보다 더 낮게 위치할 수 있다.
활성 패턴들(ACT) 및 소자 분리막(ST)을 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제3 트렌치들(TR3) 내에 각각 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 활성 패턴(ACT)의 한 쌍의 채널 영역들(CH) 상에 한 쌍의 게이트 전극들(GE)이 제공될 수 있다. 다시 말하면, 평면적 관점에서, 게이트 전극(GE)이 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)의 상면은 활성 패턴(ACT)의 상면(예를 들어, 제1 소스/드레인 영역(SD1)의 상면 또는 제2 소스/드레인 영역(SD2)의 상면)보다 더 낮을 수 있다.
도 2c를 다시 참조하면, 게이트 전극(GE)의 상부는 활성 패턴(ACT)의 제1 소스/드레인 영역(SD1)에 인접할 수 있다. 게이트 전극(GE)의 하부는 채널 영역(CH)에 인접할 수 있다.
도 1 및 도 2a 내지 도 2d를 참조하면, 게이트 전극(GE)과 활성 패턴(ACT) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 캐핑막(GP)은 게이트 전극(GE)의 상면을 덮을 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 게이트 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
기판(100) 상에 절연막(IL)이 제공될 수 있다. 절연막(IL)은 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)을 노출하는 제1 콘택홀들(CNH1)을 포함할 수 있다. 구체적으로, 도 3을 참조하면, 절연막(IL)은 순차적으로 적층된 제1 절연막(IL1) 및 제2 절연막(IL2)을 포함할 수 있다. 제2 절연막(IL2)은 제1 절연막(IL1)보다 큰 유전율을 가질 수 있다. 예를 들어, 제1 절연막(IL1)은 실리콘 산화막을 포함하고, 제2 절연막(IL2)은 실리콘 산질화막을 포함할 수 있다.
절연막(IL) 상에 제1 방향(D1)으로 서로 평행하게 연장되는 라인 구조체들(LST)이 제공될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 라인 구조체들(LST)은 게이트 전극들(GE)과 수직하게 교차할 수 있다 (도 1 참조). 라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 제공될 수 있다. 스페이서들(SP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
보다 구체적으로, 도 3을 참조하면, 각각의 스페이서들(SP)은 제1 스페이서(SP1), 제2 스페이서(SP2) 및 제3 스페이서(SP3)를 포함할 수 있다. 제1 스페이서(SP1)는 라인 구조체(LST)의 측벽을 직접 덮을 수 있다. 제2 스페이서(SP2)는 제1 스페이서(SP1)와 제3 스페이서(SP3) 사이에 개재될 수 있다. 제2 스페이서(SP2)는 제1 스페이서(SP1) 및 제3 스페이서(SP3)보다 낮은 유전율을 가지는 절연물로 이루어질 수 있다. 일 예로, 제1 스페이서(SP1) 및 제3 스페이서(SP3)는 실리콘 질화막을 포함하고, 제2 스페이서(SP2)는 실리콘 산화막을 포함할 수 있다. 다른 예로, 제2 스페이서(SP2)는 공기, 즉 에어 스페이서로 이루어질 수 있다.
각각의 라인 구조체들(LST)은, 순차적으로 적층된 도전 패턴(CP), 배리어 패턴(BP), 비트 라인(BL), 및 마스크 패턴(MP)을 포함할 수 있다. 도전 패턴(CP)은, 제1 콘택홀(CNH1)을 채우며 제1 소스/드레인 영역(SD1)에 접속하는 콘택부(CNP)를 포함할 수 있다. 보다 구체적으로, 콘택부(CNP)는 절연막(IL)을 관통하여 기판(100)의 바닥면을 향해 연장될 수 있다. 콘택부(CNP)는 제1 소스/드레인 영역(SD1)에 직접 접촉할 수 있다.
배리어 패턴(BP)은 비트 라인(BL) 내의 금속 물질이 도전 패턴(CP)으로 확산되는 것을 억제할 수 있다. 비트 라인(BL)은 배리어 패턴(BP) 및 도전 패턴(CP)을 통하여 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다.
도전 패턴(CP)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등)을 포함할 수 있다. 배리어 패턴(BP)은 도전성 금속질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물)을 포함할 수 있다. 비트 라인(BL)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
게이트 캐핑막(GP) 상에 복수개의 절연 펜스들(IFS)이 제공될 수 있다. 각각의 절연 펜스들(IFS)은 절연막(IL)을 관통하여 게이트 캐핑막(GP)의 상부까지 연장될 수 있다.
도 1을 다시 참조하면, 절연 펜스들(IFS)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 구체적으로, 절연 펜스들(IFS)은 제2 방향(D2)으로 연장되는 게이트 캐핑막(GP) 상에 제2 방향(D2)을 따라 배열될 수 있다. 절연 펜스들(IFS) 및 라인 구조체들(LST)은, 제2 방향(D2)을 따라 서로 교번적으로 배열될 수 있다.
절연막(IL)을 관통하여 제2 소스/드레인 영역들(SD2)에 각각 접속하는 콘택들(CNT)이 제공될 수 있다. 각각의 콘택들(CNT)은, 제2 소스/드레인 영역(SD2)의 상부가 부분적으로 식각되어 형성된 제2 콘택홀(CNH2)을 채울 수 있다. 도 2a를 다시 참조하면, 콘택(CNT)은 제2 콘택홀(CNH2)에 의해 노출된 제2 소스/드레인 영역(SD2)에 직접 접촉할 수 있다. 추가적으로, 콘택(CNT)은 스페이서(SP)의 측벽 및 소자 분리막(ST)의 상면과 접촉할 수 있다. 콘택(CNT)은 스페이서(SP)에 의해 그와 인접하는 라인 구조체(LST)로부터 이격될 수 있다. 각각의 콘택들(CNT)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등)을 포함할 수 있다.
도 1을 다시 참조하면, 콘택들(CNT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 구체적으로, 콘택들(CNT) 및 라인 구조체들(LST)은, 제2 방향(D2)을 따라 서로 교번적으로 배열될 수 있다. 콘택들(CNT) 및 절연 펜스들(IFS)은, 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
콘택들(CNT) 상에, 콘택들(CNT)에 각각 접속하는 랜딩 패드들(LP)이 제공될 수 있다. 랜딩 패드들(LP)은 콘택들(CNT)을 통해 제2 소스/드레인 영역들(SD2)과 각각 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 콘택(CNT)과 오정렬될 수 있다. 다시 말하면, 랜딩 패드(LP)는 콘택(CNT)의 중심으로부터 수평적으로 오프셋될 수 있다 (도 2a 참조). 랜딩 패드들(LP)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
마스크 패턴들(MP) 상에 절연 패턴(INP)이 제공될 수 있다. 절연 패턴(INP)은 랜딩 패드들(LP)의 평면적 형태를 정의할 수 있다. 절연 패턴(INP)에 의해, 인접하는 랜딩 패드들(LP)이 서로 분리될 수 있다.
랜딩 패드들(LP) 상에 정보 저장 요소(DS)가 제공될 수 있다. 구체적으로, 정보 저장 요소(DS)는 랜딩 패드들(LP) 상에 각각 제공된 제1 전극들(LEL)을 포함할 수 있다. 제1 전극들(LEL)은 랜딩 패드들(LP)과 각각 연결될 수 있다. 정보 저장 요소(DS)는, 제1 전극들(LEL) 상의 제2 전극(TEL), 및 제1 전극들(LEL)과 제2 전극(TEL) 사이의 유전막(HDL)을 더 포함할 수 있다. 제1 전극(LEL), 유전막(HDL) 및 제2 전극(TEL)은 데이터를 저장하는 캐패시터를 구성할 수 있다.
제1 전극들(LEL) 각각은 내부가 채워진 기둥(pillar) 형태를 가질 수 있으나, 이에 한정되지 않는다. 다른 실시예에 따르면, 제1 전극들(LEL) 각각은 하부가 폐쇄된 실린더 형태를 가질 수 있다. 복수의 제1 전극들(LEL)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그로 배열되어, 벌집(honeycomb) 모양의 배치를 가질 수 있다. 다른 예로, 복수의 제1 전극들(LEL)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배치될 수 있다.
예를 들어, 제1 전극들(LEL) 각각은 불순물이 도핑된 실리콘, 텅스텐과 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다. 유전막(HDL)은 고유전율 물질, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 제2 전극(TEL)은 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하여, 본 발명의 콘택(CNT)에 대해 보다 상세히 설명한다. 하나의 라인 구조체(LST), 즉 하나의 비트 라인(BL)의 양 측에 한 쌍의 콘택들(CNT)이 각각 배치될 수 있다. 본 실시예에서, 비트 라인(BL)의 일 측에 배치된 콘택(CNT)을 제1 콘택(CNT1)으로 정의하고, 비트 라인(BL)의 타 측에 배치된 콘택(CNT)을 제2 콘택(CNT2)으로 정의한다. 먼저, 도 3을 참조하여 제1 콘택(CNT1)에 대해 상세히 설명한다.
제1 콘택(CNT1)은 수직 연장부(VEP), 하부(LWP) 및 상부(UPP)를 포함할 수 있다. 하부(LWP)는, 기판(100)의 상면(즉, 활성 패턴(ACT)의 상면(TS))보다 낮게 형성된 제2 콘택홀(CNH2) 내에 제공될 수 있다. 상부(UPP)는 하부(LWP) 위에 제공될 수 있다. 상부(UPP)는 제2 방향(D2)으로 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 가질 수 있다. 제1 측벽(SW1)은 제3 스페이서(SP3)와 접촉할 수 있고, 제2 측벽(SW2)은 다른 제3 스페이서(SP3)와 접촉할 수 있다.
제2 소스/드레인 영역(SD2)은, 활성 패턴(ACT)의 상면(TS)으로부터 활성 패턴(ACT)의 상부 측벽(USW)까지 연장되는 리세스된 상면(RTS)을 가질 수 있다. 예를 들어, 제2 소스/드레인 영역(SD2)의 리세스된 상면(RTS)은, 제1 각도(θ1)로 정의되는 평균 기울기를 가질 수 있다. 활성 패턴(ACT)의 상부 측벽(USW)은 제2 각도(θ2)로 정의되는 기울기를 가질 수 있다. 제2 각도(θ2)는 수직에 가까울 수 있다. 제1 각도(θ1)는 제2 각도(θ2)보다 작을 수 있다. 제1 각도(θ1)는 40° 내지 80°일 수 있다.
제1 콘택(CNT1)의 하부(LWP)는 리세스된 상면(RTS)을 직접 덮을 수 있다. 한편, 제1 콘택(CNT1)의 하부(LWP)는 리세스된 상면(RTS)을 덮으며 아래로 연장될 뿐, 수평적으로 확장되지는 않을 수 있다. 예를 들어, 제1 콘택(CNT1)의 제1 측벽(SW1)으로부터 수직하게 연장되는 수직 가상 선(VVL)이 정의될 수 있다. 제1 콘택(CNT1)의 하부(LWP)는, 기판(100)의 바닥으로 갈수록 수직 가상 선(VVL)으로부터 제2 방향(D2)으로 멀어지는 프로파일을 가질 수 있다.
제1 콘택(CNT1)은 보이드(VD)를 더 포함할 수 있다. 예를 들어, 제1 콘택(CNT1)의 하부(LWP)는 보이드(VD)를 포함할 수 있다. 본 실시예에 따르면, 제1 콘택(CNT1) 내의 보이드(VD)의 크기는 상대적으로 작을 수 있다. 이는 본 발명에 따른 제1 콘택(CNT1)을 형성할 때, 제2 콘택홀(CNH2)의 폭이 급격히 증가하지 않아 도전 물질이 제2 콘택홀(CNH2) 내에 잘 채워질 수 있기 때문이다.
제1 콘택(CNT1)의 수직 연장부(VEP)는, 하부(LWP)로부터 기판(100)의 바닥을 향해 연장될 수 있다. 수직 연장부(VEP)는, 소자 분리막(ST)의 상부를 관통할 수 있다. 수직 연장부(VEP)는, 활성 패턴(ACT)의 상부 측벽(USW)을 따라 소자 분리막(ST)을 뚫고 연장될 수 있다. 수직 연장부(VEP)는 활성 패턴(ACT)의 상부 측벽(USW)을 덮을 수 있다. 다시 말하면, 수직 연장부(VEP)는 활성 패턴(ACT)의 상부 측벽(USW)과 접촉할 수 있다. 제1 콘택(CNT1)의 최저 레벨, 즉 수직 연장부(VEP)의 최저 레벨(LV3)은, 제1 소스/드레인 영역(SD1)과 접촉하는 도전 패턴(CP)의 바닥면의 레벨(LV5)보다 더 낮을 수 있다.
본 실시예에 따른 콘택(CNT)은, 기판(100)의 바닥을 향해 연장되면서 활성 패턴(ACT)의 리세스된 상면(RTS) 및 활성 패턴(ACT)의 상부 측벽(USW)과 순차적으로 접촉할 수 있다. 다시 말하면, 콘택(CNT)과 제2 소스/드레인 영역(SD2) 사이의 접촉 면적이 상대적으로 증가될 수 있다.
이하, 제2 콘택(CNT2)에 대해 설명한다. 제1 콘택(CNT1)에서 설명한 것과 중복되는 것은 생략하고, 차이점에 대해 상세히 설명한다. 도 3을 참조하면, 오정렬된 제2 콘택(CNT2)이 예시되어 있다. 예를 들어, 제1 콘택(CNT1)이 정렬되어 형성된 것이라면, 제2 콘택(CNT2)은 제2 방향(D2)으로 오프셋되어 형성된 것일 수 있다.
제2 콘택(CNT2)의 하부(LWP)는 제1 콘택(CNT1)의 하부(LWP)보다 더 작을 수 있다. 구체적으로, 제1 콘택(CNT1)의 하부(LWP)와 접촉하는 리세스된 상면(RTS)의 최저 레벨은 제1 레벨(LV1)에 위치할 수 있다. 제2 콘택(CNT2)의 하부(LWP)와 접촉하는 리세스된 상면(RTS)의 최저 레벨은, 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 높을 수 있다. 제2 콘택(CNT2)과 접촉하는 리세스된 상면(RTS)은, 제3 각도(θ3)로 정의되는 평균 기울기를 가질 수 있다. 제3 각도(θ3)는 제1 각도(θ1)보다 작을 수 있다.
제1 콘택(CNT1)의 수직 연장부(VEP)의 최저 레벨은 제3 레벨(LV3)에 위치할 수 있다. 제2 콘택(CNT2)의 수직 연장부(VEP)의 최저 레벨은 제4 레벨(LV4)에 위치할 수 있다. 제4 레벨(LV4)은 제3 레벨(LV3)보다 높을 수 있다.
한편, 제1 레벨(LV1)과 제2 레벨(LV2)간의 차이는, 제3 레벨(LV3)과 제4 레벨(LV4)간의 차이보다 클 수 있다. 다시 말하면, 제3 레벨(LV3)과 제4 레벨(LV4)간의 차이는 상대적으로 작을 수 있다. 즉 본 발명에 따른 콘택들(CNT)은, 오정렬이 발생하더라도, 콘택들(CNT)간의 최저점의 레벨 차이(산포)는 작을 수 있다.
오정렬에 의해 콘택들(CNT)간의 구조적 산포가 발생하게 되면, 제2 소스/드레인 영역(SD2)에서의 도핑 프로파일의 산포, P-N Junction의 산포 및 Metallurgical Junction의 산포가 발생할 수 있다. 이러한 산포는 GIDL(Gate Induced Drain Leakage)과 같은 문제를 야기할 수 있다. 한편 본 발명에 따르면, 앞서 설명한 바와 같이 수직 연장부(VEP)를 통해 오정렬에 따른 콘택들(CNT)간의 구조적 산포를 줄일 수 있다. 이로써 GIDL을 감소시키고 소자의 전기적 특성을 향상시킬 수 있다.
도 4는 도 3의 제1 콘택에 대한 다른 예를 도시한 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4를 참조하면, 제1 콘택(CNT1)은 제2 콘택홀(CNH2) 내에 제공된 하부(LWP) 및 하부(LWP) 상의 상부(UPP)를 포함할 수 있다. 본 실시예에 따른 제1 콘택(CNT1)은, 활성 패턴(ACT)의 상부 측벽(USW)을 덮는 수직 연장부(VEP)를 포함하지 않을 수 있다. 제1 콘택(CNT1)의 하부(LWP)는 제2 소스/드레인 영역(SD2)의 리세스된 상면(RTS)을 덮을 수 있다.
제1 콘택(CNT1)의 하부(LWP)의 제2 방향(D2)으로의 폭(W)은, 기판(100)의 바닥으로 갈수록 감소할 수 있다. 하부(LWP)의 폭(W)은, 제2 스페이서(SP2)에 의해 급격히 감소할 수 있다. 하부(LWP)의 적어도 일부는, 소자 분리막(ST)의 리세스된 상부에 제공되어 소자 분리막(ST)과 접촉할 수 있다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a 및 도 18a는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b 및 도 18b는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c, 도 12c, 도 14c, 도 16c 및 도 18c는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 C-C'선에 따른 단면도들이다. 도 6d, 도 8d, 도 10d, 도 12d, 도 14d, 도 16d 및 도 18d는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 D-D'선에 따른 단면도들이다. 도 19 및 도 20 각각은 도 16a의 M 영역을 확대한 단면도이다.
도 5 및 도 6a 내지 도 6d를 참조하면, 기판(100)의 상부를 패터닝하여, 활성 패턴들(ACT)이 형성될 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 활성 패턴들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원 적으로 배열될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다.
활성 패턴들(ACT) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 완전히 채우면서 활성 패턴들(ACT)을 덮도록 형성될 수 있다. 활성 패턴들(ACT)의 상면들이 노출될 때까지 소자 분리막(ST) 상에 평탄화 공정이 수행될 수 있다.
도 7 및 도 8a 내지 도 8d를 참조하면, 활성 패턴들(ACT) 및 소자 분리막(ST)을 패터닝하여, 제3 트렌치들(TR3)이 형성될 수 있다. 평면적 관점에서, 제3 트렌치들(TR3) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
제3 트렌치들(TR3)을 형성하는 것은, 개구부들을 포함하는 하드 마스크 패턴을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 노출된 활성 패턴들(ACT) 및 소자 분리막(ST)을 식각하는 것을 포함할 수 있다. 제3 트렌치(TR3)는 제1 트렌치(TR1)보다 얕게 형성될 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 각각의 제3 트렌치들(TR3) 내에 게이트 유전막(GI), 게이트 전극(GE) 및 게이트 캐핑막(GP)이 순차적으로 형성될 수 있다. 구체적으로, 제3 트렌치(TR3) 내에 게이트 유전막(GI)이 컨포멀하게 형성될 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다.
게이트 유전막(GI) 상에 제3 트렌치(TR3)를 채우는 도전막을 형성하여, 게이트 전극(GE)이 형성될 수 있다. 상기 도전막은 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.
게이트 유전막(GI) 및 게이트 전극(GE)을 리세스하고, 리세스된 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 형성될 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다
활성 패턴들(ACT) 상에 이온 주입 공정을 수행하여, 활성 패턴(ACT)의 상부에 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SD2)은 제1 소스/드레인 영역(SD1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 동일한 불순물로 도핑될 수 있다.
게이트 전극(GE)의 아래에 위치하는 활성 패턴(ACT)에 채널 영역(CH)이 정의될 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 상면 및 양 측벽들 상에 제공될 수 있다 (도 10b 참조).
도 11 및 도 12a 내지 도 12d를 참조하면, 기판(100)의 전면 상에 절연막(IL)이 형성될 수 있다. 일 예로, 절연막(IL)은 실리콘 산화막 및 실리콘 산질화막이 적층된 멀티 레이어 구조일 수 있다. 절연막(IL)을 패터닝하여, 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)을 각각 노출하는 제1 콘택홀들(CNH1)이 형성될 수 있다. 제1 콘택홀(CNH1)이 형성될 때, 제1 소스/드레인 영역(SD1)의 상부가 리세스될 수 있다. 제1 콘택홀(CNH1)이 형성될 때, 제1 소스/드레인 영역(SD1) 주변의 소자 분리막(ST)의 상부가 리세스될 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 절연막(IL) 상에 제1 도전막(CL1), 배리어 막(BAL) 및 제2 도전막(CL2)이 순차적으로 형성될 수 있다. 제1 도전막(CL1)은 제1 콘택홀들(CNH1)을 채울 수 있다. 다시 말하면, 제1 도전막(CL1)은 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)과 접촉할 수 있다. 제1 도전막(CL1)은 절연막(IL)에 의해 활성 패턴들(ACT)의 제2 소스/드레인 영역들(SD2)과는 수직적으로 이격될 수 있다. 제1 도전막(CL1)은 도핑된 반도체 물질을 포함할 수 있다.
배리어 막(BAL)은 제1 도전막(CL1)과 제2 도전막(CL2) 사이에 개재되도록 형성될 수 있다. 배리어 막(BAL)은 도전성 금속질화물을 포함할 수 있다. 제2 도전막(CL2)은 금속 물질을 포함할 수 있다. 배리어 막(BAL)은 제2 도전막(CL2) 내의 금속 물질이 제1 도전막(CL1)으로 확산되는 것을 억제할 수 있다.
도 15 및 도 16a 내지 도 16d를 참조하면, 절연막(IL) 상에 제1 방향(D1)으로 서로 평행하게 연장되는 라인 구조체들(LST)이 형성될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로, 제2 도전막(CL2) 상에 마스크 패턴들(MP)이 형성될 수 있다. 마스크 패턴들(MP)은 제1 방향(D1)으로 연장되는 라인 형태를 갖도록 형성될 수 있다. 일 예로, 마스크 패턴들(MP)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
마스크 패턴들(MP)을 마스크로 제2 도전막(CL2), 배리어 막(BAL) 및 제1 도전막(CL1)을 순차적으로 패터닝하여, 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)이 각각 형성될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 서로 수직적으로 중첩될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 라인 구조체(LST)를 구성할 수 있다. 평면적 관점에서, 비트 라인들(BL)은 게이트 전극들(GE)과 교차하며 연장될 수 있다.
도전 패턴(CP)은 제1 콘택홀들(CNH1)을 각각 채우는 콘택부들(CNP)을 포함할 수 있다. 도전 패턴(CP)은 콘택부(CNP)를 통해 제1 소스/드레인 영역(SD1)과 연결될 수 있다. 다시 말하면, 비트 라인(BL)은 도전 패턴(CP)을 통해 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다.
라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 형성될 수 있다. 스페이서들(SP)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 컨포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
스페이서들(SP) 및 마스크 패턴들(MP)을 마스크로 기판(100)의 전면 상에 식각 공정을 수행하여, 제2 소스/드레인 영역들(SD2)을 각각 노출하는 제2 콘택홀들(CNH2)이 형성될 수 있다. 구체적으로, 제2 콘택 홀(CNH2)은 절연막(IL)을 관통하여 기판(100)의 상면보다 더 아래로 연장될 수 있다. 제2 콘택 홀(CNH2)이 형성될 때, 제2 소스/드레인 영역(SD2)의 상부가 리세스될 수 있다. 제2 콘택 홀(CNH2)이 형성될 때, 제2 소스/드레인 영역(SD2) 주변의 소자 분리막(ST)의 상부가 리세스될 수 있다.
제2 콘택 홀(CNH2)을 형성하기 위한 보다 구체적인 공정을 도 19 및 도 20을 참조하여 설명한다. 도 19를 참조하면, 스페이서들(SP) 및 마스크 패턴들(MP)을 마스크로 기판(100)의 전면 상에 이방성 식각 공정을 수행하여, 제2 콘택홀들(CNH2)이 형성될 수 있다. 제2 콘택홀들(CNH2)은 스페이서들(SP) 및 마스크 패턴들(MP)을 이용하여 자기 정렬적으로 형성될 수 있다. 상기 이방성 식각 공정 동안, 절연막(IL)이 식각될 수 있다. 상기 이방성 식각 공정은 과식각으로 진행되어, 활성 패턴(ACT)의 상부 및 소자 분리막(ST)의 상부가 식각될 수 있다.
도 20을 참조하면, 제2 콘택홀들(CNH2) 상에 세정 공정을 수행하여, 노출된 소자 분리막(ST)만을 선택적으로 리세스할 수 있다. 활성 패턴(ACT)을 제외한 소자 분리막(ST)만 선택적으로 식각되므로, 제2 콘택홀(CNH2) 아래에 기판(100)의 바닥을 향해 연장되는 수직 연장 홀(VEH)이 형성될 수 있다. 수직 연장 홀(VEH)은 활성 패턴(ACT)의 상부 측벽(USW)을 노출할 수 있다.
도 17 및 도 18a 내지 도 18d를 참조하면, 게이트 캐핑막(GP) 상에 복수개의 절연 펜스들(IFS)이 형성될 수 있다. 절연 펜스들(IFS)은 제2 콘택 홀들(CNH2)과 중첩되지 않고, 이들을 노출할 수 있다.
제2 콘택홀들(CNH2)에 도전 물질을 채워, 제2 콘택홀들(CNH2) 내에 콘택들(CNT)이 각각 형성될 수 있다. 콘택들(CNT)은 제2 소스/드레인 영역들(SD2)에 연결될 수 있다. 구체적으로, 기판(100)의 전면 상에 상기 도전 물질을 형성한 후, 상기 도전 물질의 상면이 절연 펜스들(IFS)의 상면들보다 낮아지도록 상기 도전 물질을 리세스할 수 잇다. 이로써, 도전 물질이 절연 펜스들(IFS)에 의해 분리되어, 제2 콘택홀들(CNH2)에 각각 콘택들(CNT)이 형성될 수 있다. 콘택들(CNT) 및 절연 펜스들(IFS)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
제2 콘택홀들(CNH2)에 채워지는 도전 물질은 도핑된 반도체 물질일 수 있다. 제2 콘택홀들(CNH2)에 도핑된 반도체를 채우고, 반도체 내의 불순물을 제2 소스/드레인 영역들(SD2)로 확산시킬 수 있다. 상기 불순물의 확산은 metallurgical process를 이용할 수 있다.
한편, 제2 콘택홀들(CNH2)간의 구조적 산포가 발생하게 되면, 상기 불순물의 확산이 제2 소스/드레인 영역들(SD2)마다 서로 다른 양상으로 발생할 수 있다. 이는, 앞서 설명한 도핑 프로파일의 산포, P-N Junction의 산포 및 Metallurgical Junction의 산포를 야기할 수 있다. 반면 본 발명의 실시예에 따르면, 수직 연장 홀(VEH)을 통해 제2 콘택홀들(CNH2)간의 구조적 산포를 줄일 수 있고, 결과적으로 도핑 프로파일의 산포, P-N Junction의 산포 및 Metallurgical Junction의 산포를 줄일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 콘택들(CNT) 상에 랜딩 패드들(LP)이 각각 형성될 수 있다. 구체적으로, 콘택들(CNT) 및 절연 펜스들(IFS) 상에 금속막이 형성될 수 있다. 상기 금속막을 패터닝하여 복수개의 랜딩 패드들(LP)이 형성될 수 있다. 복수개의 랜딩 패드들(LP) 사이의 공간에 절연 물질을 채워, 절연 패턴(INP)이 형성될 수 있다. 랜딩 패드들(LP) 상에 제1 전극들(LEL)이 각각 형성될 수 있다. 제1 전극들(LEL) 상에 유전막(HDL)이 콘포멀하게 형성될 수 있다. 유전막(HDL) 상에 제2 전극(TEL)이 형성될 수 있다. 제1 전극(LEL), 유전막(HDL) 및 제2 전극(TEL)은 정보 저장 요소(DS), 예를 들어, 캐패시터를 구성할 수 있다. 도시되진 않았지만, 제2 전극(TEL) 상에 적층된 배선층들(예를 들어, M1, M2, M3, M4...)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며;
    상기 제1 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 및 제2 소스/드레인 영역들 사이를 가로지고;
    상기 제1 활성 패턴을 가로지르며 제2 방향으로 연장되는 비트 라인, 상기 비트 라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고;
    상기 비트 라인의 일 측벽 상의 스페이서;
    상기 제2 소스/드레인 영역에 접속하는 제1 콘택, 상기 제1 콘택은 상기 스페이서를 사이에 두고 상기 비트 라인과 이격되며;
    상기 제1 콘택 상의 랜딩 패드; 및
    상기 랜딩 패드 상의 정보 저장 요소를 포함하되,
    상기 제2 소스/드레인 영역은, 상면, 상부 측벽, 및 상기 상면으로부터 상기 상부 측벽까지 연장되는 리세스된 상면을 갖고,
    상기 제1 콘택은 상기 리세스된 상면 및 상기 상부 측벽과 접촉하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 콘택은:
    상기 리세스된 상면과 접촉하는 하부; 및
    상기 하부로부터 상기 상부 측벽을 따라 상기 기판의 바닥을 향해 연장되는 수직 연장부를 포함하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 활성 패턴을 정의하는 제1 트렌치를 채우는 소자 분리막을 더 포함하되,
    상기 수직 연장부는 상기 소자 분리막의 상부를 뚫으며 연장되는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 기판은 제2 활성 패턴을 더 갖고,
    상기 제1 및 제2 활성 패턴들 각각은 제3 방향으로의 장축을 가지며,
    상기 제1 및 제2 활성 패턴들은 상기 제3 방향으로 서로 인접하고,
    상기 소자 분리막은, 상기 제1 및 제2 활성 패턴들 사이의 제2 트렌치를 채우며,
    상기 제2 트렌치는 상기 제1 트렌치보다 깊은 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 제1 콘택의 상부는, 상기 제1 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 가지며,
    상기 제2 측벽은 상기 스페이서와 접촉하고,
    상기 제1 측벽으로부터 수직하게 연장되는 수직 가상 선이 정의되고,
    상기 제1 콘택의 상기 하부는, 상기 기판의 상기 바닥으로 갈수록 상기 수직 가상 선으로부터 상기 제1 방향으로 멀어지는 프로파일을 갖는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 리세스된 상면은 제1 각도로 정의되는 평균 기울기를 갖고,
    상기 제1 각도는 40° 내지 80°인 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 상부 측벽은 제2 각도로 정의되는 기울기를 갖고,
    상기 제2 각도는 상기 제1 각도보다 큰 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제1 활성 패턴은 제3 소스/드레인 영역을 더 포함하고, 상기 제1 소스/드레인 영역은 상기 제2 및 제3 소스/드레인 영역들 사이에 위치하며,
    상기 반도체 메모리 소자는, 상기 제3 소스/드레인 영역에 접속하는 제2 콘택을 더 포함하되,
    상기 제2 콘택은 상기 제3 소스/드레인 영역의 리세스된 상면 및 상부 측벽과 접촉하고,
    상기 제2 소스/드레인 영역의 상기 리세스된 상면의 최저 레벨은 제1 레벨에 위치하고,
    상기 제3 소스/드레인 영역의 상기 리세스된 상면의 최저 레벨은 제2 레벨에 위치하며,
    상기 제1 콘택의 최저 레벨은 제3 레벨에 위치하고,
    상기 제2 콘택의 최저 레벨은 제4 레벨에 위치하며,
    상기 제1 레벨과 상기 제2 레벨간의 차이는, 상기 제3 레벨과 상기 제4 레벨간의 차이보다 큰 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 콘택의 하부의 상기 제1 방향으로의 폭은, 상기 기판의 바닥으로 갈수록 감소하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 비트 라인 아래에 제공된 도전 패턴을 더 포함하되,
    상기 도전 패턴은 상기 제1 활성 패턴의 상기 제1 소스/드레인 영역에 접속하고,
    상기 제1 소스/드레인 영역과 접촉하는 상기 도전 패턴의 바닥면은, 상기 제1 콘택의 최저 레벨보다 높은 반도체 메모리 소자.
  11. 제1 활성 패턴, 제2 활성 패턴 및 제3 활성 패턴을 갖는 기판, 상기 제1 내지 제3 활성 패턴들은 제1 방향을 따라 순차적으로 배열되고;
    상기 제2 활성 패턴을 가로지르며 제2 방향으로 연장되는 비트 라인, 상기 비트 라인은 상기 제2 활성 패턴과 전기적으로 연결되고;
    상기 제1 활성 패턴에 접속하는 제1 콘택;
    상기 제3 활성 패턴에 접속하는 제2 콘택;
    상기 제1 및 제2 콘택들 상에 각각 배치된 랜딩 패드들; 및
    상기 랜딩 패드들 상에 각각 배치된 정보 저장 요소들을 포함하되,
    상기 제1 콘택은 상기 제1 활성 패턴의 리세스된 상면과 접촉하고,
    상기 제2 콘택은 상기 제3 활성 패턴의 리세스된 상면과 접촉하며,
    상기 제1 활성 패턴의 상기 리세스된 상면의 최저 레벨은 제1 레벨에 위치하고,
    상기 제2 활성 패턴의 상기 리세스된 상면의 최저 레벨은 제2 레벨에 위치하며,
    상기 제1 콘택의 최저 레벨은 제3 레벨에 위치하고,
    상기 제2 콘택의 최저 레벨은 제4 레벨에 위치하며,
    상기 제1 레벨과 상기 제2 레벨간의 차이는, 상기 제3 레벨과 상기 제4 레벨간의 차이보다 큰 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제1 내지 제3 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극을 더 포함하는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 제1 콘택은:
    상기 제1 활성 패턴의 상기 리세스된 상면과 접촉하는 하부; 및
    상기 하부로부터 상기 제1 활성 패턴의 상부 측벽을 따라 상기 기판의 바닥을 향해 연장되는 수직 연장부를 포함하는 반도체 메모리 소자.
  14. 제13항에 있어서,
    상기 제1 및 제2 활성 패턴들 사이의 트렌치를 채우는 소자 분리막을 더 포함하되,
    상기 수직 연장부는 상기 소자 분리막의 상부를 뚫으며 연장되는 반도체 메모리 소자.
  15. 제11항에 있어서,
    상기 제1 활성 패턴의 상기 리세스된 상면은 제1 각도로 정의되는 평균 기울기를 갖고,
    상기 제2 활성 패턴의 상기 리세스된 상면은 제2 각도로 정의되는 평균 기울기를 가지며,
    상기 제2 각도는 상기 제1 각도보다 작은 반도체 메모리 소자.
  16. 활성 패턴을 갖는 기판, 상기 활성 패턴은 제1 방향으로의 장축을 가지며, 상기 활성 패턴은 제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역을 사이에 두고 상기 제1 방향으로 이격된 한 쌍의 제2 소스/드레인 영역들을 포함하고;
    상기 기판 상에 제공되어 상기 활성 패턴을 정의하는 제1 트렌치를 채우는 소자 분리막;
    상기 활성 패턴을 가로지르며 제2 방향으로 연장되는 한 쌍의 게이트 전극들, 상기 한 쌍의 게이트 전극들 각각은 상기 제1 및 제2 소스/드레인 영역들 사이의 제2 트렌치 내에 제공되고;
    각각의 상기 한 쌍의 게이트 전극들과 상기 활성 패턴 사이에 개재된 게이트 유전막;
    각각의 상기 한 쌍의 게이트 전극들 상에 제공되어 상기 제2 트렌치를 채우는 게이트 캐핑막;
    상기 기판 상의 절연막;
    상기 절연막 상에서 상기 활성 패턴을 가로지르며 제3 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 절연막을 관통하여 상기 제1 소스/드레인 영역에 접속하는 도전 패턴, 상기 도전 패턴 상의 비트 라인 및 상기 비트 라인과 상기 도전 패턴 사이의 배리어 패턴을 포함하고;
    상기 라인 구조체의 양 측벽들 상에 각각 제공된 한 쌍의 스페이서들;
    상기 한 쌍의 제2 소스/드레인 영역들에 각각 접속하는 제1 콘택 및 제2 콘택, 상기 제1 및 제2 콘택들은 상기 한 쌍의 스페이서들과 각각 접촉하고, 상기 제1 및 제2 콘택들은 상기 한 쌍의 스페이서들에 의해 상기 라인 구조체와 이격되며;
    상기 제1 및 제2 콘택들 상에 각각 배치된 랜딩 패드들;
    상기 랜딩 패드들 상에 각각 배치된 제1 전극들;
    상기 제1 전극들 상의 제2 전극; 및
    상기 제1 전극들과 상기 제2 전극 사이에 개재된 유전막을 포함하되,
    상기 제1 소스/드레인 영역과 접촉하는 상기 도전 패턴의 바닥면은, 상기 제1 콘택의 최저 레벨보다 높은 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 제1 콘택에 연결되는 상기 제2 소스/드레인 영역은, 상면, 상부 측벽, 및 상기 상면으로부터 상기 상부 측벽까지 연장되는 리세스된 상면을 갖고,
    상기 제1 콘택은 상기 리세스된 상면 및 상기 상부 측벽과 접촉하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 제1 콘택은:
    상기 리세스된 상면과 접촉하는 하부; 및
    상기 하부로부터 상기 상부 측벽을 따라 상기 소자 분리막의 상부를 뚫으며 연장되는 수직 연장부를 포함하는 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 제1 콘택은 상기 제2 소스/드레인 영역들 중 하나의 제1 리세스된 상면과 접촉하고,
    상기 제2 콘택은 상기 제2 소스/드레인 영역들 중 다른 하나의 제2 리세스된 상면과 접촉하며,
    상기 제1 리세스된 상면의 최저 레벨은 제1 레벨에 위치하고,
    상기 제2 리세스된 상면의 최저 레벨은 제2 레벨에 위치하며,
    상기 제1 콘택의 최저 레벨은 제3 레벨에 위치하고,
    상기 제2 콘택의 최저 레벨은 제4 레벨에 위치하며,
    상기 제1 레벨과 상기 제2 레벨간의 차이는, 상기 제3 레벨과 상기 제4 레벨간의 차이보다 큰 반도체 메모리 소자.
  20. 제19항에 있어서,
    상기 제1 리세스된 상면은 제1 각도로 정의되는 평균 기울기를 갖고,
    상기 제2 리세스된 상면은 제2 각도로 정의되는 평균 기울기를 가지며,
    상기 제2 각도는 상기 제1 각도보다 작은 반도체 메모리 소자.
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