TWI792943B - 半導體記憶體裝置 - Google Patents

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TWI792943B
TWI792943B TW111109050A TW111109050A TWI792943B TW I792943 B TWI792943 B TW I792943B TW 111109050 A TW111109050 A TW 111109050A TW 111109050 A TW111109050 A TW 111109050A TW I792943 B TWI792943 B TW I792943B
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朴台鎭
李基碩
金熙中
黃有商
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體裝置，包含：基底，包含主動圖案，主動圖案包含第一源極/汲極區及第二源極/汲極區；絕緣層，位於基底上；線結構，位於絕緣層上且在第一方向上延伸以跨越主動圖案，線結構穿透第一源極/汲極區上的絕緣層且包含電連接至第一源極/汲極區的位元線；以及接觸件，與線結構間隔開且電連接至第二源極/汲極區，其中位元線包含：第一部分，與第一源極/汲極區豎直地重疊；以及第二部分，與絕緣層豎直地重疊，且其中位元線的第一部分的頂部表面的最低水平高度位於低於位元線的第二部分的頂部表面的最低水平高度的水平高度處。

Description

半導體記憶體裝置 [相關申請案的交叉引用]
此專利申請案主張2021年8月5日在韓國智慧財產局申請的韓國專利申請案第10-2021-0103301號的優先權，所述韓國專利申請案的全部內容特此以引用的方式併入。
實施例是關於一種半導體記憶體裝置。
歸因於其較小大小、多功能性及/或低成本特性，半導體裝置視為電子行業中至關重要的元件。作為半導體裝置中的一者的記憶體裝置可經配置以儲存邏輯資料。隨著電子行業發展，對具有經改良特性的半導體裝置的需求逐漸增加。
可藉由提供半導體記憶體裝置來實現實施例，所述半導體記憶體裝置包含：基底，包含主動圖案，所述主動圖案包含第一源極/汲極區及第二源極/汲極區；絕緣層，位於基底上；線結構，位於絕緣層上且在第一方向上延伸以跨越主動圖案，線結構穿透第一源極/汲極區上的絕緣層且包含電連接至第一源極/汲極區的位元線；以及接觸件，與線結構間隔開且電連接至第二源極/汲極 區，其中位元線包含：第一部分，與第一源極/汲極區豎直地重疊；以及第二部分，與絕緣層豎直地重疊，且其中位元線的第一部分的頂部表面的最低水平高度位於低於位元線的第二部分的頂部表面的最低水平高度的水平高度處。
可藉由提供半導體記憶體裝置來實現實施例，所述半導體記憶體裝置包含：基底，包含第一主動圖案，第一主動圖案包含第一源極/汲極區及第二源極/汲極區；裝置隔離層，位於基底上且填充界定第一主動圖案的第一溝槽；絕緣層，位於裝置隔離層上；線結構，位於絕緣層上，跨越第一主動圖案且在第一方向上延伸，線結構包含穿透絕緣層且耦接至第一源極/汲極區的導電圖案、位於導電圖案上的障壁圖案以及位於障壁圖案上的位元線；閘極電極，在第二方向上延伸，跨越第一主動圖案且跨越第一源極/汲極區與第二源極/汲極區之間的區；間隔件，位於線結構的側表面上；以及接觸件，藉由間隔件而與線結構間隔開且電連接至第二源極/汲極區，其中位元線及障壁圖案中的每一者包含：第一部分，與第一源極/汲極區豎直地重疊；以及第二部分，與絕緣層豎直地重疊，且其中位元線的第一部分的最大寬度大於位元線的第二部分的最大寬度。
可藉由提供半導體記憶體裝置來實現實施例，所述半導體記憶體裝置包含：基底，包含在第一方向上具有縱軸的主動圖案，主動圖案包含第一源極/汲極區及一對第二源極/汲極區，所述對第二源極/汲極區在第一方向上彼此間隔開，其中第一源極/汲極區插入於所述第二源極/汲極區之間；裝置隔離層，位於基底上且填充界定主動圖案的第一溝槽；一對閘極電極，在第二方向上延 伸且跨越主動圖案，一對閘極電極中的每一閘極電極位於第一源極/汲極區與第二源極/汲極區之間的第二溝槽中；閘極介電層，位於一對閘極電極中的每一者與主動圖案之間；閘極頂蓋層，位於一對閘極電極中的每一者上且填充第二溝槽；絕緣層，位於基底上；線結構，位於絕緣層上，跨越主動圖案且在第三方向上延伸，線結構包含穿透絕緣層且耦接至第一源極/汲極區的導電圖案、位於導電圖案上的位元線以及位於位元線與導電圖案之間的障壁圖案；一對間隔件，分別位於線結構的相對側表面上；接觸件，分別耦接至一對第二源極/汲極區且藉由一對間隔件而與線結構間隔開；著陸襯墊，位於接觸件上；第一電極，分別位於著陸襯墊上；第二電極，位於第一電極上；以及介電層，位於第一電極與第二電極之間，其中線結構的位元線包含：第一部分，與第一源極/汲極區豎直地重疊；以及第二部分，與絕緣層豎直地重疊，且其中位元線的第一部分的頂部表面的最低水平高度位於低於位元線的第二部分的頂部表面的最低水平高度的水平高度處。
100:基底
A-A'、B-B'、C-C'、D-D':線
ACT:主動圖案
BAL:障壁層
BL:位元線
BL 1:第一位元線
BL 2:第二位元線
BLa、BPa:第一部分
BLb、BPb:第二部分
BP:障壁圖案
CH:通道區
CL1:第一導電層
CL2:第二導電層
CNH1:第一接觸孔
CNH2:第二接觸孔
CNP:接觸部分
CNT:接觸件
CP:導電圖案
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
DS:資料儲存元件
GE:閘極電極
GI:閘極介電層
GP:閘極頂蓋層
HDL:介電層
IFS:絕緣擋板
IL:絕緣層
INP:絕緣圖案
LEL:第一電極
LOP:下部部分
LP:著陸襯墊
LST:線結構
LV1:第一水平高度
LV2:第二水平高度
M:部分
MP:遮罩圖案
PAD:襯墊圖案
RS1:第一凹槽
RS2:第二凹槽
RS3:第三凹槽
SD1:第一源極/汲極區
SD2:第二源極/汲極區
SP:間隔件
ST:裝置隔離層
TEL:第二電極
TR1:第一溝槽
TR2:第二溝槽
TR3:第三溝槽
UPP:上部部分
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
藉由參考隨附圖式詳細地描述例示性實施例，特徵對於所屬領域中具有通常知識者將顯而易見，在隨附圖式：圖1為根據實施例的半導體裝置的平面視圖。
圖2A、圖2B、圖2C以及圖2D為分別沿著圖1的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面視圖。
圖3為圖2A的一部分『M』的放大截面視圖。
圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18為 根據實施例的製造半導體裝置的方法中的步驟的平面視圖。
圖5A、圖7A、圖9A、圖11A、圖13A、圖15A、圖17A以及圖19A為分別沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18的線A-A'截取的截面視圖。
圖5B、圖7B、圖9B、圖11B、圖13B、圖15B、圖17B以及圖19B為分別沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18的線B-B'截取的截面視圖。
圖5C、圖7C、圖9C、圖11C、圖13C、圖15C、圖17C以及圖19C為分別沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18的線C-C'截取的截面視圖。
圖5D、圖7D、圖9D、圖11D、圖13D、圖15D、圖17D以及圖19D為分別沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18的線D-D'截取的截面視圖。
圖20A、圖20B以及圖20C為根據實施例的半導體裝置的分別沿著圖1的線A-A'、線B-B'以及線C-C'截取的截面視圖。
圖21A及圖21B為根據實施例的半導體裝置的分別沿著圖1的A-A'及C-C'截取的截面視圖。
圖22A、圖22B以及圖22C為根據實施例的半導體裝置的分別沿著圖1的線A-A'、線B-B'以及線C-C'截取的截面視圖。
圖1為根據實施例的半導體裝置的平面視圖。圖2A、圖2B、圖2C以及圖2D為分別沿著圖1的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面視圖。圖3為圖2A的一部分『M』的放大 截面視圖。
參考圖1及圖2A至圖2D，裝置隔離層ST可位於基底100上且可界定主動圖案ACT。在實施中，基底100可為由矽、鍺或矽-鍺形成的半導體基底。裝置隔離層ST可包含氧化矽層。如本文中所使用，術語「或」並非排他性術語，例如，「A或B」將包含A、B或A及B。
可藉由圖案化基底100的上部部分而形成主動圖案ACT。主動圖案ACT中的每一者可在與基底100的頂部表面平行的第三方向D3上延伸。在實施中，主動圖案ACT中的每一者可具有與第三方向D3平行的縱軸。主動圖案ACT可在第一方向D1及第二方向D2上二維地配置。主動圖案ACT可在第三方向D3上彼此間隔開。
主動圖案ACT中的每一者可在與基底100的頂部表面垂直的方向(例如在豎直方向或第四方向D4上)上具有減小的寬度。在實施中，主動圖案ACT中的每一者可隨著距基底100的底部表面的距離增加而具有減小的寬度。
第一溝槽TR1及第二溝槽TR2可界定於主動圖案ACT之間。裝置隔離層ST可填充主動圖案ACT之間的第一溝槽TR1及第二溝槽TR2。第一溝槽TR1可界定於在第二方向D2上彼此鄰接的一對主動圖案ACT之間。第二溝槽TR2可界定於在第三方向D3上彼此鄰接的一對主動圖案ACT之間。
在第二方向D2上彼此鄰接的一對主動圖案ACT之間的距離可小於在第三方向D3上彼此鄰接的一對主動圖案ACT之間的距離。在實施中，第二溝槽TR2可比第一溝槽TR1更深。在實 施中，第二溝槽TR2的底部表面可低於第一溝槽TR1的底部表面(例如參見圖2B)。
主動圖案ACT中的每一者的上部部分可包含第一源極/汲極區SD1及一對第二源極/汲極區SD2。第一源極/汲極區SD1可位於所述對第二源極/汲極區SD2的第二源極/汲極區之間。在實施中，當以平面視圖查看時，第二源極/汲極區SD2、第一源極/汲極區SD1以及第二源極/汲極區SD2可在第三方向D3上依序配置。
一對第三溝槽TR3可界定於主動圖案ACT中的每一者中(例如參見圖2C)。第三溝槽TR3中的每一者可界定於第一源極/汲極區SD1與第二源極/汲極區SD2之間。第三溝槽TR3可穿透主動圖案ACT的上部部分且可在向下方向(例如第四方向D4)上自主動圖案ACT的頂部表面朝向基底100的底部表面延伸。第三溝槽TR3的底部表面可高於第一溝槽TR1及第二溝槽TR2的底部表面。
主動圖案ACT中的每一者的上部部分可更包含一對通道區CH。當以平面視圖查看時，通道區CH可位於第一源極/汲極區SD1與第二源極/汲極區SD2之間。通道區CH可在第三溝槽TR3下方(例如參見圖2C)。因此，通道區CH可位於低於第一源極/汲極區SD1及第二源極/汲極區SD2的水平高度處。
閘極電極GE可跨越主動圖案ACT及裝置隔離層ST。閘極電極GE可稱為『字元線』。閘極電極GE可分別位於第三溝槽TR3中。閘極電極GE可在第二方向D2上延伸且彼此平行。一對閘極電極GE可位於主動圖案ACT的一對通道區CH上。在實施 中，當以平面視圖查看時，閘極電極GE可位於第一源極/汲極區SD1與第二源極/汲極區SD2之間。閘極電極GE的頂部表面可低於主動圖案ACT的頂部表面(例如第一源極/汲極區SD1的頂部表面或第二源極/汲極區SD2的頂部表面)。
返回參考圖2C，閘極電極GE的上部部分可與主動圖案ACT的第一源極/汲極區SD1鄰接。閘極電極GE的下部部分可與通道區CH鄰接。
參考圖1及圖2A至圖2D，閘極介電層GI可位於閘極電極GE與主動圖案ACT之間。閘極頂蓋層GP可位於閘極電極GE上。閘極頂蓋層GP可覆蓋閘極電極GE的頂部表面。閘極頂蓋層GP的頂部表面可與主動圖案ACT的頂部表面共面。
閘極電極GE可由導電金屬氮化物(例如氮化鈦或氮化鉭)或金屬材料(例如鈦、鉭、鎢、銅或鋁)形成或包含導電金屬氮化物或金屬材料。閘極介電層GI可由氧化矽、氮化矽、氮氧化矽或高k介電材料形成或包含氧化矽、氮化矽、氮氧化矽或高k介電材料。在實施中，高k介電材料可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鋅鈮酸鉛或其組合。閘極頂蓋層GP可由氧化矽、氮化矽或氮氧化矽形成或包含氧化矽、氮化矽或氮氧化矽。
絕緣層IL可位於基底100上。絕緣層IL可包含暴露主動圖案ACT的第一源極/汲極區SD1的第一接觸孔CNH1。在實施中，絕緣層IL可包含依序堆疊的氧化矽層及氮氧化矽層。
在第一方向D1上延伸且彼此平行的線結構LST可位於 絕緣層IL上。線結構LST可在第二方向D2上配置。當以平面視圖查看時，線結構LST可垂直跨越閘極電極GE(例如參見圖1)。一對間隔件SP可位於線結構LST中的每一者的相對側表面上。間隔件SP可由氧化矽、氮化矽或氮氧化矽形成或包含氧化矽、氮化矽或氮氧化矽。
線結構LST中的每一者可包含依序堆疊的導電圖案CP、障壁圖案BP、位元線BL以及遮罩圖案MP。導電圖案CP可包含在第一接觸孔CNH1中且耦接至第一源極/汲極區SD1的接觸部分CNP。在實施中，接觸部分CNP可穿透絕緣層IL且可朝向基底100的底部表面延伸。接觸部分CNP可與第一源極/汲極區SD1直接接觸。接觸部分CNP可具有界定第一凹槽RS1的頂部表面。第一凹槽RS1可為自接觸部分CNP的頂部表面朝向第一源極/汲極區SD1凹陷的區。
障壁圖案BP可有助於防止或抑制位元線BL中的金屬材料擴散至導電圖案CP中。位元線BL可經由障壁圖案BP及導電圖案CP電連接至第一源極/汲極區SD1。
障壁圖案BP可包含與第一源極/汲極區SD1豎直地重疊的第一部分BPa及與絕緣層IL豎直地重疊的第二部分BPb。障壁圖案BP的第一部分BPa可與接觸部分CNP豎直地重疊。障壁圖案BP的第二部分BPb可自第一源極/汲極區SD1水平偏移或橫向偏移。障壁圖案BP的第一部分BPa可填充第一凹槽RS1的一部分。
障壁圖案BP的第一部分BPa可包含朝向基底100彎曲的多個部分，且可具有不均勻形狀(例如參見圖2C)。障壁圖案BP 的第一部分BPa可具有界定第二凹槽RS2的頂部表面。第二凹槽RS2可為自障壁圖案BP的第一部分BPa的頂部表面朝向第一源極/汲極區SD1延伸的區。障壁圖案BP的第一部分BPa的底部表面的最低水平高度可位於低於障壁圖案BP的第二部分BPb的底部表面的最低水平高度的水平高度處。障壁圖案BP的第一部分BPa的頂部表面的最低水平高度可位於低於障壁圖案BP的第二部分BPb的頂部表面的最低水平高度的水平高度處。
導電圖案CP可由摻雜半導體材料(例如摻雜矽或摻雜鍺)形成或包含摻雜半導體材料。障壁圖案BP可由導電金屬氮化物(例如氮化鈦或氮化鉭)形成或包含導電金屬氮化物。位元線BL可由金屬材料(例如非複合金屬)形成或包含金屬材料。在實施中，位元線BL可由鉬(Mo)或釕(Ru)形成或包含鉬(Mo)或釕(Ru)。在實施中，位元線BL可由鈦、鉭、鎢、銅或鋁形成或包含鈦、鉭、鎢、銅或鋁。在實施中，位於絕緣層IL上的導電圖案CP的一部分可稱為『多晶矽線』。位元線BL可稱為『金屬線』。導電圖案CP的接觸部分CNP可稱為『位元線接觸』。
位元線BL可包含與第一源極/汲極區SD1豎直地重疊的第一部分BLa及與絕緣層IL豎直地重疊的第二部分BLb。位元線BL的第一部分BLa可與接觸部分CNP豎直地重疊。位元線BL的第二部分BLb可自第一源極/汲極區SD1水平偏移。位元線BL的第一部分BLa可充分填充第二凹槽RS2。位元線BL的第一部分BLa的最大寬度(例如在第二方向D2上)可為第一寬度W1。位元線BL的第二部分BLb的最大寬度可為第二寬度W2。第一寬度W1可大於第二寬度W2。
位元線BL的第一部分BLa可具有界定第三凹槽RS3的頂部表面。第三凹槽RS3可為自位元線BL的第一部分BLa的頂部表面朝向第一源極/汲極區SD1凹陷的區。位元線BL的第一部分BLa的頂部表面的最低水平高度可為第一水平高度LV1。位元線BL的第二部分BLb的頂部表面的最低水平高度可為第二水平高度LV2。第一水平高度LV1可低於(例如與第二水平高度LV2相比在第四方向D4上更接近於基底100)第二水平高度LV2。位元線BL的第一部分BLa的底部表面的最低水平高度可位於低於位元線BL的第二部分BLb的底部表面的最低水平高度的水平高度處。
遮罩圖案MP可位於位元線BL上。遮罩圖案MP可充分或完全填充第三凹槽RS3。遮罩圖案MP的頂部表面可為平坦的。
多個絕緣擋板IFS可位於閘極頂蓋層GP上。絕緣擋板IFS中的每一者可穿透絕緣層IL且延伸至閘極頂蓋層GP的上部部分。
返回參考圖1，絕緣擋板IFS可在第一方向D1及第二方向D2上二維地配置。在實施中，絕緣擋板IFS可位於在第二方向D2上延伸的閘極頂蓋層GP上，且可在第二方向D2上配置。絕緣擋板IFS及線結構LST可在第二方向D2上交替地配置。
接觸件CNT可穿透絕緣層IL且可分別耦接至第二源極/汲極區SD2。接觸件CNT可稱為『儲存節點接觸』。接觸件CNT中的每一者可填充藉由部分地蝕刻第二源極/汲極區SD2的上部部分形成的第二接觸孔CNH2。返回參考圖2A，接觸件CNT可與第二源極/汲極區SD2的藉由第二接觸孔CNH2暴露的一部分直接接觸。在實施中，接觸件CNT可與間隔件SP的側表面及裝置隔離 層ST的頂部表面接觸。接觸件CNT可藉由間隔件SP與其鄰接的線結構LST間隔開。接觸件CNT中的每一者可由摻雜半導體材料(例如摻雜矽或摻雜鍺)形成或包含摻雜半導體材料。
返回參考圖1，接觸件CNT可在第一方向D1及第二方向D2上二維地配置。在實施中，接觸件CNT及線結構LST可在第二方向D2上交替地配置。接觸件CNT及絕緣擋板IFS可在第一方向D1上交替地配置。
分別耦接至接觸件CNT的著陸襯墊LP可位於接觸件CNT上。著陸襯墊LP可經由接觸件CNT分別電連接至第二源極/汲極區SD2。著陸襯墊LP可與接觸件CNT不對準。在實施中，著陸襯墊LP的中心可自接觸件CNT的中心水平偏移或橫向偏移(例如參見圖2A)。著陸襯墊LP可由金屬材料(例如鈦、鉭、鎢、銅或鋁)形成或包含金屬材料。
絕緣圖案INP可位於遮罩圖案MP上。絕緣圖案INP可界定著陸襯墊LP的平面形狀。著陸襯墊LP的鄰接者可藉由絕緣圖案INP而彼此分離。
資料儲存元件DS可位於著陸襯墊LP上。在實施中，資料儲存元件DS可包含分別設置於著陸襯墊LP上的第一電極LEL。第一電極LEL可分別連接至著陸襯墊LP。資料儲存元件DS可更包含第一電極LEL上的第二電極TEL及第一電極LEL與第二電極TEL之間的介電層HDL。第一電極LEL、介電層HDL以及第二電極TEL可構成用於儲存資料的電容器。
在實施中，第一電極LEL中的每一者可呈固體柱狀形式。在實施中，第一電極LEL中的每一者可成形為具有密封底部 的圓柱體。可在第一方向D1或第二方向D2上配置第一電極LEL以形成Z字形狀或蜂巢形狀。在實施中，可在第一方向D1及第二方向D2上配置第一電極LEL以形成矩陣形狀。
第一電極LEL中的每一者可由例如摻雜矽、金屬(例如鎢)或導電金屬化合物(例如氮化鈦)形成或包含例如摻雜矽、金屬或導電金屬化合物。介電層HDL可由高k介電材料(例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鋅鈮酸鉛或其組合)形成或包含高k介電材料。第二電極TEL可由以下各者形成或包含以下各者：摻雜矽、Ru、RuO、Pt、PtO、Ir、IrO、SrRuO(SRO)、(Ba,Sr)RuO(BSRO)、CaRuO(CRO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。
將參考圖3更詳細地描述線結構LST及接觸件CNT。接觸件CNT可包含位於高於位元線BL的第一部分BLa的水平高度處的上部部分UPP及與第二源極/汲極區SD2的凹陷頂部表面接觸且在上部部分UPP下方的下部部分LOP。下部部分LOP可位於低於基底100的頂部表面(亦即，主動圖案ACT的頂部表面)的第二接觸孔CNH2中。
接觸件CNT的上部部分UPP的寬度可為第三寬度W3。接觸件CNT的下部部分LOP的寬度可為第四寬度W4。第三寬度W3可大於第四寬度W4。
如上文所描述，位元線BL的第一部分BLa的最大寬度可為第一寬度W1。位元線BL的第二部分BLb的最大寬度可為第 二寬度W2。第一寬度W1可大於第二寬度W2。障壁圖案BP的第一部分BPa的寬度可實質上等於第一寬度W1。導電圖案CP的接觸部分CNP的寬度可實質上等於第一寬度W1。障壁圖案BP的第二部分BPb的寬度可實質上等於第二寬度W2。與絕緣層IL豎直地重疊的導電圖案CP的寬度可實質上等於第二寬度W2(例如參見圖1及圖3)。
在實施中，與第一源極/汲極區SD1豎直地重疊的位元線BL的第一部分BLa、障壁圖案BP的第一部分BPa以及接觸部分CNP中的每一者的寬度可大於與絕緣層IL豎直地重疊的位元線BL的第二部分BLb、障壁圖案BP的第二部分BPb以及導電圖案CP中的每一者的寬度。
如下文將描述，此可由於第一水平高度LV1可低於第二水平高度LV2，且可減小在圖案化線結構LST製程中位元線BL、障壁圖案BP以及導電圖案CP的蝕刻量。因此，有助於防止與第一源極/汲極區SD1接觸的接觸部分CNP的寬度減小可為可能的。此外，第一水平高度LV1可低於第二水平高度LV2，且在第二方向D2上彼此鄰接的第一位元線(BL 1)的第一部分BLa與第二位元線(BL 2)的第二部分BLb之間的距離可增加。因此，位元線BL的鄰接者之間的寄生電容可減小。因此，可改良半導體記憶體裝置的電特性。
圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18為根據實施例的製造半導體裝置的方法中的步驟的平面視圖。圖5A、圖7A、圖9A、圖11A、圖13A、圖15A、圖17A以及圖19A為分別沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖 18的線A-A'截取的截面視圖。圖5B、圖7B、圖9B、圖11B、圖13B、圖15B、圖17B以及圖19B為分別沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18的線B-B'截取的截面視圖。圖5C、圖7C、圖9C、圖11C、圖13C、圖15C、圖17C以及圖19C為分別沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18的線C-C'截取的截面視圖。圖5D、圖7D、圖9D、圖11D、圖13D、圖15D、圖17D以及圖19D為分別沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18的線D-D'截取的截面視圖。
參考圖4及圖5A至圖5D，主動圖案ACT可藉由圖案化基底100的上部部分而形成。主動圖案ACT中的每一者可在與基底100的頂部表面平行的第三方向D3上延伸。主動圖案ACT可在第一方向D1及第二方向D2上二維地配置。主動圖案ACT可在第三方向D3上彼此間隔開。
可將第一溝槽TR1及第二溝槽TR2界定於主動圖案ACT之間。第一溝槽TR1可界定於在第二方向D2上彼此鄰接的一對主動圖案ACT之間。第二溝槽TR2可界定於在第三方向D3上彼此鄰接的一對主動圖案ACT之間。
可形成裝置隔離層ST以填充第一溝槽TR1及第二溝槽TR2。可形成裝置隔離層ST以充分填充第一溝槽TR1及第二溝槽TR2且覆蓋主動圖案ACT。可對裝置隔離層ST執行平面化製程以暴露主動圖案ACT的頂部表面。
參考圖6及圖7A至圖7D，第三溝槽TR3可藉由圖案化主動圖案ACT及裝置隔離層ST而形成。當以平面視圖查看時，第三溝槽TR3中的每一者可為在第二方向D2上延伸的線形區。
第三溝槽TR3的形成可包含形成具有開口的硬式遮罩圖案，且蝕刻未由充當蝕刻遮罩的硬式遮罩圖案遮蓋或覆蓋的主動圖案ACT及裝置隔離層ST的暴露部分。第三溝槽TR3可形成為比第一溝槽TR1更淺。
參考圖8及圖9A至圖9D，閘極介電層GI、閘極電極GE以及閘極頂蓋層GP可依序形成於第三溝槽TR3中的每一者中。在實施中，閘極介電層GI可共形地形成於第三溝槽TR3中。閘極介電層GI可由氧化矽、氮化矽、氮氧化矽或高k介電材料形成或包含氧化矽、氮化矽、氮氧化矽或高k介電材料。
可藉由在閘極介電層GI上形成導電層以填充第三溝槽TR3而形成閘極電極GE。導電層可由導電金屬氮化物或金屬材料形成或包含導電金屬氮化物或金屬材料。
可使閘極介電層GI及閘極電極GE凹陷，且隨後可在凹陷閘極電極GE上形成閘極頂蓋層GP。閘極頂蓋層GP的頂部表面可與主動圖案ACT的頂部表面共面。
可對主動圖案ACT執行離子植入製程以在主動圖案ACT的上部部分中形成第一源極/汲極區SD1及一對第二源極/汲極區SD2。所述對第二源極/汲極區SD2可在第三方向D3上彼此間隔開，其中第一源極/汲極區SD1位於所述對第二源極/汲極區SD2之間。在實施中，第一源極/汲極區SD1及第二源極/汲極區SD2可摻雜有相同種類的雜質。
通道區CH可界定於位於閘極電極GE下方的主動圖案ACT的一部分中。當以平面視圖查看時，通道區CH可位於第一源極/汲極區SD1與第二源極/汲極區SD2之間。閘極電極GE可 位於通道區CH的頂部表面及相對側表面上(例如參見圖9B)。
參考圖10及圖11A至圖11D，絕緣層IL可形成於基底100的整個頂部表面上。在實施中，絕緣層IL可為其中堆疊有氧化矽層及氮氧化矽層的多層結構。絕緣層IL可經圖案化以形成第一接觸孔CNH1，第一接觸孔CNH1中的每一者暴露主動圖案ACT的第一源極/汲極區SD1中的對應一者。當形成第一接觸孔CNH1時，可使第一源極/汲極區SD1的上部部分部分地凹陷。類似地，當形成第一接觸孔CNH1時，可使第一源極/汲極區SD1周圍的裝置隔離層ST的上部部分部分地凹陷。
參考圖12及圖13A至圖13D，第一導電層CL1可形成於絕緣層IL上。可形成第一導電層CL1以填充第一接觸孔CNH1。在實施中，第一導電層CL1可與主動圖案ACT的第一源極/汲極區SD1接觸。第一導電層CL1可藉由絕緣層IL與主動圖案ACT的第二源極/汲極區SD2豎直地間隔開。第一導電層CL1可由摻雜半導體材料形成或包含摻雜半導體材料。
第一導電層CL1可包含界定於其頂部表面上的第一凹槽RS1。第一凹槽RS1可與第一接觸孔CNH1豎直地重疊。在實施中，由於在第一接觸孔CNH1的存在下，故當形成第一導電層CL1時，第一導電層CL1的頂部表面的一部分可朝向第一源極/汲極區SD1凹陷，且在此情況下，第一導電層CL1的凹陷部分可形成第一凹槽RS1。
在實施中，第一凹槽RS1的形成可包含形成第一導電層CL1、在第一導電層CL1上形成與絕緣層IL豎直地重疊的遮罩圖案以及蝕刻第一導電層CL1的由遮罩圖案暴露的一部分。
參考圖14及圖15A至圖15D，障壁層BAL及第二導電層CL2可依序形成於第一導電層CL1上。障壁層BAL可位於第一導電層CL1與第二導電層CL2之間。障壁層BAL可由導電金屬氮化物形成或包含導電金屬氮化物。可形成障壁層BAL以填充第一凹槽RS1的一部分。由於在第一凹槽RS1的存在下，故第二凹槽RS2可形成於障壁層BAL的頂部表面上。第二凹槽RS2可與第一凹槽RS1豎直地重疊。第二導電層CL2可由金屬材料形成或包含金屬材料。障壁層BAL可有助於防止或抑制第二導電層CL2中的金屬材料擴散至第一導電層CL1中。可形成第二導電層CL2以充分填充第二凹槽RS2。由於在第二凹槽RS2的存在下，故第三凹槽RS3可形成於第二導電層CL2的頂部表面上。第三凹槽RS3可與第二凹槽RS2豎直地重疊。
參考圖16及圖17A至圖17D，線結構LST可形成於絕緣層IL上以在第一方向D1上延伸且彼此平行。線結構LST可在第二方向D2上配置。
在實施中，遮罩圖案MP可形成於第二導電層CL2上。遮罩圖案MP可形成為具有在第一方向D1上延伸的線形。在實施中，遮罩圖案MP可由氮化矽或氮氧化矽形成或包含氮化矽或氮氧化矽。可設置遮罩圖案MP以填充第三凹槽RS3。
可藉由使用遮罩圖案MP作為遮罩來依序圖案化第二導電層CL2、障壁層BAL以及第一導電層CL1而分別形成位元線BL、障壁圖案BP以及導電圖案CP。遮罩圖案MP、位元線BL、障壁圖案BP以及導電圖案CP可彼此豎直地重疊。遮罩圖案MP、位元線BL、障壁圖案BP以及導電圖案CP可構成線結構LST。 當以平面視圖查看時，位元線BL可延伸以跨越閘極電極GE。
位元線BL可包含與第一源極/汲極區SD1豎直地重疊的第一部分BLa及與絕緣層IL豎直地重疊的第二部分BLb。位元線BL的第一部分BLa的頂部表面的最低水平高度可為第一水平高度LV1。位元線BL的第二部分BLb的頂部表面的最低水平高度可為第二水平高度LV2。由於在第一凹槽至第三凹槽RS1、RS2以及RS3的存在下，故第一水平高度LV1可低於第二水平高度LV2。
位元線BL的第一部分BLa的最大寬度可為第一寬度W1。位元線BL的第二部分BLb的最大寬度可為第二寬度W2。第一寬度W1可大於第二寬度W2。
在實施中，第一水平高度LV1可低於第二水平高度LV2，且在圖案化線結構LST的製程中減小與第一源極/汲極區SD1豎直地重疊的位元線BL、障壁圖案BP以及導電圖案CP的蝕刻量可為可能的。因此，防止與第一源極/汲極區SD1接觸的接觸部分CNP的寬度減小可為可能的。此外，第一水平高度LV1可低於第二水平高度LV2，且在第二方向D2上彼此鄰接的位元線BL的第一部分BLa與位元線BL的第二部分BLb之間的距離可增加。因此，位元線BL的鄰接者之間的寄生電容可減小。因此，可改良半導體記憶體裝置的電特性。
參考圖18及圖19A至圖19D，多個絕緣擋板IFS可形成於閘極頂蓋層GP上。絕緣擋板IFS可不與第二接觸孔CNH2重疊且可形成以暴露第二接觸孔CNH2。
接觸件CNT可藉由用導電材料填充第二接觸孔CNH2而分別形成於第二接觸孔CNH2中。接觸件CNT可連接至第二源極 /汲極區SD2。在實施中，導電材料可形成於基底100的整個頂部表面上，且可凹陷直至導電材料的頂部表面低於絕緣擋板IFS的頂部表面為止。在此情況下，導電材料可由絕緣擋板IFS分割，且因此，接觸件CNT可分別形成於第二接觸孔CNH2中。接觸件CNT及絕緣擋板IFS可在第一方向D1上交替地配置。
填充第二接觸孔CNH2的導電材料可由摻雜半導體材料形成或包含摻雜半導體材料。在實施中，第二接觸孔CNH2可填充有摻雜半導體材料，且隨後半導體材料中的雜質可擴散至第二源極/汲極區SD2中。可使用冶金製程執行雜質的擴散。
返回參考圖1及圖2A至圖2D，著陸襯墊LP可分別形成於接觸件CNT上。在實施中，金屬層可形成於接觸件CNT及絕緣擋板IFS上。金屬層可經圖案化以形成著陸襯墊LP。絕緣圖案INP可藉由用絕緣材料填充著陸襯墊LP之間的間隔而形成。第一電極LEL可分別形成於著陸襯墊LP上。介電層HDL可共形地形成於第一電極LEL上。第二電極TEL可形成於介電層HDL上。第一電極LEL、介電層HDL以及第二電極TEL可構成資料儲存元件DS(例如電容器)。在實施中，多個互連層可堆疊於第二電極TEL上。
圖20A、圖20B以及圖20C為根據實施例的半導體裝置的分別沿著圖1的線A-A'、線B-B'以及線C-C'截取的截面視圖。為了簡潔描述，先前參考圖1及圖2A至圖2D所描述的元件可由相同附圖標號識別，而不重複其重疊描述。
參考圖1及圖20A至圖20C，線結構LST可包含遮罩圖案MP及位元線BL。在實施中，在本實施例中的線結構LST可不 包含參考圖1及圖2A至圖2D所描述的障壁圖案BP及導電圖案CP。位元線BL的第一部分BLa可穿透絕緣層IL且可與第一源極/汲極區SD1接觸。位元線BL的第二部分BLb可與絕緣層IL接觸。
圖21A及圖21B為根據實施例的半導體裝置的分別沿著圖1的線A-A'及線C-C'截取的截面視圖。為了簡潔描述，先前參考圖1及圖2A至圖2D所描述的元件可由相同附圖標號識別，而不重複其重疊描述。
參考圖1、圖21A以及圖21B，襯墊圖案PAD可位於第二源極/汲極區SD2上。襯墊圖案PAD可由與導電圖案CP相同的材料形成或包含與導電圖案CP相同的材料。在實施中，襯墊圖案PAD可由摻雜半導體材料(例如摻雜矽及摻雜鍺)形成或包含摻雜半導體材料。接觸件CNT可穿透絕緣層IL且可與襯墊圖案PAD接觸。襯墊圖案PAD的一部分可凹陷。接觸件CNT可與襯墊圖案PAD的凹陷頂部表面接觸。
絕緣層IL的一部分可位於在第二方向D2上彼此鄰接的襯墊圖案PAD之間。絕緣層IL的部分可在朝向裝置隔離層ST的方向上延伸。
圖22A、圖22B以及圖22C為根據實施例的半導體裝置的分別沿著圖1的線A-A'、線B-B'以及線C-C'截取的截面視圖。為了簡潔描述，先前參考圖1及圖2A至圖2D所描述的元件可由相同附圖標號識別，而不重複其重疊描述。
參考圖1及圖22A至圖22C，障壁圖案BP的第二部分BPb可與絕緣層IL接觸。導電圖案CP可不延伸至絕緣層IL的頂 部表面上的區。在實施中，導電圖案CP可不在絕緣層IL與障壁圖案BP的第二部分BPb之間。導電圖案CP可與第一源極/汲極區SD1豎直地重疊。導電圖案CP可自絕緣層IL水平偏移。
藉由總結及回顧，已考慮具有高可靠性、高效能及/或多功能的半導體裝置。半導體裝置的複雜度及/或積體密度可能增加。
在根據實施例的半導體記憶體裝置中，與第一源極/汲極區豎直地重疊位元線的第一部分的頂部表面的最低水平高度可位於低於與絕緣層豎直地重疊的位元線的第二部分的頂部表面的最低水平高度的水平高度處。因此，減小與第一源極/汲極區豎直地重疊的位元線、障壁圖案以及導電圖案中的每一者的蝕刻量可為可能的。因此，防止與第一源極/汲極區接觸的接觸部分的寬度減小可為可能的。此外，由於此水平高度的差，可增加彼此鄰接的位元線的第一部分與位元線的第二部分之間的距離。因此，可減小在位元線的鄰接者之間的寄生電容。因此，可改良半導體記憶體裝置的電特性。
一或多個實施例可提供具有經改良電特性的半導體記憶體裝置。
本文中已揭露實例實施例，且儘管採用特定術語，但僅以一般及描述性意義而非出於限制性目的來使用及解釋此等術語。在一些情況下，如所屬領域中具通常知識者截至本申請案申請時所顯而易見，除非另外具體指示，否則結合特定實施例所描述的特徵、特性及/或元件可單獨使用或與結合其他實施例所描述的特徵、特性及/或元件組合使用。因此，所屬領域中具通常知識者應理解，可在不脫離如以下申請專利範圍中闡述的本發明的精 神及範疇的情況下，對形式及細節作出各種改變。
100:基底
A-A'、B-B'、C-C'、D-D':線
ACT:主動圖案
CNH2:第二接觸孔
CNT:接觸件
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
GE:閘極電極
IFS:絕緣擋板
LST:線結構
ST:裝置隔離層
W1:第一寬度
W2:第二寬度

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基底，包含主動圖案，所述主動圖案包含第一源極/汲極區及第二源極/汲極區； 絕緣層，位於所述基底上； 線結構，位於所述絕緣層上且在第一方向上延伸以跨越所述主動圖案，所述線結構穿透所述第一源極/汲極區上的所述絕緣層且包含電連接至所述第一源極/汲極區的位元線；以及 接觸件，與所述線結構間隔開且電連接至所述第二源極/汲極區， 其中所述位元線包含： 第一部分，與所述第一源極/汲極區豎直地重疊；以及 第二部分，與所述絕緣層豎直地重疊，且 其中所述位元線的所述第一部分的頂部表面的最低水平高度位於低於所述位元線的所述第二部分的頂部表面的最低水平高度的水平高度處。
  2. 如請求項1所述的半導體記憶體裝置，其中所述位元線的所述第一部分的最大寬度大於所述位元線的所述第二部分的最大寬度。
  3. 如請求項1所述的半導體記憶體裝置，其中： 所述接觸件包含： 上部部分，位於高於所述位元線的所述第一部分的水平高度處；以及 下部部分，與所述第二源極/汲極區接觸且位於低於所述上部部分的水平高度處，且 所述上部部分的寬度大於所述下部部分的寬度。
  4. 如請求項1所述的半導體記憶體裝置，其中所述線結構更包含： 導電圖案，穿透所述絕緣層且耦接至所述第一源極/汲極區；以及 障壁圖案，位於所述導電圖案與所述位元線之間。
  5. 如請求項4所述的半導體記憶體裝置，其中： 所述障壁圖案包含： 第一部分，與所述第一源極/汲極區豎直地重疊；以及 第二部分，與所述絕緣層豎直地重疊，且 所述障壁圖案的所述第一部分的頂部表面的最低水平高度位於低於所述障壁圖案的所述第二部分的頂部表面的最低水平高度的水平高度處。
  6. 如請求項5所述的半導體記憶體裝置，其中所述障壁圖案的所述第一部分的寬度大於所述障壁圖案的所述第二部分的寬度。
  7. 如請求項4所述的半導體記憶體裝置，其中： 所述導電圖案包含耦接至所述第一源極/汲極區的接觸部分，且 所述接觸部分的寬度實質上等於所述位元線的所述第一部分的寬度。
  8. 如請求項4所述的半導體記憶體裝置，其中所述障壁圖案與所述絕緣層接觸。
  9. 如請求項1所述的半導體記憶體裝置，其中所述位元線穿透所述絕緣層且與所述第一源極/汲極區接觸。
  10. 如請求項1所述的半導體記憶體裝置，更包括位於所述第二源極/汲極區與所述絕緣層之間的襯墊圖案， 其中所述接觸件穿透所述絕緣層且與所述襯墊圖案接觸。
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