CN111276481A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件。半导体器件可以包括衬底上的有源图案。有源图案可以包括第一源/漏区和第二源/漏区。半导体器件还可以包括电连接到第一源/漏区的位线、电连接到第二源/漏区的第一连接电极以及第一连接电极上的电容器。电容器可以包括第一电极、第二电极以及在第一电极和第二电极之间的介电图案。介电图案的下部可以与第一连接电极的顶表面重叠，并且第一电极可以在第一连接电极的侧壁的上部上延伸。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年12月5日在韩国知识产权局提交的韩国专利申请No.10-2018-0155360的优先权，该韩国专利申请的全部内容以引用方式并入本文中。
技术领域
本发明构思涉及一种半导体器件，更具体地，涉及一种包括电容器的半导体器件。
背景技术
半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子工业中具有重要作用。半导体器件中的数据存储器件可以存储逻辑数据。数据存储器件越来越多地与电子工业的发展相结合。结果，构成数据存储器件的组件的线宽不断减小。
另外，随着数据存储器件的高集成度，要求高的可靠性。然而，高集成度可能降低数据存储器件的可靠性。因此，已经进行了各种研究以提高数据存储器件的可靠性。
发明内容
本发明构思的一些示例性实施例提供了具有增强的集成度的半导体器件。
根据本发明构思的一些示例性实施例，一种半导体器件可以包括衬底上的有源图案。有源图案可以包括第一源/漏区和第二源/漏区。半导体器件还可以包括电连接到第一源/漏区的位线、电连接到第二源/漏区的第一连接电极以及第一连接电极上的电容器。电容器可以包括第一电极、第二电极以及在第一电极和第二电极之间的介电图案。介电图案的下部可以与第一连接电极的顶表面重叠，并且第一电极可以在第一连接电极的侧壁的上部上延伸。
根据本发明构思的一些示例性实施例，一种半导体器件可以包括衬底上的有源图案。有源图案可以包括第一源/漏区和第二源/漏区。半导体器件还可以包括电连接到第一源/漏区的位线、电连接到第二源/漏区的连接电极以及连接电极上的电容器。电容器可以包括第一电极、第二电极以及在第一电极和第二电极之间的介电图案。第一电极可以从连接电极的侧壁的上部沿着介电图案的外侧壁向上延伸，并且第二电极可以从介电图案的下部的顶部表面沿着介电图案的内侧壁向上延伸。
根据本发明构思的一些示例性实施例，一种半导体器件可以包括衬底上的多个晶体管、分别电连接到多个晶体管的多个电容器以及与多个晶体管的上部接触的支撑层。所述多个电容器中的每一个可以包括第一电极、第二电极以及在第一电极和第二电极之间的介电图案，并且介电图案可以具有顶部敞开的圆柱形状。支撑层可以接触多个电容器中的一个电容器的介电图案的外侧壁的上部。
附图说明
图1示出了示出根据本发明构思的一些示例性实施例的半导体器件的平面图。
图2A、图2B和图2C分别示出了沿图1的线A-A'、B-B'和C-C'截取的截面图。
图3、图5、图7、图9、图11、图13、图15、图17、图19、图21和图23示出了平面图，这些平面图示出根据本发明构思的一些示例性实施例的制造半导体器件的方法。
图4A、图6A、图8A、图10A、图12A、图14A、图16A、图18A、图20A、图22A和图24A分别示出了沿图3、图5、图7、图9、图11、图13、图15、图17、图19、图21和图23的线A-A'截取的截面图。
图4B、图6B、图8B、图10B、图12B、图14B、图16B、图18B、图20B、图22B和图24B分别示出了沿图3、图5、图7、图9、图11、图13、图15、图17、图19、图21和图23的线B-B'截取的截面图。
图4C、图6C、图8C、图10C、图12C、图14C、图16C、图18C、图20C、图22C和图24C分别示出了沿图3、图5、图7、图9、图11、图13、图15、图17、图19、图21和图23的线C-C'截取的截面图。
图25和图26示出了沿图1的线A-A'截取的截面图，示出了根据本发明构思的一些示例性实施例的半导体器件。
具体实施方式
图1示出了示出根据本发明构思的一些示例性实施例的半导体器件的平面图。图2A、图2B和图2C分别示出了沿图1的线A-A'、B-B'和C-C'截取的截面图。
参照图1和图2A至图2C，可以在衬底100上设置限定有源图案ACT的器件隔离层ST。衬底100可以是例如包括硅、锗或硅锗的半导体衬底。器件隔离层ST可以包括例如氧化硅层。
当图案化衬底100的上部时，可以形成有源图案ACT。每个有源图案ACT可以在与衬底100的顶表面(例如，图2A中的100_T，其平行于衬底100的底表面100_B)平行的第三方向D3上延伸。有源图案ACT可以沿第一方向D1和第二方向D2二维地布置。有源图案ACT可以在第三方向D3上彼此间隔开。在一些实施例中，第一方向D1和第二方向D2都可以平行于衬底100的顶表面100_T和底表面100_B，并且第一方向D1可以垂直于第二方向D2。应当理解，第一方向D1、第二方向D2和第三方向D3中的每一个均可以被称为水平方向。
每个有源图案ACT可以具有朝向衬底100的顶表面的竖直方向(例如，第四方向D4)减小的宽度。每个有源图案ACT的宽度可以随着距衬底100的底表面100_B的距离增加而减小。在一些实施例中，每个有源图案ACT在第二方向D2上的宽度可以沿第四方向D4减小，如图2A所示。在一些实施例中，第四方向D4可以垂直于衬底100的顶表面100_T和底表面100_B以及所有第一方向D1、第二方向D2和第三方向D3。应该理解，第四方向D4可以称为竖直方向。
可以在有源图案ACT之间限定第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以填充有源图案ACT之间的第一沟槽TR1和第二沟槽TR2。第一沟槽TR1可以限定在在二方向D2上彼此相邻的一对有源图案ACT之间。第二沟槽TR2可以限定在在第三方向D3上彼此相邻的一对有源图案ACT之间。应当理解，本文使用的“元件A填充元件B”(或类似语言)意味着元件A在元件B中，但不一定意味着元件A完全填充元件B。还将理解的是，本文使用的“在方向B上彼此相邻的一对元件”(或类似语言)可以指代沿着方向B在两个元件A之间没有其他类似元件。例如，如图2A所示，限定第一沟槽TR1的相对两侧的两个有源图案ACT可以被称为在第二方向D2上彼此相邻的一对有源图案ACT，这是因为沿第二方向D2在这两个有源图案ACT之间不存在有源图案ACT。
在第二方向D2上彼此相邻的一对有源图案ACT之间的距离可以小于在第三方向D3上彼此相邻的一对有源图案ACT之间的距离。这样，第二沟槽TR2可以比第一沟槽TR1更深。例如，第二沟槽TR2的底面(例如，底表面)可以比第一沟槽TR1的底面更低。在一些实施例中，第二沟槽TR2的深度可以大于第一沟槽TR1的深度，如图2B所示。
每个有源图案ACT可以包括第一段LP和第一段LP上的第二段UP。例如，第一段LP可以是有源图案ACT的下部，第二段UP可以是有源图案ACT的上部。可以理解，本文使用的“段”是指“部分”。
每个有源图案ACT可以包括第一源/漏区SD1和一对第二源/漏区SD2。例如，有源图案ACT的第二段UP可以包括第一源/漏区SD1和一对第二源/漏区SD2。第一源/漏区SD1可以布置在一对第二源/漏区SD2之间。
在每个有源图案ACT上可以限定一对第三沟槽TR3。每个第三沟槽TR3可以限定在第一源/漏区SD1和第二源/漏区SD2之间。第三沟槽TR3可以从有源图案ACT的顶表面向下朝向衬底100的底表面100_B延伸，同时穿透有源图案ACT的第二段UP。第三沟槽TR3的底面(例如，底表面)可以比第一沟槽TR1和第二沟槽TR2的底面更高。
每个有源图案ACT还可以包括一对沟道区CH。例如，有源图案ACT的第一段LP可以包括一对沟道区CH。当在平面图中观察时，沟道区CH可以置于第一源/漏区SD1和第二源/漏区SD2之间。沟道区CH可以布置在第三沟槽TR3下方。因此，沟道区CH可以位于比第一源/漏区SD1和第二源/漏区SD2更低的位置。
栅电极GE可以设置为跨越有源图案ACT和器件隔离层ST。栅电极GE可以设置在第三沟槽TR3中。栅电极GE可以在第二方向D2上彼此平行地延伸(例如，纵向延伸)。可以在每个有源图案ACT的一对沟道区CH上设置一对栅电极GE。栅电极GE的顶表面可以比有源图案ACT的顶表面100_T(例如，第一源/漏区SD1的顶表面或第二源/漏区SD2的顶表面)更低。
返回参考图2C，栅电极GE可以具有与有源图案ACT的第二段UP相邻的上部。栅电极GE可以具有与有源图案ACT的第一段LP相邻的下部。例如，栅电极GE的下部可以与沟道区CH相邻。
返回参考图1和图2A至图2C，栅极介电层GI可以置于栅电极GE和有源图案ACT之间。栅极覆盖层GP可以设置在栅电极GE上。栅极覆盖层GP可以覆盖栅电极GE的顶表面。栅极覆盖层GP的顶表面可以与有源图案ACT的顶表面共面。应当理解，本文使用的“元件A覆盖元件B的表面”(或类似语言)意味着元件A在元件B的表面上延伸，但不一定意味着元件A完全覆盖元件B的表面。
栅电极GE可以包括例如导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或多种。栅极介电层GI可以包括例如氧化硅层、氮化硅层、氮氧化硅层和高k介电材料中的一种或多种。例如，高k介电材料可以包括氧化铪、氧硅化铪、氧化镧、氧化锆、氧硅化锆、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物、铌酸铅锌或它们组合。栅极覆盖层GP可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的一种或多种。
第一层间绝缘层IL1可以设置在衬底100上。第一层间绝缘层IL1可以包括使有源图案ACT的第一源/漏区SD1暴露的第一接触孔CNH1。
可以在第一层间绝缘层IL1上设置在第一方向D1上延伸的线结构LST。线结构LST可以在第二方向D2上彼此间隔开。当在平面图中观察时，线结构LST可以与栅电极GE交叉或横穿(参照图11)。一对间隔物SP可以设置在每个线结构LST的相对侧壁上。间隔物SP可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的一种或多种。
每个线结构LST可以包括依次堆叠在衬底100上的导电图案CP、阻挡图案BP、位线BL和掩模图案MP。导电图案CP可以包括填充第一接触孔CNH1并接触第一源/漏区SD1的接触部分CNP。阻挡图案BP可以减少或可能防止位线BL中的金属材料向导电图案CP扩散。位线BL可以通过阻挡图案BP和导电图案CP电连接到第一源/漏区SD1。
导电图案CP可以包括例如掺杂半导体材料(例如，掺杂硅或掺杂锗)、金属材料(例如，钛、钽、钨、铜或铝)和金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种。阻挡图案BP可以包括例如导电金属氮化物(例如，氮化钛或氮化钽)。位线BL可以包括例如金属材料(例如，钛、钽、钨、铜或铝)。
第二层间绝缘层IL2可以设置在第一层间绝缘层IL1上。第二层间绝缘层IL2可以覆盖间隔物SP。触点CNT可以设置为穿透第二层间绝缘层IL2和第一层间绝缘层IL1并且与相应的第二源/漏区SD2连接。间隔物SP可以将触点CNT与位线BL分隔开。触点CNT可以包括例如导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或多种。在一些实施例中，触点CNT可以接触第二源/漏区SD2，如图2A所示。
介电层IL3和ESL可以设置在第二层间绝缘层IL2上。介电层IL3和ESL可以包括依次堆叠在衬底100上的第三层间绝缘层IL3和蚀刻停止层ESL。例如，第一层间绝缘层IL1、第二层间绝缘层IL2和第三层间绝缘层IL3可以包括氧化硅层，蚀刻停止层ESL可以包括氮化硅层。
着陆焊盘LPD可以设置为穿透第三层间绝缘层IL3并且与相应的触点CNT连接。着陆焊盘LPD可以通过触点CNT电连接到对应的第二源/漏区SD2。着陆焊盘LPD可不与触点CNT对准。着陆焊盘LPD可以从触点CNT的中心水平偏移。着陆焊盘LPD的底表面的一部分可以与触点CNT的顶表面接触。在一些实施例中，着陆焊盘LPD在第二方向D2上的中心可以在第二方向D2上从触点CNT的中心偏移，如图2A所示。
第一连接电极CEL1可以设置在相应的着陆焊盘LPD上。每个第一连接电极CEL1的顶表面可以比蚀刻停止层ESL的顶表面更高。例如，第一连接电极CEL1可以具有未被蚀刻停止层ESL覆盖的上侧壁USW(例如，侧壁的上部)。着陆焊盘LPD可以包括例如金属。第一连接电极CEL1可以包括例如金属和/或导电金属氮化物。本文使用的术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
电容器CAP可以设置在相应的第一连接电极CEL1上。每个电容器CAP可以包括第一电极EL1、介电图案DI和第二电极EL2。介电图案DI可以置于第一电极EL1和第二电极EL2之间。支撑层SUP可以设置为将电容器CAP的上部彼此连接。支撑层SUP可以物理地或机械地支撑电容器CAP。可以由支撑层SUP、电容器CAP和蚀刻停止层ESL限定并围绕空的空间EPS。在一些实施例中，支撑层SUP可以围绕电容器CAP的上部的外侧壁，并且可以不形成在电容器CAP内部，如图1和图2A所示。因此，在一些实施例中，支撑层SUP可以包括多个开口OP，如图26所示。可以理解，本文使用的“元件A围绕元件B”(或类似语言)意味着元件A至少部分地围绕元件B，但不一定意味着元件A完全包围元件B。
介电图案DI可以具有顶部敞开的圆柱形状。当在平面图中观察时，介电图案DI可以具有形状类似圆形的下段DLP。介电图案DI可以具有在第四方向D4上从介电图案DI的下段DLP延伸的侧壁SW。在一些实施例中，介电图案DI的侧壁SW可以相对于第四方向D4倾斜，如图2A所示。介电图案DI的下段DLP可以直接接触第一连接电极CEL1的顶表面。介电图案DI可以包括高k介电材料，例如氧化铪、氧硅化铪、氧化镧、氧化锆、氧硅化锆、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物、铌酸铅锌或它们组合。应当理解，本文使用的“圆柱形状”是指包括底部和从底部突出的两个突出部分的形状。还应理解，本文使用的“圆柱形状”不一定是指具有彼此平行的两个突出部分的形状，而是可以指与图2A中所示的介电图案DI的形状相同或相似的形状。
介电图案DI的侧壁SW可以包括外侧壁OSW和内侧壁ISW。支撑层SUP可以直接接触介电图案DI的外侧壁OSW的上部，例如，如图2A和图2C所示。支撑层SUP可以物理地连接介电图案DI。第一电极EL1可以设置在介电图案DI的外侧壁OSW上，第二电极EL2可以设置在介电图案DI的内侧壁ISW上。第一电极EL1和第二电极EL2可以包括例如金属或导电金属氮化物。例如，第一电极EL1和第二电极EL2可以包括与第一连接电极CEL1的材料相同的材料。
第一电极EL1可以覆盖第一连接电极CEL1的上侧壁USW和介电图案DI的外侧壁OSW。第一电极EL1可以具有底部和顶部敞开的圆柱形状。第一电极EL1可以沿着介电图案DI的外侧壁OSW向上(例如，竖直地)延伸。第一电极EL1可以从第一连接电极CEL1的上侧壁USW沿着介电图案DI的外侧壁OSW朝向支撑层SUP延伸。第一电极EL1可以不覆盖蚀刻停止层ESL的顶表面。第一电极EL1可以不覆盖支撑层SUP的底表面。
第二电极EL2可以覆盖介电图案DI的下段DLP的顶表面DTS和介电图案DI的内侧壁ISW。第二电极EL2可以具有顶部敞开的圆柱形状。第二电极EL2可以沿着介电图案DI的内侧壁ISW向上(例如，竖直地)延伸。第二电极EL2可以从介电图案DI的下段DLP的顶表面DTS沿着介电图案DI的内侧壁ISW朝向支撑层SUP延伸。第二电极EL2可以覆盖介电图案DI的顶表面TS。第二电极EL2可以不覆盖支撑层SUP的顶表面。介电图案DI的顶表面TS可以与支撑层SUP的顶表面共面。
第二连接电极CEL2可以设置在第二电极EL2和支撑层SUP上。第二连接电极CEL2可以覆盖第二电极EL2的暴露表面和支撑层SUP的暴露顶表面。可以通过诸如物理气相沉积(PVD)(其阶梯覆盖率可能较差)的沉积工艺形成第二连接电极CEL2。第二连接电极CEL2可以包括例如掺杂半导体材料、金属材料和金属-半导体化合物中的一种或多种。
可以在第二电极EL2的下段的顶表面上设置残留图案RP。残留图案RP可以与第二连接电极CEL2同时形成。因此，残留图案RP的材料可以与第二连接电极CEL2的材料相同。应当理解，本文使用的“同时形成”(或类似语言)是指在大约(但是不一定完全地)同一时间在相同的制造步骤中形成。
尽管未示出，但是可以在第二连接电极CEL2上提供多个连接线层。连接线层中的布线可以通过接触插塞电连接到第二连接电极CEL2。在这种情况下，连接线层中的一个或多个布线可以电连接到电容器CAP的第二电极EL2。
根据本发明构思的一些示例性实施例，电容器CAP可以包括形状类似于开口圆柱的介电图案DI、覆盖介电图案DI的外侧壁OSW的第一电极EL1以及覆盖介电图案DI的内侧壁ISW的第二电极EL2。因此，电容器CAP可以具有相对小的直径。电容器CAP的小直径可以增加半导体器件的集成密度。
图3、图5、图7、图9、图11、图13、图15、图17、图19、图21和图23示出了平面图，这些平面图示出根据本发明构思的一些示例性实施例的制造半导体器件的方法。图4A、图6A、图8A、图10A、图12A、图14A、图16A、图18A、图20A、图22A和图24A分别示出了沿图3、图5、图7、图9、图11、图13、图15、图17、图19、图21和图23的线A-A'截取的截面图。图4B、图6B、图8B、图10B、图12B、图14B、图16B、图18B、图20B、图22B和图24B分别示出了沿图3、图5、图7、图9、图11、图13、图15、图17、图19、图21和图23的线B-B'截取的截面图。图4C、图6C、图8C、图10C、图12C、图14C、图16C、图18C、图20C、图22C和图24C分别示出了沿图3、图5、图7、图9、图11、图13、图15、图17、图19、图21和图23的线C-C'截取的截面图。
参照图3和图4A至图4C，可以图案化(例如，蚀刻)衬底100的上部以形成有源图案ACT。每个有源图案ACT可以在平行于衬底100的顶表面100_T(参见图2A)的第三方向D3上延伸(例如，纵向延伸)。有源图案ACT可以沿着第一方向D1和第二方向D2二维地布置。有源图案ACT可以在第三方向D3上彼此间隔开。
可以在有源图案ACT之间限定第一沟槽TR1和第二沟槽TR2。第一沟槽TR1可以限定在在第二方向D2上彼此相邻的一对有源图案ACT之间。第二沟槽TR2可以限定在在第三方向D3上彼此相邻的一对有源图案ACT之间。
参照图5和图6A至图6C，可以形成器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。在一些实施例中，器件隔离层ST可以形成为完全填充第一沟槽TR1和第二沟槽TR2并覆盖有源图案ACT。可以在器件隔离层ST上执行平坦化工艺，直到暴露有源图案ACT的顶表面。
可以图案化有源图案ACT和器件隔离层ST以形成第三沟槽TR3。当在平面图中观察时，每个第三沟槽TR3可以具有在第二方向D2上延伸(例如，纵向延伸)的线性形状。
第三沟槽TR3的形成可以包括形成具有开口的掩模层(例如，硬掩模图案)，然后使用该掩模层作为蚀刻掩模来蚀刻暴露的有源图案ACT和器件隔离层ST。第三沟槽TR3可以形成为比第一沟槽TR1浅。在一些实施例中，第三沟槽TR3的深度小于第一沟槽TR1的深度，如图6C所示。
参照图7和图8A至图8C，可以在每个第三沟槽TR3中形成栅极介电层GI、栅电极GE和栅极覆盖层GP。例如，栅极介电层GI可以共形地形成在每个第三沟槽TR3中。栅极介电层GI可以包括例如氧化硅层、氮化硅层、氮氧化硅层和高k介电材料中的一种或多种。
可以在栅极介电层GI上形成填充第三沟槽TR3的导电层以形成栅电极GE。导电层可包括例如金属和导电金属氮化物中的一种或多种。
栅极介电层GI和栅电极GE可以是凹陷的，然后可以在凹陷的栅电极GE上形成栅极覆盖层GP。栅极覆盖层GP的顶表面可以与有源图案ACT的顶表面共面。
可以对有源图案ACT执行离子注入工艺，使得可以在有源图案ACT的第二段UP中形成第一源/漏区SD1和一对第二源/漏区SD2。该对第二源/漏区SD2可以跨过第一源/漏区SD1在第三方向D3上彼此隔开。例如，第一源/漏区SD1和第二源/漏区SD2可以掺杂有相同的杂质。在一些实施例中，第一源/漏区SD1和第二源/漏区SD2可以包括具有相同导电类型的杂质原子(例如，掺杂剂)。
可以在有源图案ACT的第一段LP中限定沟道区CH，并且第一段LP位于栅电极GE下方。当在平面图中观察时，沟道区CH可以置于第一源/漏区SD1和第二源/漏区SD2之间。栅电极GE可以设置在沟道区CH的顶表面和相对的侧壁上。
参照图9和图10A至图10C，可以在衬底100上(例如，衬底100的整个表面)形成第一层间绝缘层IL1。例如，第一层间绝缘层IL1可以包括氧化硅层。可以图案化(例如，蚀刻)第一层间绝缘层IL1以形成使有源图案ACT的第一源/漏区SD1暴露的第一接触孔CNH1。
第一导电层CL1、阻挡层BAL和第二导电层CL2可以依次地形成在第一层间绝缘层IL1上。第一导电层CL1可以填充第一接触孔CNH1。例如，第一导电层CL1可以接触有源图案ACT的第一源/漏区SD1。第一层间绝缘层IL1可以在竖直方向上分离第一导电层CL1与有源图案ACT的第二源/漏区SD2。第一导电层CL1可以包括例如掺杂半导体材料、金属材料和金属-半导体化合物中的一种。
阻挡层BAL可以形成为位于第一导电层CL1和第二导电层CL2之间。阻挡层BAL可包括例如导电金属氮化物。第二导电层CL2可以包括例如金属材料。阻挡层BAL可以减少或可以防止第二导电层CL2中的金属材料向第一导电层CL1扩散。
参照图11和图12A至图12C，可以在第一层间绝缘层IL1上形成在第一方向D1上延伸(例如，纵向延伸)的线结构LST。线结构LST可以在第二方向D2上彼此间隔开。
例如，掩模图案MP可以形成在第二导电层CL2上。掩模图案MP可以形成为具有在第一方向D1上延伸(例如，纵向延伸)的线性形状。例如，掩模图案MP可以包括氮化硅层或氮氧化硅层。
掩模图案MP可以用作蚀刻掩模，以依次蚀刻第二导电层CL2、阻挡层BAL和第一导电层CL1，以分别形成位线BL、阻挡图案BP和导电图案CP。掩模图案MP、位线BL、阻挡图案BP和导电图案CP可以在竖直方向上彼此重叠。掩模图案MP、位线BL、阻挡图案BP和导电图案CP可以构成线结构LST。当在平面图中观察时，位线BL可以在与栅电极GE交叉的同时延伸。
导电图案CP可以包括填充第一接触孔CNH1的接触部分CNP。导电图案CP可以通过接触部分CNP连接到第一源/漏区SD1。例如，位线BL可以通过导电图案CP电连接到第一源/漏区SD1。
一对间隔物SP可以形成在每个线结构LST的相对侧壁上。间隔物SP的形成可以包括在衬底100(例如，衬底100的整个表面)上共形地形成间隔物层，以及在间隔物层上执行各向异性蚀刻工艺。
参照图13和图14A至图14C，可以在衬底100上形成第二层间绝缘层IL2。例如，第二层间绝缘层IL2可以包括氧化硅层。可以在第二层间绝缘层IL2上执行平坦化工艺，直到掩模图案MP的顶表面暴露。
可以图案化(例如，蚀刻)第二层间绝缘层IL2和第一层间绝缘层IL1，以形成使有源图案ACT的第二源/漏区SD2暴露的第二接触孔CNH2。第二接触孔CNH2可以填充有导电材料，使得触点CNT可以形成在相应的第二接触孔CNH2中。触点CNT可以连接到第二源/漏区SD2。
参照图15和图16A至图16C，第三层间绝缘层IL3、蚀刻停止层ESL和牺牲层SAC可以形成并且依次地堆叠在第二层间绝缘层IL2上。例如，第三层间绝缘层IL3可以包括氧化硅层，蚀刻停止层ESL可以包括氮化硅层，牺牲层SAC可以包括氧化硅层。
可以图案化(例如，蚀刻)第三层间绝缘层IL3、蚀刻停止层ESL和牺牲层SAC以形成焊盘孔LPH。每个焊盘孔LPH可以使触点CNT的顶表面部分地暴露。焊盘孔LPH可以从相应的触点CNT偏移。在一些实施例中，焊盘孔LPH在第二方向D2上的中心可以在第二方向D2上从对应触点CNT的中心偏移，如图16A所示。
参照图17和图18A至图18C，可以形成着陆焊盘LPD以填充焊盘孔LPH中的相应一个，并且可以在着陆焊盘LPD上形成第一连接电极CEL1。着陆焊盘LPD的形成可以包括形成第一金属层以填充焊盘孔LPH，以及使第一金属层凹陷。第一连接电极CEL1的形成可以包括在着陆焊盘LPD上形成第二金属层以填充焊盘孔LPH，以及在第二金属层上执行平坦化工艺，直到露出牺牲层SAC的顶表面。例如，第一金属层可以包括金属，第二金属层可以包括金属或导电金属氮化物。
模制层MOL和支撑层SUP可以形成并且依次地堆叠在牺牲层SAC上。例如，模制层MOL可以包括多晶硅层，并且支撑层SUP可以包括氮化硅层。
参照图19和图20A至图20C，可以图案化(例如，蚀刻)支撑层SUP和模制层MOL以形成电容器孔CAH。电容器孔CAH可以分别使第一连接电极CEL1的顶表面露出。例如，电容器孔CAH可以与对应的第一连接电极CEL1在竖直方向上重叠。
可以共形地形成介电层DIL以部分地填充电容器孔CAH。介电层DIL可以覆盖电容器孔CAH的内侧壁和第一连接电极CEL1的顶表面。介电层DIL可以包括高k介电材料。
参照图21和图22A至图22C，可以在介电层DIL上执行平坦化工艺，直到暴露支撑层SUP的顶表面，因此介电层DIL可以形成为多个介电图案DI。介电图案DI可以设置在相应的电容器孔CAH中。每个介电图案DI可以具有顶部敞开的圆柱形状。
可以选择性地去除模制层MOL以形成空的空间EPS。可以通过使用蚀刻配方的蚀刻工艺选择性地去除模制层MOL，该蚀刻配方选择性地蚀刻模制层MOL但不蚀刻介电图案DI、支撑层SUP和牺牲层SAC。例如，模制层MOL的去除可以使用湿法和/或干法清洁工艺。
参照图23和图24A至图24C，可以对暴露于空的空间EPS的牺牲层SAC执行选择性去除。可以通过使用蚀刻配方的蚀刻工艺选择性地去除牺牲层SAC，该蚀刻配方选择性地蚀刻牺牲层SAC但不蚀刻介电图案DI、支撑层SUP和蚀刻停止层ESL。例如，牺牲层SAC的去除可以使用干法清洁的化学氧化物去除(COR)机制。因为去除了牺牲层SAC，所以空的空间EPS可以使第一连接电极CEL1的上侧壁USW(例如，侧壁的上部)和顶表面的一部分暴露。
可以在介电图案DI和第一连接电极CEL1上选择性地形成第一电极EL1和第二电极EL2。第一电极EL1可以选择性地形成在第一连接电极CEL1和介电图案DI的外侧壁OSW上。第二电极EL2可以选择性地形成在介电图案DI的内侧壁ISW和顶表面TS上。第一电极EL1和第二电极EL2都可以不形成在支撑层SUP和蚀刻停止层ESL上。
第一电极EL1和第二电极EL2的形成可以包括使用沉积工艺形成第三金属层，在该沉积工艺中沉积材料选择性地沉积在金属材料(例如，第一连接电极CEL1)和高k介电材料(例如，介电图案DI)上。第三金属层可包括例如金属或导电金属氮化物。
在一些实施例中，可以在氮化硅层(例如，支撑层SUP和蚀刻停止层ESL)上选择性地形成自组装层。例如，包括烷基硅氧烷的单层可以选择性地形成在氮化硅层的表面上。可能需要相对长的温育时间以在形成有自组装层的氮化硅层上沉积第三金属层。其上形成有自组装层的氮化硅层的温育时间可用于在第一连接电极CEL1和介电图案DI上选择性地形成第三金属层。
在一些实施例中，可以在执行沉积工艺之后执行蚀刻工艺。金属前体的沉积速率可取决于下面层的种类。第三金属层可以在第一连接电极CEL1和介电图案DI上形成得更厚，并且在支撑层SUP和蚀刻停止层ESL上形成得更薄。之后，可以执行干蚀刻工艺，直到从支撑层SUP和蚀刻停止层ESL完全去除第三金属层。在这种情况下，第三金属层可以保留在第一连接电极CEL1和介电图案DI上，因此可以构成第一电极EL1和第二电极EL2。为了形成更厚的第三金属层，可以重复执行包括沉积工艺和蚀刻工艺的循环。
例如，当钌前体用于沉积工艺时，钌可以相对较厚地沉积在第一连接电极CEL1和介电图案DI上。例如，当钛前体(例如，TiCl4)用于沉积工艺时，钛或氮化钛可以相对较厚地沉积在第一连接电极CEL1和介电图案DI上。
返回参照图1和图2A至图2C，第二连接电极CEL2可以形成在第二电极EL2上。可以通过诸如物理气相沉积(PVD)(其阶梯覆盖率可能较差)的沉积工艺形成第二连接电极CEL2。第二连接电极CEL2可以包括例如掺杂半导体材料、金属材料和金属-半导体化合物中的一种或多种。在沉积工艺期间，可以在第二电极EL2的下段的顶表面上形成残留图案RP。在一些实施例中，第二连接电极CEL2和残留图案RP可包括相同的材料。
尽管未示出，但是可以在第二连接电极CEL2上形成多个连接线层。可以形成接触插塞以将第二连接电极CEL2电连接到连接线层中的布线。
图25和图26示出了沿图1的线A-A'截取的截面图，其示出了根据本发明构思的一些示例性实施例的半导体器件。上面参考图1和图2A至图2C讨论的技术特征的详细描述会被省略，并且将详细讨论与上面参考图1和图2A至图2C所讨论的半导体器件的技术特征的不同之处。
参照图25，电容器CAP可以与第一连接电极CEL1不对准。电容器CAP可以从第一连接电极CEL1的中心水平偏移。介电图案DI可以部分地覆盖第一连接电极CEL1的顶表面。第一连接电极CEL1的顶表面CTS可以被介电图案DI暴露。第一电极EL1不仅可以覆盖第一连接电极CEL1的上侧壁USW，而且可以覆盖第一连接电极CEL1的暴露的顶表面CTS。第一电极EL1可以部分地覆盖介电图案DI的底表面。
参照图26，支撑层SUP可以具有至少一个开口OP。当在平面图中观察时，开口OP可以形成在相邻的介电图案DI之间。
可以用支撑层SUP上的第二连接电极CEL2密封开口OP。因为第二连接电极CEL2通过台阶覆盖率较差的沉积工艺形成，所以开口OP可以允许在形成第二连接电极CEL2时在蚀刻停止层ESL上沉积导电材料。因此，残留图案RP可以设置在蚀刻停止层ESL上。蚀刻停止层ESL上的残留图案RP可以与开口OP在竖直方向上重叠。
根据本发明构思，电容器可以形成为具有相对小的直径。电容器的小直径可以增加半导体器件的集成密度。
尽管已经结合附图中示出的一些示例性实施例描述了本发明构思，但是本领域技术人员将理解，在不脱离本发明构思的技术精神和实质特征的情况下可以进行各种改变和修改。因此，前面的详细描述应被认为是说明性的而非限制性的，并且因此在法律允许的最大程度上，本发明构思的范围由所附权利要求及其等同物的最宽泛的可允许解释来确定，并且不应受前述详细描述的限制或限制。

Claims (20)

1.一种半导体器件，包括：
衬底上的有源图案，所述有源图案包括第一源/漏区和第二源/漏区；
位线，其电连接到所述第一源/漏区；
第一连接电极，其电连接到所述第二源/漏区；以及
电容器，其在所述第一连接电极上，所述电容器包括第一电极、第二电极以及在所述第一电极和所述第二电极之间的介电图案，
其中，所述介电图案的下部与所述第一连接电极的顶表面重叠，并且
其中，所述第一电极从所述介电图案延伸到所述第一连接电极的侧壁的上部。
2.根据权利要求1所述的半导体器件，其中，所述介电图案具有顶部敞开的圆柱形状。
3.根据权利要求1所述的半导体器件，其中，
所述第一电极在所述介电图案的外侧壁上延伸，并且
所述第二电极在所述介电图案的内侧壁上延伸。
4.根据权利要求1所述的半导体器件，还包括在所述第一连接电极和所述位线之间的绝缘层，
其中，所述第一连接电极的所述顶表面高于所述绝缘层的顶表面，并且
其中，所述第一连接电极的所述侧壁的所述上部突出超过所述绝缘层的所述顶表面。
5.根据权利要求1所述的半导体器件，还包括支撑所述电容器的支撑层，
其中，所述支撑层接触所述介电图案的外侧壁的上部。
6.根据权利要求5所述的半导体器件，其中，
所述支撑层的顶表面与所述介电图案的顶表面共面。
7.根据权利要求5所述的半导体器件，还包括：
第二连接电极，其在所述第二电极和所述支撑层上；以及
残留图案，其包括与所述第二连接电极的材料相同的材料并且在竖直方向上与所述支撑层间隔开，
其中，所述支撑层包括开口，并且
所述残留图案与所述开口重叠。
8.根据权利要求1所述的半导体器件，其中，
所述介电图案的中心偏离所述第一连接电极的中心，
其中，所述第一连接电极的所述顶表面包括不与所述介电图案重叠的暴露部分，并且
其中，所述第一电极在所述第一连接电极的所述顶表面的所述暴露部分上延伸。
9.根据权利要求1所述的半导体器件，还包括支撑层，所述支撑层接触所述介电图案的外侧壁，其中，所述支撑层包括面向所述衬底的下表面和与所述下表面相对的上表面，并且
其中，所述第二电极不在所述支撑层的所述上表面上延伸。
10.根据权利要求1所述的半导体器件，其中，
所述介电图案的所述下部接触所述第一连接电极的所述顶表面。
11.一种半导体器件，包括：
衬底上的有源图案，所述有源图案包括第一源/漏区和第二源/漏区；
位线，其电连接到所述第一源/漏区；
连接电极，其电连接到所述第二源/漏区；以及
电容器，其在所述连接电极上，所述电容器包括第一电极、第二电极以及在所述第一电极和所述第二电极之间的介电图案，
其中，所述第一电极从所述连接电极的侧壁的上部沿着所述介电图案的外侧壁向上延伸，并且
其中，所述第二电极从所述介电图案的下部的顶表面沿着所述介电图案的内侧壁向上延伸。
12.根据权利要求11所述的半导体器件，其中，
所述介电图案的所述下部与所述连接电极的顶表面重叠。
13.根据权利要求11所述的半导体器件，还包括在所述连接电极和所述位线之间的绝缘层，
其中，所述连接电极的顶表面高于所述绝缘层的顶表面，并且
其中，所述连接电极的所述侧壁的所述上部突出超过所述绝缘层的所述顶表面。
14.根据权利要求11所述的半导体器件，还包括支撑所述电容器的支撑层，
其中，所述支撑层接触所述介电图案的所述外侧壁的上部。
15.根据权利要求14所述的半导体器件，其中，
所述支撑层的顶表面与所述介电图案的顶表面共面。
16.一种半导体器件，包括：
衬底上的多个晶体管；
多个电容器，其分别电连接到所述多个晶体管；以及
支撑层，其接触所述多个电容器的上部，
其中，所述多个电容器中的每一个包括第一电极、第二电极以及在所述第一电极和所述第二电极之间的介电图案，并且所述介电图案具有顶部敞开的圆柱形状，并且
其中，所述支撑层接触所述多个电容器中的一个电容器的所述介电图案的外侧壁的上部。
17.根据权利要求16所述的半导体器件，其中，
所述支撑层的顶表面与所述介电图案的顶表面共面。
18.根据权利要求16所述的半导体器件，其中，
所述第一电极在所述介电图案的所述外侧壁上延伸，所述第二电极在所述介电图案的内侧壁上延伸，并且所述介电图案的所述内侧壁与所述介电图案的所述外侧壁相对。
19.根据权利要求18所述的半导体器件，其中，
所述多个电容器包括彼此相邻的第一电容器和第二电容器，并且
其中，所述第一电容器的所述第二电极和所述第二电容器的所述第二电极彼此间隔开。
20.根据权利要求16所述的半导体器件，还包括在所述多个晶体管和所述多个电容器之间的多个连接电极，
其中，所述多个电容器中的所述一个电容器的所述介电图案的下部与所述多个连接电极中的一个连接电极的顶表面的一部分重叠，并且
其中，所述多个电容器中的所述一个电容器的所述第一电极在所述多个连接电极中的所述一个连接电极的侧壁的上部上延伸。
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