KR102581399B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR102581399B1
KR102581399B1 KR1020180133421A KR20180133421A KR102581399B1 KR 102581399 B1 KR102581399 B1 KR 102581399B1 KR 1020180133421 A KR1020180133421 A KR 1020180133421A KR 20180133421 A KR20180133421 A KR 20180133421A KR 102581399 B1 KR102581399 B1 KR 102581399B1
Authority
KR
South Korea
Prior art keywords
active pattern
semiconductor memory
memory device
transistor
gate electrode
Prior art date
Application number
KR1020180133421A
Other languages
English (en)
Other versions
KR20200051083A (ko
Inventor
황범용
조민희
김회승
미르코 칸토로
박현목
송우빈
이상우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180133421A priority Critical patent/KR102581399B1/ko
Priority to US16/442,769 priority patent/US11018137B2/en
Priority to CN201911064310.9A priority patent/CN111146200A/zh
Publication of KR20200051083A publication Critical patent/KR20200051083A/ko
Priority to US17/313,570 priority patent/US11488956B2/en
Application granted granted Critical
Publication of KR102581399B1 publication Critical patent/KR102581399B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는, 기판; 상기 기판 상의 제1 활성 패턴; 상기 제1 활성 패턴의 채널 영역을 가로지르는 게이트 전극; 상기 제1 활성 패턴 및 상기 게이트 전극을 덮는 제1 절연막; 상기 제1 절연막을 관통하여 상기 제1 활성 패턴의 제1 소스/드레인 영역에 전기적으로 연결되는 콘택; 및 상기 제1 절연막 상의 제2 활성 패턴을 포함한다. 상기 제2 활성 패턴의 채널 영역은 상기 콘택과 수직적으로 중첩된다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판; 상기 기판 상의 제1 활성 패턴; 상기 제1 활성 패턴의 채널 영역을 가로지르는 게이트 전극; 상기 제1 활성 패턴 및 상기 게이트 전극을 덮는 제1 절연막; 상기 제1 절연막을 관통하여 상기 제1 활성 패턴의 제1 소스/드레인 영역에 전기적으로 연결되는 콘택; 및 상기 제1 절연막 상의 제2 활성 패턴을 포함할 수 있다. 상기 제2 활성 패턴의 채널 영역은 상기 콘택과 수직적으로 중첩될 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판; 상기 기판 상의 제1 활성 패턴; 상기 제1 활성 패턴의 측벽을 덮는 제1 소자 분리막; 상기 제1 활성 패턴 및 상기 제1 소자 분리막 상에 각각 제공된 게이트 전극 및 캐패시터 전극; 상기 제1 활성 패턴 및 상기 게이트 전극을 덮는 절연막; 상기 절연막을 관통하여 상기 제1 활성 패턴에 전기적으로 연결되는 콘택, 상기 콘택은 상기 게이트 전극 및 상기 캐패시터 전극 사이에 제공되고; 및 상기 콘택 상의 제2 활성 패턴을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판; 상기 기판 상의 제1 트랜지스터; 상기 제1 트랜지스터의 게이트와 연결되는 제1 워드 라인; 상기 제1 트랜지스터의 제1 소스/드레인과 연결되는 제1 비트 라인; 상기 제1 트랜지스터 상에 수직적으로 적층된 제2 트랜지스터; 상기 제1 트랜지스터의 제2 소스/드레인과 상기 제2 트랜지스터의 게이트를 수직적으로 연결하는 스토리지 노드; 상기 제2 트랜지스터의 제1 소스/드레인과 연결되는 제2 비트 라인; 및 상기 제2 트랜지스터의 제2 소스/드레인과 연결되는 제2 워드 라인을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는, 수직적으로 적층된 제1 트랜지스터 및 제2 트랜지스터를 이용하여 2T1C DRAM의 메모리 셀을 구현할 수 있다. 이로써 메모리 셀의 면적이 줄어들 수 있고, 반도체 메모리 소자의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 3은 도 2의 A-A'선에 따른 단면도이다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 및 도 20은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 평면도들이다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 및 도 21은 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 및 도 20의 A-A'선에 따른 단면도들이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 A-A'선에 따른 단면도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 A-A'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 셀 어레이는, 제1 비트 라인들(BL1), 제2 비트 라인들(BL2), 제1 워드 라인들(WL1), 제2 워드 라인들(WL2), 캐패시터 전극 라인들(CEL) 및 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2) 및 캐패시터 전극 라인들(CEL)은 제1 방향(D1)으로 연장될 수 있다.
제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이 및 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 사이에 하나의 메모리 셀(MC)이 배치될 수 있다. 각각의 메모리 셀들(MC)은 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 캐패시터(CAP)를 포함할 수 있다. 제1 트랜지스터(TR1)는 쓰기 트랜지스터(writing transistor)일 수 있고, 제2 트랜지스터(TR2)는 읽기 트랜지스터(reading transistor)일 수 있다. 다시 말하면, 본 실시예에 따른 메모리 소자는, 두 개의 트랜지스터들 및 하나의 캐패시터로 이루어진 2T1C DRAM (2 transistors 1 capacitor DRAM)일 수 있다.
일 예로, 제1 트랜지스터(TR1)의 소스(또는 드레인)는 제1 비트 라인(BL1)과 연결될 수 있고, 제1 트랜지스터(TR1)의 게이트는 제1 워드 라인(WL1)과 연결될 수 있다. 제2 트랜지스터(TR2)의 소스(또는 드레인)는 제2 비트 라인(BL2)과 연결될 수 있고, 제2 트랜지스터(TR2)의 드레인(또는 소스)은 제2 워드 라인(WL2)과 연결될 수 있다. 제1 트랜지스터(TR1)의 드레인(또는 소스)은 스토리지 노드(SN)를 통하여 제2 트랜지스터(TR2)의 게이트와 연결될 수 있다. 캐패시터(CAP)의 제1 전극은 스토리지 노드(SN)와 연결될 수 있고, 캐패시터(CAP)의 제2 전극은 캐패시터 전극 라인(CEL)과 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다. 도 3은 도 2의 A-A'선에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 기판(100) 상에 복수개의 메모리 셀들(MC)이 제공될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 메모리 셀들(MC)은 제3 방향(D3)으로 서로 인접하는 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 포함할 수 있다. 제3 방향(D3)은, 제1 방향(D1) 및 제2 방향(D2) 모두와 교차하는 방향일 수 있다. 제1, 제2 및 제3 방향들(D1, D2, D3)은 기판(100)의 상면에 평행할 수 있다.
기판(100) 상에 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110) 상에 제1 활성 패턴들(AP1)이 제공될 수 있다. 각각의 제1 활성 패턴들(AP1)은 제3 방향(D3)으로 연장될 수 있다. 제1 활성 패턴들(AP1) 각각의 장축은 제3 방향(D3)과 평행할 수 있다. 제1 활성 패턴들(AP1)은 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 메모리 셀들(MC)은 하나의 제1 활성 패턴(AP1)을 포함할 수 있다. 일 예로, 제1 메모리 셀(MC1)의 제1 활성 패턴(AP1)과 제2 메모리 셀(MC2)의 제1 활성 패턴(AP1)은 제3 방향(D3)으로 서로 이격될 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 영역(SD1), 제2 소스/드레인 영역(SD2), 및 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이의 채널 영역(CH)을 포함할 수 있다. 제1 활성 패턴(AP1)은 제1 면(SF1) 및 제1 면(SF1)에 대향하는 제2 면(SF2)을 가질 수 있다. 제1 활성 패턴(AP1)의 제2 면(SF2)은 기판(100)을 마주볼 수 있다. 제1 활성 패턴(AP1)은 비정질 산화물 반도체(Amorphous Oxide Semiconductor, AOS)를 포함할 수 있다. 제1 활성 패턴(AP1)은, 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 두 개의 금속 및 산소(O)의 화합물을 포함할 수 있다. 일 예로, 제1 활성 패턴(AP1)은 IGZO(Indium Gallium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)를 포함할 수 있다.
제1 활성 패턴들(AP1) 사이에 제1 소자 분리막(ST1)이 제공될 수 있다. 제1 소자 분리막(ST1)은 제1 활성 패턴들(AP1) 각각의 측벽을 덮을 수 있다. 제1 활성 패턴들(AP1)은 제1 절연막(110)을 사이에 두고 기판(100)과 이격될 수 있다. 제1 활성 패턴들(AP1)은 제1 소자 분리막(ST1)을 사이에 두고 서로 이격될 수 있다. 제1 활성 패턴(AP1)의 제1 면(SF1)과 제1 소자 분리막(ST1)의 상면은 서로 실질적으로 공면을 이룰 수 있다. 일 예로, 제1 소자 분리막(ST1)은 실리콘 산화막을 포함할 수 있다.
본 발명의 일 실시예로, 제1 절연막(110)은 기판(100)의 상면을 직접 덮을 수 있다. 일 예로, 기판(100)과 제1 절연막(110)은 SOI (Silicon on Insulator) 기판의 일부일 수 있다. 본 발명의 다른 실시예로, 기판(100) 상에는 로직 회로를 구성하는 로직 트랜지스터들 및 배선들이 형성되어 있을 수 있다 (후술할 도 22 참조). 제1 절연막(110)이 상기 로직 트랜지스터들 및 상기 배선들을 덮을 수 있다. 다시 말하면, 본 발명의 실시예에 따른 메모리 셀들(MC)은 로직 회로 상에 배치될 수 있다. 메모리 셀들(MC)은 로직 회로(즉, 로직 셀)의 메모리로 이용될 수 있다.
제1 활성 패턴들(AP1)의 제1 면(SF1) 상에 게이트 전극들(GE)이 제공될 수 있다. 제1 소자 분리막(ST1)의 상면 상에 캐패시터 전극들(CGE)이 제공될 수 있다. 게이트 전극들(GE) 및 캐패시터 전극들(CGE)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 게이트 전극들(GE) 및 캐패시터 전극들(CGE)은 제1 방향(D1)으로 교번적으로 배열될 수 있다. 일 예로, 서로 인접하는 한 쌍의 게이트 전극들(GE) 사이에 캐패시터 전극(CGE)이 배치될 수 있다. 서로 인접하는 한 쌍의 캐패시터 전극들(CGE)사이에 게이트 전극(GE)이 배치될 수 있다.
게이트 전극(GE)은 제1 활성 패턴(AP1)의 채널 영역(CH) 상을 가로지를 수 있다. 게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제1 소자 분리막(ST1) 사이에 제1 게이트 유전막(GI1)이 개재될 수 있다. 제1 게이트 유전막(GI1)은 게이트 전극(GE)의 바닥면을 따라 제2 방향(D2)으로 연장될 수 있다.
일 예로, 제1 메모리 셀(MC1)의 제1 활성 패턴(AP1) 및 게이트 전극(GE)은, 앞서 도 1의 메모리 셀(MC)의 제1 트랜지스터(TR1)를 구성할 수 있다. 제1 활성 패턴(AP1)이 비정질 산화물 반도체막을 포함하기 때문에, 본 발명의 실시예에 따른 제1 트랜지스터(TR1)는 박막 트랜지스터(Thin Film Transistor; TFT)일 수 있다. 게이트 전극(GE)은, 도 1의 제1 트랜지스터(TR1)의 게이트와 연결되는 제1 워드 라인(WL1)일 수 있다.
캐패시터 전극(CGE)은 제1 활성 패턴들(AP1) 사이의 제1 소자 분리막(ST1) 상을 가로지를 수 있다. 캐패시터 전극(CGE)은 제1 활성 패턴들(AP1)과 이격될 수 있다. 일 예로, 캐패시터 전극(CGE)과 제1 소자 분리막(ST1) 사이에 제1 게이트 유전막(GI1)이 개재될 수 있다. 제1 게이트 유전막(GI1)은 캐패시터 전극(CGE)의 바닥면을 따라 제2 방향(D2)으로 연장될 수 있다. 다른 예로, 제1 게이트 유전막(GI1)은 캐패시터 전극(CGE)과 제1 소자 분리막(ST1) 사이에서 생략될 수 있다.
게이트 전극(GE)은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 캐패시터 전극(CGE)은 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 서로 실질적으로 동일할 수 있다. 게이트 전극(GE)과 캐패시터 전극(CGE)간의 피치(PI)는 일정할 수 있다. 일 예로, 게이트 전극들(GE) 및 캐패시터 전극들(CGE)은 일정한 피치(PI)로 제1 방향(D1)을 따라 교번적으로 배열될 수 있다.
게이트 전극(GE) 및 캐패시터 전극(CGE)은 서로 동일한 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 제1 게이트 유전막(GI1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다.
게이트 전극들(GE) 및 캐패시터 전극들(CGE) 상에 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120) 상에 하부 도전 라인들(LCL)이 제공될 수 있다. 하부 도전 라인들(LCL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 하부 도전 라인들(LCL)은 제2 방향(D2)으로 배열될 수 있다.
제2 절연막(120)을 관통하여, 제1 활성 패턴들(AP1)의 제2 소스/드레인 영역들(SD2)과 각각 연결되는 제1 비아들(VI1)이 제공될 수 있다. 하부 도전 라인(LCL)은 제1 비아(VI1) 상에 배치되어, 제1 비아(VI1)와 연결될 수 있다. 하부 도전 라인(LCL)은 제1 비아(VI1)를 통해 제1 활성 패턴(AP1)의 제2 소스/드레인 영역(SD2)과 전기적으로 연결될 수 있다. 하부 도전 라인(LCL)은, 도 1의 제1 트랜지스터(TR1)의 소스(또는 드레인)와 연결되는 제1 비트 라인(BL1)일 수 있다.
제2 절연막(120) 상에 하부 도전 라인들(LCL)을 덮는 제3 절연막(130)이 제공될 수 있다. 제3 절연막(130) 및 제2 절연막(120)을 관통하여, 제1 활성 패턴들(AP1)의 제1 소스/드레인 영역들(SD1)과 각각 연결되는 콘택들(CNT)이 제공될 수 있다. 제1 비아들(VI1), 하부 도전 라인들(LCL) 및 콘택들(CNT) 각각은, 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.
콘택(CNT)은 캐패시터 전극(CGE)과 인접할 수 있다. 콘택(CNT), 캐패시터 전극(CGE) 및 이들 사이에 개재된 제2 절연막(120)은, 도 1의 캐패시터(CAP)를 구성할 수 있다. 캐패시터(CAP)는 부스팅 캐패시터(boosting capacitor)로서, 본 발명의 실시예에 따른 2T1C DRAM의 동작 속도를 향상시킬 수 있다. 일 예로, 캐패시터 전극(CGE)에 접지 전압이 인가될 수 있다.
제3 절연막(130) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다. 각각의 제2 활성 패턴들(AP2)은 제3 방향(D3)으로 연장될 수 있다. 제2 활성 패턴들(AP2) 각각의 장축은 제3 방향(D3)과 평행할 수 있다. 제2 활성 패턴들(AP2)은 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 메모리 셀들(MC)은 하나의 제2 활성 패턴(AP2)을 포함할 수 있다. 일 예로, 제1 메모리 셀(MC1)의 제2 활성 패턴(AP2)과 제2 메모리 셀(MC2)의 제2 활성 패턴(AP2)은 제3 방향(D3)으로 서로 이격될 수 있다.
제2 활성 패턴(AP2)은 제1 소스/드레인 영역(SD1), 제2 소스/드레인 영역(SD2), 및 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이의 채널 영역(CH)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제1 면(SF1) 및 제1 면(SF1)에 대향하는 제2 면(SF2)을 가질 수 있다. 제2 활성 패턴(AP2)의 제2 면(SF2)은 기판(100)을 마주볼 수 있다. 제2 활성 패턴(AP2)은 비정질 산화물 반도체를 포함할 수 있다. 일 예로, 제2 활성 패턴(AP2)은 IGZO(Indium Gallium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)를 포함할 수 있다.
제2 활성 패턴들(AP2) 사이에 제2 소자 분리막(ST2)이 제공될 수 있다. 제2 소자 분리막(ST2)은 제2 활성 패턴들(AP2) 각각의 측벽을 덮을 수 있다. 제2 활성 패턴들(AP2)은 제2 소자 분리막(ST2)을 사이에 두고 서로 이격될 수 있다. 제2 활성 패턴(AP2)의 제1 면(SF1)과 제2 소자 분리막(ST2)의 상면은 서로 실질적으로 공면을 이룰 수 있다. 일 예로, 제2 소자 분리막(ST2)은 실리콘 산화막을 포함할 수 있다.
제1 활성 패턴(AP1)은, 그 위의 제2 활성 패턴(AP2)으로부터 제3 방향(D3)으로 오프셋될 수 있다. 평면적 관점에서, 제1 활성 패턴(AP1)은, 그 위의 제2 활성 패턴(AP2)과 부분적으로 중첩될 수 있다. 일 예로, 제1 메모리 셀(MC1)의 제1 활성 패턴(AP1)은 제1 메모리 셀(MC1)의 제2 활성 패턴(AP2)으로부터 제3 방향(D3)으로 오프셋될 수 있다.
제2 활성 패턴(AP2)의 채널 영역(CH)은 콘택(CNT)과 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)의 제2 면(SF2)은 콘택(CNT)을 마주볼 수 있다. 제2 활성 패턴(AP2)의 제2 면(SF2)과 콘택(CNT) 사이에 제2 게이트 유전막(GI2)이 개재될 수 있다. 제2 게이트 유전막(GI2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 콘택(CNT)은, 제2 활성 패턴(AP2)을 포함하는 트랜지스터의 게이트의 기능을 수행할 수 있다.
일 예로, 제1 메모리 셀(MC1)의 제2 활성 패턴(AP2) 및 콘택(CNT)은, 앞서 도 1의 메모리 셀(MC)의 제2 트랜지스터(TR2)를 구성할 수 있다. 본 발명의 실시예에 따른 제2 트랜지스터(TR2) 역시 박막 트랜지스터(TFT)일 수 있다. 콘택(CNT)에 의해, 제1 트랜지스터(TR1)의 드레인(또는 소스)이 제2 트랜지스터(TR2)의 게이트와 수직적으로 연결될 수 있다. 콘택(CNT)은 제1 트랜지스터(TR1)의 드레인(또는 소스)이자 제2 트랜지스터(TR2)의 게이트인 두 가지 기능(dual function)을 수행할 수 있다. 콘택(CNT)은, 도 1의 스토리지 노드(SN)일 수 있다.
제2 활성 패턴(AP2)의 제1 면(SF1) 상에 제1 상부 도전 라인들(UCL1)이 제공될 수 있다. 제1 상부 도전 라인들(UCL1)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 상부 도전 라인들(UCL1)은 제1 방향(D1)으로 배열될 수 있다. 제1 상부 도전 라인(UCL1)은 제2 활성 패턴(AP2)의 제1 소스/드레인 영역(SD1)과 연결될 수 있다. 제1 상부 도전 라인(UCL1)은, 도 1의 제2 트랜지스터(TR2)의 드레인(또는 소스)과 연결되는 제2 워드 라인(WL2)일 수 있다.
제1 상부 도전 라인들(UCL1) 상에 제4 절연막(140)이 제공될 수 있다. 제4 절연막(140) 상에 제2 상부 도전 라인들(UCL2)이 제공될 수 있다. 제2 상부 도전 라인들(UCL2)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 제2 상부 도전 라인들(UCL2)은 제2 방향(D2)으로 배열될 수 있다.
제4 절연막(140)을 관통하여, 제2 활성 패턴들(AP2)의 제2 소스/드레인 영역들(SD2)과 각각 연결되는 제2 비아들(VI2)이 제공될 수 있다. 제2 상부 도전 라인(UCL2)은 제2 비아(VI2) 상에 배치되어, 제2 비아(VI2)와 연결될 수 있다. 제2 상부 도전 라인(UCL2)은 제2 비아(VI2)를 통해 제2 활성 패턴(AP2)의 제2 소스/드레인 영역(SD2)과 전기적으로 연결될 수 있다. 제2 상부 도전 라인(UCL2)은, 도 1의 제2 트랜지스터(TR2)의 소스(또는 드레인)와 연결되는 제2 비트 라인(BL2)일 수 있다. 제1 상부 도전 라인들(UCL1), 제2 비아들(VI2) 및 제2 상부 도전 라인들(UCL2) 각각은, 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다. 제1 내지 제4 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 소자는, 수직적으로 적층된 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 이용하여, 2T1C DRAM의 메모리 셀을 구현할 수 있다. 제1 박막 트랜지스터 및 제2 박막 트랜지스터가 서로 부분적으로 중첩되어 적층되었기 때문에, 2T1C DRAM의 메모리 셀의 면적이 줄어들 수 있다. 결과적으로 반도체 메모리 소자의 집적도가 향상될 수 있다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 및 도 20은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 평면도들이다. 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 및 도 21은 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 및 도 20의 A-A'선에 따른 단면도들이다.
도 4 및 도 5를 참조하면, 기판(100) 상에 제1 절연막(110)이 형성될 수 있다. 제1 절연막(110) 상에 제1 활성 패턴들(AP1)이 형성될 수 있다. 일 예로, 제1 활성 패턴들(AP1)을 형성하는 것은, 제1 절연막(110) 상에 비정질 산화물 반도체막을 형성하는 것, 및 상기 비정질 산화물 반도체막을 패터닝하는 것을 포함할 수 있다. 각각의 제1 활성 패턴들(AP1)은 제3 방향(D3)으로 연장되도록 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 소스/드레인 영역(SD1), 제2 소스/드레인 영역(SD2), 및 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이의 채널 영역(CH)을 포함할 수 있다.
제1 절연막(110) 상에, 제1 활성 패턴들(AP1) 사이를 채우는 제1 소자 분리막(ST1)이 형성될 수 있다. 제1 소자 분리막(ST1)을 형성하는 것은, 제1 절연막(110) 및 제1 활성 패턴들(AP1) 상에 절연막을 형성하는 것, 및 제1 활성 패턴들(AP1)의 제1 면들(SF1)이 노출될 때까지 상기 절연막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 6 및 도 7을 참조하면, 제1 활성 패턴들(AP1) 및 제1 소자 분리막(ST1) 상에 유전막(IL) 및 전극막(EL)이 형성될 수 있다. 유전막(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있고, 전극막(EL)은 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.
전극막(EL) 상에 제2 몰드막(ML2), 및 제2 몰드막(ML2) 상의 제1 몰드 패턴(MP1)이 형성될 수 있다. 제1 몰드 패턴(MP1)을 형성하는 것은, 제2 몰드막(ML2) 상에 제1 몰드막을 형성하는 것, 및 포토리소그래피 공정을 통해 제1 몰드막을 패터닝하는 것을 포함할 수 있다. 제1 몰드 패턴(MP1)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
도 8 및 도 9를 참조하면, 제1 몰드 패턴(MP1)의 양 측벽들 상에 제1 스페이서들(SP1)이 형성될 수 있다. 제1 스페이서들(SP1)은 제1 몰드 패턴(MP1)의 양 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 제1 스페이서들(SP1)을 형성하는 것은, 기판(100)의 전면 상에 제1 스페이서막을 형성하는 것, 및 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
도 10 및 도 11을 참조하면, 제1 몰드 패턴(MP1)이 선택적으로 제거될 수 있다. 제1 스페이서들(SP1)을 식각 마스크로 제2 몰드막(ML2)을 패터닝하여, 제2 몰드 패턴들(MP2)이 형성될 수 있다. 제2 몰드 패턴들(MP2)의 크기 및 형태는 제1 스페이서들(SP1)의 크기 및 형태와 실질적으로 동일할 수 있다.
도 12 및 도 13을 참조하면, 잔류하는 제1 스페이서들(SP1)이 선택적으로 제거될 수 있다. 제2 몰드 패턴들(MP2) 각각의 양 측벽들 상에 제2 스페이서들(SP2)이 형성될 수 있다. 제2 스페이서들(SP2)은 제2 몰드 패턴들(MP2) 각각의 양 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 제2 스페이서들(SP2)을 형성하는 것은, 기판(100)의 전면 상에 제2 스페이서막을 형성하는 것, 및 상기 제2 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 제2 스페이서(SP2)의 최대 폭은 제3 폭(W3)일 수 있다. 상기 제2 스페이서막은, 그의 두께가 제3 폭(W3)이 되도록 컨포멀하게 증착될 수 있다.
도 14 및 도 15를 참조하면, 제2 몰드 패턴들(MP2)이 선택적으로 제거될 수 있다. 제2 스페이서들(SP2)을 식각 마스크로 전극막(EL)을 패터닝하여, 게이트 전극들(GE) 및 캐패시터 전극들(CGE)이 형성될 수 있다. 제2 스페이서들(SP2)을 식각 마스크로 유전막(IL)을 패터닝하여, 제1 게이트 유전막들(GI1)이 형성될 수 있다. 게이트 전극(GE)은 제1 활성 패턴(AP1)의 채널 영역(CH)을 가로지르도록 형성될 수 있다. 제1 게이트 유전막(GI1)은 게이트 전극(GE)과 제1 활성 패턴(AP1)의 제1 면(SF1) 사이에 개재될 수 있다.
게이트 전극들(GE) 및 캐패시터 전극들(CGE)은 일정한 피치(PI)로 제1 방향(D1)을 따라 교번적으로 배열될 수 있다. 게이트 전극(GE)은 제2 스페이서(SP2)의 제3 폭(W3)과 동일한 제1 폭(W1)을 가질 수 있다. 캐패시터 전극(CGE)은 제2 스페이서(SP2)의 제3 폭(W3)과 동일한 제2 폭(W2)을 가질 수 있다.
본 발명의 실시예에 따르면, 제1 몰드 패턴(MP1)은 맨드릴(Mandrel)이 되어 그로부터 네 개의 전극들(GE, CGE)이 형성될 수 있다. 하나의 제1 몰드 패턴(MP1)으로부터 네 개의 전극들(GE, CGE)이 형성될 수 있다.
캐패시터 전극들(CGE)은 게이트 전극들(GE)을 형성하는 공정을 이용하여 함께 형성될 수 있다. 캐패시터 전극(CGE)은 후속으로 형성되는 콘택(CNT) 및 제2 절연막(120)과 함께 캐패시터(CAP)를 구성할 수 있다. 본 발명의 실시예들에 따른 제조 방법은 별도의 공정을 통해 캐패시터를 추가로 형성할 필요가 없으므로, 제조 공정이 간소화되고 메모리 셀의 면적을 줄일 수 있다.
도 16 및 도 17을 참조하면, 게이트 전극들(GE) 및 캐패시터 전극들(CGE)을 덮는 제2 절연막(120)이 형성될 수 있다. 제2 절연막(120)을 관통하여, 제1 활성 패턴들(AP1)의 제2 소스/드레인 영역들(SD2)과 각각 연결되는 제1 비아들(VI1)이 형성될 수 있다. 구체적으로, 제1 비아들(VI1)을 형성하는 것은, 제2 절연막(120)을 패터닝하여 제1 활성 패턴들(AP1)의 제2 소스/드레인 영역들(SD2)을 노출하는 비아 홀들을 형성하는 것, 및 상기 비아 홀들에 도전 물질을 채우는 것을 포함할 수 있다.
제2 절연막(120) 상에 하부 도전 라인들(LCL)이 형성될 수 있다. 하부 도전 라인들(LCL)은 제1 방향(D1)으로 서로 평행하게 형성될 수 있다. 하부 도전 라인들(LCL)은 제2 방향(D2)으로 배열되도록 형성될 수 있다. 하부 도전 라인(LCL)은 제1 비아(VI1)와 연결될 수 있다. 일 예로, 하부 도전 라인들(LCL)을 형성하는 것은, 앞서 설명한 게이트 전극들(GE) 및 캐패시터 전극들(CGE)을 형성하는 방법을 이용할 수 있다.
도 18 및 도 19를 참조하면, 제2 절연막(120) 상에 하부 도전 라인들(LCL)을 덮는 제3 절연막(130)이 형성될 수 있다. 제3 절연막(130) 및 제2 절연막(120)을 관통하여, 제1 활성 패턴들(AP1)의 제1 소스/드레인 영역들(SD1)과 각각 연결되는 콘택들(CNT)이 형성될 수 있다. 콘택들(CNT) 각각의 상부에 제2 게이트 유전막(GI2)이 형성될 수 있다.
구체적으로, 콘택들(CNT)을 형성하는 것은, 제2 및 제3 절연막들(120, 130)을 패터닝하여 제1 활성 패턴들(AP1)의 제1 소스/드레인 영역들(SD1)을 노출하는 콘택 홀들을 형성하는 것, 및 상기 콘택 홀들에 도전 물질을 채우는 것을 포함할 수 있다. 제2 게이트 유전막(GI2)을 형성하는 것은, 콘택(CNT)의 상부를 리세스하는 것, 및 리세스된 영역에 유전막을 채우는 것을 포함할 수 있다.
도 20 및 도 21을 참조하면, 제3 절연막(130) 및 콘택들(CNT) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다. 일 예로, 제2 활성 패턴들(AP2)을 형성하는 것은, 제3 절연막(130) 상에 비정질 산화물 반도체막을 형성하는 것, 및 상기 비정질 산화물 반도체막을 패터닝하는 것을 포함할 수 있다. 각각의 제2 활성 패턴들(AP2)은 제3 방향(D3)으로 연장되도록 형성될 수 있다. 제2 활성 패턴(AP2)은 제1 소스/드레인 영역(SD1), 제2 소스/드레인 영역(SD2), 및 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이의 채널 영역(CH)을 포함할 수 있다.
제1 활성 패턴(AP1)은, 그 위의 제2 활성 패턴(AP2)으로부터 제3 방향(D3)으로 오프셋될 수 있다. 이로써, 제2 활성 패턴(AP2)의 채널 영역(CH)은 콘택(CNT)과 수직적으로 중첩되도록 형성될 수 있다. 제2 활성 패턴(AP2)의 제2 면(SF2)은 콘택(CNT)을 마주볼 수 있다.
제3 절연막(130) 상에, 제2 활성 패턴들(AP2) 사이를 채우는 제2 소자 분리막(ST2)이 형성될 수 있다. 제2 소자 분리막(ST2)을 형성하는 것은, 제3 절연막(130) 및 제2 활성 패턴들(AP2) 상에 절연막을 형성하는 것, 및 제2 활성 패턴들(AP2)의 제1 면들(SF1)이 노출될 때까지 상기 절연막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 제2 활성 패턴들(AP2) 상에 제1 상부 도전 라인들(UCL1)이 형성될 수 있다. 제1 상부 도전 라인들(UCL1)은 제2 방향(D2)으로 서로 평행하게 형성될 수 있다. 제1 상부 도전 라인들(UCL1)은 제1 방향(D1)으로 배열되도록 형성될 수 있다. 제1 상부 도전 라인(UCL1)은 제2 활성 패턴(AP2)의 제1 소스/드레인 영역(SD1)과 연결될 수 있다.
제1 상부 도전 라인들(UCL1)을 덮는 제4 절연막(140)이 형성될 수 있다. 제4 절연막(140)을 관통하여, 제2 활성 패턴들(AP2)의 제2 소스/드레인 영역들(SD2)과 각각 연결되는 제2 비아들(VI2)이 형성될 수 있다. 제4 절연막(140) 상에 제2 상부 도전 라인들(UCL2)이 형성될 수 있다. 제2 상부 도전 라인들(UCL2)은 제1 방향(D1)으로 서로 평행하게 형성될 수 있다. 제2 상부 도전 라인들(UCL2)은 제2 방향(D2)으로 배열되도록 형성될 수 있다. 제2 상부 도전 라인(UCL2)은 제2 비아(VI2)와 연결될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 반도체 메모리 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 2 및 도 22를 참조하면, 기판(100) 상에는 로직 회로를 구성하는 로직 트랜지스터들(LTR)이 제공될 수 있다. 기판(100) 상에 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 순차적으로 적층된 제1 내지 제4 서브 절연막들(110a, 110b, 110c, 110d)을 포함할 수 있다. 제1 서브 절연막(110a)은 로직 트랜지스터들(LTR)을 덮을 수 있다.
제1 서브 절연막(110a)을 관통하여, 로직 트랜지스터(LTR)의 소스/드레인 패턴(SP)과 연결되는 활성 콘택(AC)이 제공될 수 있다. 제1 서브 절연막(110a)을 관통하여, 로직 트랜지스터(LTR)의 게이트 패턴(GP)과 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제1 서브 절연막(110a) 상의 제2 서브 절연막(110b) 내에 제1 배선층이 제공될 수 있다. 제1 배선층은 복수개의 제1 배선들(INL1)을 포함할 수 있다. 적어도 하나의 제1 배선들(INL1)은 활성 콘택(AC)과 전기적으로 연결될 수 있다. 적어도 하나의 제1 배선들(INL1)은 게이트 콘택(GC)과 전기적으로 연결될 수 있다.
제2 서브 절연막(110b) 상의 제3 서브 절연막(110c) 내에 제2 배선층이 제공될 수 있다. 제2 배선층은 복수개의 제2 배선들(INL2)을 포함할 수 있다. 적어도 하나의 제2 배선들(INL2)은 제1 배선(INL1)과 전기적으로 연결될 수 있다. 제4 서브 절연막(110d) 상에 도 1 내지 도 3을 참조하여 설명한 메모리 셀들(MC)이 제공될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 반도체 메모리 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 2 및 도 23을 참조하면, 제1 활성 패턴(AP1)의 채널 영역(CH)에 리세스(RS)가 정의될 수 있다. 리세스(RS)는 제1 활성 패턴(AP1)의 제1 면(SF1)으로부터 제2 면(SF2)을 향하여 연장될 수 있다. 제1 게이트 유전막(GI1) 및 게이트 전극(GE)이 리세스(RS)를 순차적으로 채울 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 활성 패턴(AP1) 내에 매립될 수 있다.
제1 게이트 유전막(GI1)은 리세스(RS)의 내측벽을 콘포멀하게 덮을 수 있다. 게이트 전극(GE)은 제1 게이트 유전막(GI1)을 사이에 두고 리세스(RS)의 내측벽과 이격될 수 있다. 제1 게이트 유전막(GI1)은 게이트 전극(GE)의 측벽들 및 바닥면을 덮을 수 있다.
제1 소자 분리막(ST1) 상에 캐패시터 전극들(CGE)이 제공될 수 있다. 캐패시터 전극(CGE)의 바닥면의 레벨은, 게이트 전극(GE)의 상면의 레벨과 동일하거나 더 높을 수 있다. 캐패시터 전극(CGE)과 제1 소자 분리막(ST1) 사이에 제1 게이트 유전막(GI1)은 생략될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상의 제1 활성 패턴;
    상기 제1 활성 패턴의 채널 영역을 가로지르는 게이트 전극;
    상기 제1 활성 패턴 및 상기 게이트 전극을 덮는 제1 절연막;
    상기 제1 절연막을 관통하여 상기 제1 활성 패턴의 제1 소스/드레인 영역에 전기적으로 연결되는 콘택; 및
    상기 제1 절연막 상의 제2 활성 패턴을 포함하되,
    상기 제2 활성 패턴의 채널 영역은 상기 콘택과 수직적으로 중첩되는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 활성 패턴들 각각은, 제1 면, 및 상기 제1 면에 대향하고 상기 기판을 마주보는 제2 면을 갖고,
    상기 게이트 전극은 상기 제1 활성 패턴의 상기 제1 면에 인접하고,
    상기 콘택은 상기 제2 활성 패턴의 상기 제2 면에 인접하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 게이트 전극과 상기 제1 활성 패턴의 상기 제1 면 사이에 개재된 제1 게이트 유전막; 및
    상기 콘택과 상기 제2 활성 패턴의 상기 제2 면 사이에 개재된 제2 게이트 유전막을 더 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 활성 패턴의 측벽을 덮는 소자 분리막; 및
    상기 소자 분리막 상의 캐패시터 전극을 더 포함하되,
    상기 캐패시터 전극과 상기 콘택 사이에 상기 제1 절연막의 일부가 개재된 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 게이트 전극의 폭은, 상기 캐패시터 전극의 폭과 실질적으로 동일한 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 활성 패턴의 제2 소스/드레인 영역에 전기적으로 연결되는 하부 도전 라인을 더 포함하되,
    상기 하부 도전 라인은 제1 방향으로 연장되고, 상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 및 제2 활성 패턴들은 제3 방향으로 연장되고,
    상기 제3 방향은, 상기 제1 방향 및 상기 제2 방향 모두와 교차하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제2 활성 패턴의 제1 소스/드레인 영역에 전기적으로 연결되는 제1 상부 도전 라인; 및
    상기 제2 활성 패턴의 제2 소스/드레인 영역에 전기적으로 연결되는 제2 상부 도전 라인을 더 포함하되,
    상기 제2 상부 도전 라인은 제1 방향으로 연장되고, 상기 제1 상부 도전 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 및 제2 활성 패턴들 각각은 비정질 산화물 반도체를 포함하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 기판 상의 로직 트랜지스터들; 및
    상기 로직 트랜지스터들을 덮으며, 상기 기판과 상기 제1 활성 패턴 사이에 개재된 제2 절연막을 더 포함하는 반도체 메모리 소자.
  11. 제1항에 있어서,
    상기 게이트 전극은, 상기 제1 활성 패턴의 상부의 리세스 내에 제공되는 반도체 메모리 소자.
  12. 기판;
    상기 기판 상의 제1 활성 패턴;
    상기 제1 활성 패턴의 측벽을 덮는 제1 소자 분리막;
    상기 제1 활성 패턴 및 상기 제1 소자 분리막 상에 각각 제공된 게이트 전극 및 캐패시터 전극;
    상기 제1 활성 패턴 및 상기 게이트 전극을 덮는 절연막;
    상기 절연막을 관통하여 상기 제1 활성 패턴에 전기적으로 연결되는 콘택, 상기 콘택은 상기 게이트 전극 및 상기 캐패시터 전극 사이에 제공되고; 및
    상기 콘택 상의 제2 활성 패턴을 포함하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 게이트 전극의 폭은, 상기 캐패시터 전극의 폭과 실질적으로 동일한 반도체 메모리 소자.
  14. 제12항에 있어서,
    상기 게이트 전극과 상기 제1 활성 패턴 사이에 개재된 제1 게이트 유전막; 및
    상기 콘택과 상기 제2 활성 패턴 사이에 개재된 제2 게이트 유전막을 더 포함하는 반도체 메모리 소자.
  15. 제12항에 있어서,
    상기 제1 활성 패턴에 전기적으로 연결되는 하부 도전 라인을 더 포함하되,
    상기 콘택은 상기 제1 활성 패턴의 제1 소스/드레인 영역에 연결되고, 상기 하부 도전 라인은 상기 제1 활성 패턴의 제2 소스/드레인 영역에 연결되며,
    상기 하부 도전 라인은 제1 방향으로 연장되고, 상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 제1 및 제2 활성 패턴들은 제3 방향으로 연장되고,
    상기 제3 방향은, 상기 제1 방향 및 상기 제2 방향 모두와 교차하는 반도체 메모리 소자.
  17. 기판;
    상기 기판 상의 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트와 연결되는 제1 워드 라인;
    상기 제1 트랜지스터의 제1 소스/드레인과 연결되는 제1 비트 라인;
    상기 제1 트랜지스터 상에 수직적으로 적층된 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 소스/드레인과 상기 제2 트랜지스터의 게이트를 수직적으로 연결하는 스토리지 노드;
    상기 제1 워드 라인과 평행하게 연장되는 캐패시터 전극 라인;
    상기 스토리지 노드와 상기 캐패시터 전극 라인 사이의 캐패시터;
    상기 제2 트랜지스터의 제1 소스/드레인과 연결되는 제2 비트 라인; 및
    상기 제2 트랜지스터의 제2 소스/드레인과 연결되는 제2 워드 라인을 포함하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 기판 상의 로직 트랜지스터들; 및
    상기 로직 트랜지스터들을 덮으며, 상기 기판과 상기 제1 트랜지스터 사이에 개재된 절연막을 더 포함하는 반도체 메모리 소자.
  19. 삭제
  20. 제17항에 있어서,
    상기 제1 및 제2 트랜지스터들 각각은 박막 트랜지스터인 반도체 메모리 소자.
KR1020180133421A 2018-11-02 2018-11-02 반도체 메모리 소자 KR102581399B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180133421A KR102581399B1 (ko) 2018-11-02 2018-11-02 반도체 메모리 소자
US16/442,769 US11018137B2 (en) 2018-11-02 2019-06-17 Semiconductor memory device
CN201911064310.9A CN111146200A (zh) 2018-11-02 2019-11-01 半导体存储器件
US17/313,570 US11488956B2 (en) 2018-11-02 2021-05-06 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180133421A KR102581399B1 (ko) 2018-11-02 2018-11-02 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR20200051083A KR20200051083A (ko) 2020-05-13
KR102581399B1 true KR102581399B1 (ko) 2023-09-22

Family

ID=70458929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180133421A KR102581399B1 (ko) 2018-11-02 2018-11-02 반도체 메모리 소자

Country Status (3)

Country Link
US (2) US11018137B2 (ko)
KR (1) KR102581399B1 (ko)
CN (1) CN111146200A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200068800A (ko) * 2018-12-05 2020-06-16 삼성전자주식회사 반도체 소자
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
KR20220111772A (ko) * 2021-02-01 2022-08-10 삼성전자주식회사 반도체 메모리 장치
CN115568206A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 存储单元及其制备方法、存储器及其制备方法
CN116234296A (zh) * 2022-01-18 2023-06-06 北京超弦存储器研究院 动态存储器以及soc芯片
CN116209244B (zh) * 2022-01-26 2024-02-23 北京超弦存储器研究院 动态存储器及存储装置
CN116234298B (zh) * 2022-01-26 2024-02-23 北京超弦存储器研究院 动态存储器及soc芯片
CN116234299B (zh) * 2022-01-27 2024-02-23 北京超弦存储器研究院 动态存储器及其制作方法、soc芯片
KR20240001066A (ko) * 2022-06-24 2024-01-03 주식회사 에이치피에스피 Dram 셀 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299581A (ja) * 2001-03-30 2002-10-11 Seiko Epson Corp 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタ、強誘電体キャパシタの製造方法、強誘電体メモリ装置および強誘電体メモリ装置の製造方法
US20180075900A1 (en) * 2016-09-12 2018-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device, driving method thereof, semiconductor device, electronic component, and electronic device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5694625B2 (ja) 2006-04-13 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
KR100829611B1 (ko) * 2006-11-10 2008-05-14 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
JP2009253036A (ja) * 2008-04-07 2009-10-29 Toshiba Corp 半導体メモリ
US20100213458A1 (en) * 2009-02-23 2010-08-26 Micron Technology, Inc. Rigid semiconductor memory having amorphous metal oxide semiconductor channels
KR101525499B1 (ko) * 2009-02-27 2015-06-03 삼성전자주식회사 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
US9177872B2 (en) 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
JP5960000B2 (ja) 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6545976B2 (ja) * 2014-03-07 2019-07-17 株式会社半導体エネルギー研究所 半導体装置
US9691445B2 (en) * 2014-05-01 2017-06-27 Bar-Ilan University Transistor gain cell with feedback
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US10096631B2 (en) 2015-11-30 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and semiconductor device including the signal processing circuit
JP6517720B2 (ja) 2016-03-16 2019-05-22 東芝メモリ株式会社 半導体記憶装置
US10032777B1 (en) 2017-06-05 2018-07-24 United Microelectronics Corp. Array of dynamic random access memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299581A (ja) * 2001-03-30 2002-10-11 Seiko Epson Corp 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタ、強誘電体キャパシタの製造方法、強誘電体メモリ装置および強誘電体メモリ装置の製造方法
US20180075900A1 (en) * 2016-09-12 2018-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device, driving method thereof, semiconductor device, electronic component, and electronic device

Also Published As

Publication number Publication date
CN111146200A (zh) 2020-05-12
US20200144270A1 (en) 2020-05-07
US20210257369A1 (en) 2021-08-19
US11018137B2 (en) 2021-05-25
KR20200051083A (ko) 2020-05-13
US11488956B2 (en) 2022-11-01

Similar Documents

Publication Publication Date Title
KR102581399B1 (ko) 반도체 메모리 소자
US11289488B2 (en) Semiconductor memory device
KR102290793B1 (ko) 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
US11101283B2 (en) Semiconductor memory device
US20220036931A1 (en) Memory Array Staircase Structure
US8735956B2 (en) Semiconductor device and method for manufacturing the same
US11653500B2 (en) Memory array contact structures
US10283519B2 (en) Three dimensional NAND string memory device
CN112951769A (zh) 半导体存储器及其形成方法
KR20190096760A (ko) 모스 트랜지스터를 포함하는 집적 회로 반도체 소자
KR20210050630A (ko) 반도체 메모리 소자
TW202201755A (zh) 記憶體裝置與其製造方法
KR102657082B1 (ko) 반도체 메모리 소자
TW202201763A (zh) 鐵電隨機存取記憶體元件及形成方法
TWI820442B (zh) 鐵電隨機存取記憶體元件及其形成方法
WO2014126214A1 (ja) 半導体装置
KR20110090579A (ko) 반도체 소자 및 그의 제조 방법
CN113299660A (zh) 三维存储器器件及其制造方法
KR20210003997A (ko) 반도체 소자 및 그의 제조방법
KR20200126826A (ko) 반도체 메모리 소자
WO2022052628A1 (zh) 半导体结构和半导体结构的制造方法
US20230380133A1 (en) Memory device, method of manufacturing memory device, and electronic apparatus including memory device
US20230380132A1 (en) Memory device, method of manufacturing memory device, and electronic apparatus including memory device
US20230413523A1 (en) Semiconductor structure and method for forming semiconductor structure
US20240081041A1 (en) Semiconductor structure and method for forming same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant