CN116234296A - 动态存储器以及soc芯片 - Google Patents
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Abstract
本申请提供一种动态存储器以及SOC芯片，动态存储器包括衬底和多个存储单元，存储单元包括设置在衬底上的第一MOS管、第二MOS管，以及读字线和读位线，写字线和写位线，第一MOS管的第一栅极和第二MOS管的第二源漏极电连接，第二MOS管为金属氧化物薄膜MOS管。通过在衬底上形成有源区，衬底上处于有源区的部分可以作为第一MOS管的有源层，动态存储器可以和SOC(System on chip，片上系统)芯片制作在同一个衬底上，动态存储器的制作工艺可以和SOC芯片的制作工艺兼容，由此提高了器件的集成度。
Description
技术领域
本申请涉及半导体器件技术领域，具体而言，本申请涉及一种动态存储器以及SOC芯片。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点，随着技术的发展，DRAM存储器的应用日益广泛。
然而，现有的DRAM存储器存在着难以和SOC芯片集成的缺点，这对DRAM存储器的应用造成了影响。
发明内容
本申请针对现有方式的缺点，提出一种动态存储器以及SOC芯片，用以解决现有技术中DRAM存储器存在的难以和SOC芯片集成的问题。
第一个方面，本申请实施例提供了一种动态存储器，包括衬底和设置在所述衬底上的多个存储单元，所述存储单元包括：
第一MOS管，包括第一栅极、第一源漏极和第一有源区，所述衬底包括所述第一有源区；
第二MOS管，包括第二栅极、第二源漏极和第二有源区；
读字线和读位线，与所述第一源漏极电连接；
写字线和写位线，所述写字线与所述第二栅极电连接，所述写位线与所述第二源漏极电连接；
其中，所述第一栅极与所述第二源漏极电连接，所述第二MOS管为金属氧化物薄膜MOS管。
可选的，所述衬底的材料包括硅。
可选的，所述金属氧化物的材料包括ITO、IWO或IGZO。
可选的，所述第二MOS管设置在所述第一MOS管之上。
可选的，所述存储单元包括设置在所述第一栅极和所述第二源漏极之间的连接结构，所述第一栅极和所述第二源漏极通过所述连接结构电连接。
可选的，所述连接结构包括至少一个金属块。
可选的，所述连接结构包括至少一个过孔。
可选的，所述连接结构包括至少一个金属块和至少两个过孔。
可选的，所述第一MOS管包括设置在所述第一有源区和所述第一栅极之间的第一栅绝缘层，所述第一栅绝缘层的厚度大于标准MOS管器件的栅绝缘层厚度。
可选的，所述第一栅绝缘层的厚度与所述标准MOS管器件的栅绝缘层厚度比为1.5至2.5。
可选的，所述第二栅极和所述第二源漏极分别位于所述第二有源区的相对侧。
第二个方面，本申请实施例提供了一种SOC芯片，包括本申请实施例中的动态存储器。
本申请实施例提供的技术方案带来的有益技术效果包括：
本申请实施例中的动态存储器包括衬底和多个存储单元，存储单元包括设置在衬底上的第一MOS管、第二MOS管，以及读字线和读位线，写字线和写位线，第一MOS管的第一栅极和第二MOS管的第二源漏极电连接，第二MOS管为金属氧化物薄膜MOS管。通过在衬底上形成有源区，衬底上处于有源区的部分可以作为第一MOS管的有源层，动态存储器可以和SOC(System on chip，片上系统)芯片、处理器芯片等制作在同一个衬底上，动态存储器的制作工艺可以和SOC芯片的制作工艺兼容，由此提高了器件的集成度。
本申请实施例中的本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的动态存储器的存储单元的电路结构示意图；
图2为本申请实施例提供的动态存储器的截面结构示意图；
图3为本申请实施例提供的动态存储器中输入输出器件和第一MOS管的截面结构示意图；
图4为本申请实施例提供的动态存储器的制作方法流程示意图；
图5a至图5i为本申请实施例提供的制作动态存储器的不同过程的结构示意图。
图中：
10-动态存储器；11-衬底；100-存储单元；101-存储节点；12-第一MOS管；13-第二MOS管；141-读字线；142-读位线；151-写字线；152-写位线；
121-第一有源区；122-第一栅绝缘层；123-第一栅极；124-第一源漏极；131-第二有源区；132-第二栅绝缘层；133-第二栅极；134-第二源漏极；
16-连接结构；160-金属块；17-输入输出器件；171-第三栅绝缘层；18-其他膜层。
具体实施方式
下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
DRAM存储器中的存储单元通常包括MOS管(金属-氧化物半导体场效应晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)以及一个电容，其结构较为简单，因此存储单元能够以较大密度进行集成，使得DRAM存储器的单位体积的容量较高。DRAM存储器的主要工作原理是利用电容存储电荷，通过电容内所存储电荷的多少来判断一个二进制比特是1还是0。由于MOS管在关闭时仍然会存在漏电流，电容上存储的电荷会有流失，由此导致电容上所存储的电荷数量减少，对于数据的判断造成了影响，即DRAM存储器发生数据毁损。
为了避免发生数据毁损，需要对DRAM存储器作周期性的充电和刷新。DRAM存储器也可以采用无电容的设计，即在存储单元中设置读取MOS管和写入MOS管两个MOS管，读取MOS管的栅极与写入MOS管的源漏极电连接。因此无需再另外设置电容器件，进一步简化了存储器的结构。
本申请的发明人考虑到，在现有的2T0C存储器(即存储器中设置2个MOS管，不设置电容)中，MOS管的有源层通常采用铟镓锌氧化物(Indium Gallium Zinc Oxide)等金属氧化物，即存储器中的MOS管均为金属氧化物MOS管(例如IGZO MOS管)。金属氧化物MOS管具有漏电流较低的特点，因此可以提高存储器保存数据的时间，降低存储器的刷新频率和功耗。另外金属氧化物薄膜晶体管可以制作在硅芯片的上层，和标准的CMOS工艺集成在一起。这样的技术适用于嵌入式存储。然而，由于金属氧化物材料的电子迁移率较低，因此采用金属氧化物作为有源层的MOS管在导通时传递电荷的速度较慢，导致存储器的读取速度较慢。另外，双层金属氧化物MOS管在上层的加工过程中可能会损伤下层MOS管，目前加工仍有困难。
本申请提供的动态存储器以及SOC芯片，旨在解决现有技术的如上技术问题。
下面结合附图详细介绍一下本申请实施例提供的动态存储器10以及SOC芯片。
结合图1和图2所示，本申请实施例中提供的动态存储器10包括衬底11和设置在衬底11上的多个存储单元100，存储单元100包括：
第一MOS管12，包括第一栅极123、第一源漏极124和第一有源区121；
第二MOS管13，包括第二栅极133、第二源漏极134和第二有源区131；
读字线141和读位线142，与第一源漏极124电连接；
写字线151和写位线152，写字线151与第二栅极133电连接，写位线152与第二源漏极134电连接；
其中，第一栅极123与第二源漏极134电连接，第二MOS管13为金属氧化物薄膜MOS管。
具体的，衬底11上的多个存储单元100呈阵列排布。通过在衬底11表面需要制作第一MOS管12的区域进行掺杂工艺处理，以形成第一有源区121。第一MOS管12可以通过标准CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体)工艺制成，其中，可以使用IO(Input Output，输入输出)MOS管的光罩制作第一MOS管12的氧化层(在衬底11上形成氧化层以形成第一MOS管的栅绝缘层)。第一栅极123以及第一源漏极124的位置与第一有源区121的位置对应，第一栅极123和第一有源区121绝缘，第一源漏极124和衬底11电连接，其电连接点位于第一有源区121。第二MOS管13包括第二栅极133和第二源漏极134，第二源漏极134和第一栅极123电连接。动态存储器10还包括读字线141、读位线142、写字线151和写位线152，其中读字线141和读位线142与第一源漏极124电连接，写字线151与第二栅极133电连接，写位线152与第二源漏极134电连接。第一MOS管12作为动态存储器10的读取MOS管，第二MOS管13作为动态存储器10的写入MOS管。存储单元100中包括存储节点101，第一MOS管的栅极电容即可作为存储节点101的电容。需要说明的是，动态存储器10中还包括其他膜层18，其他膜层18包括钝化层、层间介质层等，具体可以根据实际情况进行确定。
结合图1和图2所示，在动态存储器10处于写入工作模式时，使写字线151上为高电位，第二MOS管13导通，数据信号通过写位线152传输至第二MOS管13，然后通过第二MOS管13传输至存储节点101，数据信号电压的高低决定存储节点101上电荷的多少，进而决定了数据信号的二进制是0还是1。在动态存储器10处于读取工作模式时，使读字线141上为低电位，读位线142上为高电位，若存储节点101存储的数据信号的二进制为0，第一MOS管12处于关闭状态，读位线142保持高电平状态，因此读取的信号的二进制为1；若存储节点101存储的信号数据的二进制为1，第一MOS管12导通，读位线142会通过第一MOS管12进行放电，读位线142上的电位降低，因此读取的信号的二进制为0。
通过在衬底11上进行掺杂处理形成第一有源区121，衬底11上处于第一有源区121的部分可以作为第一MOS管12的有源层。动态存储器10可以和SOC(System on chip，片上系统)芯片制作在同一个衬底上，动态存储器10的制作工艺可以和SOC芯片的制作工艺兼容，由此提高了器件的集成度，并且有利于简化制作工艺。
可选的，衬底的材料包括硅。通过在硅衬底11上进行掺杂处理形成第一有源区121，衬底11上处于第一有源区121的部分可以作为第一MOS管12的有源层，由于硅材料的电子迁移率和金属氧化物相比更高(硅材料的电子迁移率通常是金属氧化物电子迁移率的10倍左右)，因此第一MOS管12导通时读位线142通过第一MOS管12进行放电的速度会更快，由此可以提高动态存储器10的读取速度。
另一方面，由于动态存储器10的衬底11材料是硅，因此动态存储器10可以制作在硅晶圆上。将高纯度的多晶硅溶解后掺入硅晶体晶种，然后将其慢慢拉伸，形成圆柱形的单晶硅棒；单晶硅棒在经过研磨、抛光、切片后所形成的晶圆片，即是硅晶圆，在硅晶圆上刻蚀出集成电路结构后，即可制成SOC芯片。通过使动态存储器10的衬底11采用硅材料，动态存储器10的制作工艺可以和SOC芯片的制作工艺兼容，动态存储器10可以作为嵌入式存储器与处理器制作在同一个硅晶圆上，由此提高了器件的集成度。
需要说明的是，由于第一MOS管12的第一源漏极中，源极和漏极的位置可以互相交换，因此相应的读字线141和读位线142的位置也可以互换，如图1所示，读字线141位于左边，读位线142位于右边，也可以是读字线141位于右边，读位线142位于左边。
继续参考图1和图2所示，第二MOS管13的有源层(即第二有源区131)材料可以根据实际情况进行确定，可选的，在本申请的实施例中，第二MOS管13包括与第二源漏极134电连接的第二有源区131，第二有源区131的材料包括金属氧化物。当第二MOS管13的第二有源区131采用IGZO等金属氧化物时，即第二MOS管为金属氧化物薄膜晶体管时，由于金属氧化物的电子迁移率较低，因此第二MOS管13的漏电流较小，有利于降低存储节点101的存储电容上电荷流失的速度，因此可以延长动态存储器10的数据保存时间，降低了动态存储器10的刷新频率和功耗。
在其他的实施例中，金属氧化物的材料也可以为ITO,IWO等其它材料，如ZnOx、InOx、In2O3、InWO、SnO2、TiOx、InSnOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO等材料。
第二MOS管13的位置可根据实际情况进行调整，可选在，在本申请的实施例中，第二MOS管13位于第一MOS管12远离衬底11的一侧，即第一MOS管12和第二MOS管13堆叠设置。通过将第二MOS管13层叠地设置在第一MOS管12之上，第一MOS管12和第二MOS管13构成一个立体的结构，可以避免第一MOS管12和第二MOS管13设置在一个平面上时占用较大面积的衬底11表面，减小了存储单元100占据的衬底11表面面积，有利于提高集成度，并且更加适合将动态存储器10嵌入到SOC芯片中。
如图1和图2所示，在本申请的实施例中，存储单元100包括设置在第一栅极123和第二源漏极134之间的连接结构16，第一栅极123和第二源漏极134通过连接结构16电连接。可选的，连接结构16包括至少一个金属块160。通过在第一栅极123和第二源漏极134之间设置多个金属块160，可以增大第一MOS管12的栅极电容，即可以增加存储节点101的存储电容，有利于延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。金属块160的尺寸(例如面积大小、厚度等)可以根据实际情况进行调整，此处不作限定。各金属块160之间互相电连接，金属块160的数量越多，存储节点101的存储电容越大，金属块160的具体数量可根据实际情况进行确定。
需要说明的是，第一栅极123和第二源漏极134还可以通过其他的方式进行连接。可选的，连接结构16包括至少一个过孔。例如，在动态存储器10的制作过程中，在第一栅极123和第二源漏极134之间的其他膜层18上开设过孔(图2中未示出)，然后在过孔的孔壁上沉积金属层，使金属层分别连接第一栅极123和第二源漏极134，即第一栅极123和第二源漏极134通过过孔实现电连接。过孔的孔壁上的金属层也可以增大第一MOS管12的栅极电容，即使得存储节点101的存储电容增大，以延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。另外，在制作第二MOS管13的第二源漏极134时，就可以将金属膜层沉积在过孔中，以实现一栅极层123和第二源漏极134的电连接，在工艺上较为容易。若不是仅在过孔的孔壁上沉积金属层，而是在整个过孔中均沉积金属，可以形成类似金属块160的结构。连接结构16还可以包括至少一个金属块160和两个过孔，即第一MOS管和第二MOS管通过至少一个金属块160和两个过孔实现电连接。连接结构16中金属块160以及过孔的数量可根据实际情况进行调整。
可选的，如图2所示，在本申请的实施例中，第一MOS管12包括设置在第一有源区121和第一栅极123之间的第一栅绝缘层122，第一栅绝缘层的厚度大于标准MOS管器件的绝缘层厚度。具体的，在动态存储器10的制作过程中，可以对衬底11上准备制作第一栅极123的区域表面沉积氧化硅或者氮化硅等具有良好绝缘性能的材料，以作为第一栅绝缘层122。也可以在衬底11上沉积一层绝缘层(采用氧化硅、氮化硅等绝缘性能较好的材料)，然后对该绝缘层进行图案化处理，以形成第一栅绝缘层122。通过增大第一栅绝缘层122的厚度，有利于提高其绝缘性能，减小第一MOS管12的栅极漏电流，避免存储节点101的电荷快速地流失，由此可以延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。第一栅绝缘层122的具体数值，可以根据实际情况进行调整。可选的，使第一栅绝缘层122的厚度与标准MOS管器件的栅绝缘层厚度比为1.5至2.5，即第一栅绝缘层122的厚度是标准MOS管器件的栅绝缘层厚度的1.5倍至2.5倍，由此保证了动态存储器10的数据保存时间。
如图3所示，在本申请的实施例中，动态存储器10还包括输入输出(Input Output，IO)器件，输入输出器件17通常采用和MOS管类似的结构(栅极层、有源层等)，输入输出器件17与多个存储单元100电连接，其用于外部电路和动态存储器10中多个存储单元100之间数据信号的传输。可选的，输入输出器件17包括设置在衬底11一侧的第三栅绝缘层171，第三栅绝缘层171和第一栅绝缘层122同层设置。第三栅绝缘层171和第一栅绝缘层122同层设置是指，在动态存储器10的制作过程中，第三栅绝缘层171和第一栅绝缘层122可以通过同一道构图工艺形成，由此可以简化动态存储器10的结构，并且简化其制作过程，节约制作成本。
可选的，在本申请的实施例中，第二栅极133和第二源漏极134分别位于第二有源区131的相对两侧。如图2所示，第二栅极133位于第二有源区131的上方，第二源漏极134位于第二有源区131的下方。因此，方便了将第二MOS管13的第二院漏极134与第一MOS管12的第一栅极123电连接。
基于同一种发明构思，本申请实施例还提供一种SOC芯片，该SOC芯片包括本申请实施例提供的上述动态存储器10。由于SOC芯片包括本申请实施例提供的上述动态存储器10，因此SOC芯片具有与动态存储器10相同的有益效果，这里不再赘述。
另一方面，本申请实施例还介绍了一种动态存储器10的制作方法，如图4所示，包括：
S101、提供一衬底，衬底的材料包括硅，衬底上包括有源区；
S102、在衬底的一侧制作第一MOS管，第一MOS管包括第一栅极和第一源漏极，第一栅极以及第一源漏极在衬底上的正投影与有源区交叠；
S103、在衬底的一侧制作读字线和读位线，并使读字线以及读位线与第一源漏极电连接；
S104、在第一MOS管远离衬底的一侧制作第二MOS管，并使第二MOS管13的第二源漏极与第一栅极电连接；
S105、在第一MOS管远离衬底的一侧制作写字线和写位线，并使写字线与第二MOS管的第二栅极电连接，使写位线与第二源漏极电连接。
在本申请实施例提供的动态存储器10的制作方法中，通过在硅衬底11上形成第一有源区121，衬底11上处于第一有源区121的部分可以作为第一MOS管12的有源层，由于硅材料具有较高的电子迁移率，因此可以提高第一MOS管12导通时读位线142通过第一MOS管12进行放电的速度，由此提高了动态存储器10的读取速度。另一方面，由于动态存储器10的衬底11材料是硅，因此动态存储器10可以制作在硅晶圆上，动态存储器10的制作工艺可以和SOC芯片的制作工艺兼容，动态存储器10可以作为嵌入式存储器与处理器制作在同一个硅晶圆上，提高了器件的集成度。
在一种具体的实施方式种，本申请实施例中在第一MOS管远离衬底的一侧制作第二MOS管，并使第二MOS管的第二源漏极与第一栅极电连接，包括：
在第一MOS管远离衬底的一侧制作连接结构，并使连接结构与第一栅极电连接；
在第一连接结构远离衬底的一侧制作第二MOS管，并使第二MOS管的第二源漏极与连接结构电连接。
下面结合附图详细说明本申请实施例中制作动态存储器10的具体过程。
如图5a所示，首先，提供一衬底11，该衬底11的材料为硅。可选的，将硅晶圆作为衬底11。将高纯度的多晶硅溶解后掺入硅晶体晶种，然后将其慢慢拉伸，形成圆柱形的单晶硅棒；单晶硅棒在经过研磨、抛光、切片后所形成的晶圆片，即是硅晶圆，在硅晶圆上刻蚀出集成电路结构后，即可制成SOC芯片。通过将硅晶圆作为动态存储器10的衬底11，动态存储器10可以作为嵌入式存储器与SOC芯片集成。
如图5b所示，接着，对衬底11上需要制作第一栅极123的位置对应位置处制作第一栅绝缘层122，第一栅绝缘层122的材料包括氧化硅或者氮化硅等具有良好绝缘性能的材料。
如图5c所示，接着，对衬底11上需要制作第一MOS管12的位置对应位置处进行掺杂处理，以形成第一有源区121。
如图5d所示，接着，通过构图工艺在第一栅绝缘层122远离衬底11的一侧制作第一栅极123。第一栅极123的材料可以是掺杂的多晶硅，也可以是金属，具体可根据实际情况进行确定。
如图5e所示，接着，通过构图工艺在第一有源区121远离衬底11的一侧制作第一源漏极124、读字线以及读位线(图5e中均未示出)，第一源漏极124的材料包括铝或者铜等具有良好导电性能的金属，具体可根据实际情况进行确定。需要说明的是，第一源漏极124、读字线以及读位线可以是同层设置，即在动态存储器10的制作过程中第一源漏极124、读字线以及读位线通过一道构图工艺形成，由此简化动态存储器10的结构和制作工艺。
如图5f所示，接着，在第一MOS管12远离衬底11的一侧制作其他膜层18以及多个金属块160，并使多个金属块160与第一栅极123连接，多个金属块160构成连接结构16。金属块160可以是在制作了其他膜层18后，在其他膜层上开设过孔，然后通过在过孔中沉积金属形成，具体可以根据实际情况进行确定。
如图5g所示，接着，通过构图工艺在连接结构16远离衬底11的一侧制作第二源漏极134、写字线(图5g中未示出)和写位线(图5g中未示出)，并使第二源漏极134与连接结构16连接，使写字线151和写位线152与第二源漏极134连接。需要说明的是，第二源漏极134、写字线和写位线可以是同层设置，即在动态存储器10的制作过程中第二源漏极134、写字线和写位线通过一道构图工艺形成，由此简化动态存储器10的结构和制作工艺。
如图5h所示，在第二源漏极134远离衬底11的一侧制作其他膜层18以及第二有源区131，第二有源区131的材料包括IGZO等金属氧化物。
如图5i所示，在第二有源区131远离衬底11的一侧依次制作第二栅绝缘层132和第二栅极133，以完成动态存储器10的制作。
应用本申请实施例，至少能够实现如下有益效果：
1.本申请实施例中的动态存储器10包括衬底11和设置在衬底11上的多个存储单元100，存储单元100包括设置在衬底11一侧的第一MOS管12和第二MOS管13，以及读字线141和读位线142，写字线151和写位线152，第一MOS管12的第一栅极123和第二MOS管13的第二源漏极134电连接，衬底11的材料包括硅。通过在硅衬底11上形成第一有源区121，衬底11上处于第一有源区121的部分可以作为第一MOS管12的有源层，由于硅材料具有较高的电子迁移率，因此可以提高第一MOS管12导通时读位线142通过第一MOS管12进行放电的速度，由此提高了动态存储器10的读取速度。另一方面，由于动态存储器10的衬底11材料是硅，因此动态存储器10可以制作在硅晶圆上，动态存储器10的制作工艺可以和SOC芯片的制作工艺兼容，动态存储器10可以作为嵌入式存储器与处理器制作在同一个硅晶圆上，提高了器件的集成度。
2.在本申请的实施例中，当第二MOS管13的有源层(即第二有源区131)采用IGZO等金属氧化物时，由于金属氧化物的电子迁移率较低，因此第二MOS管13的漏电流较小，有利于延长降低存储节点101的存储电容上电荷流失的速度，由此延长了动态存储器10的数据保存时间，降低了动态存储器10的刷新频率和功耗。
3.在本申请的实施例中，通过将第二MOS管13层叠地设置在第一MOS管12之上，第一MOS管12和第二MOS管13构成一个立体的结构，可以避免第一MOS管12和第二MOS管13设置在一个平面上时占用较大面积的衬底11表面，减小了存储单元100占据的衬底11表面面积，有利于提高集成度，并且更加适合将动态存储器10嵌入到SOC芯片中。
4.通过在第一栅极123和第二源漏极134之间设置多个金属块160作为连接第一栅极123和第二源漏极134的连接结构16，可以增大第一MOS管12的栅极电容，即增加存储节点101的存储电容，有利于延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。
5.通过使第一MOS管12的第一栅绝缘层122厚度大于第二MOS管13的第二栅绝缘层132厚度，即增大第一栅绝缘层122的厚度，有利于提高第一栅绝缘层122的绝缘性能，减小第一MOS管12的栅极漏电流，避免存储节点101的电荷快速地流失，由此可以延长动态存储器10的数据保存时间，降低动态存储器10的刷新频率和功耗。
6.通过使动态存储器10中输入输出器件17的第三栅绝缘层171与第一MOS管12的第一栅绝缘层122同层设置，在动态存储器10的制作过程中，第三栅绝缘层171和第一栅绝缘层122可以通过一道构图工艺形成，由此可以简化动态存储器10的结构，并且简化其制作过程，节约制作成本。
在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (12)
1.一种动态存储器，包括衬底和设置在所述衬底上的多个存储单元，其特征在于，所述存储单元包括：
第一MOS管，包括第一栅极、第一源漏极和第一有源区，所述衬底包括所述第一有源区；
第二MOS管，包括第二栅极、第二源漏极和第二有源区；
读字线和读位线，与所述第一源漏极电连接；
写字线和写位线，所述写字线与所述第二栅极电连接，所述写位线与所述第二源漏极电连接；
其中，所述第一栅极与所述第二源漏极电连接，所述第二MOS管为金属氧化物薄膜MOS管。
2.根据权利要求1所述的动态存储器，其特征在于，所述衬底的材料包括硅。
3.根据权利要求1所述的动态存储器，其特征在于，所述金属氧化物的材料包括ITO、IWO或IGZO。
4.根据权利要求3所述的动态存储器，其特征在于，所述第二MOS管设置在所述第一MOS管之上。
5.根据权利要求1所述的动态存储器，其特征在于，所述存储单元包括设置在所述第一栅极和所述第二源漏极之间的连接结构，所述第一栅极和所述第二源漏极通过所述连接结构电连接。
6.根据权利要求5所述的动态存储器，其特征在于，所述连接结构包括至少一个金属块。
7.根据权利要求5所述的动态存储器，其特征在于，所述连接结构包括至少一个过孔。
8.根据权利要求5所述的动态存储器,其特征在于，所述连接结构包括至少一个金属块和至少两个过孔。
9.根据权利要求1至8中任意一项所述的动态存储器，其特征在于，所述第一MOS管包括设置在所述第一有源区和所述第一栅极之间的第一栅绝缘层，所述第一栅绝缘层的厚度大于标准MOS管器件的栅绝缘层厚度。
10.根据权利要求9所述的动态存储器，其特征在于，所述第一栅绝缘层的厚度与所述标准MOS管器件的栅绝缘层厚度比为1.5至2.5。
11.根据权利要求3所述的动态存储器，其特征在于，所述第二栅极和所述第二源漏极分别位于所述第二有源区的相对侧。
12.一种SOC芯片，其特征在于，包括权利要求1至9中任意一项所述的动态存储器。
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Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342891A (ja) * | 1990-09-20 | 1994-12-13 | Samsung Electron Co Ltd | 揮発性半導体記憶装置及びその製造方法 |
| JP2000156470A (ja) * | 1998-06-26 | 2000-06-06 | Nec Corp | 強誘電体記憶素子、記憶装置およびそれらの製造方法 |
| JP2003046067A (ja) * | 2001-05-22 | 2003-02-14 | Sony Corp | 半導体メモリ及びその製造方法 |
| US20040041236A1 (en) * | 2002-08-29 | 2004-03-04 | Micron Technology, Inc. | Merged mos-bipolar capacitor memory cell |
| US20070063287A1 (en) * | 2005-09-16 | 2007-03-22 | Renesas Technology Corp. | Semiconductor device |
| JP2013207247A (ja) * | 2012-03-29 | 2013-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2020017327A (ja) * | 2018-07-27 | 2020-01-30 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、および電子機器 |
| US20200066326A1 (en) * | 2015-12-23 | 2020-02-27 | Intel Corporation | High retention time memory element with dual gate devices |
| CN111146200A (zh) * | 2018-11-02 | 2020-05-12 | 三星电子株式会社 | 半导体存储器件 |
| JPWO2021094878A1 (zh) * | 2019-11-15 | 2021-05-20 | ||
| US20210399052A1 (en) * | 2020-06-18 | 2021-12-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and method of forming the same |
-
2022
- 2022-01-18 CN CN202210055158.3A patent/CN116234296A/zh active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342891A (ja) * | 1990-09-20 | 1994-12-13 | Samsung Electron Co Ltd | 揮発性半導体記憶装置及びその製造方法 |
| JP2000156470A (ja) * | 1998-06-26 | 2000-06-06 | Nec Corp | 強誘電体記憶素子、記憶装置およびそれらの製造方法 |
| JP2003046067A (ja) * | 2001-05-22 | 2003-02-14 | Sony Corp | 半導体メモリ及びその製造方法 |
| US20040041236A1 (en) * | 2002-08-29 | 2004-03-04 | Micron Technology, Inc. | Merged mos-bipolar capacitor memory cell |
| US20070063287A1 (en) * | 2005-09-16 | 2007-03-22 | Renesas Technology Corp. | Semiconductor device |
| JP2013207247A (ja) * | 2012-03-29 | 2013-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US20200066326A1 (en) * | 2015-12-23 | 2020-02-27 | Intel Corporation | High retention time memory element with dual gate devices |
| JP2020017327A (ja) * | 2018-07-27 | 2020-01-30 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、および電子機器 |
| CN111146200A (zh) * | 2018-11-02 | 2020-05-12 | 三星电子株式会社 | 半导体存储器件 |
| JPWO2021094878A1 (zh) * | 2019-11-15 | 2021-05-20 | ||
| US20210399052A1 (en) * | 2020-06-18 | 2021-12-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and method of forming the same |
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