JP2003046067A - 半導体メモリ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】動作時の発熱に起因する内部温度分布を均一化
して半導体メモリ間での特性のばらつき発生を防止し得
る半導体メモリを提供する。 【解決手段】半導体メモリは、（Ａ）選択用トランジス
タＴＲ_Aと、（Ｂ）第１の電極２１とキャパシタ層２２
と第２の電極２３とから成るメモリセルＭＣ_AMから構成
され、第１の電極２１は選択用トランジスタＴＲ_Aを介
してビット線ＢＬ_Aに接続され、メモリセルＭＣ_AMの上
若しくは上方、あるいは又、メモリセルの下若しくは下
方には、熱拡散層２５が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ及び
その製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）をはじめとして、情報（データ）の書き込み、読み
出しを行う半導体メモリは、通常、選択用トランジスタ
とメモリセル（キャパシタ部）から構成されている。メ
モリセルは下部電極とキャパシタ層と上部電極とから成
る構成されており、下部電極が選択用トランジスタに接
続されている。選択用トランジスタはビット線に接続さ
れており、このビット線を介して、メモリセルにデータ
を蓄積（記憶）したり、あるいは、メモリセルに蓄積
（記憶）されているデータを伝達したりするためのスイ
ッチとして選択用トランジスタは機能する。

【０００３】近年、このキャパシタ層に、チタン酸ジル
コン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃，ＰＺＴ）やタンタ
ル酸ストロンチウムビスマス（ＳｒＢｉ₂Ｔａ₂Ｏ₉，Ｓ
ＢＴ）といったヒステリシス特性を有する強誘電体材料
を用いる強誘電体型不揮発性半導体メモリ（Ferroelect
ric Random Access Memory，ＦＥＲＡＭ）の開発が盛ん
になっている。

【０００４】強誘電体型不揮発性半導体メモリ（以下、
不揮発性メモリと略称する場合がある）は、高速アクセ
スが可能で、しかも、不揮発性であり、また、小型で低
消費電力であり、更には、衝撃にも強く、例えば、ファ
イルのストレージやレジューム機能を有する各種電子機
器、例えば、携帯用コンピュータや携帯電話、ゲーム機
の主記憶装置としての利用、あるいは、音声や映像を記
録するための記録メディアとしての利用が期待されてい
る。

【０００５】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体材料から
成るキャパシタ層を有するメモリセル（キャパシタ部）
の蓄積電荷量の変化を検出する方式の、高速書き換えが
可能な不揮発性メモリであり、基本的には、メモリセル
と選択用トランジスタとから構成されている。メモリセ
ルは、例えば、下部電極、上部電極、及び、これらの電
極間に挟まれた強誘電体材料から成るキャパシタ層から
構成されている。この不揮発性メモリにおけるデータの
書込みや読出しは、図４８に示す強誘電体のＰ−Ｅヒス
テリシスループを応用して行われる。即ち、強誘電体材
料から成るキャパシタ層に外部電界を加えた後、外部電
界を除いたとき、キャパシタ層は残留分極を示す。そし
て、キャパシタ層の残留分極は、プラス方向の外部電界
が印加されたとき＋Ｐ_r、マイナス方向の外部電界が印
加されたとき−Ｐ_rとなる。ここで、残留分極が＋Ｐ_rの
状態（図４８の「Ｄ」参照）の場合を「０」とし、残留
分極が−Ｐ_rの状態（図４８の「Ａ」参照）の場合を
「１」とする。

【０００６】「１」あるいは「０」の状態を判別するた
めに、キャパシタ層に例えばプラス方向の外部電界を印
加する。これによって、キャパシタ層の分極は図４８の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、キャパシタ層の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、キャパ
シタ層の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
キャパシタ層の分極反転は生じない。一方、データが
「１」の場合には、キャパシタ層に分極反転が生じる。
その結果、メモリセルの蓄積電荷量に差が生じる。選択
された不揮発性メモリの選択用トランジスタをオンにす
ることで、この蓄積電荷を信号電流として検出する。デ
ータの読出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、キャパシタ層の分
極状態は図４８の「Ｄ」の状態となってしまう。即ち、
読出し時、データ「１」は、一旦、破壊されてしまう。
それ故、データが「１」の場合、マイナス方向の外部電
界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状
態とし、データ「１」を再度書き込む。

【０００７】現在主流となっている不揮発性メモリの構
造及びその動作は、米国特許第４８７３６６４号におい
て、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものであり、
図４９に回路図を示すように、動作上、２つの対となっ
た不揮発性メモリから構成されている。尚、図４９にお
いて、対となった不揮発性メモリを点線で囲った。各不
揮発性メモリは、例えば、選択用トランジスタＴＲ₁₁，
ＴＲ₁₂、メモリセルＭＣ₁₁，ＭＣ₁₂から構成されてい
る。

【０００８】尚、２桁あるいは３桁の添字、例えば添字
「１１」は、本来、添字「１，１」と表示すべき添字で
あり、例えば「１１１」は、本来、添字「１，１，１」
と表示すべき添字であるが、表示の簡素化のため、２桁
あるいは３桁の添字で表示する。また、添字「Ｍ」を、
例えば複数のメモリセルやプレート線を総括的に表示す
る場合に使用し、添字「ｍ」を、例えば複数のメモリセ
ルやプレート線を個々に表示する場合に使用し、添字
「Ｎ」を、例えば選択用トランジスタやメモリユニット
を総括的に表示する場合に使用し、添字「ｎ」を、例え
ば選択用トランジスタやメモリユニットを個々に表示す
る場合に使用する。

【０００９】そして、それぞれのメモリセルに相補的な
データを書き込むことにより、１ビットを記憶する。図
４９において、符号「ＷＬ」はワード線を示し、符号
「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線
を意味する。対となった不揮発性メモリに着目すると、
ワード線ＷＬ₁は、ワード線デコーダ／ドライバＷＤに
接続されている。また、ビット線ＢＬ₁，ＢＬ₂は、セン
スアンプＳＡに接続されている。更には、プレート線Ｐ
Ｌ₁は、プレート線デコーダ／ドライバＰＤに接続され
ている。

【００１０】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ₁を選択し、更には、プレート線ＰＬ₁を駆動すると、
相補的なデータが、対となったメモリセルＭＣ₁₁，ＭＣ
₁₂から選択用トランジスタＴＲ₁₁，ＴＲ₁₂を介して対と
なったビット線ＢＬ₁，ＢＬ₂に電圧（ビット線電位）と
して現れる。かかる対となったビット線ＢＬ₁，ＢＬ₂の
電圧（ビット線電位）を、センスアンプＳＡで検出す
る。

【００１１】対となった不揮発性メモリは、ワード線Ｗ
Ｌ₁、及び、対となったビット線ＢＬ₁，ＢＬ₂によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、対とな
った不揮発性メモリの最小面積は、加工最小寸法をＦと
したとき、８Ｆ²である。従って、このような構造を有
する対となった不揮発性メモリの最小面積は８Ｆ²であ
る。

【００１２】このような構造の不揮発性メモリを大容量
化しようとした場合、その実現は加工寸法の微細化に依
存するしかない。また、対となった不揮発性メモリを構
成するために２つの選択用トランジスタ及び２つのメモ
リセルが必要とされる。更には、ワード線と同じピッチ
でプレート線を配設する必要がある。それ故、不揮発性
メモリを最小ピッチで配置することは殆ど不可能であ
り、現実には、対となった不揮発性メモリの占める面積
は、８Ｆ²よりも大幅に増加してしまう。

【００１３】しかも、不揮発性メモリと同等のピッチ
で、ワード線デコーダ／ドライバＷＤ及びプレート線デ
コーダ／ドライバＰＤを配設する必要がある。言い換え
れば、１つのロー・アドレスを選択するために２つのデ
コーダ／ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。

【００１４】不揮発性メモリの面積を縮小する手段の１
つが、特開平９−１２１０３２号公報から公知である。
図６に等価回路を示すように、この特許公開公報に開示
された不揮発性メモリＭ_Aは、１つの選択用トランジス
タＴＲ_Aの一端に並列にそれぞれの一端が接続された複
数のメモリセルＭＣ_AM（例えば、Ｍ＝４）から構成さ
れ、かかる不揮発性メモリＭ_Aと対となった不揮発性メ
モリＭ_Bも、１つの選択用トランジスタＴＲ_Bの一端に並
列にそれぞれの一端が接続された複数のメモリセルＭＣ
_BMから構成されている。選択用トランジスタＴＲ_A，Ｔ
Ｒ_Bの他端は、それぞれ、ビット線ＢＬ_A，ＢＬ_Bに接続
されている。対となったビット線ＢＬ_A，ＢＬ_Bは、セン
スアンプＳＡに接続されている。また、メモリセルＭＣ
_Am，ＭＣ_Bm（ｍ＝１，２・・・Ｍ）の他端はプレート線
ＰＬ_mに接続されており、プレート線ＰＬ_mはプレート線
デコーダ／ドライバＰＤに接続されている。更には、ワ
ード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続
されている。

【００１５】そして、対となったメモリセルＭＣ_Am，Ｍ
Ｃ_Bm（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶さ
れる。例えば、メモリセルＭＣ_Am，ＭＣ_Bm（ここで、ｍ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬ_j
（ｊ≠ｍ）には（１／２）Ｖ_ccの電圧を印加した状態
で、プレート線ＰＬ_mを駆動する。ここで、Ｖ_ccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ_Am，ＭＣ_Bmから選択用ト
ランジスタＴＲ_A，ＴＲ_Bを介して対となったビット線Ｂ
Ｌ_A，ＢＬ_Bに電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ_A，ＢＬ_Bの電圧（ビ
ット線電位）を、センスアンプＳＡで検出する。

【００１６】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ_A及びＴＲ_Bは、ワード線ＷＬ、
及び、対となったビット線ＢＬ_A，ＢＬ_Bによって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ _A
及びＴＲ_Bの最小面積は、８Ｆ²である。しかしながら、
一対の選択用トランジスタＴＲ_A，ＴＲ_Bを、Ｍ組の対と
なったメモリセルＭＣ_Am，ＭＣ_Bm（ｍ＝１，２・・・
Ｍ）で共有するが故に、１ビット当たりの選択用トラン
ジスタＴＲ_A，ＴＲ_Bの数が少なくて済み、また、ワード
線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化
を図り易い。しかも、周辺回路についても、１本のワー
ド線デコーダ／ドライバＷＤとＭ本のプレート線デコー
ダ／ドライバＰＤでＭビットを選択することができる。
従って、このような構成を採用することで、セル面積が
８Ｆ²に近いレイアウトを実現可能であり、ＤＲＡＭ並
のチップサイズを実現することができる。

【００１７】

【発明が解決しようとする課題】ところで、強誘電体材
料を含む誘電体材料から成るキャパシタ層を備えたメモ
リセルを有する半導体メモリは、自身の発熱や、周囲の
環境における温度上昇によって、特性変化を引き起こす
という問題点がある。特に、強誘電体材料は、本質的な
物性として、反転電圧が負の温度特性を有する。即ち、
温度が上昇すると、不揮発性メモリの抗電圧が減少し、
非選択のメモリセルの電荷が反転し易くなる。そして、
このような特性変化は、特に、特開平９−１２１０３２
号公報に開示された不揮発性メモリといった、複数のメ
モリセルを備えた半導体メモリにおいて大きな問題とな
る。即ち、発熱が局所的に生じた場合、メモリセル間で
特性差が生じ、読み出しエラーが起こるという問題点が
ある。また、クロストークやノイズ等の発生によってメ
モリセルの動作に障害が生じることがあり、特に、特開
平９−１２１０３２号公報に開示された不揮発性メモリ
といった、複数のメモリセルを備えた半導体メモリにお
いて大きな問題となる。

【００１８】従って、本発明の第１の目的は、動作時の
発熱に起因する内部温度分布を均一化してメモリセル
間、あるいは半導体メモリ間での特性のばらつき発生を
防止し得る半導体メモリ及びその製造方法を提供するこ
とにある。

【００１９】また、本発明の第２の目的は、クロストー
クやノイズ等の発生によってもメモリセルあるいは半導
体メモリの動作に障害が生じ難い半導体メモリ及びその
製造方法を提供することにある。

【００２０】

【課題を解決するための手段】上記の第１の目的を達成
するための本発明の第１の態様に係る半導体メモリは、
（Ａ）選択用トランジスタと、（Ｂ）第１の電極とキャ
パシタ層と第２の電極とから成るメモリセル、から構成
され、第１の電極は選択用トランジスタを介してビット
線に接続された半導体メモリであって、メモリセルの上
若しくは上方、あるいは又、メモリセルの下若しくは下
方には、熱拡散層が形成されていることを特徴とする。

【００２１】本発明の第１の態様に係る半導体メモリに
おいて、熱拡散層は、メモリセルの上若しくは上方にの
み形成されていてもよいし、メモリセルの下若しくは下
方にのみ形成されていてもよいし、メモリセルの上若し
くは上方、及び、メモリセルの下若しくは下方に形成さ
れていてもよい。

【００２２】上記の第１の目的を達成するための本発明
の第２の態様に係る半導体メモリは、（Ａ）ビット線
と、（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個（但し、
Ｍ≧２）のメモリセルから構成されたメモリユニット
と、（Ｄ）Ｍ本のプレート線、から成り、各メモリセル
は、第１の電極とキャパシタ層と第２の電極とから成
り、メモリユニットにおいて、メモリセルの第１の電極
は共通であり、該共通の第１の電極は、選択用トランジ
スタを介してビット線に接続されており、メモリユニッ
トにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）
のメモリセルの第２の電極は、第ｍ番目のプレート線に
接続されている半導体メモリであって、メモリユニット
の上若しくは上方、あるいは又、メモリユニットの下若
しくは下方には、熱拡散層が形成されていることを特徴
とする。

【００２３】本発明の第２の態様に係る半導体メモリに
おいて、熱拡散層は、メモリユニットの上若しくは上方
にのみ形成されていてもよいし、メモリユニットの下若
しくは下方にのみ形成されていてもよいし、メモリユニ
ットの上若しくは上方、及び、メモリユニットの下若し
くは下方に形成されていてもよい。

【００２４】上記の第１の目的を達成するための本発明
の第３の態様に係る半導体メモリは、（Ａ）ビット線
と、（Ｂ）選択用トランジスタと、（Ｃ）それぞれがＭ
個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個
（但し、Ｎ≧２）のメモリユニットと、（Ｄ）Ｍ×Ｎ本
のプレート線、から成り、Ｎ個のメモリユニットは、層
間絶縁層を介して積層されており、各メモリセルは、第
１の電極とキャパシタ層と第２の電極とから成り、各メ
モリユニットにおいて、メモリセルの第１の電極は共通
であり、該共通の第１の電極は、選択用トランジスタを
介してビット線に接続されており、第ｎ層目（但し、ｎ
＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ
番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第
２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線
に接続されている半導体メモリであって、少なくともメ
モリユニットとメモリユニットとの間には、熱拡散層が
形成されていることを特徴とする。

【００２５】本発明の第３の態様に係る半導体メモリに
おいては、熱拡散層は、第１層目のメモリユニットの下
若しくは下方に形成されていてもよい。また、熱拡散層
は、第Ｎ層目のメモリユニットの上若しくは上方に形成
されていてもよい。

【００２６】上記の第１の目的を達成するための本発明
の第４の態様に係る半導体メモリは、（Ａ）ビット線
と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタ
と、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
ルから構成された、Ｎ個のメモリユニットと、（Ｄ）Ｍ
本のプレート線、から成り、各メモリセルは、第１の電
極とキャパシタ層と第２の電極とから成り、各メモリユ
ニットにおいて、メモリセルの第１の電極は共通であ
り、第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリ
ユニットにおける共通の第１の電極は、第ｎ番目の選択
用トランジスタを介してビット線に接続されており、第
ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ
＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メ
モリユニット間で共通とされた第ｍ番目のプレート線に
接続されている半導体メモリであって、メモリユニット
の上若しくは上方、あるいは又、メモリユニットの下若
しくは下方には、熱拡散層が形成されていることを特徴
とする。

【００２７】本発明の第４の態様に係る半導体メモリに
おいて、熱拡散層は、メモリユニットの上若しくは上方
にのみ形成されていてもよいし、メモリユニットの下若
しくは下方にのみ形成されていてもよいし、メモリユニ
ットの上若しくは上方、及び、メモリユニットの下若し
くは下方に形成されていてもよい。

【００２８】本発明の第４の態様に係る半導体メモリに
おいて、Ｎ個のメモリユニットは、同じ絶縁層上に形成
されていてもよいし、層間絶縁層を介して積層されてい
てもよい。後者の場合、少なくともメモリユニットとメ
モリユニットとの間には、熱拡散層が形成されているこ
とが好ましい。尚、熱拡散層は、第１層目のメモリユニ
ットの下若しくは下方に形成されていてもよいし、第Ｎ
層目のメモリユニットの上若しくは上方に形成されてい
てもよい。

【００２９】上記の第１の目的を達成するための本発明
の第５の態様に係る半導体メモリは、（Ａ）Ｎ本（但
し、Ｎ≧２）のビット線と、（Ｂ）Ｎ個の選択用トラン
ジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメ
モリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、から成り、Ｎ個のメモリユニ
ットは、層間絶縁層を介して積層されており、各メモリ
セルは、第１の電極とキャパシタ層と第２の電極とから
成り、各メモリユニットにおいて、メモリセルの第１の
電極は共通であり、第ｎ層目（但し、ｎ＝１，２・・
・，Ｎ）のメモリユニットにおける共通の第１の電極
は、第ｎ番目の選択用トランジスタを介して第ｎ番目の
ビット線に接続されており、第ｎ層目のメモリユニット
において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
メモリセルの第２の電極は、メモリユニット間で共通と
された第ｍ番目のプレート線に接続されている半導体メ
モリであって、少なくともメモリユニットとメモリユニ
ットとの間には、熱拡散層が形成されていることを特徴
とする。

【００３０】本発明の第５の態様に係る半導体メモリに
おいて、熱拡散層は、第１層目のメモリユニットの下若
しくは下方に形成されていてもよいし、第Ｎ層目のメモ
リユニットの上若しくは上方に形成されていてもよい。

【００３１】上記の第２の目的を達成するための本発明
の第６の態様に係る半導体メモリは、（Ａ）選択用トラ
ンジスタと、（Ｂ）第１の電極とキャパシタ層と第２の
電極とから成るメモリセル、から構成され、第１の電極
は選択用トランジスタを介してビット線に接続された半
導体メモリであって、メモリセルの上方あるいは下方に
は、シールド層が形成されており、該シールド層は、接
地され、若しくは、所定の固定電位に電気的に接続され
ていることを特徴とする。

【００３２】本発明の第６の態様に係る半導体メモリに
おいて、シールド層は、メモリセルの上方にのみ形成さ
れていてもよいし、メモリセルの下方にのみ形成されて
いてもよいし、メモリセルの上方及びメモリセルの下方
に形成されていてもよい。

【００３３】上記の第２の目的を達成するための本発明
の第７の態様に係る半導体メモリは、（Ａ）ビット線
と、（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個（但し、
Ｍ≧２）のメモリセルから構成されたメモリユニット
と、（Ｄ）Ｍ本のプレート線、から成り、各メモリセル
は、第１の電極とキャパシタ層と第２の電極とから成
り、メモリユニットにおいて、メモリセルの第１の電極
は共通であり、該共通の第１の電極は、選択用トランジ
スタを介してビット線に接続されており、メモリユニッ
トにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）
のメモリセルの第２の電極は、第ｍ番目のプレート線に
接続されている半導体メモリであって、メモリユニット
の上方あるいは下方には、シールド層が形成されてお
り、該シールド層は、接地され、若しくは、所定の固定
電位に電気的に接続されていることを特徴とする。

【００３４】本発明の第７の態様に係る半導体メモリに
おいて、シールド層は、メモリユニットの上方にのみ形
成されていてもよいし、メモリユニットの下方にのみ形
成されていてもよいし、メモリユニットの上方及びメモ
リユニットの下方に形成されていてもよい。

【００３５】上記の第２の目的を達成するための本発明
の第８の態様に係る半導体メモリは、（Ａ）ビット線
と、（Ｂ）選択用トランジスタと、（Ｃ）それぞれがＭ
個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個
（但し、Ｎ≧２）のメモリユニットと、（Ｄ）Ｍ×Ｎ本
のプレート線、から成り、Ｎ個のメモリユニットは、層
間絶縁層を介して積層されており、各メモリセルは、第
１の電極とキャパシタ層と第２の電極とから成り、各メ
モリユニットにおいて、メモリセルの第１の電極は共通
であり、該共通の第１の電極は、選択用トランジスタを
介してビット線に接続されており、第ｎ層目（但し、ｎ
＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ
番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第
２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線
に接続されている半導体メモリであって、少なくともメ
モリユニットとメモリユニットとの間には、シールド層
が形成されており、該シールド層は、接地され、若しく
は、所定の固定電位に電気的に接続されていることを特
徴とする。

【００３６】本発明の第８の態様に係る半導体メモリに
おいて、シールド層は、第１層目のメモリユニットの下
方に形成されていてもよい。また、シールド層は、第Ｎ
層目のメモリユニットの上方に形成されていてもよい。

【００３７】上記の第２の目的を達成するための本発明
の第９の態様に係る半導体メモリは、（Ａ）ビット線
と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタ
と、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
ルから構成された、Ｎ個のメモリユニットと、（Ｄ）Ｍ
本のプレート線、から成り、各メモリセルは、第１の電
極とキャパシタ層と第２の電極とから成り、各メモリユ
ニットにおいて、メモリセルの第１の電極は共通であ
り、第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリ
ユニットにおける共通の第１の電極は、第ｎ番目の選択
用トランジスタを介してビット線に接続されており、第
ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ
＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メ
モリユニット間で共通とされた第ｍ番目のプレート線に
接続されている半導体メモリであって、メモリユニット
の上方あるいは下方には、シールド層が形成されてお
り、該シールド層は、接地され、若しくは、所定の固定
電位に電気的に接続されていることを特徴とする。

【００３８】本発明の第９の態様に係る半導体メモリに
おいて、シールド層は、メモリユニットの上方にのみ形
成されていてもよいし、メモリユニットの下方にのみ形
成されていてもよいし、メモリユニットの上方及びメモ
リユニットの下方に形成されていてもよい。

【００３９】本発明の第９の態様に係る半導体メモリに
おいて、Ｎ個のメモリユニットは、同じ絶縁層上に形成
されていてもよいし、層間絶縁層を介して積層されてい
てもよい。後者の場合、少なくともメモリユニットとメ
モリユニットとの間には、シールド層が形成されている
ことが好ましい。尚、シールド層は、第１層目のメモリ
ユニットの下方に形成されていてもよいし、第Ｎ層目の
メモリユニットの上方に形成されていてもよい。

【００４０】上記の第２の目的を達成するための本発明
の第１０の態様に係る半導体メモリは、（Ａ）Ｎ本（但
し、Ｎ≧２）のビット線と、（Ｂ）Ｎ個の選択用トラン
ジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメ
モリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、から成り、Ｎ個のメモリユニ
ットは、層間絶縁層を介して積層されており、各メモリ
セルは、第１の電極とキャパシタ層と第２の電極とから
成り、各メモリユニットにおいて、メモリセルの第１の
電極は共通であり、第ｎ層目（但し、ｎ＝１，２・・
・，Ｎ）のメモリユニットにおける共通の第１の電極
は、第ｎ番目の選択用トランジスタを介して第ｎ番目の
ビット線に接続されており、第ｎ層目のメモリユニット
において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
メモリセルの第２の電極は、メモリユニット間で共通と
された第ｍ番目のプレート線に接続されている半導体メ
モリであって、少なくともメモリユニットとメモリユニ
ットとの間には、シールド層が形成されており、該シー
ルド層は、接地され、若しくは、所定の固定電位に電気
的に接続されていることを特徴とする。

【００４１】本発明の第１０の態様に係る半導体メモリ
において、シールド層は、第１層目のメモリユニットの
下方に形成されていてもよいし、第Ｎ層目のメモリユニ
ットの上方に形成されていてもよい。

【００４２】上記の第１の目的を達成するための本発明
の第１の態様に係る半導体メモリの製造方法は、（ａ）
半導体基板に選択用トランジスタを形成する工程と、
（ｂ）第１の電極とキャパシタ層と第２の電極とから成
り、第１の電極が選択用トランジスタを介してビット線
に接続されたメモリセルを形成する工程、を具備し、
（ｃ）メモリセルの上若しくは上方、あるいは又、メモ
リセルの下若しくは下方に熱拡散層を形成する工程、を
更に具備することを特徴とする。

【００４３】尚、本発明の第１の態様に係る半導体メモ
リの製造方法において、メモリセルの上若しくは上方に
熱拡散層を形成する場合には、工程（ｂ）の後、工程
（ｃ）を実行し、メモリセルの下若しくは下方に熱拡散
層を形成する場合には、工程（ａ）と工程（ｂ）の間で
工程（ｃ）を実行し、メモリセルの上若しくは上方、及
び、メモリセルの下若しくは下方に熱拡散層を形成する
場合には、工程（ａ）と工程（ｂ）の間で工程（ｃ）を
実行し、工程（ｂ）の後、工程（ｃ）を再び実行する。

【００４４】上記の第１の目的を達成するための本発明
の第２の態様に係る半導体メモリの製造方法は、（Ａ）
ビット線と、（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個
（但し、Ｍ≧２）のメモリセルから構成されたメモリユ
ニットと、（Ｄ）Ｍ本のプレート線、から成り、各メモ
リセルは、第１の電極とキャパシタ層と第２の電極とか
ら成り、メモリユニットにおいて、メモリセルの第１の
電極は共通であり、該共通の第１の電極は、選択用トラ
ンジスタを介してビット線に接続されており、メモリユ
ニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート
線に接続されている半導体メモリの製造方法であって、
（ａ）半導体基板に選択用トランジスタを形成する工程
と、（ｂ）共通の第１の電極が選択用トランジスタを介
してビット線に接続されたメモリユニットを形成する工
程、を具備し、（ｃ）メモリユニットの上若しくは上
方、あるいは又、メモリユニットの下若しくは下方に熱
拡散層を形成する工程、を更に具備することを特徴とす
る。

【００４５】尚、本発明の第２の態様に係る半導体メモ
リの製造方法において、メモリユニットの上若しくは上
方に熱拡散層を形成する場合には、工程（ｂ）の後、工
程（ｃ）を実行し、メモリユニットの下若しくは下方に
熱拡散層を形成する場合には、工程（ａ）と工程（ｂ）
の間で工程（ｃ）を実行し、メモリユニットの上若しく
は上方、及び、メモリユニットの下若しくは下方に熱拡
散層を形成する場合には、工程（ａ）と工程（ｂ）の間
で工程（ｃ）を実行し、工程（ｂ）の後、工程（ｃ）を
再び実行する。

【００４６】上記の第１の目的を達成するための本発明
の第３の態様に係る半導体メモリの製造方法は、（Ａ）
ビット線と、（Ｂ）選択用トランジスタと、（Ｃ）それ
ぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成され
た、Ｎ個（但し、Ｎ≧２）のメモリユニットと、（Ｄ）
Ｍ×Ｎ本のプレート線、から成り、Ｎ個のメモリユニッ
トは、層間絶縁層を介して積層されており、各メモリセ
ルは、第１の電極とキャパシタ層と第２の電極とから成
り、各メモリユニットにおいて、メモリセルの第１の電
極は共通であり、該共通の第１の電極は、選択用トラン
ジスタを介してビット線に接続されており、第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにお
いて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモ
リセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の
プレート線に接続されている半導体メモリの製造方法で
あって、（ａ）半導体基板に選択用トランジスタを形成
する工程と、（ｂ）共通の第１の電極が選択用トランジ
スタを介してビット線に接続された第１層目のメモリユ
ニットを形成する工程と、（ｃ）第１層目のメモリユニ
ットの上若しくは上方に熱拡散層を形成する工程、を具
備し、更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
選択用トランジスタを介してビット線に接続された第
（ｎ’＋１）層目のメモリユニットを形成し、 第（ｎ’＋１）層目のメモリユニットの上若しくは上
方に熱拡散層を形成する工程を、ｎ’を１から（Ｎ−
１）まで１つずつインクリメントしながら繰り返す（但
し、の工程は、ｎ’＝（Ｎ−１）の場合、実行しない
ことがある）ことを特徴とする。

【００４７】尚、本発明の第３の態様に係る半導体メモ
リの製造方法においては、工程（ｂ）と工程（ｃ）の間
で更に熱拡散層を形成してもよい。上記の工程は、
ｎ’＝（Ｎ−１）の場合、実行してもよいし、実行しな
くともよい。

【００４８】上記の第１の目的を達成するための本発明
の第４Ａの態様に係る半導体メモリの製造方法は、
（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択
用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｄ）Ｍ本のプレート線、から成り、各メモリセ
ルは、第１の電極とキャパシタ層と第２の電極とから成
り、各メモリユニットにおいて、メモリセルの第１の電
極は共通であり、第ｎ番目（但し、ｎ＝１，２・・・，
Ｎ）のメモリユニットにおける共通の第１の電極は、第
ｎ番目の選択用トランジスタを介してビット線に接続さ
れており、第ｎ番目のメモリユニットにおいて、第ｍ番
目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２
の電極は、メモリユニット間で共通とされた第ｍ番目の
プレート線に接続されている半導体メモリの製造方法で
あって、（ａ）半導体基板に選択用トランジスタを形成
する工程と、（ｂ）共通の第１の電極が選択用トランジ
スタを介してビット線に接続されたメモリユニットを形
成する工程、を具備し、（ｃ）メモリユニットの上若し
くは上方、あるいは又、メモリユニットの下若しくは下
方に熱拡散層を形成する工程、を更に具備することを特
徴とする。

【００４９】尚、本発明の第４Ａの態様に係る半導体メ
モリの製造方法において、メモリユニットの上若しくは
上方に熱拡散層を形成する場合には、工程（ｂ）の後、
工程（ｃ）を実行し、メモリユニットの下若しくは下方
に熱拡散層を形成する場合には、工程（ａ）と工程
（ｂ）の間で工程（ｃ）を実行し、メモリユニットの上
若しくは上方、及び、メモリユニットの下若しくは下方
に熱拡散層を形成する場合には、工程（ａ）と工程
（ｂ）の間で工程（ｃ）を実行し、工程（ｂ）の後、工
程（ｃ）を再び実行する。

【００５０】上記の第１の目的を達成するための本発明
の第４Ｂの態様に係る半導体メモリの製造方法は、
（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択
用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｄ）Ｍ本のプレート線、から成り、Ｎ個のメモ
リユニットは、層間絶縁層を介して積層されており、各
メモリセルは、第１の電極とキャパシタ層と第２の電極
とから成り、各メモリユニットにおいて、メモリセルの
第１の電極は共通であり、第ｎ層目（但し、ｎ＝１，２
・・・，Ｎ）のメモリユニットにおける共通の第１の電
極は、第ｎ番目の選択用トランジスタを介してビット線
に接続されており、第ｎ層目のメモリユニットにおい
て、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリ
セルの第２の電極は、メモリユニット間で共通とされた
第ｍ番目のプレート線に接続されている半導体メモリの
製造方法であって、（ａ）半導体基板に選択用トランジ
スタを形成する工程と、（ｂ）共通の第１の電極が第１
番目の選択用トランジスタを介してビット線に接続され
た第１層目のメモリユニットを形成する工程と、（ｃ）
第１層目のメモリユニットの上若しくは上方に熱拡散層
を形成する工程、を具備し、更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
第（ｎ’＋１）番目の選択用トランジスタを介してビッ
ト線に接続された第（ｎ’＋１）層目のメモリユニット
を形成し、 第（ｎ’＋１）層目のメモリユニットの上若しくは上
方に熱拡散層を形成する工程を、ｎ’を１から（Ｎ−
１）まで１つずつインクリメントしながら繰り返す（但
し、の工程は、ｎ’＝（Ｎ−１）の場合、実行しない
ことがある）ことを特徴とする。

【００５１】尚、本発明の第４Ｂの態様に係る半導体メ
モリの製造方法においては、工程（ｂ）と工程（ｃ）の
間で更に熱拡散層を形成してもよい。上記の工程は、
ｎ’＝（Ｎ−１）の場合、実行してもよいし、実行しな
くともよい。

【００５２】上記の第１の目的を達成するための本発明
の第５の態様に係る半導体メモリの製造方法は、（Ａ）
Ｎ本（但し、Ｎ≧２）のビット線と、（Ｂ）Ｎ個の選択
用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｄ）Ｍ本のプレート線、から成り、Ｎ個のメモ
リユニットは、層間絶縁層を介して積層されており、各
メモリセルは、第１の電極とキャパシタ層と第２の電極
とから成り、各メモリユニットにおいて、メモリセルの
第１の電極は共通であり、第ｎ層目（但し、ｎ＝１，２
・・・，Ｎ）のメモリユニットにおける共通の第１の電
極は、第ｎ番目の選択用トランジスタを介して第ｎ番目
のビット線に接続されており、第ｎ層目のメモリユニッ
トにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）
のメモリセルの第２の電極は、メモリユニット間で共通
とされた第ｍ番目のプレート線に接続されている半導体
メモリの製造方法であって、（ａ）半導体基板に選択用
トランジスタを形成する工程と、（ｂ）共通の第１の電
極が第１番目の選択用トランジスタを介して第１番目の
ビット線に接続された第１層目のメモリユニットを形成
する工程と、（ｃ）第１層目のメモリユニットの上若し
くは上方に熱拡散層を形成する工程、を具備し、更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
第（ｎ’＋１）番目の選択用トランジスタを介して第
（ｎ’＋１）番目のビット線に接続された第（ｎ’＋
１）層目のメモリユニットを形成し、 第（ｎ’＋１）層目のメモリユニットの上若しくは上
方に熱拡散層を形成する工程を、ｎ’を１から（Ｎ−
１）まで１つずつインクリメントしながら繰り返す（但
し、の工程は、ｎ’＝（Ｎ−１）の場合、実行しない
ことがある）ことを特徴とする。

【００５３】尚、本発明の第５の態様に係る半導体メモ
リの製造方法においては、工程（ｂ）と工程（ｃ）の間
で更に熱拡散層を形成してもよい。上記の工程は、
ｎ’＝（Ｎ−１）の場合、実行してもよいし、実行しな
くともよい。

【００５４】上記の第２の目的を達成するための本発明
の第６の態様に係る半導体メモリの製造方法は、（ａ）
半導体基板に選択用トランジスタを形成する工程と、
（ｂ）第１の電極とキャパシタ層と第２の電極とから成
り、第１の電極が選択用トランジスタを介してビット線
に接続されたメモリセルを形成する工程、を具備し、
（ｃ）接地され、若しくは、所定の固定電位に電気的に
接続されたシールド層を、メモリセルの上方あるいは下
方に形成する工程、を更に具備することを特徴とする。

【００５５】尚、本発明の第６の態様に係る半導体メモ
リの製造方法において、メモリセルの上方にシールド層
を形成する場合には、工程（ｂ）の後、工程（ｃ）を実
行し、メモリセルの下方にシールド層を形成する場合に
は、工程（ａ）と工程（ｂ）の間で工程（ｃ）を実行
し、メモリセルの上方、及び、メモリセルの下方にシー
ルド層を形成する場合には、工程（ａ）と工程（ｂ）の
間で工程（ｃ）を実行し、工程（ｂ）の後、工程（ｃ）
を再び実行する。

【００５６】上記の第２の目的を達成するための本発明
の第７の態様に係る半導体メモリの製造方法は、（Ａ）
ビット線と、（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個
（但し、Ｍ≧２）のメモリセルから構成されたメモリユ
ニットと、（Ｄ）Ｍ本のプレート線、から成り、各メモ
リセルは、第１の電極とキャパシタ層と第２の電極とか
ら成り、メモリユニットにおいて、メモリセルの第１の
電極は共通であり、該共通の第１の電極は、選択用トラ
ンジスタを介してビット線に接続されており、メモリユ
ニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート
線に接続されている半導体メモリの製造方法であって、
（ａ）半導体基板に選択用トランジスタを形成する工程
と、（ｂ）共通の第１の電極が選択用トランジスタを介
してビット線に接続されたメモリユニットを形成する工
程、を具備し、（ｃ）接地され、若しくは、所定の固定
電位に電気的に接続されたシールド層を、メモリユニッ
トの上方あるいは下方に形成する工程、を更に具備する
ことを特徴とする。

【００５７】尚、本発明の第７の態様に係る半導体メモ
リの製造方法において、メモリユニットの上方にシール
ド層を形成する場合には、工程（ｂ）の後、工程（ｃ）
を実行し、メモリユニットの下方にシールド層を形成す
る場合には、工程（ａ）と工程（ｂ）の間で工程（ｃ）
を実行し、メモリユニットの上方、及び、メモリユニッ
トの下方にシールド層を形成する場合には、工程（ａ）
と工程（ｂ）の間で工程（ｃ）を実行し、工程（ｂ）の
後、工程（ｃ）を再び実行する。

【００５８】上記の第２の目的を達成するための本発明
の第８の態様に係る半導体メモリの製造方法は、（Ａ）
ビット線と、（Ｂ）選択用トランジスタと、（Ｃ）それ
ぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成され
た、Ｎ個（但し、Ｎ≧２）のメモリユニットと、（Ｄ）
Ｍ×Ｎ本のプレート線、から成り、Ｎ個のメモリユニッ
トは、層間絶縁層を介して積層されており、各メモリセ
ルは、第１の電極とキャパシタ層と第２の電極とから成
り、各メモリユニットにおいて、メモリセルの第１の電
極は共通であり、該共通の第１の電極は、選択用トラン
ジスタを介してビット線に接続されており、第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにお
いて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモ
リセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の
プレート線に接続されている半導体メモリの製造方法で
あって、（ａ）半導体基板に選択用トランジスタを形成
する工程と、（ｂ）共通の第１の電極が選択用トランジ
スタを介してビット線に接続された第１層目のメモリユ
ニットを形成する工程と、（ｃ）接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層を、第
１層目のメモリユニットの上方に形成する工程、を具備
し、更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
選択用トランジスタを介してビット線に接続された第
（ｎ’＋１）層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第（ｎ’＋１）層目のメモリユニ
ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
まで１つずつインクリメントしながら繰り返す（但し、
の工程は、ｎ’＝（Ｎ−１）の場合、実行しないこと
がある）ことを特徴とする。

【００５９】尚、本発明の第８の態様に係る半導体メモ
リの製造方法にあっては、工程（ｂ）と工程（ｃ）の間
で更にシールド層を形成してもよい。前記の工程は、
ｎ’＝（Ｎ−１）の場合、実行しなくともよいし、実行
してもよい。

【００６０】上記の第２の目的を達成するための本発明
の第９Ａの態様に係る半導体メモリの製造方法は、
（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択
用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｄ）Ｍ本のプレート線、から成り、各メモリセ
ルは、第１の電極とキャパシタ層と第２の電極とから成
り、各メモリユニットにおいて、メモリセルの第１の電
極は共通であり、第ｎ番目（但し、ｎ＝１，２・・・，
Ｎ）のメモリユニットにおける共通の第１の電極は、第
ｎ番目の選択用トランジスタを介してビット線に接続さ
れており、第ｎ番目のメモリユニットにおいて、第ｍ番
目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２
の電極は、メモリユニット間で共通とされた第ｍ番目の
プレート線に接続されている半導体メモリの製造方法で
あって、（ａ）半導体基板に選択用トランジスタを形成
する工程と、（ｂ）共通の第１の電極が選択用トランジ
スタを介してビット線に接続されたメモリユニットを形
成する工程、を具備し、（ｃ）接地され、若しくは、所
定の固定電位に電気的に接続されたシールド層を、メモ
リユニットの上方あるいは下方に形成する工程、を更に
具備することを特徴とする。

【００６１】尚、本発明の第９Ａの態様に係る半導体メ
モリの製造方法において、メモリユニットの上方にシー
ルド層を形成する場合には、工程（ｂ）の後、工程
（ｃ）を実行し、メモリユニットの下方にシールド層を
形成する場合には、工程（ａ）と工程（ｂ）の間で工程
（ｃ）を実行し、メモリユニットの上方、及び、メモリ
ユニットの下方にシールド層を形成する場合には、工程
（ａ）と工程（ｂ）の間で工程（ｃ）を実行し、工程
（ｂ）の後、工程（ｃ）を再び実行する。

【００６２】上記の第２の目的を達成するための本発明
の第９Ｂの態様に係る半導体メモリの製造方法は、
（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択
用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｄ）Ｍ本のプレート線、から成り、Ｎ個のメモ
リユニットは、層間絶縁層を介して積層されており、各
メモリセルは、第１の電極とキャパシタ層と第２の電極
とから成り、各メモリユニットにおいて、メモリセルの
第１の電極は共通であり、第ｎ層目（但し、ｎ＝１，２
・・・，Ｎ）のメモリユニットにおける共通の第１の電
極は、第ｎ番目の選択用トランジスタを介してビット線
に接続されており、第ｎ層目のメモリユニットにおい
て、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリ
セルの第２の電極は、メモリユニット間で共通とされた
第ｍ番目のプレート線に接続されている半導体メモリの
製造方法であって、（ａ）半導体基板に選択用トランジ
スタを形成する工程と、（ｂ）共通の第１の電極が第１
番目の選択用トランジスタを介してビット線に接続され
た第１層目のメモリユニットを形成する工程と、（ｃ）
接地され、若しくは、所定の固定電位に電気的に接続さ
れたシールド層を、第１層目のメモリユニットの上方に
形成する工程、を具備し、更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
第（ｎ’＋１）番目の選択用トランジスタを介してビッ
ト線に接続された第（ｎ’＋１）層目のメモリユニット
を形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第（ｎ’＋１）層目のメモリユニ
ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
まで１つずつインクリメントしながら繰り返す（但し、
の工程は、ｎ’＝（Ｎ−１）の場合、実行しないこと
がある）ことを特徴とする。

【００６３】尚、本発明の第９Ｂの態様に係る半導体メ
モリの製造方法にあっては、工程（ｂ）と工程（ｃ）の
間で更にシールド層を形成してもよい。前記の工程
は、ｎ’＝（Ｎ−１）の場合、実行しなくともよいし、
実行してもよい。

【００６４】上記の第２の目的を達成するための本発明
の第１０の態様に係る半導体メモリの製造方法は、
（Ａ）Ｎ本（但し、Ｎ≧２）のビット線と、（Ｂ）Ｎ個
の選択用トランジスタと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモ
リユニットと、（Ｄ）Ｍ本のプレート線、から成り、Ｎ
個のメモリユニットは、層間絶縁層を介して積層されて
おり、各メモリセルは、第１の電極とキャパシタ層と第
２の電極とから成り、各メモリユニットにおいて、メモ
リセルの第１の電極は共通であり、第ｎ層目（但し、ｎ
＝１，２・・・，Ｎ）のメモリユニットにおける共通の
第１の電極は、第ｎ番目の選択用トランジスタを介して
第ｎ番目のビット線に接続されており、第ｎ層目のメモ
リユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルの第２の電極は、メモリユニット
間で共通とされた第ｍ番目のプレート線に接続されてい
る半導体メモリの製造方法であって、（ａ）半導体基板
に選択用トランジスタを形成する工程と、（ｂ）共通の
第１の電極が第１番目の選択用トランジスタを介して第
１番目のビット線に接続された第１層目のメモリユニッ
トを形成する工程と、（ｃ）接地され、若しくは、所定
の固定電位に電気的に接続されたシールド層を、第１層
目のメモリユニットの上方に形成する工程、を具備し、
更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
第（ｎ’＋１）番目の選択用トランジスタを介して第
（ｎ’＋１）番目のビット線に接続された第（ｎ’＋
１）層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第（ｎ’＋１）層目のメモリユニ
ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
まで１つずつインクリメントしながら繰り返す（但し、
の工程は、ｎ’＝（Ｎ−１）の場合、実行しないこと
がある）ことを特徴とする。

【００６５】尚、本発明の第１０の態様に係る半導体メ
モリの製造方法にあっては、工程（ｂ）と工程（ｃ）の
間で更にシールド層を形成してもよい。前記の工程
は、ｎ’＝（Ｎ−１）の場合、実行しなくともよいし、
実行してもよい。

【００６６】本発明の第１の態様〜第１０の態様に係る
半導体メモリ、若しくは、本発明の第１の態様〜第１０
の態様に係る半導体メモリの製造方法（以下、これらを
総称して、単に、本発明と呼ぶ場合がある）にあって
は、キャパシタ層を強誘電体材料から構成することがで
きる。尚、強誘電体材料から構成されたキャパシタ層
を、強誘電体層と呼ぶ場合がある。

【００６７】本発明の第１の態様〜第５の態様に係る半
導体メモリ、若しくは、本発明の第１の態様〜第５の態
様に係る半導体メモリの製造方法において、熱拡散層
を、金属、合金、金属の窒化物、金属の酸化物、金属の
炭化物、金属の混晶、及び、半導体材料に不純物が添加
された物質から成る群から選択された少なくとも１種類
の材料から構成することが好ましい。この場合、金属と
して、半導体メモリの構造にも依るが、アルミニウム
（Ａｌ）、銅（Ｃｕ）、ベリリウム（Ｂｅ）、タングス
テン（Ｗ）、モリブデン（Ｍｏ）、イリジウム（Ｉ
ｒ）、マグネシウム（Ｍｇ）、及び、金（Ａｕ）から成
る群から選択される少なくとも１種類の金属を例示する
ことができる。また、合金として、これらの金属の少な
くとも１種類の金属を含む合金を挙げることができる。
半導体材料として、シリコン（Ｓｉ）を挙げることがで
きる。熱拡散層を積層構造とすることもできる。即ち、
例えば、メモリセル若しくはメモリユニットの上あるい
は上方に第１の熱拡散層を形成し、この第１の熱拡散層
上に第２の熱拡散層を形成する構成とすることもできる
し、メモリセル若しくはメモリユニットの下あるいは下
方に第１の熱拡散層を形成し、この第１の熱拡散層の下
に第２の熱拡散層を形成する構成とすることもできる。
熱拡散層の厚さ、第１の熱拡散層の厚さ、第２の熱拡散
層の厚さは、これらの熱拡散層を構成する材料、これら
の熱拡散層の形成時に生成する応力、キャパシタ層の形
成時の生成する応力、メモリセルの動作時の応力等を考
慮して適宜設定すればよい。尚、メモリユニットが積層
された構造を有する半導体メモリにおいては、半導体メ
モリの製造時のプロセス温度に耐える材料から熱拡散層
を構成する必要がある。

【００６８】あるいは又、本発明の第１の態様〜第５の
態様に係る半導体メモリ、若しくは、本発明の第１の態
様〜第５の態様に係る半導体メモリの製造方法において
は、選択用トランジスタを覆う絶縁層を形成し、この絶
縁層上にメモリセルやメモリユニットを形成し、あるい
は又、メモリユニットを層間絶縁層を介して積層する
が、これらの絶縁層や層間絶縁層の熱伝導率よりも大き
な熱伝導率を有する熱伝導材料から熱拡散層を構成する
こともできる。ここで、熱伝導材料は、導電性を有して
いてもよいし、導電性を有していなくともよいが、前者
の場合、メモリセル若しくはメモリユニットの上方及び
／又は下方に熱拡散層を形成する必要がある。即ち、メ
モリセル若しくはメモリユニットの上及び／又は下に絶
縁膜を形成し、この絶縁膜の上あるいは下に熱拡散層を
形成する必要がある。

【００６９】表１に、熱拡散層を構成する材料の例とし
て、Ｍｏ、Ｗ、Ｓｉ、Ｃｕ、Ｍｇ、Ａｕ、Ｉｒ、ＡｌＳ
ｉＣ（炭化ケイ素アルミニウム）、Ｃｕ−Ｗ（銅タング
ステン合金）、ＡｌＮ（窒化アルミニウム）、ＢｅＯ
（酸化ベリリウム）の熱伝導率を示す。

【００７０】［表１］

【００７１】また、表２に、Ｐｔ、Ｐｔ−Ｉｒ（白金イ
リジウム合金）、Ｐｔ−Ｒｈ（白金ロジウム合金）、Ａ
ｌ₂Ｏ₃、ＧａＡｓ（ガリウムヒ素）、ＳｉＯ₂（二酸化
シリコン）の熱伝導率を示す。

【００７２】［表２］

【００７３】表１に示す物質は、例えば、従来、半導体
メモリを構成する絶縁材料として広く用いられているＳ
ｉＯ₂等に比べて熱伝導率が高い。従って、表１に示す
物質を熱拡散層の材料として用いる場合、半導体メモリ
の動作時に発生する熱を効率的に全体に拡散させること
ができる。

【００７４】また、表２に示す物質は、半導体メモリに
おける絶縁層や層間絶縁層を構成する絶縁材料を適切に
選択することによって、熱拡散層として用いることがで
きる。

【００７５】熱拡散層をプラグを介して半導体基板に接
続して、熱拡散効率の向上を図ってもよい。

【００７６】通常、複数の半導体メモリを半導体基板に
形成するが、熱拡散層は複数の半導体メモリの上、上
方、下、あるいは、下方に一種のシート状の形状を有し
て設けられていることが、動作時の発熱に起因する内部
温度分布を均一化してメモリセル間、あるいは半導体メ
モリ間での特性のばらつき発生を確実に防止するといっ
た観点から好ましい。場合によっては、熱拡散層は一種
のメッシュ状の形状を有していてもよい。

【００７７】メモリセルの構造に依存して、具体的に
は、熱拡散層は、例えば、第２の電極の上若しくは上方
に形成され、あるいは又、第２の電極及びキャパシタ層
の上若しくは上方に形成され、あるいは又、第２の電極
及び第１の電極層の上若しくは上方に形成され、あるい
は又、第２の電極、キャパシタ層及び第１の電極の上若
しくは上方に形成されている。あるいは又、第２の電極
の下若しくは下方に形成され、あるいは又、第２の電極
及びキャパシタ層の下若しくは下方に形成され、あるい
は又、第２の電極及び第１の電極層の下若しくは下方に
形成され、あるいは又、第２の電極、キャパシタ層及び
第１の電極の下若しくは下方に形成されている。

【００７８】本発明の第６の態様〜第１０の態様に係る
半導体メモリ、若しくは、本発明の第６の態様〜第１０
の態様に係る半導体メモリの製造方法において、シール
ド層を接地するためには、半導体基板に接地線を形成
し、導電性を有するプラグを介してこの接地線とシール
ド層とを電気的に接続すればよい。また、シールド層を
所定の固定電位［例えば、電源電圧であるＶ_ccや（１／
２）Ｖ_cc］に電気的に接続するためには、半導体基板に
配線層を形成し、導電性を有するプラグを介してこの配
線層（電位は、上述の固定電位である）とシールド層と
を電気的に接続すればよい。

【００７９】シールド層は、導電性材料、即ち、金属、
合金、金属の窒化物、金属の酸化物、金属の炭化物、金
属の混晶、及び、半導体材料に不純物が添加された物質
から成る群から選択された少なくとも１種類の材料から
構成されていることが好ましい。この場合、金属とし
て、半導体メモリの構造にも依るが、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）、ケイ素（Ｓｉ）、ベリリウム（Ｂ
ｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、イリ
ジウム（Ｉｒ）、マグネシウム（Ｍｇ）、白金（Ｐ
ｔ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、チタ
ン（Ｔｉ）、及び、金（Ａｕ）から成る群から選択され
る少なくとも１種類の金属を例示することができる。ま
た、合金として、これらの金属の少なくとも１種類の金
属を含む合金を挙げることができる。半導体材料とし
て、シリコン（Ｓｉ）を挙げることができる。あるいは
又、シールド層を高融点金属あるいは白金族金属から構
成することが好ましい。また、シールド層を積層構造と
することもできる。即ち、例えば、メモリセル若しくは
メモリユニットの上方及び／又は下方に第１のシールド
層を形成し、この第１のシールド層上あるいは下に第２
のシールド層を形成する構成とすることもできる。これ
によって、シールド層全体の応力緩和を図ることができ
る。シールド層の厚さ、第１のシールド層の厚さ、第２
のシールド層の厚さは、これらのシールド層を構成する
材料、これらのシールド層の形成時に生成する応力、キ
ャパシタ層の形成時の生成する応力、メモリセルの動作
時の応力等を考慮して適宜設定すればよい。尚、メモリ
ユニットが積層された構造を有する半導体メモリにおい
ては、半導体メモリの製造時のプロセス温度に耐える材
料からシールド層を構成する必要がある。

【００８０】通常、複数の半導体メモリを半導体基板に
形成するが、シールド層は複数の半導体メモリの上方あ
るいは下方に一種のシート状の形状を有して設けられて
いることが、クロストークやノイズ等の発生によってメ
モリセルの動作に障害が生じることを確実に回避すると
いった観点から好ましい。場合によっては、シールド層
は一種のメッシュ状の形状を有していてもよい。

【００８１】メモリセルの構造に依存して、具体的に
は、シールド層は、例えば、第２の電極の上方に形成さ
れ、あるいは又、第２の電極及びキャパシタ層の上方に
形成され、あるいは又、第２の電極及び第１の電極の上
方に形成され、あるいは又、第２の電極、キャパシタ層
及び第１の電極の上方に形成されている。あるいは又、
第２の電極の下方に形成され、あるいは又、第２の電極
及びキャパシタ層の下方に形成され、あるいは又、第２
の電極及び第１の電極の下方に形成され、あるいは又、
第２の電極、キャパシタ層及び第１の電極の下方に形成
されている。

【００８２】本発明における熱拡散層あるいはシールド
層の形成方法として、使用する材料にも依るが、化学的
気相成長法（ＣＶＤ法）、スパッタリング法や蒸着法等
を含む物理的気相成長法（ＰＶＤ法）、無電解メッキ
法、シード層の形成及び電気メッキ法の組合せを挙げる
ことができる。ここで、シード層の形成方法として、無
電解メッキ法、ＰＶＤ法、ＣＶＤ法を挙げることができ
る。

【００８３】本発明の第２の態様〜第５の態様、第７の
態様〜第１０の態様に係る半導体メモリ、若しくは、本
発明の第２の態様〜第５の態様、第７の態様〜第１０の
態様に係る半導体メモリの製造方法においては、Ｍ≧２
を満足すればよく、実際的なＭの値として、例えば、２
のべき数（２，４，８，１６・・・）を挙げることがで
きる。また、本発明の第３の態様、第４の態様の好まし
い形態、第５の態様、第８の態様、第９の態様の好まし
い形態、第１０の態様に係る半導体メモリ、若しくは、
本発明の第３の態様、第４Ｂの態様、第５の態様、第８
の態様、第９Ｂの態様、第１０の態様に係る半導体メモ
リの製造方法においては、Ｎ≧２を満足すればよく、実
際的なＮの値として、例えば、２のべき数（２，４，８
・・・）を挙げることができる。

【００８４】本発明の第３の態様、第４の態様の好まし
い形態、第５の態様、第８の態様、第９の態様の好まし
い形態、第１０の態様に係る半導体メモリ、若しくは、
本発明の第３の態様、第４Ｂの態様、第５の態様、第８
の態様、第９Ｂの態様、第１０の態様に係る半導体メモ
リの製造方法においては、メモリユニットを三次元積層
構造とすることにより、半導体基板表面を占有するトラ
ンジスタの数に制約されることが無くなり、従来の強誘
電体型不揮発性半導体メモリに比べて飛躍的に記憶容量
を増大させることができ、ビット記憶単位の実効占有面
積を大幅に縮小することが可能となる。

【００８５】本発明の第２の態様〜第５の態様、第７の
態様〜第１０の態様に係る半導体メモリ、若しくは、本
発明の第２の態様〜第５の態様、第７の態様〜第１０の
態様に係る半導体メモリの製造方法においては、更に
は、ロー方向のアドレス選択は選択用トランジスタとプ
レート線とによって構成された二次元マトリクスにて行
うことが好ましい。例えば、８個の選択用トランジスタ
とプレート線８本とでロー・アドレスの選択単位を構成
すれば、１６個のデコーダ／ドライバ回路で、例えば、
６４ビットあるいは３２ビットのメモリセルを選択する
ことができる。従って、強誘電体型不揮発性半導体メモ
リの集積度が従来と同等でも、記憶容量を４倍あるいは
２倍とすることができる。また、アドレス選択における
周辺回路や駆動配線数を削減することができる。

【００８６】本発明において、強誘電体層を構成する強
誘電体材料として、ビスマス層状化合物、より具体的に
は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を
挙げることができる。Ｂｉ系層状構造ペロブスカイト型
の強誘電体材料は、所謂不定比化合物に属し、金属元
素、アニオン（Ｏ等）元素の両サイトにおける組成ずれ
に対する寛容性がある。また、化学量論的組成からやや
外れたところで最適な電気的特性を示すことも珍しくな
い。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料
は、例えば、一般式（Ｂｉ₂Ｏ₂）²⁺（Ａ_m-1Ｂ_mＯ_3m+1）
^2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐ
ｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構
成された群から選択された１種類の金属を表し、「Ｂ」
は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒか
ら成る群から選択された１種類、若しくは複数種の任意
の比率による組み合わせを表す。また、ｍは１以上の整
数である。

【００８７】あるいは又、強誘電体材料は、 （Ｂｉ_X，Ｓｒ_1-X）₂（Ｓｒ_Y，Ｂｉ_1-Y）（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体材料は、 Ｂｉ_XＳｒ_YＴａ₂Ｏ_d 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（Ｂｉ_X，Ｓｒ_1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（Ｓｒ_Y，Ｂｉ_1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む強誘電体材料には、Ｂｉの酸化物、Ｔａや
Ｎｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含
まれている場合もあり得る。

【００８８】あるいは又、強誘電体材料は、 Ｂｉ_X（Ｓｒ，Ｃａ，Ｂａ）_Y（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d 式（３） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。これらの各式で表される強
誘電体材料の組成を化学量論的組成で表せば、例えば、
Ｂｉ₂ＳｒＴａ₂Ｏ₉（タンタル酸ストロンチウムビスマ
ス）、Ｂｉ₂ＳｒＮｂ₂Ｏ₉（ニオブ酸ストロンチウムビ
スマス）、Ｂｉ₂ＢａＴａ₂Ｏ₉（タンタル酸バリウムビ
スマス）、Ｂｉ₂ＢａＮｂ₂Ｏ₉（ニオブ酸バリウムビス
マス）、Ｂｉ₂Ｓｒ（Ｔａ，Ｎｂ）₂Ｏ₉（ニオブ酸タン
タル酸ストロンチウムビスマス）等を挙げることができ
る。あるいは又、強誘電体材料として、Ｂｉ₄ＳｒＴｉ₄
Ｏ₁₅（チタン酸ストロンチウムビスマス）、Ｂｉ₃Ｔｉ
ＮｂＯ₉（ニオブ酸ビスマスチタン）、Ｂｉ₃ＴｉＴａＯ
₉（タンタル酸ビスマスチタン）、Ｂｉ₄Ｔｉ₃Ｏ₁₂（チ
タン酸ビスマス）、（Ｂｉ，Ｌａ）₄Ｔｉ₃Ｏ₁₂（チタン
酸ランタンビスマス）、Ｂｉ₂ＰｂＴａ₂Ｏ₉（タンタル
酸ビスマス鉛）等を例示することができるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。即ち、金属元素及び酸素元
素の両サイトにおける組成ずれがあってもよい。

【００８９】あるいは又、強誘電体材料として、ＰｂＴ
ｉＯ₃（チタン酸鉛）、ＢａＴｉＯ₃（チタン酸バリウ
ム）、ＬｉＮｂＯ₃（ニオブ酸リチウム）、ＬｉＴａＯ₃
（タンタル酸リチウム）、ＹＭｎＯ₃（マンガン酸イッ
トリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ
₃とＰｂＴｉＯ₃の固溶体であるチタン酸ジルコン酸鉛
［ＰＺＴ，Ｐｂ（Ｚｒ_1-y，Ｔｉ_y）Ｏ₃（但し、０＜ｙ
＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰ
ＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃（チタン酸
ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添
加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチ
ウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ
［（Ｐｂ，Ｓｒ）（Ｚｒ_X，Ｔｉ_Y）Ｏ₃］、これらの混
合物を挙げることができる。

【００９０】以上に説明した強誘電体材料において、こ
れらの組成を化学量論的組成から外すことによって、結
晶化温度を変化させることが可能である。

【００９１】本発明の第３の態様、第４の態様の好まし
い形態、第５の態様、第８の態様、第９の態様の好まし
い形態、第１０の態様に係る半導体メモリ、若しくは、
本発明の第３の態様、第４Ｂの態様、第５の態様、第８
の態様、第９Ｂの態様、第１０の態様に係る半導体メモ
リの製造方法においては、上方に位置するメモリユニッ
トのメモリセルを構成する強誘電体材料の結晶化温度
が、下方に位置するメモリユニットのメモリセルを構成
する強誘電体材料の結晶化温度よりも低いことが好まし
い。ここで、メモリセルを構成する強誘電体材料の結晶
化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微
鏡を用いて調べることができる。具体的には、例えば、
強誘電体材料層を形成した後、強誘電体材料層の結晶化
を行うための熱処理温度を種々変えて結晶化促進のため
の熱処理を行い、熱処理後の強誘電体材料層のＸ線回折
分析を行い、強誘電体材料に特有の回折パターン強度
（回折ピークの高さ）を評価することによって、強誘電
体材料の結晶化温度を求めることができる。

【００９２】ところで、強誘電体層から構成されたメモ
リセルを有する半導体メモリ（以下、強誘電体型不揮発
性半導体メモリと呼ぶ場合がある）であって、メモリユ
ニットが積層された構成を有する半導体メモリを製造す
る場合、強誘電体層を構成する強誘電体薄膜の結晶化の
ために、熱処理（結晶化熱処理と呼ぶ）を積層されたメ
モリユニットの段数だけ行わなければならない。従っ
て、下段に位置するメモリユニットほど長時間の結晶化
熱処理を受け、上段に位置するほどメモリユニットは短
時間の結晶化熱処理を受けることになる。それ故、上段
に位置するメモリユニットに対して最適な結晶化熱処理
を施すと、下段に位置するメモリユニットは過度の熱負
荷を受ける虞があり、下段に位置するメモリユニットの
特性劣化が生じる虞がある。尚、多段のメモリユニット
を作製した後、一度で結晶化熱処理を行う方法も考えら
れるが、結晶化の際に強誘電体層に大きな体積変化が生
じたり、各強誘電体層から脱ガスが生じる可能性が高
く、強誘電体層にクラックや剥がれが生じるといった問
題が発生し易い。上方に位置するメモリユニットを構成
する強誘電体層の結晶化温度を、下方に位置するメモリ
ユニットを構成する強誘電体層の結晶化温度よりも低く
すれば、積層されたメモリユニットの段数だけ結晶化熱
処理を行っても、下方に位置するメモリユニットを構成
するメモリセルの特性劣化といった問題は生じない。ま
た、各段におけるメモリユニットを構成するメモリセル
に対して、最適な条件での結晶化熱処理を行うことがで
き、特性の優れた強誘電体型不揮発性半導体メモリを得
ることができる。以下の表３に、強誘電体層を構成する
代表的な強誘電体材料の結晶化温度を示すが、強誘電体
材料をかかる材料に限定するものではない。

【００９３】 ［表３］ 材料名 結晶化温度 Ｂｉ₂ＳｒＴａ₂Ｏ₉ ７００〜８００゜Ｃ Ｂｉ₂Ｓｒ（Ｔａ_1.5，Ｎｂ_0.5）Ｏ₉ ６５０〜７５０゜Ｃ Ｂｉ₄Ｔｉ₃Ｏ₁₂ ６００〜７００゜Ｃ Ｐｂ（Ｚｒ_0.48，Ｔｉ_0.52）Ｏ₃ ５５０〜６５０゜Ｃ ＰｂＴｉＯ₃ ５００〜６００゜Ｃ

【００９４】強誘電体層を得るためには、強誘電体薄膜
を形成した後の工程において、強誘電体薄膜をパターニ
ングすればよい。場合によっては、強誘電体薄膜のパタ
ーニングは不要である。強誘電体薄膜の形成は、例え
ば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマ
ス有機金属化合物（ビスマスアルコキシド化合物）を原
料としたＭＯＤ（Metal Organic Decomposition）法、
ＬＳＭＣＤ（Liquid Source Mist Chemical Depositio
n）法、パルスレーザアブレーション法、スパッタリン
グ法、ゾル−ゲル法といった強誘電体薄膜を構成する材
料に適した方法にて適宜行うことができる。また、強誘
電体薄膜のパターニングは、例えば異方性イオンエッチ
ング（ＲＩＥ）法にて行うことができる。

【００９５】本発明においては、キャパシタ層の下に第
１の電極を形成し、キャパシタ層の上に第２の電極を形
成する構成（即ち、第１の電極は下部電極に相当し、第
２の電極は上部電極に相当する）とすることもできる
し、キャパシタ層の上に第１の電極を形成し、キャパシ
タ層の下に第２の電極を形成する構成（即ち、第１の電
極は上部電極に相当し、第２の電極は下部電極に相当す
る）とすることもできる。

【００９６】本発明の第２の態様〜第５の態様、第７の
態様〜第１０の態様に係る半導体メモリ、若しくは、本
発明の第２の態様〜第５の態様、第７の態様〜第１０の
態様に係る半導体メモリの製造方法にあっては、プレー
ト線は、第２の電極から延在している構成とすること
が、配線構造の簡素化といった観点から好ましい。第１
の電極が共通である構造として、具体的には、ストライ
プ状の第１の電極を形成し、かかるストライプ状の第１
の電極の全面を覆うようにキャパシタ層を形成する構成
を挙げることができる。尚、このような構造において
は、第１の電極とキャパシタ層と第２の電極の重複領域
がメモリセルに相当する。第１の電極が共通である構造
として、その他、第１の電極の所定の領域に、それぞれ
のキャパシタ層が形成され、キャパシタ層上に第２の電
極が形成された構造、あるいは又、配線の所定の表面領
域に、それぞれの第１の電極が形成され、かかるそれぞ
れの第１の電極上にキャパシタ層が形成され、キャパシ
タ層上に第２の電極が形成された構造を挙げることがで
きるが、これらの構成に限定するものではない。

【００９７】更には、本発明において、キャパシタ層の
下に第１の電極を形成し、キャパシタ層の上に第２の電
極を形成する構成の場合、メモリセルを構成する第１の
電極は所謂ダマシン構造を有しており、キャパシタ層の
上に第１の電極を形成し、キャパシタ層の下に第２の電
極を形成する構成の場合、メモリセルを構成する第２の
電極は所謂ダマシン構造を有していることが、キャパシ
タ層を平坦な下地上に形成することができるといった観
点から好ましい。

【００９８】本発明において、キャパシタ層を強誘電体
材料から構成する場合、第１の電極あるいは第２の電極
を構成する材料として、例えば、Ｉｒ、ＩｒＯ_2-X、Ｉ
ｒＯ_{2 -X}／Ｉｒ、ＳｒＩｒＯ₃、Ｒｕ、ＲｕＯ_2-X、Ｓｒ
ＲｕＯ₃、Ｒｈ、Ｈｆ、Ｐｔ、Ｐｔ／ＩｒＯ_2-X、Ｐｔ／
ＲｕＯ_2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａ
の積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ_0.5Ｓ
ｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構
造、ＹＢａ₂Ｃｕ₃Ｏ₇を挙げることができる。ここで、
Ｘの値は、０≦Ｘ＜２である。尚、積層構造において
は、「／」の前に記載された材料が強誘電体層と接す
る。第１の電極と第２の電極とは、同じ材料から構成さ
れていてもよいし、同種の材料から構成されていてもよ
いし、異種の材料から構成されていてもよい。第１の電
極あるいは第２の電極を形成するためには、第１の電極
を構成する導電材料層あるいは第２の電極を構成する導
電材料層を形成した後の工程において、導電材料層をパ
ターニングすればよい。導電材料層の形成は、例えばス
パッタリング法、反応性スパッタリング法、電子ビーム
蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレー
ション法といった導電材料層を構成する材料に適した方
法にて適宜行うことができる。また、導電材料層のパタ
ーニングは、例えばイオンミーリング法やＲＩＥ法にて
行うことができる。

【００９９】選択用トランジスタや各種のトランジスタ
は、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴか
ら構成することができる。ビット線を構成する材料とし
て、不純物がドーピングされたポリシリコンや、タング
ステン等の高融点金属材料、銅、Ｉｒ（イリジウム）、
Ｐｔ（白金）等の白金族金属、若しくは、これらの金属
を含む合金、アルミニウム（Ａｌ）を挙げることができ
る。選択用トランジスタとビット線との接続のための接
続孔や、選択用トランジスタと第１の電極との接続のた
めの接続孔は、例えば、タングステンプラグや不純物を
ドーピングされたポリシリコン、白金族金属を埋め込む
ことによって得ることができる。

【０１００】本発明において、絶縁層や層間絶縁層、絶
縁膜を構成する材料として、酸化シリコン（Ｓｉ
Ｏ₂）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、
ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例
示することができる。また、メモリセルを、例えば酸化
アルミニウム（Ａｌ₂Ｏ₃）等から成る水素ガス不透過層
で被覆してもよい。

【０１０１】本発明にあっては、一対の半導体メモリを
構成し、且つ、プレート線が共通とされた一対のメモリ
セルのそれぞれに１ビットを記憶することができる。こ
の場合、例えば、半導体メモリを一対とし（便宜上、半
導体メモリ−Ａ、半導体メモリ−Ｂと呼ぶ）、一対の半
導体メモリ−Ａ及び半導体メモリ−Ｂを構成するビット
線は、同一のセンスアンプに接続されている構成とする
ことができるが、これに限定するものではない。そし
て、この場合、半導体メモリ−Ａを構成する選択用トラ
ンジスタと、半導体メモリ−Ｂを構成する選択用トラン
ジスタとは、異なるワード線に接続されている。半導体
メモリ−Ａ及び半導体メモリ−Ｂとを対として、不揮発
性メモリ−Ａを構成する選択用トランジスタと不揮発性
メモリ−Ｂを構成する選択用トランジスタとを独立して
駆動し、これらにおいて、対となったメモリセルのそれ
ぞれに１ビットのデータを記憶する。

【０１０２】あるいは又、本発明にあっては、一対の半
導体メモリを構成し、且つ、プレート線が共通とされた
一対のメモリセルに相補的に１ビットを記憶する構成と
することができる。即ち、半導体メモリを一対とし（半
導体メモリ−Ａ及び半導体メモリ−Ｂ）、一対の半導体
メモリ−Ａ及び半導体メモリ−Ｂを構成するビット線
は、同一のセンスアンプに接続されている構成とするこ
とができる。そして、この場合、半導体メモリ−Ａを構
成する選択用トランジスタと、半導体メモリ−Ｂを構成
する選択用トランジスタとは、同一のワード線に接続さ
れていてもよいし、異なるワード線に接続されていても
よい。但し、後者の場合、半導体メモリ−Ａを構成する
選択用トランジスタと、半導体メモリ−Ｂを構成する選
択用トランジスタとを、同時に駆動する。そして、半導
体メモリ−Ａ及び半導体メモリ−Ｂとを対として、これ
らにおいて、対となったメモリセルに相補的なデータを
記憶する。

【０１０３】本発明においては、メモリセルやメモリユ
ニットの上若しくは上方、あるいは又、メモリセルやメ
モリユニットの下若しくは下方に熱拡散層が形成されて
いるので、半導体メモリの動作時に発生する熱を効率的
に全体に拡散させることができる結果、内部温度分布が
均一化され、局所的な特性変化が起こらないので、読み
出しエラーを防止できる。あるいは又、本発明において
は、メモリセル若しくはメモリユニットの上方あるいは
下方にシールド層が形成されているので、クロストーク
やノイズ等の発生によってメモリセルの動作に障害が生
じるといった問題の発生を確実に回避することができ
る。

【０１０４】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【０１０５】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第２の態様に係る半導体メモリ、並び
に、本発明の第１の態様及び第２の態様に係る半導体メ
モリの製造方法に関する。実施の形態１においては、キ
ャパシタ層を強誘電体材料から構成した。このような半
導体メモリは、強誘電体型不揮発性半導体メモリと呼ば
れ、以下においては、不揮発性メモリと略称する。ま
た、強誘電体材料から構成されたキャパシタ層を強誘電
体層と呼ぶ。

【０１０６】実施の形態１の不揮発性メモリの模式的な
一部断面図を図１に示し、回路図を図６及び図８に示
す。尚、図６及び図８には、プレート線を共有する隣接
した２つの不揮発性メモリＭ_A，Ｍ_Bを示す。一方、図１
においては、不揮発性メモリＭ _Aを構成する選択用トラ
ンジスタＴＲ_A及びメモリセルＭＣ_Am、並びに、ビット
線ＢＬ_Aの延びる方向に隣接する不揮発性メモリを構成
する選択用トランジスタＴＲ’_A及びメモリセルＭＣ’
_Amの一部分を併せて図示した。ビット線ＢＬ_Aの延びる
方向に隣接するメモリセルＭＣ_Am，ＭＣ’_Am・・・にお
けるビット線ＢＬ_Aは共通化されている。これらの不揮
発性メモリは同じ構造を有するが故に、以下、不揮発性
メモリＭ_Aについて説明する。

【０１０７】実施の形態１の不揮発性メモリＭ_Aは、
（Ａ）選択用トランジスタＴＲ_Aと、（Ｂ）第１の電極
２１と、この第１の電極２１上に形成されたキャパシタ
層（強誘電体層２２）と、この強誘電体層２２上に形成
された第２の電極２３とから成るメモリセルＭＣ_M、か
ら構成され、第１の電極２１は選択用トランジスタＴＲ
_Aを介してビット線ＢＬ_Aに接続されている。

【０１０８】あるいは又、実施の形態１の不揮発性メモ
リＭ_Aは、（Ａ）ビット線ＢＬ_Aと、（Ｂ）選択用トラン
ジスタＴＲ_Aと、（Ｃ）Ｍ個（但し、Ｍ≧２であり、実
施の形態１においては、Ｍ＝４）のメモリセルＭＣ_AMか
ら構成されたメモリユニットＭＵ_Aと、（Ｄ）Ｍ本のプ
レート線ＰＬ_m（ｍ＝１，２・・・Ｍ）、から構成され
ている。

【０１０９】そして、各メモリセルＭＣ_Am（ｍ＝１，２
・・・Ｍ）は、第１の電極２１と強誘電体層２２と第２
の電極２３とから構成されている。また、メモリユニッ
トＭＵ_Aを構成するメモリセルＭＣ_Amの第１の電極２１
は、メモリユニットＭＵ_Aにおいて共通であり、この共
通の第１の電極２１（共通ノードＣＮ_Aと呼ぶ場合があ
る）は、絶縁層１７に形成された開口部１８内に設けら
れた接続孔１９、選択用トランジスタＴＲ_A、絶縁層１
７に設けられた接続孔１６を介してビット線ＢＬ_Aに接
続されている。また、メモリユニットＭＵ_Aにおいて、
第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセル
ＭＣ_mの第２の電極２３は、第ｍ番目のプレート線ＰＬ_m
に接続されている。具体的には、プレート線ＰＬ_mはメ
モリセルＭＣ _Amを構成する第２の電極２３から延在して
おり、隣接する不揮発性メモリＭ_BのメモリセルＭＣ_Bm
を構成する第２の電極２３と共通である。

【０１１０】そして、メモリセル若しくはメモリユニッ
トの上方（より具体的には、第２の電極２３及び強誘電
体層２２の上方）には、全面に亙ってＡｌＮから成る熱
拡散層２５が形成されている。また、第２の電極２３及
び強誘電体層２２と熱拡散層２５との間には、Ａｌ₂Ｏ₃
から成る水素ガス不透過層２４が形成されている。水素
ガス不透過層２４は、絶縁膜２７Ａの形成時、第２の電
極２３の材料であるＩｒ等の貴金属（白金族金属）の触
媒作用による水素の発生を防止すると共に、その上に形
成される熱拡散層２５と第２の電極２３との間で絶縁材
料層としての機能を果たす。

【０１１１】プレート線ＰＬ_mは、プレート線デコーダ
／ドライバＰＤに接続されている。また、選択用トラン
ジスタＴＲ_Aのゲート電極はワード線ＷＬに接続され、
ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接
続されている。更には、ビット線ＢＬ_Aはセンスアンプ
ＳＡに接続されている。センスアンプＳＡは、例えば、
カレントミラーセンスアンプから構成することができ
る。

【０１１２】このような構造とすることで、１つの選択
用トランジスタＴＲ_Aを４つのメモリセルＭＣ_Amにて共
有するが故に、不揮発性メモリ全体としての縮小化を効
果的に図ることができる。尚、Ｍの値は４に限定されな
い。実際的なＭの値として、例えば、２のべき数（２，
４，８，１６・・・）を挙げることができる。

【０１１３】以下、半導体基板等の模式的な一部断面図
である図１〜図４を参照して、実施の形態１の不揮発性
メモリの製造方法を説明する。

【０１１４】［工程−１００］先ず、不揮発性メモリＭ
_Aにおける選択用トランジスタＴＲ_Aとして機能するＭＯ
Ｓ型トランジスタをシリコン半導体基板１０に形成す
る。そのために、例えばＬＯＣＯＳ構造を有する素子分
離領域１１を公知の方法に基づき形成する。尚、素子分
離領域は、トレンチ構造を有していてもよいし、ＬＯＣ
ＯＳ構造とトレンチ構造の組合せとしてもよい。その
後、半導体基板１０の表面を例えばパイロジェニック法
により酸化し、ゲート絶縁膜１２を形成する。次いで、
不純物がドーピングされたポリシリコン層をＣＶＤ法に
て全面に形成した後、ポリシリコン層をパターニング
し、ゲート電極１３を形成する。このゲート電極１３は
ワード線ＷＬを兼ねている。尚、ゲート電極１３をポリ
シリコン層から構成する代わりに、ポリサイドや金属シ
リサイドから構成することもできる。次に、半導体基板
１０にイオン注入を行い、ＬＤＤ構造を形成する。その
後、全面にＣＶＤ法にてＳｉＯ₂層を形成した後、この
ＳｉＯ₂層をエッチバックすることによって、ゲート電
極１３の側面にゲートサイドウオール１４を形成する。
次いで、半導体基板１０にイオン注入を施した後、イオ
ン注入された不純物の活性化アニール処理を行うことに
よって、ソース／ドレイン領域１５Ａ，１５Ｂを形成す
る。

【０１１５】［工程−１１０］次いで、全面に下層絶縁
層を形成した後、この下層絶縁層上に、選択用トランジ
スタＴＲ_Aの一方のソース／ドレイン領域１５Ａに接続
孔１６を介して電気的に接続されたビット線ＢＬ_Aを形
成する。具体的には、ＳｉＯ₂から成る下層絶縁層をＣ
ＶＤ法にて形成した後、一方のソース／ドレイン領域１
５Ａの上方の下層絶縁層に開口部をＲＩＥ法にて形成す
る。そして、かかる開口部内を含む下層絶縁層上に不純
物がドーピングされたポリシリコン層をＣＶＤ法にて形
成する。これによって、接続孔（コンタクトプラグ）１
６が形成される。次に、下層絶縁層上のポリシリコン層
をパターニングすることによって、ビット線ＢＬ_Aを形
成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ
法にて全面に形成する（図２参照）。尚、ＢＰＳＧから
成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９
００゜Ｃ×２０分間、上層絶縁層をリフローさせること
が好ましい。更には、必要に応じて、例えば化学的機械
的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及
び機械的に研磨し、あるいは又、エッチバックを行うこ
とによって、上層絶縁層を平坦化することが望ましい。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１７と呼
ぶ。

【０１１６】［工程−１２０］次に、他方のソース／ド
レイン領域１５Ｂの上方の絶縁層１７に開口部１８をＲ
ＩＥ法にて形成した後、かかる開口部１８内を、不純物
をドーピングしたポリシリコンで埋め込み、接続孔（コ
ンタクトプラグ）１９を完成させる。ビット線ＢＬ
_Aは、下層絶縁層上を、図の左右方向に接続孔１９と接
触しないように延びている。尚、接続孔１９の頂面に、
拡散バリア層を形成してもよい。後の工程において、強
誘電体層を形成する際、強誘電体材料薄膜を形成した
後、高温での酸化熱処理を行い、酸素欠損の無い強誘電
体層を形成する必要がある。この酸化熱処理時、第１の
電極を構成する材料の原子と接続孔１９を構成する導電
材料の原子とが相互拡散し、不揮発性メモリの信頼性が
低下する虞がある。拡散バリア層を形成することによっ
て、このような相互拡散現象の発生を確実に防止するこ
とができる。

【０１１７】尚、接続孔１９は、絶縁層１７に形成され
た開口部１８内に、例えば、タングステン、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ₂、ＭｏＳ
ｉ₂等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできる。接
続孔１９の頂面は絶縁層１７の表面と略同じ平面に存在
していてもよいし、接続孔１９の頂部が絶縁層１７の表
面に延在していてもよい。タングステンにて開口部１８
を埋め込み、接続孔１９を形成する条件を、以下の表４
に例示する。尚、タングステンにて開口部１８を埋め込
む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロン
スパッタリング法にて開口部１８内を含む絶縁層１７の
上に形成することが好ましい。ここで、Ｔｉ層及びＴｉ
Ｎ層を形成する理由は、オーミックな低コンタクト抵抗
を得ること、ブランケットタングステンＣＶＤ法におけ
る半導体基板１０の損傷発生の防止、タングステンの密
着性向上のためである。

【０１１８】 ［表４］ Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ形成条件 使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ₂＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ ［工程−１３０］次に、絶縁層１７上に、ＴｉＮから成
る密着層２０をスパッタリング法にて形成することが望
ましい。そして、密着層上にＩｒから成る第１の電極
（下部電極）２１を構成する第１の電極材料層（厚さ約
１５０ｎｍ）を、例えばスパッタリング法にて形成し、
第１の電極材料層及び密着層２０をフォトリソグラフィ
技術及びドライエッチング技術に基づきパターニングす
ることによって、第１の電極２１を得ることができる
（図３参照）。尚、以下の工程においても、第１の電極
材料層を形成する前に、絶縁層や層間絶縁層上に密着層
を形成することが望ましい。尚、第１の電極２１は、ス
パッタリング法の他、ＣＶＤ法やメッキ法等によって形
成することもできる。

【０１１９】［工程−１４０］その後、例えばＭＯＣＶ
Ｄ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘
電体材料（具体的には、例えば、結晶化温度７５０゜Ｃ
のＢｉ₂ＳｒＴａ₂Ｏ₉）から成る強誘電体薄膜を全面に
形成する。その後、２５０゜Ｃの空気中で乾燥処理を行
った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理
を施し、結晶化を促進させる。次いで、Ｂｉ₂ＳｒＴａ₂
Ｏ₉薄膜をパターニングして強誘電体層２２を形成す
る。

【０１２０】［工程−１５０］次に、厚さ約１００ｎｍ
のＩｒ層を、例えばスパッタリング法にて全面に形成し
た後、フォトリソグラフィ技術及びドライエッチング技
術に基づき、Ｉｒ層をパターニングして、プレート線を
兼ねた第２の電極２３を形成する（図４参照）。尚、第
２の電極２３は、スパッタリング法の他、ＣＶＤ法やメ
ッキ法等によって形成することもできる。エッチングに
よって、強誘電体層２２にダメージが加わる場合には、
ダメージ回復に必要とされる温度にて、熱処理を行えば
よい。具体的には、微量の酸化性ガスを含む不活性ガス
雰囲気、例えば、酸素ガスを１体積％含む窒素ガス雰囲
気（窒素ガス：９９体積％）中で、７００゜Ｃ、１時間
の熱処理を施こせばよい。

【０１２１】［工程−１６０］その後、Ａｌ₂Ｏ₃から成
る厚さ約３０ｎｍの水素ガス不透過層２４を全面にスパ
ッタリング法にて形成する。次いで、ＡｌＮから成る厚
さ約１００ｎｍの熱拡散層２５をスパッタリング法にて
形成した後、フォトリソグラフィ技術及びドライエッチ
ング技術によって、熱拡散層２５及び水素ガス不透過層
２４の不要部分を除去する。尚、水素ガス不透過層２４
をＡｌ₂Ｏ₃から構成したが、後工程において、熱拡散層
２５上に形成する絶縁膜２７Ａの成膜時に、第２の電極
２３を構成する金属の触媒作用が原因となって発生する
水素により強誘電体層２２が還元されることを防止し、
且つ、水素ガス不透過層２４の上に成膜する熱拡散層２
５と第２の電極２３との間で絶縁材料層としての役割を
果たす物質であれば、如何なる材料をも用いることがで
きる。

【０１２２】［工程−１７０］最後に、全面に絶縁膜２
７Ａを形成し、周辺回路（図示せず）の配線を行う。こ
うして、図１に示す不揮発性メモリを得ることができ
る。

【０１２３】各第２の電極２３はプレート線ＰＬを兼ね
ていなくともよい。この場合には、絶縁膜２７Ａの形成
完了後、第２の電極２３の上方の絶縁膜２７Ａに開口部
を形成し、次いで、絶縁膜２７Ａ上に、かかる開口部内
にまで延在するプレート線を形成すればよい。

【０１２４】例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る強誘
電体薄膜２２ＡのＭＯＣＶＤ法に基づく形成条件を以下
の表５に例示する。尚、表５中、「ｔｈｄ」は、テトラ
メチルヘプタンジネートの略である。また、表５に示し
たソース原料はテトラヒドロフラン（ＴＨＦ）を主成分
とする溶媒中に溶解されている。

【０１２５】 ［表５］ ＭＯＣＶＤ法による形成 ソース材料 ：Ｓｒ（ｔｈｄ）₂−tetraglyme Ｂｉ（Ｃ₆Ｈ₅）₃ Ｔａ（Ｏ−ｉＣ₃Ｈ₇）₄（ｔｈｄ） 形成温度 ：４００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ₂＝１０００／１０００ｃｍ³ 形成速度 ：５〜２０ｎｍ／分

【０１２６】あるいは又、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはＲＦスパッタリング法にて全面に形成
することもできる。これらの場合の形成条件を、それぞ
れ、以下の表６、表７、表８に例示する。尚、ゾル−ゲ
ル法によって厚い強誘電体薄膜を形成する場合、所望の
回数、スピンコート及び乾燥、あるいはスピンコート及
び焼成（又は、アニール処理）を繰り返せばよい。

【０１２７】［表６］ パルスレーザアブレーション法による形成 ターゲット：Ｂｉ₂ＳｒＴａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 形成温度 ：４００〜８００゜Ｃ 酸素濃度 ：３Ｐａ

【０１２８】［表７］ ゾル−ゲル法による形成 原料：Ｂｉ（ＣＨ₃（ＣＨ₂）₃ＣＨ（Ｃ₂Ｈ₅）ＣＯＯ）₃ ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）₃］ Ｓｒ（ＣＨ₃（ＣＨ₂）₃ＣＨ（Ｃ₂Ｈ₅）ＣＯＯ）₂ ［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯ
ｃ）₂］ Ｔａ（ＯＥｔ）₅ ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：７００〜８００゜Ｃ×１時間（必要に応じてＲＴ
Ａ処理を加える）

【０１２９】［表８］ ＲＦスパッタリング法による形成 ターゲット：Ｂｉ₂ＳｒＴａ₂Ｏ₉セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ² 雰囲気圧力：０．２〜１．３Ｐａ 形成温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ₂の流量比＝２／１〜９／１

【０１３０】強誘電体層を、ＰＺＴあるいはＰＬＺＴか
ら構成するときの、マグネトロンスパッタリング法によ
るＰＺＴあるいはＰＬＺＴの形成条件を以下の表９に例
示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパ
ッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又
は、ＭＯＣＶＤ法にて形成することもできる。

【０１３１】［表９］ ターゲット ：ＰＺＴあるいはＰＬＺＴ プロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 形成温度 ：５００゜Ｃ

【０１３２】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表１０に例示する。

【０１３３】［表１０］ ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²） 形成温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ

【０１３４】メモリセルあるいはメモリユニットの下に
熱拡散層を設けてもよい。あるいは又、メモリセルある
いはメモリユニットの下及び上方に熱拡散層を設けても
よい。これらの場合、［工程−１２０］と［工程−１３
０］との間で、例えば、ＡｌＮから成る熱拡散層を上層
絶縁層の上に形成すればよい。あるいは又、上記［工程
−１００］〜［工程−１６０］までを実行し、更に全面
に絶縁膜を形成して得られた不揮発性メモリと、第２の
基板上に絶縁膜、熱拡散層、水素ガス不透過層、第２の
電極、強誘電体層、第１の電極、絶縁膜を順次、形成し
て得られたメモリセルあるいはメモリユニットとを、こ
のメモリセルあるいはメモリユニットにおける絶縁膜
と、この不揮発性メモリにおける絶縁膜とを張り合わせ
た後、第２の基板を研磨することによって、メモリセル
あるいはメモリユニットが積層され、しかも、メモリセ
ルあるいはメモリユニットの下及び上方に熱拡散層が設
けられた不揮発性メモリを得ることもできる。これらの
製造方法は、以下に説明する各種の実施の形態において
も適用することができる。

【０１３５】また、［工程−１４０］において強誘電体
薄膜を全面に形成した後、その上にＩｒ層をスパッタリ
ング法にて形成し、次いで、フォトリソグラフィ技術及
びドライエッチング技術に基づき、Ｉｒ層、強誘電体薄
膜を、順次、パターニングしてもよい。このような手順
で得られた不揮発性メモリの模式的な一部断面図を図５
に示すが、熱拡散層２５は、第２の電極２３及び第１の
電極２１の上方に形成されている。尚、このようなメモ
リセルの構造を、他の実施の形態におけるメモリセルや
メモリユニットにも適用することができる。

【０１３６】図６に回路図を示す実施の形態１の不揮発
性メモリにおいては、対となったメモリセルＭＣ_Am，Ｍ
Ｃ_Bmに相補的なデータを書き込むことで１ビットを記憶
する。また、２つの選択用トランジスタＴＲ_A，ＴＲ
_Bと、８個のメモリセルＭＣ_Am，ＭＣ_Bmによって、１つ
のメモリユニット（アクセス単位ユニット）が構成さ
れ、４ビットを記憶する。実際の不揮発性メモリにおい
ては、この４ビットを記憶するメモリユニットの集合が
アクセス単位ユニットとしてアレイ状に配設されてい
る。２つの選択用トランジスタＴＲ_A，ＴＲ_Bは、ワード
線ＷＬによって同時に制御される。

【０１３７】このような不揮発性メモリからデータを読
み出し、再書き込みする方法の一例について、以下、説
明する。尚、一例として、対となったメモリセルＭ
Ｃ_A1，ＭＣ_B1から相補的な１ビットのデータを読み出す
ものとし、メモリセルＭＣ_A1にはデータ「１」が、メモ
リセルＭＣ_B1にはデータ「０」が記憶されているとす
る。図７に動作波形を示す。尚、図７中、括弧内の数字
は、以下に説明する工程の番号と対応している。

【０１３８】（１）待機状態では、ビット線ＢＬ_A，Ｂ
Ｌ_B、ワード線ＷＬ、全プレート線ＰＬ _mが０ボルトとな
っている。更には、共通ノードＣＮ_A，ＣＮ_Bも０ボルト
で浮遊状態となっている。

【０１３９】（２）データ読み出し時、選択プレート線
ＰＬ₁にＶ_ccを印加する。このとき、選択メモリセルＭ
Ｃ_A1にはデータ「１」が記憶されているので、強誘電体
層に分極反転が生じ、蓄積電荷量が増加し、共通ノード
ＣＮ_Aの電位が上昇する。一方、選択メモリセルＭＣ_B1
にはデータ「０」が記憶されているので、強誘電体層に
分極反転が生ぜず、共通ノードＣＮ_Bの電位は殆ど上昇
しない。即ち、共通ノードＣＮ_A，ＣＮ_Bは、非選択メモ
リセルの強誘電体層を介して複数の非選択プレート線Ｐ
Ｌ_j（ｊ＝２，３，４）にカップリングされているの
で、共通ノードＣＮ_Bの電位は０ボルトに比較的近いレ
ベルに保たれる。このようにして、選択メモリセルＭＣ
_A1，ＭＣ_B1に記憶されたデータに依存して共通ノードＣ
Ｎ_A，ＣＮ_Bの電位に変化が生じる。従って、選択メモリ
セルＭＣ_A1の強誘電体層には、分極反転に十分な電界を
与えることができる。

【０１４０】（３）次に、ビット線ＢＬ_A，ＢＬ_Bを浮遊
状態とし、ワード線ＷＬをハイレベルとすることによっ
て、選択用トランジスタＴＲ_A，ＴＲ_Bをオン状態とす
る。これによって、選択メモリセルＭＣ_A1に記憶された
データに基づき共通の第１の電極（共通ノードＣＮ_A）
に生じた電位により、ビット線ＢＬ_Aに電位が生じる。
一方、ビット線ＢＬ_Bの電位は僅かしか上昇しない。

【０１４１】（４）次いで、ワード線ＷＬをローレベル
とすることによって、選択用トランジスタＴＲ_A，ＴＲ_B
をオフ状態とする。

【０１４２】（５）その後、ビット線ＢＬ_A，ＢＬ_Bの電
位をセンスアンプＳＡにてラッチし、センスアンプＳＡ
を活性化してデータを増幅し、データの読み出し動作を
完了する。

【０１４３】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。

【０１４４】（６）そのために、先ず、ビット線Ｂ
Ｌ_A，ＢＬ_BをセンスアンプＳＡによって充放電させ、ビ
ット線ＢＬ_AにＶ_ccを印加し、ビット線ＢＬ_Bに０ボルト
を印加する。一方、非選択プレート線ＰＬ_j（ｊ＝２，
３，４）の電位を（１／２）Ｖ_ccとする。

【０１４５】（７）その後、ワード線ＷＬをハイレベル
とすることによって、選択用トランジスタＴＲ_A，ＴＲ_B
をオン状態とする。これによって、共通ノードＣＮ_A，
ＣＮ_Bの電位はビット線ＢＬ_A，ＢＬ_Bの電位と等しくな
る。即ち、選択メモリセルＭＣ_A1に記憶されていたデー
タが「１」であるので、共通ノードＣＮ_Aの電位はＶ_cc
となる。一方、選択メモリセルＭＣ_B1に記憶されていた
データが「０」であるので、共通ノードＣＮ_Bの電位は
０ボルトとなる。選択プレート線ＰＬ₁の電位はＶ_ccの
ままであるが故に、また、共通ノードＣＮ_Bの電位が０
ボルトであるが故に、選択メモリセルＭＣ_B1にはデータ
「０」が再書き込みされる。

【０１４６】（８）次に、選択プレート線ＰＬ₁の電位
を０ボルトとする。これによって、選択メモリセルＭＣ
_A1に記憶されていたデータが「１」であるが故に、共通
ノードＣＮ_Aの電位がＶ_ccであり、データ「１」がメモ
リセルＭＣ_A1に再書き込みされる。選択メモリセルＭＣ
_B1にはデータ「０」が既に再書き込みされており、選択
メモリセルＭＣ_B1に変化は生じない。

【０１４７】（９）その後、ビット線ＢＬ_A，ＢＬ_Bを０
ボルトとする。

【０１４８】（１０）最後に、非選択プレート線ＰＬ_j
を０ボルトとし、ワード線ＷＬをローレベルとすること
によって、選択用トランジスタＴＲ_A，ＴＲ_Bをオフ状態
とする。

【０１４９】他のメモリセルＭＣ_Aj，ＭＣ_Bj（ｊ＝２，
３，４）からデータを読み出し、データを再書き込みす
る場合には、同様の操作を繰り返す。

【０１５０】図８に回路図を示すように、不揮発性メモ
リＭ_Aを構成する選択用トランジスタＴＲ_Aと、不揮発性
メモリＭ_Bを構成する選択用トランジスタＴＲ_Bとをワー
ド線ＷＬ₁及びワード線ＷＬ₂によって独立して制御すれ
ば、メモリセルＭＣ_Am、メモリセルＭＣ_Bmのそれぞれに
１ビットのデータを記憶することができる。以下、この
ような構成の不揮発性メモリからデータを読み出し、再
書き込みする方法の一例について説明する。尚、一例と
して、メモリセルＭＣ_A1から１ビットのデータを読み出
すものとする。図９に動作波形を示す。尚、図９中、括
弧内の数字は、以下に説明する工程の番号と対応してい
る。

【０１５１】（１）待機状態では、ビット線ＢＬ_A，Ｂ
Ｌ_B、ワード線ＷＬ₁，ＷＬ₂、全プレート線ＰＬ_mが０ボ
ルトとなっている。更には、共通ノードＣＮ_A，ＣＮ_Bも
０ボルトで浮遊状態となっている。

【０１５２】（２）データ読み出しが開始されると、先
ず、選択されたメモリユニット（アクセス単位ユニッ
ト）における全プレート線ＰＬ_m（ｍ＝１，２，３，
４）を（１／２）Ｖ_cc（但し、Ｖ_ccは電源電圧）にプレ
チャージし、更に、ビット線ＢＬ_A，ＢＬ_Bを（１／２）
Ｖ_ccにプレチャージする。その後、ワード線ＷＬ₁，Ｗ
Ｌ₂をハイレベルとすることによって、選択用トランジ
スタＴＲ_A，ＴＲ_Bをオン状態とする。これによって、共
通の第１の電極２１（共通ノードＣＮ_A，ＣＮ_B）がビッ
ト線ＢＬ_A，ＢＬ_Bに接続され、共通ノードＣＮ_A，ＣＮ_B
の電位は（１／２）Ｖ _ccとなる。

【０１５３】（３）次いで、非選択のワード線ＷＬ₂を
ローレベルとすることによって、選択用トランジスタＴ
Ｒ_Bをオフ状態とする。これによって、非選択の共通ノ
ードＣＮ_Bは、電位が（１／２）Ｖ_ccのまま、浮遊状態
となる。

【０１５４】（４）その後、選択プレート線ＰＬ₁、及
び、ビット線ＢＬ_Aを接地線（図示せず）を介して０ボ
ルトまで放電させる。このとき、ビット線ＢＬ_Aに接続
されている共通ノードＣＮ_Aも０ボルトとなる。ビット
線ＢＬ_Aの放電が完了したならば、接地線とビット線Ｂ
Ｌ_Aとの電気的な接続を解き、ビット線ＢＬ_Aを浮遊状態
とする。

【０１５５】（５）次に、選択プレート線ＰＬ₁にＶ_cc
を印加し、一方、ビット線ＢＬ_Bに（即ち、参照側ビッ
ト線）に、データ「１」の読み出し電位と、データ
「０」の読み出し電位の中間の参照電位を与える。これ
によって、データ「１」を記憶していたメモリセルＭＣ
_A1からは反転電荷が放出される。以上の結果、ビット線
ＢＬ_A，ＢＬ_Bの間に電位差が生じる。次に、センスアン
プＳＡを活性化して、かかるビット線ＢＬ_A，ＢＬ_Bの間
の電位差をデータとして読み出す。

【０１５６】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。

【０１５７】（６）その後、ビット線ＢＬ_A，ＢＬ_Bを、
センスアンプＳＡによって充放電させ、メモリセルＭＣ
_A1にデータ「１」が記憶されていた場合には、ビット線
ＢＬ_AにＶ_ccを印加し、メモリセルＭＣ_A1にデータ
「０」が記憶されていた場合には、ビット線ＢＬ_Aに０
ボルトを印加する。一方、ビット線ＢＬ_Bには０ボルト
を印加する。その結果、メモリセルＭＣ_A1にデータ
「０」が記憶されていた場合には、データ「０」が再び
書き込まれる。

【０１５８】（７）その後、選択プレート線ＰＬ₁を０
ボルトとすることによって、メモリセルＭＣ_A1にデータ
「１」が記憶されていた場合には、データ「１」が再び
書き込まれる。

【０１５９】（８）データの読み出しを終了する場合に
は、次いで、ビット線ＢＬ_A，ＢＬ_Bを０ボルトまで放電
する。次に、プレート線ＰＬ_m（ｍ＝１，２，３，４）
を０ボルトまで放電した後、非選択のワード線ＷＬ₂を
再びハイレベルとし、選択用トランジスタＴＲ_A，ＴＲ_B
をオン状態として、メモリユニット（アクセス単位ユニ
ット）の全ての共通ノードＣＮ_A，ＣＮ_Bを０ボルトとす
る。

【０１６０】尚、引き続き、次のメモリセルのデータを
読み出す場合には、再び、全プレート線ＰＬ_m（ｍ＝
１，２，３，４）を（１／２）Ｖ_ccにプレチャージし、
上述の（２）〜（７）の動作を繰り返す。

【０１６１】（実施の形態２）実施の形態２は、実施の
形態１の変形である。実施の形態２においては、第１の
電極２１を所謂ダマシン構造とする。以下、半導体基板
等の模式的な一部端面図である図１０〜図１３を参照し
て、実施の形態２の不揮発性メモリの製造方法を説明す
る。

【０１６２】［工程−２００］先ず、実施の形態１の
［工程−１００］〜［工程−１２０］と同様の工程を実
行する。

【０１６３】［工程−２１０］次いで、例えばＳｉＮか
ら成る絶縁膜１７Ａを絶縁層１７上に形成する。そし
て、第１の電極を形成すべき部分の絶縁膜１７Ａに溝部
１７Ｂを形成する（図１０参照）。次に、溝部１７Ｂ内
を含む絶縁膜１７Ａ上に、ＴｉＮから成る密着層２０を
スパッタリング法にて形成し、密着層上にＩｒから成る
第１の電極（下部電極）２１を構成する第１の電極材料
層を、例えばスパッタリング法にて形成する（図１１参
照）。その後、絶縁膜１７Ａ上の第１の電極材料層及び
密着層をＣＭＰ法やスパッタエッチング法にて除去する
ことによって、溝部１７Ｂ内に埋め込まれた第１の電極
２１を得ることができる（図１２参照）。

【０１６４】［工程−２２０］その後、実施の形態１の
［工程−１４０］〜［工程−１７０］と同様の工程を実
行することによって、図１３に模式的な一部断面図を示
す不揮発性メモリを得ることができる。

【０１６５】尚、絶縁層１７上に第１の電極２１を形成
した後、全面に絶縁膜を形成し、第１の電極２１の上の
絶縁膜を除去し、第１の電極２１と第１の電極２１との
間を絶縁膜で埋め込むことによって、ダマシン構造を有
する第１の電極２１を形成することもできる。

【０１６６】実施の形態２にて説明した第１の電極の構
造を、後述する各種の実施の形態に適用することができ
る。

【０１６７】（実施の形態３）実施の形態３も、実施の
形態１の変形である。実施の形態３においては、熱拡散
層を、下から、ＡｌＮから成る第１の熱拡散層と、その
上に形成された銅（Ｃｕ）から成る第２の熱拡散層との
積層構造とする。

【０１６８】実施の形態３においては、実施の形態１の
［工程−１５０］と同様の工程が完了した後、メモリユ
ニット上に熱拡散層を形成する。具体的には、全面にＡ
ｌＮから成る第１の熱拡散層とをスパッタリング法にて
形成し、次いで、第１の熱拡散層上に、銅（Ｃｕ）から
成る第２の熱拡散層をスパッタリング法にて形成する。
その後、フォトリソグラフィ技術及びドライエッチング
技術によって、第１及び第２の熱拡散層の不要部分を除
去し、次いで、実施の形態１の［工程−１７０］と同様
の工程を実行する。

【０１６９】電気絶縁性を有するＡｌＮを第２の電極２
３に近い第１の熱拡散層として用い、熱伝導性に非常に
優れているＣｕを第２の熱拡散層として用いることによ
り、発生した熱が第１の熱拡散層を伝導し、更に、第１
の熱拡散層内の温度分布を第２の熱拡散層によってすば
やく均一化することができる。これにより、不揮発性メ
モリが動作時に発熱しても、その内部温度分布を一層効
果的に均一化できると共に、熱拡散層に金属を用いるこ
とによる不揮発性メモリの誤動作等を防止することがで
きる。即ち、このような構成の積層構造の熱拡散層は、
シールド層としての機能をも有する。

【０１７０】メモリセルあるいはメモリユニットの下に
積層構造を有する熱拡散層を設けてもよい。あるいは
又、メモリセルあるいはメモリユニットの下及び上方に
積層構造を有する熱拡散層を設けてもよい。これらの場
合、実施の形態１の［工程−１２０］と［工程−１３
０］との間で、例えば、銅（Ｃｕ）から成る第２の熱拡
散層を上層絶縁層上に形成し、次いで、第２の熱拡散層
の上にＡｌＮから成る第１の熱拡散層を形成すればよ
い。

【０１７１】実施の形態３にて説明した熱拡散層の構造
を、実施の形態２あるいは後述する各種の実施の形態に
適用することもできる。

【０１７２】（実施の形態４）実施の形態４は、本発明
の第６の態様及び第７の態様に係る半導体メモリ（不揮
発性メモリ）、並びに、本発明の第６の態様及び第７の
態様に係る半導体メモリ（不揮発性メモリ）の製造方法
に関する。実施の形態４においても、キャパシタ層を強
誘電体材料から構成した。

【０１７３】図１４に模式的な一部断面図を示すよう
に、実施の形態４の不揮発性メモリの構造は、熱拡散層
２５の代わりにシールド層１２５が形成されている点を
除き、実質的に実施の形態１にて説明した不揮発性メモ
リと同様の構造を有する。尚、メモリセルＭＣ_AMの上方
にはシールド層１２５が形成されており、あるいは又、
メモリユニットＭＵ_Aの上方にはシールド層１２５が形
成されている。より具体的には、メモリセルＭＣ_AMある
いはメモリユニットＭＵ_Aを覆うようにＡｌ₂Ｏ₃から成
る水素ガス不透過層２４が形成され、水素ガス不透過層
２４とシールド層１２５との間には第１の絶縁膜２７Ａ
₁が形成され、シールド層１２５の上には第２の絶縁膜
２７Ａ₂が形成されている。また、シールド層１２５
は、図示しない領域において、半導体基板１０に形成さ
れた接地線に、絶縁層１７及び第１の絶縁膜２７Ａ₁に
形成されたプラグ（図示せず）を介して接続されてい
る。

【０１７４】実施の形態４の不揮発性メモリは、以下の
方法で製造することができる。

【０１７５】即ち、実施の形態１の［工程−１００］〜
［工程−１５０］を実行した後、Ａｌ₂Ｏ₃から成る厚さ
約３０ｎｍの水素ガス不透過層２４を全面にスパッタリ
ング法にて形成した後、全面にＡｌＮから成る第１の絶
縁膜２７Ａ₁をスパッタリング法にて形成し、第１の絶
縁膜２７Ａ₁を平坦化処理する。次いで、第１の絶縁膜
２７Ａ₁及び絶縁層１７にプラグ形成のための開口部を
形成する。その後、Ｉｒ−Ｈｆ合金から成るシールド層
１２５をスパッタリング法にて開口部内を含む第１の絶
縁膜２７Ａ₁上に形成する。次いで、必要に応じて、フ
ォトリソグラフィ技術及びドライエッチング技術によっ
て、シールド層１２５の不要部分を除去する。最後に、
実施の形態１の［工程−１７０］と同様にして、全面に
第２の絶縁膜２７Ａ₂を形成し、周辺回路（図示せず）
の配線を行う。こうして、図１４に示す不揮発性メモリ
を得ることができる。

【０１７６】場合によっては、第１の絶縁膜２７Ａ₁の
形成を省略することもできる。

【０１７７】メモリセルあるいはメモリユニットの下方
にシールド層を設けてもよい。あるいは又、メモリセル
あるいはメモリユニットの下方及び上方にシールド層を
設けてもよい。これらの場合、実施の形態１の［工程−
１２０］と［工程−１３０］との間で、例えば、Ｉｒ−
Ｈｆ合金から成るシールド層を上層絶縁層上に形成し、
次いで、シールド層の上にＡｌＮから成る絶縁膜を形成
すればよい。以下に説明する各種の実施の形態において
も同様である。

【０１７８】実施の形態４の不揮発性メモリの動作は、
実施の形態１にて説明した不揮発性メモリの動作と同様
とすることができるので、詳細な説明は省略する。

【０１７９】（実施の形態５）実施の形態５は、本発明
の第１の態様及び第３の態様に係る半導体メモリ（不揮
発性メモリ）、並びに、本発明の第１の態様及び第３の
態様に係る半導体メモリ（不揮発性メモリ）の製造方法
に関する。実施の形態５においても、キャパシタ層を強
誘電体材料から構成した。

【０１８０】実施の形態５の不揮発性メモリの模式的な
一部断面図を図１５に示し、回路図を図１６及び図１７
に示す。尚、図１６及び図１７には、プレート線を共有
する隣接した２つの不揮発性メモリＭ_A，Ｍ_Bを示す。一
方、図１５においては、不揮発性メモリＭ_Aを図示す
る。これらの不揮発性メモリＭ_A，Ｍ_Bは同じ構造を有す
るが故に、以下、不揮発性メモリＭ_Aについて説明す
る。

【０１８１】実施の形態５の不揮発性メモリＭ_Aは、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）選択用トランジスタＴ
Ｒ_Aと、（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、
実施の形態５においては、Ｍ＝４）のメモリセルＭＣ_AM
から構成された、Ｎ個（但し、Ｎ≧２であり、実施の形
態５においては、Ｎ＝２）のメモリユニットＭＵ_ANと、
（Ｄ）Ｍ×Ｎ本のプレート線、から成る。

【０１８２】そして、Ｎ個のメモリユニットＭＵ_Anは、
層間絶縁層を介して積層されており、各メモリセルは、
第１の電極２１，３１とキャパシタ層（強誘電体層２
２，３２）と第２の電極２３，３３とから成り、各メモ
リユニットＭＵ_Anにおいて、メモリセルＭＣ_Anmの第１
の電極は共通であり、共通の第１の電極は、接続孔、選
択用トランジスタＴＲ_A、接続孔を介してビット線ＢＬ_A
に接続されている。具体的には、メモリユニットＭＵ_A1
において、メモリセルＭＣ_A1mの第１の電極２１は共通
であり（この共通の第１の電極２１を第１の共通ノード
ＣＮ_A1と呼ぶ）、共通の第１の電極２１（第１の共通ノ
ードＣＮ_A1）は、選択用トランジスタＴＲ _Aを介してビ
ット線ＢＬ_Aに接続されている。また、メモリユニット
ＭＵ_A2において、メモリセルＭＣ_A2mの第１の電極３１
は共通であり（この共通の第１の電極を第２の共通ノー
ドＣＮ_A2と呼ぶ）、共通の第１の電極３１（第２の共通
ノードＣＮ_A2）は、選択用トランジスタＴＲ_Aを介して
ビット線ＢＬ_Aに接続されている。更には、第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ
_Anにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）
のメモリセルＭＣ_Anmの第２の電極２３，３３は、第
［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ_(n-1)M+mに
接続されている。尚、このプレート線ＰＬ_(n-1)M+mは、
不揮発性メモリＭ_Bを構成する各メモリセルの第２の電
極２３，３３にも接続されている。

【０１８３】選択用トランジスタＴＲ_Aの一方のソース
／ドレイン領域１５Ａは接続孔１６を介してビット線Ｂ
Ｌ_Aに接続され、選択用トランジスタＴＲ_Aの他方のソー
ス／ドレイン領域１５Ｂは、絶縁層１７に形成された第
１層目の開口部１８に設けられた第１層目の接続孔１９
を介して、第１層目のメモリユニットＭＵ_A1における共
通の第１の電極２１（第１の共通ノードＣＮ_A1）に接続
されている。更には、選択用トランジスタＴＲ_Aの他方
のソース／ドレイン領域１５Ｂは、絶縁層１７に形成さ
れた第１層目の開口部１８に設けられた第１層目の接続
孔１９、及び、層間絶縁層２７に形成された第２層目の
開口部２８に設けられた第２層目の接続孔２９を介し
て、第２層目のメモリユニットＭＵ_A2における共通の第
１の電極３１（第２の共通ノードＣＮ_A2）に接続されて
いる。尚、図中、参照番号３７Ａは絶縁膜である。

【０１８４】そして、各メモリユニットＭＵ_A1，ＭＵ_A2
を構成するメモリセルＭＣ_A1m，ＭＣ_A2mの上方には、熱
拡散層２５，３５が形成されている。尚、参照番号２
４，３４は、Ａｌ₂Ｏ₃から成る水素ガス不透過層であ
る。

【０１８５】ビット線ＢＬ_AはセンスアンプＳＡに接続
されている。また、プレート線ＰＬ_{( n-1)M+m}はプレート
線デコーダ／ドライバＰＤに接続されている。更には、
ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接
続されている。ワード線ＷＬは、図１５の紙面垂直方向
に延びている。また、不揮発性メモリＭ_Aを構成するメ
モリセルＭＣ_A1mの第２の電極２３は、図１５の紙面垂
直方向に隣接する不揮発性メモリＭ_Bを構成するメモリ
セルＭＣ_B1mの第２の電極と共通であり、プレート線Ｐ
Ｌ_(n-1)M+mを兼ねている。更には、不揮発性メモリＭ_A
を構成するメモリセルＭＣ_A2mの第２の電極３３は、図
１５の紙面垂直方向に隣接する不揮発性メモリＭ_Bを構
成するメモリセルＭＣ_B2mの第２の電極と共通であり、
プレート線ＰＬ_(n-1)M+mを兼ねている。また、ワード線
ＷＬは、不揮発性メモリＭ_Aを構成する選択用トランジ
スタＴＲ_Aと、図１５の紙面垂直方向に隣接する不揮発
性メモリＭ_Bを構成する選択用トランジスタＴＲ_Bとで共
通である。

【０１８６】図１６に回路図を示す不揮発性メモリにお
いては、不揮発性メモリＭ_A，Ｍ_Bを構成する選択用トラ
ンジスタＴＲ_A，ＴＲ_Bは、同じワード線ＷＬに接続され
ている。そして、対となったメモリセルＭＣ_Anm，ＭＣ
_Bnm（ｎ＝１，２・・・，Ｎ、及び、ｍ＝１，２・・
・，Ｍ）に相補的な１ビットのデータが記憶される。こ
のような実施の形態５の不揮発性メモリからデータを読
み出し、再書き込みする方法は、実質的に、図７を参照
して説明した実施の形態１の不揮発性メモリの動作と同
様とすることができるので、詳細な説明は省略する。

【０１８７】また、図１７に回路図を示す実施の形態５
の不揮発性メモリにおいては、不揮発性メモリＭ_Aを構
成する選択用トランジスタＴＲ_Aはワード線ＷＬ₁に接続
され、不揮発性メモリＭ_Bを構成する選択用トランジス
タＴＲ_Bはワード線ＷＬ₂に接続されている。ワード線Ｗ
Ｌ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに接続
されている。そして、メモリセルＭＣ_Anm及びメモリセ
ルＭＣ_Bnmを独立して制御し、対となったビット線Ｂ
Ｌ_A，ＢＬ_Bの一方に参照電圧を印加することによって、
メモリセルＭＣ_Anm，ＭＣ_Bnmのそれぞれから１ビットの
データを読み出す。このような実施の形態５の不揮発性
メモリからデータを読み出し、再書き込みする方法は、
実質的に、図９を参照して説明した実施の形態１の不揮
発性メモリの動作と同様とすることができるので、詳細
な説明は省略する。尚、メモリセルＭＣ_Anm及びメモリ
セルＭＣ_Bnmを同時に制御すれば、対となったメモリセ
ルＭＣ_{An m}，ＭＣ_Bnm（ｎ＝１，２・・・，Ｎ、及び、ｍ
＝１，２・・・，Ｍ）に相補的な１ビットのデータが記
憶される。このような実施の形態５の不揮発性メモリか
らデータを読み出し、再書き込みする方法は、実質的
に、図７を参照して説明した実施の形態１の不揮発性メ
モリの動作と同様とすることができるので、詳細な説明
は省略する。

【０１８８】以下、実施の形態５の不揮発性メモリの製
造方法を説明する。

【０１８９】［工程−５００］先ず、実施の形態１の
［工程−１００］と同様にして、不揮発性メモリにおけ
る選択用トランジスタＴＲ_Aとして機能するＭＯＳ型ト
ランジスタを半導体基板１０に形成する。次いで、実施
の形態１の［工程−１１０］と同様にして、全面に下層
絶縁層を形成した後、この下層絶縁層上に、選択用トラ
ンジスタＴＲ_Aの一方のソース／ドレイン領域１５Ａに
接続孔１６を介して電気的に接続されたビット線ＢＬ_A
を形成する。その後、全面に上層絶縁層を形成した後、
実施の形態１の［工程−１２０］と同様にして、選択用
トランジスタＴＲ_Aの他方のソース／ドレイン領域１５
Ｂの上方の上層絶縁層及び下層絶縁層（絶縁層１７）の
部分に第１層目の開口部１８を形成する。そして、第１
層目の接続孔１９を第１層目の開口部１８内に形成す
る。

【０１９０】［工程−５１０］その後、実施の形態１の
［工程−１３０］、［工程−１４０］及び［工程−１５
０］と同様にして、上層絶縁層（絶縁層１７）上に、第
１の電極２１と強誘電体層２２と第２の電極２３とから
成り、共通の第１の電極２１（共通ノードＣＮ _A1）が第
１層目の接続孔１９に接続された第１層目のメモリユニ
ットＭＵ_A1を得ることができる。

【０１９１】［工程−５２０］次いで、実施の形態１の
［工程−１６０］と同様にして、水素ガス不透過層２４
及び熱拡散層２５を形成する。

【０１９２】［工程−５３０］その後、 全面に第ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ−
１）の層間絶縁層を形成し、 第ｎ’層目の層間絶縁層上に、共通の第１の電極が選
択用トランジスタを介してビット線に接続された第
（ｎ’＋１）層目のメモリユニットを形成し、 第（ｎ’＋１）層目のメモリユニットの上方に熱拡散
層を形成する工程を、ｎ’を１から（Ｎ−１）まで１つ
ずつインクリメントしながら繰り返す。尚、の工程
は、ｎ’＝（Ｎ−１）の場合、実行してもよいし、実行
しなくともよい。

【０１９３】実施の形態５においては、Ｎ＝２であるが
故に、ｎ’＝１となる。

【０１９４】従って、 全面に第１層目の層間絶縁層２７を形成し、 第１層目の層間絶縁層２７上に、共通の第１の電極３
１（第２の共通ノードＣＮ_A2）が選択用トランジスタＴ
Ｒ_Aを介してビット線ＢＬ_Aに接続された第２層目のメモ
リユニットＭＵ_A2（第１の電極３１と強誘電体層３２と
第２の電極３３から構成される）を形成する。

【０１９５】更に、必要に応じて、 第２層目のメモリユニットＭＵ_A2の上方に熱拡散層３
５を形成する。

【０１９６】その後、［工程−１７０］と同様にして、
全面に絶縁膜３７Ａを形成し、周辺回路（図示せず）の
配線を行う。こうして、図１５に示す不揮発性メモリを
得ることができる。

【０１９７】尚、の工程が完了した後、全面に、実施
の形態１の［工程−１６０］と同様にして水素ガス不透
過層３４を形成することが好ましい。

【０１９８】強誘電体層３２を構成する強誘電体材料
を、例えば、結晶化温度７００゜ＣのＢｉ₂Ｓｒ（Ｔａ
_1.5Ｎｂ_0.5）Ｏ₉から構成することが好ましく、この場
合、強誘電体層３２に対して、結晶化促進のための熱処
理を、７００゜Ｃの酸素ガス雰囲気で１時間、行えばよ
い。メモリユニットが積層された構造を有する後述する
実施の形態においても同様とすることが望ましい。ま
た、各第２の電極はプレート線を兼ねていなくともよ
い。この場合には、絶縁膜３７Ａの形成完了後、第２の
電極２３及び第２の電極３３の上方の絶縁膜３７Ａに開
口部を形成し、次いで、絶縁膜３７Ａ上に、かかる開口
部内にまで延在するプレート線を形成すればよい。

【０１９９】（実施の形態６）実施の形態６は、本発明
の第６の態様及び第８の態様に係る半導体メモリ（不揮
発性メモリ）、並びに、本発明の第６の態様及び第８の
態様に係る半導体メモリ（不揮発性メモリ）の製造方法
に関する。実施の形態６においても、キャパシタ層を強
誘電体材料から構成した。

【０２００】図１８に模式的な一部断面図を示すよう
に、実施の形態６の不揮発性メモリの構造は、熱拡散層
２５，３５の代わりにシールド層１２５，１３５が形成
されている点を除き、実質的に実施の形態５にて説明し
た不揮発性メモリと同様の構造を有する。尚、メモリセ
ルＭＣ_ANMを覆うようにＡｌ₂Ｏ₃から成る水素ガス不透
過層（図示せず）が形成され、水素ガス不透過層とシー
ルド層１２５，１３５との間には、それぞれ、絶縁膜２
７Ａ，３７Ａ₁が形成され、シールド層１２５，１３５
の上には、それぞれ、層間絶縁層２７及び絶縁膜３７Ａ
₂が形成されている。また、シールド層１２５は、図示
しない領域において、半導体基板１０に形成された接地
線に、絶縁層１７及び絶縁膜２７Ａに形成されたプラグ
（図示せず）を介して接続されている。更には、シール
ド層１３５は、図示しない領域において、半導体基板１
０に形成された接地線に、絶縁層１７、絶縁膜２７Ａ、
層間絶縁層２７、絶縁膜３７Ａ₁に形成されたプラグ
（図示せず）を介して接続されている。

【０２０１】実施の形態６の不揮発性メモリは、以下の
方法で製造することができる。

【０２０２】即ち、実施の形態１の［工程−１００］〜
［工程−１５０］を実行した後、Ａｌ₂Ｏ₃から成る厚さ
約３０ｎｍの水素ガス不透過層（図示せず）を全面にス
パッタリング法にて形成し、更に、全面にＡｌＮから成
る絶縁膜２７Ａをスパッタリング法にて形成した後、絶
縁膜２７Ａを平坦化処理する。次いで、絶縁膜２７Ａ及
び絶縁層１７にプラグ形成のための開口部を形成する。
その後、Ｉｒ−Ｈｆ合金から成るシールド層１２５をス
パッタリング法にて開口部内を含む絶縁膜２７Ａ上に形
成する。次いで、必要に応じて、フォトリソグラフィ技
術及びドライエッチング技術によって、シールド層１２
５の不要部分を除去する。

【０２０３】その後、 全面に第ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ−
１）の層間絶縁層を形成し、 第ｎ’層目の層間絶縁層上に、共通の第１の電極が選
択用トランジスタを介してビット線に接続された第
（ｎ’＋１）層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第（ｎ’＋１）層目のメモリユニ
ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
まで１つずつインクリメントしながら繰り返す。尚、
の工程は、ｎ’＝（Ｎ−１）の場合、実行してもよい
し、実行しなくともよい。

【０２０４】実施の形態６においては、Ｎ＝２であるが
故に、ｎ’＝１となる。

【０２０５】従って、 全面に第１層目の層間絶縁層２７を形成し、 第１層目の層間絶縁層２７上に、共通の第１の電極３
１（第２の共通ノードＣＮ_A2）が選択用トランジスタＴ
Ｒ_Aを介してビット線ＢＬ_Aに接続された第２層目のメモ
リユニットＭＵ_A2（第１の電極３１と強誘電体層３２と
第２の電極３３から構成される）を形成する。

【０２０６】更に、必要に応じて、 絶縁膜３７Ａ₁を形成した後、接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層１３５
を、第２層目のメモリユニットＭＵ_A2の上方（具体的に
は、第２の電極３３の上方の絶縁膜３７Ａ₁上）に形成
する。

【０２０７】その後、全面に絶縁膜３７Ａ₂を形成し
て、不揮発性メモリＭ_Aを完成させる。

【０２０８】尚、の工程が完了した後、全面に、実施
の形態１の［工程−１６０］と同様にして水素ガス不透
過層を形成し、更に、全面にＡｌＮから成る絶縁膜３７
Ａ₁をスパッタリング法にて形成した後、絶縁膜３７Ａ₁
を平坦化処理することが好ましい。

【０２０９】尚、シールド層１３５の形成を省略するこ
ともできる。即ち、の工程は、ｎ’＝（Ｎ−１）＝１
の場合、実行しなくともよい。このような場合に得られ
た不揮発性メモリの模式的な一部断面図を図１９に示
す。

【０２１０】場合によっては、絶縁膜２７Ａ，３７Ａ₁
の形成を省略することもできる。

【０２１１】実施の形態６の不揮発性メモリの動作は、
実施の形態５にて説明した不揮発性メモリの動作と同様
とすることができるので、詳細な説明は省略する。

【０２１２】（実施の形態７）実施の形態７は、本発明
の第１の態様及び第４の態様に係る半導体メモリ（不揮
発性メモリ）、並びに、本発明の第１の態様及び第４Ａ
の態様に係る半導体メモリ（不揮発性メモリ）の製造方
法に関する。実施の形態７の不揮発性メモリの模式的な
一部断面図を図２０に示し、回路図を図２１及び図２２
に示す。尚、図２１及び図２２には、プレート線を共有
する隣接した２つの不揮発性メモリＭ_A，Ｍ_Bを示す。一
方、図２０においては、不揮発性メモリＭ_Aを構成する
選択用トランジスタＴＲ_A1及びメモリセルＭＣ_A1mを図
示する。不揮発性メモリＭ_Aを構成する選択用トランジ
スタＴＲ_A2及びメモリセルＭＣ_A2mは、図２０の紙面垂
直方向に隣接して設けられている。これらの不揮発性メ
モリＭ_A，Ｍ_Bは同じ構造を有するが故に、更には、メモ
リユニットＭＵ_A2及び選択用トランジスタＴＲ_A2も、メ
モリユニットＭＵ_A1及び選択用トランジスタＴＲ_A1と同
様の構造を有するので、以下、不揮発性メモリＭ_A、メ
モリユニットＭＵ_A1、選択用トランジスタＴＲ_{A 1}につい
て説明する。

【０２１３】実施の形態７の不揮発性メモリＭ_Aは、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）Ｎ個（但し、Ｎ≧２で
あり、実施の形態７においては、Ｎ＝２）の選択用トラ
ンジスタＴＲ_ANと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２であり、実施の形態７においては、Ｍ＝４）のメモリ
セルＭＣ_ANMから構成された、Ｎ個のメモリユニットＭ
Ｕ_ANと、（Ｄ）Ｍ本のプレート線ＰＬ_M、から成る。

【０２１４】そして、Ｎ個のメモリユニットＭＵ_Anは、
絶縁層１７上に形成されている。各メモリセルは、第１
の電極とキャパシタ層（強誘電体層）と第２の電極とか
ら成る。具体的には、第１番目のメモリユニットＭＵ_A1
を構成する各メモリセルＭＣ _A1mは、第１の電極２１と
キャパシタ層（強誘電体層２２）と第２の電極２３とか
ら成り、第２番目のメモリユニットＭＵ_A2を構成する各
メモリセルＭＣ_A2mも、第１の電極２１とキャパシタ層
（強誘電体層２２）と第２の電極２３とから成る。更に
は、各メモリユニットＭＵ_Anにおいて、メモリセルＭＣ
_Anmの第１の電極２１は共通である。具体的には、第１
番目のメモリユニットＭＵ_A1において、メモリセルＭＣ
_A1mの第１の電極２１は共通である。この共通の第１の
電極２１を第１の共通ノードＣＮ_A1と呼ぶ場合がある。
また、第２番目のメモリユニットＭＵ_A2において、メモ
リセルＭＣ_A2mの第１の電極２１は共通である。この共
通の第１の電極２１を第２の共通ノードＣＮ_A2と呼ぶ場
合がある。更には、第ｎ番目（但し、ｎ＝１，２・・
・，Ｎ）のメモリユニットＭＵ_Anにおいて、第ｍ番目
（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の
電極２３は、メモリユニットＭＵ_An間で共通とされた第
ｍ番目のプレート線ＰＬ_mに接続されている。実施の形
態７においては、より具体的には、各プレート線は第２
の電極２３から延在している。

【０２１５】第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵ_Anにおける共通の第１の電極２１
（共通ノードＣＮ_An）は、接続孔１９、第ｎ番目の選択
用トランジスタＴＲ_An、接続孔１６を介してビット線Ｂ
Ｌ_Aに接続されている。具体的には、各選択用トランジ
スタＴＲ_A1，ＴＲ_A2の一方のソース／ドレイン領域１５
Ａはビット線ＢＬ_Aに接続され、各選択用トランジスタ
ＴＲ_A1，ＴＲ_A2の他方のソース／ドレイン領域１５Ｂの
それぞれは、絶縁層１７に形成された開口部１８に設け
られた接続孔１９を介して、メモリユニットＭＵ_A1，Ｍ
Ｕ_A2における共通の第１の電極２１（第１の共通ノード
ＣＮ_A1，ＣＮ_A2）のそれぞれに接続されている。

【０２１６】そして、各メモリユニットＭＵ_A1，ＭＵ_A2
の上方には、熱拡散層２５が形成されている。尚、参照
番号２４は、Ａｌ₂Ｏ₃から成る水素ガス不透過層であ
る。

【０２１７】ビット線ＢＬ_AはセンスアンプＳＡに接続
されている。また、プレート線ＰＬ_Mはプレート線デコ
ーダ／ドライバＰＤに接続されている。更には、ワード
線ＷＬ ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに
接続されている。ワード線ＷＬ ₁，ＷＬ₂は、図２０の紙
面垂直方向に延びている。また、不揮発性メモリＭ_Aを
構成するメモリセルＭＣ_A1mの第２の電極２３は、メモ
リセルＭＣ_A2mの第２の電極２３、図２０の紙面垂直方
向に隣接する不揮発性メモリＭ_Bを構成するメモリセル
ＭＣ_B1m，ＭＣ_B2mの第２の電極と共通であり、プレート
線ＰＬ_mを兼ねている。また、ワード線ＷＬ₁は、不揮発
性メモリＭ_Aを構成する選択用トランジスタＴＲ_A1と、
図２０の紙面垂直方向に隣接する不揮発性メモリＭ_Bを
構成する選択用トランジスタＴＲ_B1とで共通である。更
には、ワード線ＷＬ₂は、不揮発性メモリＭ_Aを構成する
選択用トランジスタＴＲ_A2と、図２０の紙面垂直方向に
隣接する不揮発性メモリＭ_Bを構成する選択用トランジ
スタＴＲ_B2とで共通である。

【０２１８】図２１に回路図を示す実施の形態７の不揮
発性メモリにおいては、不揮発性メモリＭ_A，Ｍ_Bを構成
する選択用トランジスタＴＲ_A1，ＴＲ_B1は、同じワード
線ＷＬ₁に接続され、選択用トランジスタＴＲ_A2，ＴＲ
_B2は、同じワード線ＷＬ₂に接続されている。そして、
対となったメモリセルＭＣ_Anm，ＭＣ_Bnm（ｎ＝１，２・
・・，Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相補的な１
ビットのデータが記憶される。このような実施の形態７
の不揮発性メモリからデータを読み出し、再書き込みす
る方法は、実質的に、図７を参照して説明した実施の形
態１の不揮発性メモリの動作と同様とすることができる
ので、詳細な説明は省略する。

【０２１９】また、図２２に回路図を示す実施の形態７
の不揮発性メモリにおいては、不揮発性メモリＭ_Aを構
成する選択用トランジスタＴＲ_A1はワード線ＷＬ₁₁に接
続され、選択用トランジスタＴＲ_A2はワード線ＷＬ₁₂に
接続され、不揮発性メモリＭ _Bを構成する選択用トラン
ジスタＴＲ_B1はワード線ＷＬ₂₁に接続され、選択用トラ
ンジスタＴＲ_B2はワード線ＷＬ₂₂に接続されている。ワ
ード線ＷＬ₁₁，ＷＬ₁₂，ＷＬ₂₁，ＷＬ₂₂は、ワード線デ
コーダ／ドライバＷＤに接続されている。そして、メモ
リセルＭＣ_Anm及びメモリセルＭＣ_Bnmを独立して制御
し、対となったビット線ＢＬ_A，ＢＬ_Bの一方に参照電圧
を印加することによって、メモリセルＭＣ _Anm，ＭＣ_Bnm
のそれぞれから１ビットのデータを読み出す。このよう
な実施の形態７の不揮発性メモリからデータを読み出
し、再書き込みする方法は、実質的に、図９を参照して
説明した実施の形態１の不揮発性メモリの動作と同様と
することができるので、詳細な説明は省略する。尚、メ
モリセルＭＣ_Anm及びメモリセルＭＣ_Bnmを同時に制御す
れば、対となったメモリセルＭＣ_Anm，ＭＣ_Bnm（ｎ＝
１，２・・・，Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相
補的な１ビットのデータが記憶される。このような実施
の形態７の不揮発性メモリからデータを読み出し、再書
き込みする方法は、実質的に、図７を参照して説明した
実施の形態１の不揮発性メモリの動作と同様とすること
ができるので、詳細な説明は省略する。

【０２２０】以下、実施の形態７の不揮発性メモリの製
造方法を説明する。

【０２２１】［工程−７００］先ず、実施の形態１の
［工程−１００］と同様にして、不揮発性メモリにおけ
る選択用トランジスタＴＲ_A1，ＴＲ_A2として機能するＮ
個のＭＯＳ型トランジスタを半導体基板１０に形成す
る。次いで、実施の形態１の［工程−１１０］と同様に
して、全面に下層絶縁層を形成した後、この下層絶縁層
上に、選択用トランジスタＴＲ_A1，ＴＲ_A2の一方のソー
ス／ドレイン領域１５Ａに接続孔１６を介して電気的に
接続されたビット線ＢＬ_Aを形成する。その後、全面に
上層絶縁層を形成した後、実施の形態１の［工程−１２
０］と同様にして、選択用トランジスタＴＲ_A1，ＴＲ_A2
の他方のソース／ドレイン領域１５Ｂの上方の上層絶縁
層及び下層絶縁層（絶縁層１７）の部分に開口部１８を
形成する。そして、接続孔１９を開口部１８内に形成す
る。

【０２２２】［工程−７１０］その後、実施の形態１の
［工程−１３０］、［工程−１４０］及び［工程−１５
０］と同様にして、上層絶縁層（絶縁層１７）上に、第
１の電極２１と強誘電体層２２と第２の電極２３とから
成り、共通の第１の電極２１（共通ノードＣＮ _A1）が第
１番目の接続孔１９に接続されたメモリユニットＭ
Ｕ_A1、及び、共通の第１の電極２１（共通ノードＣ
Ｎ_A2）が第２番目の接続孔１９に接続されたメモリユニ
ットＭＵ_A2を得ることができる。

【０２２３】［工程−７２０］次いで、実施の形態１の
［工程−１６０］と同様にして、水素ガス不透過層２４
及び熱拡散層２５を形成した後、［工程−１７０］と同
様にして、全面に絶縁膜２７Ａを形成し、周辺回路（図
示せず）の配線を行う。こうして、図２０に示す不揮発
性メモリを得ることができる。

【０２２４】（実施の形態８）実施の形態８は、本発明
の第６の態様及び第９の態様に係る半導体メモリ（不揮
発性メモリ）、並びに、本発明の第６の態様及び第９Ａ
の態様に係る半導体メモリ（不揮発性メモリ）の製造方
法に関する。実施の形態８においても、キャパシタ層を
強誘電体材料から構成した。

【０２２５】図２３に模式的な一部断面図を示すよう
に、実施の形態８の不揮発性メモリの構造は、熱拡散層
２５の代わりにシールド層１２５が形成されている点を
除き、実質的に実施の形態７にて説明した不揮発性メモ
リと同様の構造を有する。尚、メモリセルＭＣ_AMを覆う
ようにＡｌ₂Ｏ₃から成る水素ガス不透過層２４が形成さ
れ、水素ガス不透過層２４とシールド層１２５との間に
は第１の絶縁膜２７Ａ₁が形成され、シールド層１２５
の上には第２の絶縁膜２７Ａ₂が形成されている。ま
た、シールド層１２５は、図示しない領域において、半
導体基板１０に形成された接地線に、絶縁層１７及び第
１の絶縁膜２７Ａ₁に形成されたプラグ（図示せず）を
介して接続されている。

【０２２６】実施の形態８の不揮発性メモリは、以下の
方法で製造することができる。

【０２２７】即ち、実施の形態７の［工程−７００］〜
［工程−７１０］を実行した後、Ａｌ₂Ｏ₃から成る厚さ
約３０ｎｍの水素ガス不透過層２４を全面にスパッタリ
ング法にて形成した後、全面にＡｌＮから成る第１の絶
縁膜２７Ａ₁をスパッタリング法にて形成し、第１の絶
縁膜２７Ａ₁を平坦化処理する。次いで、第１の絶縁膜
２７Ａ₁及び絶縁層１７にプラグ形成のための開口部を
形成する。その後、Ｉｒ−Ｈｆ合金から成るシールド層
１２５をスパッタリング法にて開口部内を含む第１の絶
縁膜２７Ａ₁上に形成する。次いで、必要に応じて、フ
ォトリソグラフィ技術及びドライエッチング技術によっ
て、シールド層１２５の不要部分を除去する。最後に、
実施の形態１の［工程−１７０］と同様にして、全面に
第２の絶縁膜２７Ａ₂を形成し、周辺回路（図示せず）
の配線を行う。こうして、図２３に示す不揮発性メモリ
を得ることができる。

【０２２８】場合によっては、第１の絶縁膜２７Ａ₁の
形成を省略することもできる。

【０２２９】実施の形態８の不揮発性メモリの動作は、
実施の形態７にて説明した不揮発性メモリの動作と同様
とすることができるので、詳細な説明は省略する。

【０２３０】（実施の形態９）実施の形態９は、本発明
の第１の態様及び第４の態様に係る半導体メモリ（不揮
発性メモリ）の好ましい形態、並びに、本発明の第１の
態様及び第４Ｂの態様に係る半導体メモリ（不揮発性メ
モリ）の製造方法に関する。実施の形態９の不揮発性メ
モリの模式的な一部断面図を図２４に示す。回路図は、
図２１あるいは図２２に示したと同様である。不揮発性
メモリＭ_Bは、図２４の紙面垂直方向に隣接して設けら
れている。これらの不揮発性メモリＭ_A，Ｍ_Bは同じ構造
を有するが故に、以下、不揮発性メモリＭ_Aについて説
明する。

【０２３１】実施の形態９の不揮発性メモリＭ_Aも、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）Ｎ個（但し、Ｎ≧２で
あり、実施の形態９においては、Ｎ＝２）の選択用トラ
ンジスタＴＲ_ANと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２であり、実施の形態９においては、Ｍ＝４）のメモリ
セルＭＣ_ANMから構成された、Ｎ個のメモリユニットＭ
Ｕ_ANと、（Ｄ）Ｍ本のプレート線ＰＬ_M、から成る。

【０２３２】そして、Ｎ個のメモリユニットＭＵ_Anは、
層間絶縁層を介して積層されている。各メモリセルは、
第１の電極とキャパシタ層（強誘電体層）と第２の電極
とから成る。具体的には、第１番目（第１層目）のメモ
リユニットＭＵ_A1を構成する各メモリセルＭＣ_A1mは、
第１の電極２１とキャパシタ層（強誘電体層２２）と第
２の電極２３とから成り、第２番目（第２層目）のメモ
リユニットＭＵ_A2を構成する各メモリセルＭＣ_A2mは、
第１の電極３１とキャパシタ層（強誘電体層３２）と第
２の電極３３とから成る。更には、各メモリユニットＭ
Ｕ_Anにおいて、メモリセルＭＣ_Anmの第１の電極２１，
３１は共通である。具体的には、第１層目のメモリユニ
ットＭＵ_A1において、メモリセルＭＣ_A1mの第１の電極
２１は共通である。この共通の第１の電極２１を第１の
共通ノードＣＮ_A1と呼ぶ場合がある。また、第２層目の
メモリユニットＭＵ_A2において、メモリセルＭＣ_A2mの
第１の電極３１は共通である。この共通の第１の電極３
１を第２の共通ノードＣＮ _A2と呼ぶ場合がある。更に
は、第ｎ番目（第ｎ層目）（但し、ｎ＝１，２・・・，
Ｎ）のメモリユニットＭＵ_Anにおいて、第ｍ番目（但
し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極
２３，３３は、メモリユニットＭＵ_An間で共通とされた
第ｍ番目のプレート線ＰＬ_mに接続されている。実施の
形態９においては、より具体的には、各プレート線は、
第２の電極２３，３３から延在している。

【０２３３】第ｎ番目（第ｎ層目）（但し、ｎ＝１，２
・・・，Ｎ）のメモリユニットＭＵ _Anにおける共通の第
１の電極は、第ｎ番目の選択用トランジスタＴＲ_Anを介
してビット線ＢＬ_Aに接続されている。具体的には、各
選択用トランジスタＴＲ_A1，ＴＲ_A2の一方のソース／ド
レイン領域１５Ａは接続孔１６を介してビット線ＢＬ _A
に接続されている。また、第１番目の選択用トランジス
タＴＲ_A1の他方のソース／ドレイン領域１５Ｂは、絶縁
層１７に形成された第１層目の開口部１８に設けられた
第１層目の接続孔１９₁を介して、第１層目のメモリユ
ニットＭＵ_A1における共通の第１の電極２１（第１の共
通ノードＣＮ_A1）に接続されている。また、第２番目の
選択用トランジスタＴＲ_A2の他方のソース／ドレイン領
域１５Ｂは、絶縁層１７に形成された第１層目の開口部
１８に設けられた第１層目の接続孔１９₂、パッド部２
６、及び、層間絶縁層２７に形成された第２層目の開口
部２８に設けられた第２層目の接続孔２９₁を介して、
第２層目のメモリユニットＭＵ_A2における共通の第１の
電極３１（第２の共通ノードＣＮ_A2）に接続されてい
る。

【０２３４】そして、各メモリユニットＭＵ_A1，ＭＵ_A2
の上方には、熱拡散層２５，３５が形成されている。
尚、参照番号２４，３４は、Ａｌ₂Ｏ₃から成る水素ガス
不透過層である。

【０２３５】ビット線ＢＬ_AはセンスアンプＳＡに接続
されている。また、プレート線ＰＬ_Mはプレート線デコ
ーダ／ドライバＰＤに接続されている。更には、ワード
線ＷＬ ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに
接続されている。ワード線ＷＬ ₁，ＷＬ₂は、図２４の紙
面垂直方向に延びている。また、不揮発性メモリＭ_Aを
構成するメモリセルＭＣ_A1mの第２の電極２３は、図２
４の紙面垂直方向に隣接する不揮発性メモリＭ_Bを構成
するメモリセルＭＣ_B1mの第２の電極と共通であり、プ
レート線ＰＬ_mを兼ねている。更には、不揮発性メモリ
Ｍ_Aを構成するメモリセルＭＣ_A2mの第２の電極３３は、
図２４の紙面垂直方向に隣接する不揮発性メモリＭ_Bを
構成するメモリセルＭＣ_B2mの第２の電極と共通であ
り、プレート線ＰＬ_mを兼ねている。これらのプレート
線ＰＬ_mは、図示しない領域において接続されている。
また、ワード線ＷＬ₁は、不揮発性メモリＭ_Aを構成する
選択用トランジスタＴＲ_A1と、図２４の紙面垂直方向に
隣接する不揮発性メモリＭ_Bを構成する選択用トランジ
スタＴＲ_B1とで共通である。更には、ワード線ＷＬ
₂は、不揮発性メモリＭ_Aを構成する選択用トランジスタ
ＴＲ_A2と、図２４の紙面垂直方向に隣接する不揮発性メ
モリＭ_Bを構成する選択用トランジスタＴＲ_B2とで共通
である。

【０２３６】実施の形態９の不揮発性メモリからデータ
を読み出し、再書き込みする方法は、実施の形態７にて
説明した不揮発性メモリからデータを読み出し、再書き
込みする方法と同様とすることができるので、詳細な説
明は省略する。

【０２３７】以下、実施の形態９の不揮発性メモリの製
造方法を説明する。

【０２３８】［工程−９００］先ず、実施の形態１の
［工程−１００］と同様にして、不揮発性メモリにおけ
る選択用トランジスタＴＲ_A1，ＴＲ_A2として機能するＮ
個のＭＯＳ型トランジスタを半導体基板１０に形成す
る。次いで、実施の形態１の［工程−１１０］と同様に
して、全面に下層絶縁層を形成した後、この下層絶縁層
上に、選択用トランジスタＴＲ_A1，ＴＲ_A2の一方のソー
ス／ドレイン領域１５Ａに接続孔１６を介して電気的に
接続されたビット線ＢＬ_Aを形成する。その後、全面に
上層絶縁層を形成した後、実施の形態１の［工程−１２
０］と同様にして、選択用トランジスタＴＲ_A1，ＴＲ_A2
の他方のソース／ドレイン領域１５Ｂの上方の上層絶縁
層及び下層絶縁層（絶縁層１７）の部分に第１層目の開
口部１８を形成する。そして、第１層目の接続孔１９を
第１層目の開口部１８内に形成する。

【０２３９】［工程−９１０］その後、実施の形態１の
［工程−１３０］、［工程−１４０］及び［工程−１５
０］と同様にして、上層絶縁層（絶縁層１７）上に、第
１の電極２１と強誘電体層２２と第２の電極２３とから
成り、共通の第１の電極２１（共通ノードＣＮ _A1）が第
１番目の接続孔１９に接続された第１番目（第１層目）
のメモリユニットＭＵ_A1を得ることができる。

【０２４０】［工程−９２０］次いで、実施の形態１の
［工程−１６０］と同様にして、水素ガス不透過層２４
及び熱拡散層２５を形成する。

【０２４１】［工程−９３０］その後、 全面に第ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ−
１）の層間絶縁層を形成し、 第ｎ’層目の層間絶縁層上に、共通の第１の電極が第
（ｎ’＋１）番目の選択用トランジスタを介してビット
線に接続された第（ｎ’＋１）層目のメモリユニットを
形成し、 第（ｎ’＋１）層目のメモリユニットの上方に熱拡散
層を形成する工程を、ｎ’を１から（Ｎ−１）まで１つ
ずつインクリメントしながら繰り返す。尚、の工程
は、ｎ’＝（Ｎ−１）の場合、実行してもよいし、実行
しなくともよい。

【０２４２】実施の形態９においては、Ｎ＝２であるが
故に、ｎ’＝１となる。

【０２４３】従って、 全面に第１層目の層間絶縁層２７を形成し、 第１層目の層間絶縁層２７上に、共通の第１の電極が
第２番目の選択用トランジスタＴＲ_A2を介してビット線
ＢＬ_Aに接続された第２層目のメモリユニットＭＵ
_A2（第１の電極３１と強誘電体層３２と第２の電極３３
から構成される）を形成する。

【０２４４】更に、必要に応じて、 第２層目のメモリユニットＭＵ_A2の上方に熱拡散層３
５を形成する。

【０２４５】その後、［工程−１７０］と同様にして、
全面に絶縁膜３７Ａを形成し、周辺回路（図示せず）の
配線を行う。こうして、図２４に示す不揮発性メモリを
得ることができる。

【０２４６】尚、の工程が完了した後、全面に、実施
の形態１の［工程−１６０］と同様にして水素ガス不透
過層３４を形成することが好ましい。

【０２４７】実施の形態９の不揮発性メモリの変形例を
図２５に示す。この図２５に示した不揮発性メモリにお
いては、不揮発性メモリＭ_Aを構成する第１番目（第１
層目）のメモリユニットＭＵ_A1が絶縁層１７上に形成さ
れ、不揮発性メモリＭ_Aを構成する第２番目（第２層
目）のメモリユニットＭＵ_A2が層間絶縁層２７を介して
メモリユニットＭＵ_A1上に形成されており、不揮発性メ
モリＭ_Bを構成する第１番目（第３層目）のメモリユニ
ットＭＵ_B1が層間絶縁層３７を介してメモリユニットＭ
Ｕ_A2上に形成されており、不揮発性メモリＭ_Bを構成す
る第２番目（第４層目）のメモリユニットＭＵ_B2が層間
絶縁層４７を介してメモリユニットＭＵ_B1上に形成され
ている。不揮発性メモリＭ_Aを構成する第１番目のメモ
リユニットＭＵ_A1におけるメモリセルＭＣ_A1mは、第１
の電極２１と強誘電体層２２と第２の電極２３から構成
されており、第２番目のメモリユニットＭＵ_A2における
メモリセルＭＣ_A2mは、第１の電極３１と強誘電体層３
２と第２の電極３３から構成されている。不揮発性メモ
リＭ_Bを構成する第１番目のメモリユニットＭＵ_B1にお
けるメモリセルＭＣ_B1mは、第１の電極４１と強誘電体
層４２と第２の電極４３から構成されており、第２番目
のメモリユニットＭＵ_B2におけるメモリセルＭＣ
_B2mは、第１の電極５１と強誘電体層５２と第２の電極
５３から構成されている。

【０２４８】そして、各メモリユニットＭＵ_A1，Ｍ
Ｕ_A2，ＭＵ_B1，ＭＵ_B2の上方には、熱拡散層２５，３
５，４５，５５が形成されている。尚、参照番号２４，
３４，４４，５４は、Ａｌ₂Ｏ₃から成る水素ガス不透過
層である。

【０２４９】選択用トランジスタＴＲ_A1の他方のソース
／ドレイン領域１５Ｂは、絶縁層１７に形成された開口
部１８内に設けられた接続孔１９₁を介して、不揮発性
メモリＭ_Aを構成する第１番目のメモリユニットＭＵ_A1
の共通ノードＣＮ_A1に接続されている。また、選択用ト
ランジスタＴＲ_A2の他方のソース／ドレイン領域１５Ｂ
は、接続孔１９₂、パッド部２６、層間絶縁層２７に形
成された開口部２８内に設けられた接続孔２９₁を介し
て、不揮発性メモリＭ_Aを構成する第２番目のメモリユ
ニットＭＵ_A2の共通ノードＣＮ_A2に接続されている。更
に、選択用トランジスタＴＲ_B1の他方のソース／ドレイ
ン領域１５Ｂは、接続孔１９₃、パッド部２６、接続孔
２９₂、パッド部３６、層間絶縁層３７に形成された開
口部３８内に設けられた接続孔３９₁を介して、不揮発
性メモリＭ_Bを構成する第１番目のメモリユニットＭＵ
_B1の共通ノードＣＮ_B1に接続されている。また、選択用
トランジスタＴＲ_B2の他方のソース／ドレイン領域１５
Ｂは、接続孔１９₄、パッド部２６、接続孔２９₃、パッ
ド部３６、接続孔３９₂、パッド部４６、層間絶縁層４
７に形成された開口部４８内に設けられた接続孔４９₁
を介して、不揮発性メモリＭ_Bを構成する第２番目のメ
モリユニットＭＵ_B2の共通ノードＣＮ_B2に接続されてい
る。

【０２５０】図２５に示した不揮発性メモリの変形例を
図２６に示す。この不揮発性メモリにおいては、不揮発
性メモリＭ_Aの第１番目のメモリユニットＭＵ_A1を構成
するメモリセルＭＣ_A1mは、第１の電極２１Ａと強誘電
体層２２Ａと第２の電極２３とから成り、不揮発性メモ
リＭ_Bの第１番目のメモリユニットＭＵ_B1を構成するメ
モリセルＭＣ_B1mは、第１の電極２１Ｂと強誘電体層２
２Ｂと第２の電極２３とから成る。また、不揮発性メモ
リＭ_Aの第２番目のメモリユニットＭＵ_A2を構成するメ
モリセルＭＣ_A2mは、第１の電極３１Ａと強誘電体層３
２Ａと第２の電極３３とから成り、不揮発性メモリＭ_B
の第２番目のメモリユニットＭＵ_B2を構成するメモリセ
ルＭＣ_B2mは、第１の電極３１Ｂと強誘電体層３２Ｂと
第２の電極３３とから成る。

【０２５１】更には、メモリユニットＭＵ_A1におけるメ
モリセルＭＣ_A1mの第１の電極２１Ａはメモリユニット
ＭＵ_A1において共通であり、共通の第１の電極２１Ａ
（共通ノードＣＮ_A1）は、接続孔１９₁、選択用トラン
ジスタＴＲ_A1を介してビット線ＢＬ_Aに接続されてい
る。また、メモリユニットＭＵ_A2におけるメモリセルＭ
Ｃ_{A 2m}の第１の電極３１ＡはメモリユニットＭＵ_A2にお
いて共通であり、共通の第１の電極３１Ａ（共通ノード
ＣＮ_A2）は、接続孔２９₁、パッド部２６、接続孔１
９₂、選択用トランジスタＴＲ_A2を介してビット線ＢＬ_A
に接続されている。

【０２５２】一方、メモリユニットＭＵ_B1におけるメモ
リセルＭＣ_B1mの第１の電極２１ＢはメモリユニットＭ
Ｕ_B1において共通であり、共通の第１の電極２１Ｂ（共
通ノードＣＮ_B1）は、接続孔１９₃、選択用トランジス
タＴＲ_B1を介してビット線ＢＬ_Bに接続されている。ま
た、メモリユニットＭＵ_B2におけるメモリセルＭＣ_B2m
の第１の電極３１ＢはメモリユニットＭＵ_B2において共
通であり、共通の第１の電極３１Ｂ（共通ノードＣ
Ｎ_B2）は、接続孔２９₂、パッド部２６、接続孔１９₄、
選択用トランジスタＴＲ_B2を介してビット線ＢＬ_Bに接
続されている。

【０２５３】そして、各メモリユニットＭＵ_B1，ＭＵ_B2
の上方には、熱拡散層２５，３５が形成されている。

【０２５４】尚、代替的に、不揮発性メモリＭ_Aの第１
番目のメモリユニットＭＵ_A1を構成するメモリセルＭＣ
_A1mは、第１の電極２１Ａと強誘電体層２２Ａと第２の
電極２３とから成り、第２番目のメモリユニットＭＵ_A2
を構成するメモリセルＭＣ_{A2 m}は、第１の電極２１Ｂと
強誘電体層２２Ｂと第２の電極２３とから成り、不揮発
性メモリＭ_Bの第１番目のメモリユニットＭＵ_B1を構成
するメモリセルＭＣ_B1mは、第１の電極３１Ａと強誘電
体層３２Ａと第２の電極３３とから成り、第２番目のメ
モリユニットＭＵ_B2を構成するメモリセルＭＣ_B2mは、
第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３
とから成る構成とすることもできる。

【０２５５】この場合、メモリユニットＭＵ_A1における
メモリセルＭＣ_A1mの第１の電極２１Ａはメモリユニッ
トＭＵ_A1において共通であり、共通の第１の電極２１Ａ
（共通ノードＣＮ_A1）は、接続孔１９₁、選択用トラン
ジスタＴＲ_A1を介してビット線ＢＬ_Aに接続されてい
る。また、メモリユニットＭＵ_A2におけるメモリセルＭ
Ｃ_A2mの第１の電極２１ＢはメモリユニットＭＵ_A2にお
いて共通であり、共通の第１の電極２１Ｂ（共通ノード
ＣＮ₂）は、接続孔１９₂、選択用トランジスタＴＲ_A2を
介してビット線ＢＬ_Aに接続されている。更には、メモ
リユニットＭＵ_B1におけるメモリセルＭＣ_B1mの第１の
電極３１ＡはメモリユニットＭＵ_B1において共通であ
り、共通の第１の電極３１Ａ（共通ノードＣＮ_B1）は、
接続孔２９₁、パッド部２６、接続孔１９₃、選択用トラ
ンジスタＴＲ_B1を介してビット線ＢＬ_Bに接続されてい
る。更に、メモリユニットＭＵ_B2におけるメモリセルＭ
Ｃ_B2mの第１の電極３１ＢはメモリユニットＭＵ_B2にお
いて共通であり、共通の第１の電極３１Ｂ（共通ノード
ＣＮ_B2）は、接続孔２９₂、パッド部２６、接続孔１
９₄、選択用トランジスタＴＲ_B2を介してビット線ＢＬ_B
に接続されている。

【０２５６】Ｎ＝４の場合の実施の形態９の不揮発性メ
モリの模式的な一部断面図を図２７に示し、回路図を図
２８に示す。この不揮発性メモリにおいては、不揮発性
メモリＭの第１番目（第１層目）のメモリユニットＭＵ
₁を構成するメモリセルＭＣ_{1 m}は、第１の電極２１と強
誘電体層２２と第２の電極２３とから成り、第２番目
（第２層目）のメモリユニットＭＵ₂を構成するメモリ
セルＭＣ_2mは、第１の電極３１と強誘電体層３２と第２
の電極３３とから成る。また、第３番目（第３層目）の
メモリユニットＭＵ₃を構成するメモリセルＭＣ_3mは、
第１の電極４１と強誘電体層４２と第２の電極４３とか
ら成り、第４番目（第４層目）のメモリユニットＭＵ₄
を構成するメモリセルＭＣ_4mは、第１の電極５１と強誘
電体層５２と第２の電極５３とから成る。

【０２５７】第１層目のメモリユニットＭＵ₁は、絶縁
層１７上に形成されている。第２層目のメモリユニット
ＭＵ₂は、第１層目の層間絶縁層２７を介して第１層目
のメモリユニットＭＵ₁の上方に形成されている。第３
層目のメモリユニットＭＵ₃は、第２層目の層間絶縁層
３７を介して第２層目のメモリユニットＭＵ₂の上方に
形成されている。第４層目のメモリユニットＭＵ₄は、
第３層目の層間絶縁層４７を介して第３層目のメモリユ
ニットＭＵ₃の上方に形成されている。

【０２５８】更には、メモリユニットＭＵ₁におけるメ
モリセルＭＣ_1mの第１の電極２１はメモリユニットＭＵ
₁において共通であり、共通の第１の電極２１（共通ノ
ードＣＮ₁）は、第１層目の第１番目の接続孔１９₁、選
択用トランジスタＴＲ₁を介してビット線ＢＬに接続さ
れている。また、メモリユニットＭＵ₂におけるメモリ
セルＭＣ_2mの第１の電極３１はメモリユニットＭＵ₂に
おいて共通であり、共通の第１の電極３１（共通ノード
ＣＮ₂）は、第２層目の第１番目の接続孔２９₁、パッド
部２６、第１層目の第２番目の接続孔１９₂、選択用ト
ランジスタＴＲ₂を介してビット線ＢＬに接続されてい
る。更に、メモリユニットＭＵ₃におけるメモリセルＭ
Ｃ_3mの第１の電極４１はメモリユニットＭＵ₃において
共通であり、共通の第１の電極４１（共通ノードＣ
Ｎ₃）は、第３層目の第１番目の接続孔３９₁、パッド部
３６、第２層目の第２番目の接続孔２９₂、パッド部２
６、第１層目の第３番目の接続孔１９₃、選択用トラン
ジスタＴＲ₃を介してビット線ＢＬに接続されている。
また、メモリユニットＭＵ₄におけるメモリセルＭＣ_4m
の第１の電極５１はメモリユニットＭＵ₄において共通
であり、共通の第１の電極５１（共通ノードＣＮ₄）
は、第４層目の第１番目の接続孔４９₁、パッド部４
６、第３層目の第２番目の接続孔３９₂、パッド部３
６、第２層目の第３番目の接続孔２９₃、パッド部２
６、第１層目の第４番目の接続孔１９₄、選択用トラン
ジスタＴＲ₄を介してビット線ＢＬに接続されている。

【０２５９】そして、各メモリユニットＭＵ₁，ＭＵ₂，
ＭＵ₃，ＭＵ₄の上方には、熱拡散層２５，３５，４５，
５５が形成されている。尚、参照番号２４，３４，４
４，５４は、Ａｌ₂Ｏ₃から成る水素ガス不透過層であ
る。

【０２６０】ここで、Ｎ＝４であるが故に、ｎ’＝１，
２，３となる。

【０２６１】従って、この不揮発性メモリの製造にあっ
ては、［工程−９３０］において、 全面に第１層目の層間絶縁層２７を形成し、 第１層目の層間絶縁層２７上に、共通の第１の電極Ｃ
Ｎ₂が第２番目の選択用トランジスタＴＲ₂を介してビッ
ト線ＢＬに接続された第２層目のメモリユニットＭＵ₂
を形成し、 第２層目のメモリユニットＭＵ₂の上方に、水素ガス
不透過層３４及び熱拡散層３５を形成する。

【０２６２】次いで、 全面に第２層目の層間絶縁層３７を形成し、 第２層目の層間絶縁層３７上に、共通の第１の電極Ｃ
Ｎ₃が第３番目の選択用トランジスタＴＲ₃を介してビッ
ト線ＢＬに接続された第３層目のメモリユニットＭＵ₃
を形成し、 第３層目のメモリユニットＭＵ₃の上方に、水素ガス
不透過層４４及び熱拡散層４５を形成する。

【０２６３】更に、 全面に第３層目の層間絶縁層４７を形成し、 第３層目の層間絶縁層４７上に、共通の第１の電極Ｃ
Ｎ₄が第４番目の選択用トランジスタＴＲ₄を介してビッ
ト線ＢＬに接続された第４層目のメモリユニットＭＵ₄
を形成し、 第４層目のメモリユニットＭＵ₄の上方に、水素ガス
不透過層５４及び熱拡散層５５を形成する。尚、この
の工程は、場合によっては、省略してもよい。

【０２６４】図２７に示した不揮発性メモリの変形例を
図２９に示す。尚、図２９に示した不揮発性メモリにお
いては、Ｍ＝４とした。この不揮発性メモリにおいて
は、不揮発性メモリＭの第１層目のメモリユニットＭＵ
₁を構成するメモリセルＭＣ_1mは、第１の電極２１Ａと
強誘電体層２２Ａと第２の電極２３とから成り、第２層
目のメモリユニットＭＵ₂を構成するメモリセルＭＣ_2m
は、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極
２３とから成る。また、第３層目のメモリユニットＭＵ
₃を構成するメモリセルＭＣ_3mは、第１の電極３１Ａと
強誘電体層３２Ａと第２の電極３３とから成り、第４層
目のメモリユニットＭＵ₄を構成するメモリセルＭＣ_4m
は、第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極
３３とから成る。

【０２６５】更には、メモリユニットＭＵ₁におけるメ
モリセルＭＣ_1mの第１の電極２１ＡはメモリユニットＭ
Ｕ₁において共通であり、共通の第１の電極２１Ａ（共
通ノードＣＮ₁）は、接続孔１９₁、選択用トランジスタ
ＴＲ₁を介してビット線ＢＬに接続されている。また、
メモリユニットＭＵ₂におけるメモリセルＭＣ_2mの第１
の電極２１ＢはメモリユニットＭＵ₂において共通であ
り、共通の第１の電極２１Ｂ（共通ノードＣＮ₂）は、
接続孔１９₂、選択用トランジスタＴＲ₂を介してビット
線ＢＬに接続されている。

【０２６６】一方、メモリユニットＭＵ₃におけるメモ
リセルＭＣ_3mの第１の電極３１ＡはメモリユニットＭＵ
₃において共通であり、共通の第１の電極３１Ａ（共通
ノードＣＮ₃）は、接続孔２９₁、パッド部２６、接続孔
１９₃、選択用トランジスタＴＲ₃を介してビット線ＢＬ
に接続されている。更に、メモリユニットＭＵ₄におけ
るメモリセルＭＣ_4mの第１の電極３１Ｂはメモリユニッ
トＭＵ₄において共通であり、共通の第１の電極３１Ｂ
（共通ノードＣＮ₄）は、接続孔２９₂、パッド部２６、
接続孔１９₄、選択用トランジスタＴＲ₄を介してビット
線ＢＬに接続されている。

【０２６７】そして、各メモリユニットＭＵ₂，ＭＵ₄の
上方には、熱拡散層２５，３５が形成されている。

【０２６８】実施の形態９の不揮発性メモリの動作は、
実施の形態７にて説明した不揮発性メモリの動作と同様
とすることができるので、詳細な説明は省略する。

【０２６９】（実施の形態１０）実施の形態１０は、本
発明の第６の態様及び第９の態様に係る半導体メモリ
（不揮発性メモリ）、並びに、本発明の第６の態様及び
第９Ｂの態様に係る半導体メモリ（不揮発性メモリ）の
製造方法に関する。実施の形態１０においても、キャパ
シタ層を強誘電体材料から構成した。

【０２７０】図３０に模式的な一部断面図を示すよう
に、実施の形態１０の不揮発性メモリの構造は、熱拡散
層２５，３５の代わりにシールド層１２５，１３５が形
成されている点を除き、実質的に実施の形態９にて説明
した不揮発性メモリと同様の構造を有する。尚、メモリ
セルＭＣ_AMを覆うようにＡｌ₂Ｏ₃から成る水素ガス不透
過層（図示せず）が形成され、水素ガス不透過層とシー
ルド層１２５，１３５との間には、それぞれ、絶縁膜２
７Ａ，３７Ａ₁が形成され、シールド層１２５，１３５
の上には、それぞれ、層間絶縁層２７及び絶縁膜３７Ａ
₂が形成されている。また、シールド層１２５は、図示
しない領域において、半導体基板１０に形成された接地
線に、絶縁層１７及び絶縁膜２７Ａに形成されたプラグ
（図示せず）を介して接続されている。更には、シール
ド層１３５は、図示しない領域において、半導体基板１
０に形成された接地線に、絶縁層１７、絶縁膜２７Ａ、
層間絶縁層２７、絶縁膜３７Ａ₁に形成されたプラグ
（図示せず）を介して接続されている。

【０２７１】実施の形態１０の不揮発性メモリは、以下
の方法で製造することができる。

【０２７２】即ち、実施の形態１の［工程−１００］〜
［工程−１５０］を実行した後、Ａｌ₂Ｏ₃から成る厚さ
約３０ｎｍの水素ガス不透過層（図示せず）を全面にス
パッタリング法にて形成した後、全面にＡｌＮから成る
絶縁膜２７Ａをスパッタリング法にて形成し、絶縁膜２
７Ａを平坦化処理する。次いで、絶縁膜２７Ａ及び絶縁
層１７にプラグ形成のための開口部を形成する。その
後、Ｉｒ−Ｈｆ合金から成るシールド層１２５をスパッ
タリング法にて開口部内を含む絶縁膜２７Ａ上に形成す
る。次いで、必要に応じて、フォトリソグラフィ技術及
びドライエッチング技術によって、シールド層１２５の
不要部分を除去する。

【０２７３】その後、 全面に第ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ−
１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
第（ｎ’＋１）番目の選択用トランジスタを介してビッ
ト線に接続された第（ｎ’＋１）層目のメモリユニット
を形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第（ｎ’＋１）層目のメモリユニ
ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
まで１つずつインクリメントしながら繰り返す。尚、
の工程は、ｎ’＝（Ｎ−１）の場合、実行してもよい
し、実行しなくともよい。

【０２７４】実施の形態１０においては、Ｎ＝２である
が故に、ｎ’＝１となる。

【０２７５】従って、 全面に第１層目の層間絶縁層２７を形成し、 第１層目の層間絶縁層２７上に、共通の第１の電極３
１（第２の共通ノードＣＮ_A2）が第２番目の選択用トラ
ンジスタＴＲ_A2を介してビット線ＢＬ_Aに接続された第
２層目のメモリユニットＭＵ_A2（第１の電極３１と強誘
電体層３２と第２の電極３３から構成される）を形成
し、 絶縁膜３７Ａ₁を形成した後、接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層１３５
を、第２層目のメモリユニットＭＵ_A2の上方の絶縁膜３
７Ａ₁上に形成する。

【０２７６】その後、全面に絶縁膜３７Ａ₂を形成し
て、不揮発性メモリＭ_Aを完成させる。

【０２７７】尚、の工程が完了した後、全面に、実施
の形態１の［工程−１６０］と同様にして水素ガス不透
過層を形成し、更に、全面にＡｌＮから成る絶縁膜３７
Ａ₁をスパッタリング法にて形成した後、絶縁膜３７Ａ₁
を平坦化処理することが好ましい。

【０２７８】場合によっては、絶縁膜２７Ａ，３７Ａ₁
の形成を省略することもできる。

【０２７９】尚、シールド層１３５の形成を省略するこ
ともできる。即ち、の工程を、ｎ’＝（Ｎ−１）＝１
の場合、実行しなくともよい。このような場合に得られ
た不揮発性メモリの模式的な一部断面図を図３１に示
す。

【０２８０】実施の形態１０の不揮発性メモリの変形例
を図３２に示す。この図３２に示した不揮発性メモリ
は、この不揮発性メモリの構造は、熱拡散層２５，３
５，４５，５５の代わりにシールド層１２５，１３５，
１４５，１５５が形成されている点を除き、図２５を参
照して説明した実施の形態９の変形例にて説明した不揮
発性メモリと実質的に同様の構造を有する。尚、メモリ
セルＭＣ_Amを覆うようにＡｌ₂Ｏ₃から成る水素ガス不透
過層（図示せず）が形成され、水素ガス不透過層とシー
ルド層１２５，１３５，１４５，１５５との間には、そ
れぞれ、絶縁膜２７Ａ，３７Ａ，４７Ａ，５７Ａ₁が形
成され、シールド層１２５，１３５，１４５，１５５の
上には、それぞれ、層間絶縁層２７、層間絶縁層３７、
層間絶縁層４７及び絶縁膜５７Ａ₂が形成されている。
また、シールド層１２５は、図示しない領域において、
半導体基板１０に形成された接地線に、絶縁層１７及び
絶縁膜２７Ａに形成されたプラグ（図示せず）を介して
接続されている。更には、シールド層１３５は、図示し
ない領域において、半導体基板１０に形成された接地線
に、絶縁層１７、絶縁膜２７Ａ、層間絶縁層２７、絶縁
膜３７Ａ₁に形成されたプラグ（図示せず）を介して接
続されている。また、シールド層１４５は、図示しない
領域において、半導体基板１０に形成された接地線に、
絶縁層１７、絶縁膜２７Ａ、層間絶縁層２７、絶縁膜３
７Ａ、層間絶縁層３７、絶縁膜４７Ａに形成されたプラ
グ（図示せず）を介して接続されている。また、シール
ド層１５５は、図示しない領域において、半導体基板１
０に形成された接地線に、絶縁層１７、絶縁膜２７Ａ、
層間絶縁層２７、絶縁膜３７Ａ、層間絶縁層３７、絶縁
膜４７Ａ、層間絶縁層４７、絶縁膜５７Ａ₁に形成され
たプラグ（図示せず）を介して接続されている。

【０２８１】実施の形態１０の不揮発性メモリを、熱拡
散層２５，３５の代わりにシールド層１２５，１３５が
形成されている点を除き、図２６を参照して説明した実
施の形態９の変形例にて説明した不揮発性メモリと実質
的に同様の構造を有する不揮発性メモリに変形させるこ
ともできる。

【０２８２】Ｎ＝４の場合の実施の形態１０の不揮発性
メモリの模式的な一部断面図を図３３に示す。回路図
は、図２８に示したと同様（但し、Ｍ＝４）である。こ
の不揮発性メモリの構造は、熱拡散層２５，３５，４
５，５５の代わりにシールド層１２５，１３５，１４
５，１５５が形成されている点を除き、図２７を参照し
て説明した実質的に実施の形態９の変形例にて説明した
不揮発性メモリと同様の構造を有する。

【０２８３】尚、メモリセルＭＣ_Amを覆うようにＡｌ₂
Ｏ₃から成る水素ガス不透過層（図示せず）が形成さ
れ、水素ガス不透過層とシールド層１２５，１３５，１
４５，１５５との間には、それぞれ、絶縁膜２７Ａ，３
７Ａ，４７Ａ，５７Ａ₁が形成され、シールド層１２
５，１３５，１４５，１５５の上には、それぞれ、層間
絶縁層２７、層間絶縁層３７、層間絶縁層４７及び絶縁
膜５７Ａ₂が形成されている。また、シールド層１２５
は、図示しない領域において、半導体基板１０に形成さ
れた接地線に、絶縁層１７及び絶縁膜２７Ａに形成され
たプラグ（図示せず）を介して接続されている。更に
は、シールド層１３５は、図示しない領域において、半
導体基板１０に形成された接地線に、絶縁層１７、絶縁
膜２７Ａ、層間絶縁層２７、絶縁膜３７Ａ₁に形成され
たプラグ（図示せず）を介して接続されている。また、
シールド層１４５は、図示しない領域において、半導体
基板１０に形成された接地線に、絶縁層１７、絶縁膜２
７Ａ、層間絶縁層２７、絶縁膜３７Ａ、層間絶縁層３
７、絶縁膜４７Ａに形成されたプラグ（図示せず）を介
して接続されている。また、シールド層１５５は、図示
しない領域において、半導体基板１０に形成された接地
線に、絶縁層１７、絶縁膜２７Ａ、層間絶縁層２７、絶
縁膜３７Ａ、層間絶縁層３７、絶縁膜４７Ａ、層間絶縁
層４７、絶縁膜５７Ａ₁に形成されたプラグ（図示せ
ず）を介して接続されている。

【０２８４】ここで、Ｎ＝４であるが故に、ｎ’＝１，
２，３となる。

【０２８５】従って、 全面に第１層目の層間絶縁層２７を形成し、 第１層目の層間絶縁層２７上に、共通の第１の電極３
１（第２の共通ノードＣＮ₂）が第２番目の選択用トラ
ンジスタＴＲ₂を介してビット線ＢＬに接続された第２
層目のメモリユニットＭＵ₂（第１の電極３１と強誘電
体層３２と第２の電極３３から構成される）を形成し、 絶縁膜３７Ａを形成した後、接地され、若しくは、所
定の固定電位に電気的に接続されたシールド層１３５
を、第２層目のメモリユニットＭＵ₂の上方の絶縁膜３
７Ａ上に形成する。

【０２８６】次に、 全面に第２層目の層間絶縁層３７を形成し、 第２層目の層間絶縁層３７上に、共通の第１の電極４
１（第３の共通ノードＣＮ₃）が第３番目の選択用トラ
ンジスタＴＲ₃を介してビット線ＢＬに接続された第３
層目のメモリユニットＭＵ₃（第１の電極４１と強誘電
体層４２と第２の電極４３から構成される）を形成し、 絶縁膜４７Ａを形成した後、接地され、若しくは、所
定の固定電位に電気的に接続されたシールド層１４５
を、第３層目のメモリユニットＭＵ₃の上方の絶縁膜４
７Ａ上に形成する。

【０２８７】更に、 全面に第３層目の層間絶縁層４７を形成し、 第３層目の層間絶縁層４７上に、共通の第１の電極５
１（第４の共通ノードＣＮ₄）が第４番目の選択用トラ
ンジスタＴＲ₄を介してビット線ＢＬに接続された第４
層目のメモリユニットＭＵ₄（第１の電極５１と強誘電
体層５２と第２の電極５３から構成される）を形成し、 絶縁膜５７Ａ₁を形成した後、接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層１５５
を、第４層目のメモリユニットＭＵ₄の上方の絶縁膜５
７Ａ₁上に形成する。

【０２８８】尚、 全面に第３層目の層間絶縁層４７を形成し、 第３層目の層間絶縁層４７上に、共通の第１の電極５
１（第４の共通ノードＣＮ₄）が第４番目の選択用トラ
ンジスタＴＲ₄を介してビット線ＢＬに接続された第４
層目のメモリユニットＭＵ₄（第１の電極５１と強誘電
体層５２と第２の電極５３から構成される）を形成する
ことによって、図３４に模式的な一部断面図を示す不揮
発性メモリを得ることができる。

【０２８９】更には、実施の形態１０の不揮発性メモリ
を、熱拡散層２５，３５の代わりにシールド層１２５，
１３５が形成されている点を除き、図２９を参照して説
明した実施の形態９の変形例にて説明した不揮発性メモ
リと実質的に同様の構造を有する不揮発性メモリに変形
させることもできる。

【０２９０】実施の形態１０の不揮発性メモリの動作
は、実施の形態７にて説明した不揮発性メモリの動作と
同様とすることができるので、詳細な説明は省略する。

【０２９１】（実施の形態１１）実施の形態１１は、本
発明の第１の態様及び第５の態様に係る半導体メモリ
（不揮発性メモリ）、並びに、本発明の第１の態様及び
第５の態様に係る半導体メモリ（不揮発性メモリ）の製
造方法に関する。実施の形態１１の不揮発性メモリの模
式的な一部断面図を図３５に示し、回路図概念図を図３
６及び図３７に示し、メモリユニットの回路図を図３８
に示す。図３５においては、不揮発性メモリＭ_Aを図示
する。プレート線が延びる方向に隣接する不揮発性メモ
リＭ_Bと不揮発性メモリＭ_Aとは同じ構造を有するが故
に、以下、不揮発性メモリＭ_Aについて説明する。

【０２９２】実施の形態１１の不揮発性メモリＭ_Aは、
（Ａ）Ｎ本（但し、Ｎ≧２であり、実施の形態１１にお
いては、Ｎ＝２）のビット線ＢＬ_ANと、（Ｂ）Ｎ個の選
択用トランジスタＴＲ_ANと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２であり、実施の形態１１においては、Ｍ＝
８）のメモリセルＭＣ_ANMから構成された、Ｎ個のメモ
リユニットＭＵ_ANと、（Ｄ）Ｍ本のプレート線ＰＬ_M、
から成る。

【０２９３】そして、Ｎ個のメモリユニットＭＵ_Anは、
層間絶縁層を介して積層されている。各メモリセルは、
第１の電極とキャパシタ層（強誘電体層）と第２の電極
とから成る。具体的には、第１層目のメモリユニットＭ
Ｕ_A1を構成する各メモリセルＭＣ_A1mは、第１の電極２
１とキャパシタ層（強誘電体層２２）と第２の電極２３
とから成り、第２層目のメモリユニットＭＵ_A2を構成す
る各メモリセルＭＣ_{A2 m}は、第１の電極３１とキャパシ
タ層（強誘電体層３２）と第２の電極３３とから成る。
更には、各メモリユニットＭＵ_Anにおいて、メモリセル
ＭＣ_Anmの第１の電極２１，３１は共通である。具体的
には、第１層目のメモリユニットＭＵ_A1において、メモ
リセルＭＣ_A1mの第１の電極２１は共通である。この共
通の第１の電極２１を第１の共通ノードＣＮ_A1と呼ぶ場
合がある。また、第２層目のメモリユニットＭＵ_A2にお
いて、メモリセルＭＣ_A2mの第１の電極３１は共通であ
る。この共通の第１の電極３１を第２の共通ノードＣＮ
_A2と呼ぶ場合がある。更には、第ｎ層目（但し、ｎ＝
１，２・・・，Ｎ）のメモリユニットＭＵ_Anにおいて、
第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセル
の第２の電極２３，３３は、メモリユニットＭＵ_An間で
共通とされた第ｍ番目のプレート線ＰＬ_mに接続されて
いる。実施の形態１１においては、より具体的には、各
プレート線は、第２の電極２３，３３から延在してお
り、図示しない領域で接続されている。

【０２９４】第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵ_Anにおける共通の第１の電極は、
第ｎ番目の選択用トランジスタＴＲ_Anを介して第ｎ番目
のビット線ＢＬ_Anに接続されている。具体的には、第ｎ
番目の選択用トランジスタＴＲ_Anの一方のソース／ドレ
イン領域１５Ａは接続孔１６を介して第ｎ番目のビット
線ＢＬ_Anに接続されている。一方、第１番目の選択用ト
ランジスタＴＲ_A1の他方のソース／ドレイン領域１５Ｂ
は、絶縁層１７に形成された第１層目の開口部１８に設
けられた第１層目の第１番目の接続孔１９₁を介して、
第１層目のメモリユニットＭＵ_A1における共通の第１の
電極２１（第１の共通ノードＣＮ_A1）に接続されてい
る。また、第２番目の選択用トランジスタＴＲ_A2の他方
のソース／ドレイン領域１５Ｂは、絶縁層１７に設けら
れた第１層目の第２番目の接続孔１９₂、パッド部２
６、及び、層間絶縁層２７に形成された第２層目の開口
部２８に設けられた第２層目の第１番目の接続孔２９₁
を介して、第２層目のメモリユニットＭＵ_A2における共
通の第１の電極３１（第２の共通ノードＣＮ_A2）に接続
されている。

【０２９５】そして、各メモリユニットＭＵ_A1，ＭＵ_A2
の上方には、熱拡散層２５，３５が形成されている。
尚、参照番号２４，３４は、Ａｌ₂Ｏ₃から成る水素ガス
不透過層である。

【０２９６】ビット線ＢＬ_AnはセンスアンプＳＡに接続
されている。また、プレート線ＰＬ _Mはプレート線デコ
ーダ／ドライバＰＤに接続されている。更には、ワード
線ＷＬ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに
接続されている。ワード線ＷＬ₁，ＷＬ₂は、図３５の紙
面垂直方向に延びている。また、不揮発性メモリＭ_Aを
構成するメモリセルＭＣ_A1mの第２の電極２３は、図３
５の紙面垂直方向に隣接する不揮発性メモリＭ_Bを構成
するメモリセルＭＣ_B1mの第２の電極と共通であり、プ
レート線ＰＬ_mを兼ねている。更には、不揮発性メモリ
Ｍ_Aを構成するメモリセルＭＣ_A2mの第２の電極３３は、
図３５の紙面垂直方向に隣接する不揮発性メモリＭ_Bを
構成するメモリセルＭＣ_B2mの第２の電極と共通であ
り、プレート線ＰＬ_mを兼ねている。これらのプレート
線ＰＬ_mは、図示しない領域において接続されている。
また、ワード線ＷＬ₁は、不揮発性メモリＭ_Aを構成する
選択用トランジスタＴＲ_A1と、図３５の紙面垂直方向に
隣接する不揮発性メモリＭ_Bを構成する選択用トランジ
スタＴＲ_B1とで共通である。更には、ワード線ＷＬ
₂は、不揮発性メモリＭ_Aを構成する選択用トランジスタ
ＴＲ_A2と、図３５の紙面垂直方向に隣接する不揮発性メ
モリＭ_Bを構成する選択用トランジスタＴＲ_B2とで共通
である。

【０２９７】図３６及び図３７に回路図を示す実施の形
態１１の不揮発性メモリにおいては、不揮発性メモリＭ
_A，Ｍ_Bを構成する選択用トランジスタＴＲ_A1，ＴＲ_B1は
同じワード線ＷＬ₁に接続され、選択用トランジスタＴ
Ｒ_A2，ＴＲ_B2は同じワード線ＷＬ₂に接続されている。

【０２９８】そして、図３６に回路図を示す不揮発性メ
モリにおいては、メモリセルＭＣ_{An m}及びメモリセルＭ
Ｃ_Bnmを同時に制御すれば、対となったメモリセルＭＣ
_A1m，ＭＣ_A2m（ｍ＝１，２・・・，Ｍ）に相補的な１ビ
ットのデータが記憶される。このような実施の形態１１
の不揮発性メモリからデータを読み出し、再書き込みす
る方法は、実質的に、図７を参照して説明した実施の形
態２の不揮発性メモリの動作と同様とすることができる
ので、詳細な説明は省略する。あるいは又、メモリセル
ＭＣ_A1m及びメモリセルＭＣ_A2mを独立して制御し、対と
なったビット線ＢＬ_A1，ＢＬ_A2の一方に参照電圧を印加
することによって、メモリセルＭＣ_A1m，ＭＣ_A2mのそれ
ぞれから１ビットのデータを読み出す。このような実施
の形態１１の不揮発性メモリからデータを読み出し、再
書き込みする方法は、実質的に、図９を参照して説明し
た実施の形態１の不揮発性メモリの動作と同様とするこ
とができるので、詳細な説明は省略する。

【０２９９】あるいは又、図３７に回路図を示す不揮発
性メモリにおいては、対となったメモリセルＭＣ_Anm，
ＭＣ_Bnm（ｎ＝１、２・・・，Ｎであり、ｍ＝１，２・
・・，Ｍ）に相補的な１ビットのデータが記憶される。
このような実施の形態１１の不揮発性メモリからデータ
を読み出し、再書き込みする方法は、実質的に、図７を
参照して説明した実施の形態１の不揮発性メモリの動作
と同様とすることができるので、詳細な説明は省略す
る。

【０３００】尚、ビット線ＢＬ_A1とビット線ＢＬ_B2をセ
ンスアンプＳＡ₁に接続し、ビット線ＢＬ_A2とビット線
ＢＬ_B1をセンスアンプＳＡ₂に接続する構成とすること
もできる。この場合、対となったメモリセルＭＣ_A1m，
ＭＣ_B2m、あるいは、対となったメモリセルＭＣ_A2m，Ｍ
Ｃ_B1m（ｍ＝１，２・・・，Ｍ）に相補的な１ビットの
データが記憶される。このような実施の形態１１の不揮
発性メモリからデータを読み出し、再書き込みする方法
は、実質的に、図７を参照して説明した実施の形態１の
不揮発性メモリの動作と同様とすることができるので、
詳細な説明は省略する。あるいは又、メモリセルＭＣ
_Anm及びメモリセルＭＣ_Bnmを独立して制御し、対となっ
たビット線の一方に参照電圧を印加することによって、
メモリセルＭＣ_Anm，ＭＣ_Bnmのそれぞれから１ビットの
データを読み出す。このような実施の形態１１の不揮発
性メモリからデータを読み出し、再書き込みする方法
は、実質的に、図９を参照して説明した実施の形態１の
不揮発性メモリの動作と同様とすることができるので、
詳細な説明は省略する。

【０３０１】以下、実施の形態１１の不揮発性メモリの
製造方法を説明する。

【０３０２】［工程−１１００］先ず、実施の形態１の
［工程−１００］と同様にして、不揮発性メモリにおけ
る選択用トランジスタＴＲ_A1，ＴＲ_A2として機能するＮ
個のＭＯＳ型トランジスタを半導体基板１０に形成す
る。次いで、実施の形態１の［工程−１１０］と同様に
して、全面に下層絶縁層を形成した後、この下層絶縁層
上に、選択用トランジスタＴＲ_A1，ＴＲ_A2の一方のソー
ス／ドレイン領域１５Ａに接続孔１６を介して電気的に
接続されたビット線ＢＬ_A1，ＢＬ_A2を形成する。その
後、全面に上層絶縁層を形成した後、実施の形態１の
［工程−１２０］と同様にして、選択用トランジスタＴ
Ｒ_A1，ＴＲ_A2の他方のソース／ドレイン領域１５Ｂの上
方の上層絶縁層及び下層絶縁層（絶縁層１７）の部分に
開口部１８を形成する。そして、第１層目の接続孔１９
₁，１９₂を開口部１８内に形成する。

【０３０３】［工程−１１１０］その後、実施の形態１
の［工程−１３０］、［工程−１４０］及び［工程−１
５０］と同様にして、上層絶縁層（絶縁層１７）上に、
第１の電極２１と強誘電体層２２と第２の電極２３とか
ら成り、共通の第１の電極２１（共通ノードＣＮ _A1）
が、第１番目の選択用トランジスタＴＲ_A1第１層目の第
１番目の接続孔１９ ₁に接続された第１層目のメモリユ
ニットＭＵ_A1を得ることができる。

【０３０４】［工程−１１２０］次いで、実施の形態１
の［工程−１６０］と同様にして、第１層目のメモリユ
ニットＭＵ_A1の上に、水素ガス不透過層２４及び熱拡散
層２５を形成する。

【０３０５】［工程−１１３０］その後、 全面に第ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ−
１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
第（ｎ’＋１）番目の選択用トランジスタを介して第
（ｎ’＋１）番目のビット線に接続された第（ｎ’＋
１）層目のメモリユニットを形成し、 第（ｎ’＋１）層目のメモリユニットの上方に熱拡散
層を形成する工程を、ｎ’を１から（Ｎ−１）まで１つ
ずつインクリメントしながら繰り返す。尚、の工程
は、ｎ’＝（Ｎ−１）の場合、実行してもよいし、実行
しなくともよい。

【０３０６】実施の形態１１においては、Ｎ＝２である
が故に、ｎ’＝１となる。

【０３０７】従って、 全面に第１層目の層間絶縁層２７を形成し、 第１層目の層間絶縁層２７上に、共通の第１の電極３
１が第２番目の選択用トランジスタＴＲ_A2を介して第２
番目のビット線ＢＬ_A2に接続された第２層目のメモリユ
ニットＭＵ_A2（第１の電極３１と強誘電体層３２と第２
の電極３３から構成される）を形成する。

【０３０８】更には、必要に応じて、 第２層目のメモリユニットＭＵ_A2の上方に熱拡散層３
５を形成する。

【０３０９】その後、［工程−１７０］と同様にして、
全面に絶縁膜３７Ａを形成し、周辺回路（図示せず）の
配線を行う。こうして、図３５に示す不揮発性メモリを
得ることができる。

【０３１０】尚、の工程が完了した後、全面に、実施
の形態１の［工程−１６０］と同様にして水素ガス不透
過層３４を形成することが好ましい。

【０３１１】（実施の形態１２）実施の形態１２は、本
発明の第６の態様及び第１０の態様に係る半導体メモリ
（不揮発性メモリ）、並びに、本発明の第６の態様及び
第１０の態様に係る半導体メモリ（不揮発性メモリ）の
製造方法に関する。実施の形態１２においても、キャパ
シタ層を強誘電体材料から構成した。

【０３１２】図３９に模式的な一部断面図を示すよう
に、実施の形態１２の不揮発性メモリの構造は、熱拡散
層２５，３５の代わりにシールド層１２５，１３５が形
成されている点を除き、実質的に実施の形態１１にて説
明した不揮発性メモリと同様の構造を有する。尚、メモ
リセルＭＣ_AMを覆うようにＡｌ₂Ｏ₃から成る水素ガス不
透過層（図示せず）が形成され、水素ガス不透過層とシ
ールド層１２５，１３５との間には、それぞれ、絶縁膜
２７Ａ，３７Ａ₁が形成され、シールド層１２５，１３
５の上には、それぞれ、層間絶縁層２７及び絶縁膜３７
Ａ₂が形成されている。また、シールド層１２５は、図
示しない領域において、半導体基板１０に形成された接
地線に、絶縁層１７及び絶縁膜２７Ａに形成されたプラ
グ（図示せず）を介して接続されている。更には、シー
ルド層１３５は、図示しない領域において、半導体基板
１０に形成された接地線に、絶縁層１７、絶縁膜２７
Ａ、層間絶縁層２７、絶縁膜３７Ａ₁に形成されたプラ
グ（図示せず）を介して接続されている。

【０３１３】実施の形態１２の不揮発性メモリは、以下
の方法で製造することができる。

【０３１４】即ち、実施の形態１の［工程−１００］〜
［工程−１５０］を実行した後、Ａｌ₂Ｏ₃から成る厚さ
約３０ｎｍの水素ガス不透過層（図示せず）を全面にス
パッタリング法にて形成した後、全面にＡｌＮから成る
絶縁膜２７Ａをスパッタリング法にて形成し、絶縁膜２
７Ａを平坦化処理する。次いで、絶縁膜２７Ａ及び絶縁
層１７にプラグ形成のための開口部を形成する。その
後、Ｉｒ−Ｈｆ合金から成るシールド層１２５をスパッ
タリング法にて開口部内を含む絶縁膜２７Ａ上に形成す
る。次いで、必要に応じて、フォトリソグラフィ技術及
びドライエッチング技術によって、シールド層１２５の
不要部分を除去する。

【０３１５】その後、 全面に第ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ−
１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
第（ｎ’＋１）番目の選択用トランジスタを介して第
（ｎ’＋１）番目のビット線に接続された第（ｎ’＋
１）層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第（ｎ’＋１）層目のメモリユニ
ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
まで１つずつインクリメントしながら繰り返す。尚、
の工程は、ｎ’＝（Ｎ−１）の場合、実行してもよい
し、実行しなくともよい。

【０３１６】実施の形態１２においては、Ｎ＝２である
が故に、ｎ’＝１となる。

【０３１７】従って、 全面に第１層目（但し、ｎ’＝１，２・・・，Ｎ−
１）の層間絶縁層２７を形成し、 該第１層目の層間絶縁層２７上に、共通の第１の電極
３１が第２番目の選択用トランジスタＴＲ_A2を介して第
２番目のビット線ＢＬ_A2に接続された第２層目のメモリ
ユニットＭＵ_A2（第１の電極３１と強誘電体層３２と第
２の電極３３から構成される）を形成する。

【０３１８】更には、必要に応じて、 絶縁膜３７Ａ₁を形成した後、接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層１３５
を、第２層目のメモリユニットＭＵ_A2の上方の絶縁膜３
７Ａ₁上に形成する。

【０３１９】その後、全面に絶縁膜３７Ａ₂を形成し
て、不揮発性メモリＭ_Aを完成させる。

【０３２０】尚、の工程が完了した後、全面に、実施
の形態１の［工程−１６０］と同様にして水素ガス不透
過層を形成し、更に、全面にＡｌＮから成る絶縁膜３７
Ａ₁をスパッタリング法にて形成した後、絶縁膜３７Ａ₁
を平坦化処理することが好ましい。

【０３２１】場合によっては、絶縁膜２７Ａ，３７Ａ₁
の形成を省略することもできる。

【０３２２】シールド層１３５の形成を省略することも
できる。即ち、の工程を、ｎ’＝（Ｎ−１）＝１の場
合、実行しなくともよい。このような場合に得られた不
揮発性メモリの模式的な一部断面図を図４０に示す。

【０３２３】実施の形態１２の不揮発性メモリの動作
は、実施の形態１１にて説明した不揮発性メモリの動作
と同様とすることができるので、詳細な説明は省略す
る。

【０３２４】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。本発明
の第１の態様あるいは第６の態様に係る半導体メモリの
製造方法によって所謂スタック型やプレーナ型不揮発性
メモリを製造することもできる。即ち、本発明の第１の
態様あるいは第６の態様に係る半導体メモリの構造をス
タック型やプレーナ型とすることもできる。

【０３２５】本発明の第２の態様〜第５の態様、あるい
は、第７の態様〜第１０の態様に係る不揮発性メモリの
製造方法によって製造される不揮発性メモリ、あるいは
又、本発明の第２の態様〜第５の態様、あるいは、第７
の態様〜第１０の態様に係る不揮発性メモリを、所謂ゲ
インセル型とすることもできる。ゲインセル型の不揮発
性メモリを実施の形態１にて説明した不揮発性メモリに
適用した場合の回路図を図４１に示し、この不揮発性メ
モリを構成する各種のトランジスタの模式的なレイアウ
トを図４２に示し、この不揮発性メモリの模式的な一部
断面図を図４３及び図４４に示す。また、ゲインセル型
の不揮発性メモリを実施の形態７〜実施の形態１０にて
説明した不揮発性メモリに適用した場合の回路図を図４
５に例示する。尚、図４２において、各種のトランジス
タの領域を点線で囲み、活性領域及び配線層を実線で示
し、ゲート電極あるいはワード線を一点鎖線で示した。
また、図４３に示す不揮発性メモリの模式的な一部断面
図は、図４２の線Ａ−Ａに沿った模式的な一部断面図で
あり、図４４に示す不揮発性メモリの模式的な一部断面
図は、図４２の線Ｂ−Ｂに沿った模式的な一部断面図で
ある。尚、図においては、熱拡散層あるいはシールド層
の図示を省略したが、熱拡散層は、メモリセルあるいは
メモリユニットの上若しくは上方あるいは下若しくは下
方に形成され、あるいは又、少なくともメモリユニット
とメモリユニットの間の形成されている。また、シール
ド層は、メモリセルあるいはメモリユニットの上方ある
いは下方に形成され、あるいは又、少なくともメモリユ
ニットとメモリユニットの間の形成されている。

【０３２６】この不揮発性メモリＭ_Aは、例えば、ビッ
ト線ＢＬ_Aと、書込用トランジスタ（実施の形態１にお
ける選択用トランジスタである）ＴＲ_AWと、Ｍ個（但
し、Ｍ≧２であり、例えば、Ｍ＝８）のメモリセルＭＣ
_AMから構成されたメモリユニットＭＵ_Aと、Ｍ本のプレ
ート線ＰＬ_Mから構成されている。そして、各メモリセ
ルＭＣ_AMは、第１の電極２１と強誘電体層２２と第２の
電極２３とから成り、メモリユニットＭＵ_Aを構成する
メモリセルＭＣ_AMの第１の電極２１は、メモリユニット
ＭＵ_Aにおいて共通であり、この共通の第１の電極（共
通ノードＣＮ_A）は、書込用トランジスタＴＲ_AWを介し
てビット線ＢＬ_Aに接続され、各メモリセルＭＣ_{A m}を構
成する第２の電極２３はプレート線ＰＬ_mに接続されて
いる。尚、密着層の図示は省略した。不揮発性メモリの
メモリユニットＭＵ_Aを構成するメモリセルの数（Ｍ）
は８個に限定されず、一般には、Ｍ≧２を満足すればよ
く、２のべき数（Ｍ＝２，４，８，１６・・・）とする
ことが好ましい。

【０３２７】更には、共通の第１の電極の電位変化を検
出し、この検出結果をビット線ＢＬ _Aに電流又は電圧と
して伝達する信号検出回路を備えている。言い換えれ
ば、検出用トランジスタＴＲ_AS、及び、読出用トランジ
スタＴＲ_ARを備えている。即ち、信号検出回路は、検出
用トランジスタＴＲ_AS及び読出用トランジスタＴＲ_ARか
ら構成されている。そして、検出用トランジスタＴＲ_AS
の一端は所定の電位Ｖ_ccを有する配線層（例えば、不純
物層から構成された電源線）に接続され、他端は読出用
トランジスタＴＲ_ARを介してビット線ＢＬ_Aに接続さ
れ、各メモリセルＭＣ_Amに記憶されたデータの読み出し
時、読出用トランジスタＴＲ_ARが導通状態とされ、各メ
モリセルＭＣ_Amに記憶されたデータに基づき共通の第１
の電極（共通ノードＣＮ_A）に生じた電位により、検出
用トランジスタＴＲ_ASの動作が制御される。

【０３２８】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタ（選
択用トランジスタ）ＴＲ_AWの一方のソース／ドレイン領
域１５Ａは絶縁層１７に形成された接続孔（コンタクト
ホール）１６を介してビット線ＢＬ_Aに接続され、他方
のソース／ドレイン領域１５Ｂは、絶縁層１７に形成さ
れた形成された開口部１８に設けられた接続孔１９を介
して共通の第１の電極（共通ノードＣＮ_A）に接続され
ている。また、検出用トランジスタＴＲ_ASの一方のソー
ス／ドレイン領域は、所定の電位Ｖ_ccを有する配線層に
接続され、他方のソース／ドレイン領域は、読出用トラ
ンジスタＴＲ_ARの一方のソース／ドレイン領域に接続さ
れている。より具体的には、検出用トランジスタＴＲ_AS
の他方のソース／ドレイン領域と読出用トランジスタＴ
Ｒ_ARの一方のソース／ドレイン領域とは、１つのソース
／ドレイン領域を占めている。更には、読出用トランジ
スタＴＲ_ARの他方のソース／ドレイン領域は接続孔（コ
ンタクトホール）１６を介してビット線ＢＬ_Aに接続さ
れ、更に、共通の第１の電極（共通ノードＣＮ_A、ある
いは、書込用トランジスタＴＲ_AWの他方のソース／ドレ
イン領域）は、開口部中に設けられた接続孔１９Ａ、ワ
ード線ＷＬ_Sを介して検出用トランジスタＴＲ_{A S}のゲー
ト電極に接続されている。また、書込用トランジスタＴ
Ｒ_AWのゲート電極に接続されたワード線ＷＬ_W及び読出
用トランジスタＴＲ_ARのゲート電極に接続されたワード
線ＷＬ_Rは、ワード線デコーダ／ドライバＷＤに接続さ
れている。一方、各プレート線ＰＬ_mは、プレート線デ
コーダ／ドライバＰＤに接続されている。更には、ビッ
ト線ＢＬ_AはセンスアンプＳＡに接続されている。

【０３２９】この不揮発性メモリのメモリセルＭＣ_A1か
らデータを読み出す場合、選択プレート線ＰＬ₁にＶ_cc
を印加する。このとき、選択メモリセルＭＣ_A1にデータ
「１」が記憶されていれば、強誘電体層に分極反転が生
じ、蓄積電荷量が増加し、共通ノードＣＮ_Aの電位が上
昇する。一方、選択メモリセルＭＣ_A1にデータ「０」が
記憶されていれば、強誘電体層に分極反転が生ぜず、共
通ノードＣＮ_Aの電位は殆ど上昇しない。即ち、共通ノ
ードＣＮ_Aは、非選択メモリセルの強誘電体層を介して
複数の非選択プレート線ＰＬ_j（ｊ≠１）にカップリン
グされているので、共通ノードＣＮ_Aの電位は０ボルト
に比較的近いレベルに保たれる。このようにして、選択
メモリセルＭＣ_A1に記憶されたデータに依存して共通ノ
ードＣＮ _Aの電位に変化が生じる。従って、選択メモリ
セルの強誘電体層には、分極反転に十分な電界を与える
ことができる。そして、ビット線ＢＬ_Aを浮遊状態と
し、読出用トランジスタＴＲ_ARをオン状態とする。一
方、選択メモリセルＭＣ_A1に記憶されたデータに基づき
共通の第１の電極（共通ノードＣＮ_A）に生じた電位に
より、検出用トランジスタＴＲ_ASの動作が制御される。
具体的には、選択メモリセルＭＣ_A1に記憶されたデータ
に基づき共通の第１の電極（共通ノードＣＮ_A）に高い
電位が生じれば、検出用トランジスタＴＲ_ASは導通状態
となり、検出用トランジスタＴＲ_ASの一方のソース／ド
レイン領域は所定の電位Ｖ_ccを有する配線層に接続され
ているので、かかる配線層から、検出用トランジスタＴ
Ｒ_AS及び読出用トランジスタＴＲ_ARを介してビット線Ｂ
Ｌ_Aに電流が流れ、ビット線ＢＬ_Aの電位が上昇する。即
ち、信号検出回路によって共通の第１の電極（共通ノー
ドＣＮ_A）の電位変化が検出され、この検出結果がビッ
ト線ＢＬ_Aに電圧（電位）として伝達される。ここで、
検出用トランジスタＴＲ_ASの閾値をＶ_th、検出用トラン
ジスタＴＲ_ASのゲート電極の電位（即ち、共通ノードＣ
Ｎ_Aの電位）をＶ_gとすれば、ビット線ＢＬ_Aの電位は概
ね（Ｖ_g−Ｖ_th）となる。尚、検出用トランジスタＴＲ
_ASをディプレッション型のＮＭＯＳＦＥＴとすれば、閾
値Ｖ_thは負の値をとる。これにより、ビット線ＢＬ_Aの
負荷の大小に拘わらず、安定したセンス信号量を確保で
きる。尚、検出用トランジスタＴＲ_ASをＰＭＯＳＦＥＴ
から構成することもできる。

【０３３０】このようなゲインセル型不揮発性メモリ
は、実質的に、実施の形態１にて説明した製造方法にて
製造することができるので、詳細な説明は省略する。ま
た、このようなゲインセル型不揮発性メモリは、実施の
形態２〜実施の形態１２にて説明した不揮発性メモリに
適用することができる。

【０３３１】尚、検出用トランジスタの一端が接続され
た配線層の所定の電位はＶ_ccに限定されず、例えば、接
地されていてもよい。即ち、検出用トランジスタの一端
が接続された配線層の所定の電位を０ボルトとしてもよ
い。但し、この場合には、選択メモリセルにおけるデー
タの読み出し時に電位（Ｖ_cc）がビット線に現れた場
合、再書き込み時には、ビット線の電位を０ボルトと
し、選択メモリセルにおけるデータの読み出し時に０ボ
ルトがビット線に現れた場合、再書き込み時には、ビッ
ト線の電位をＶ_ccとする必要がある。そのためには、図
４６に例示するような、トランジスタＴＲ_IV-1，ＴＲ
_IV-2，ＴＲ_IV-3，ＴＲ_IV-4から構成された一種のスイッ
チ回路（反転回路）をビット線間に配設し、データの読
み出し時には、トランジスタＴＲ_IV-2，ＴＲ_IV-4をオン
状態とし，データの再書き込み時には、トランジスタＴ
Ｒ_IV-1，ＴＲ_IV-3をオン状態とすればよい。また、この
場合、本発明の第７の態様〜第１０の態様に係る不揮発
性メモリあるいはその製造方法にあっては、シールド層
をこの配線層に接続すればよい。

【０３３２】また、例えば、図４７に示すように、実施
の形態９あるいは実施の形態１０の不揮発性メモリの変
形例として、第１の電極２１’，３１’を上部電極と
し、第２の電極２３’，３３’を下部電極とすることも
できる。このような構造は、他の発明の実施の形態にお
ける不揮発性メモリにも適用することができる。尚、図
４７においては、熱拡散層あるいはシールド層の図示を
省略したが、熱拡散層あるいはシールド層は、少なくと
も第１層目のメモリユニットと第２層目のメモリユニッ
トの間の形成されている。

【０３３３】図２９には、第１の電極／強誘電体層／第
２の電極／強誘電体層／第１の電極の積層構造によって
２つのメモリセルを構成する例を示したが、その代わり
に、第２の電極／強誘電体層／第１の電極／強誘電体層
／第２の電極の積層構造によって２つのメモリセルを構
成することもできる。このような構成は、他の実施の形
態における不揮発性メモリにも適用することができる。

【０３３４】本発明の第１の態様あるいは第６の態様に
係る半導体メモリの製造方法を、強誘電体薄膜を用いた
強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）の
みならず、ＤＲＡＭに適用することもできる。この場
合、キャパシタ層を、誘電体薄膜あるいは高誘電体薄膜
からだけでなく、強誘電体薄膜から構成してもよい。
尚、この場合には、強誘電体層の分極を、分極反転の起
きない付加電圧の範囲で利用する。即ち、外部電界によ
る最大（飽和）分極Ｐ_maxと外部電界が０の場合の残留
分極Ｐ_rとの差（Ｐ_max−Ｐ_r）が、電源電圧に対して一
定の関係（ほぼ比例する関係）を有する特性を利用す
る。強誘電体層の分極状態は、常に飽和分極（Ｐ_max）
と残留分極（Ｐ_r）の間にあり、反転しない。データは
リフレッシュによって保持される。

【０３３５】

【発明の効果】本発明においては、熱拡散層が形成され
ているので、半導体メモリの動作時に発生する熱を効率
的に全体に拡散させることができる結果、内部温度分布
が均一化され、局所的な特性変化が起こらないので、メ
モリセル間での特性ばらつきが生じ難く、読み出しエラ
ーを防止できる。あるいは又、本発明においては、メモ
リセル若しくはメモリユニットの上方あるいは下方にシ
ールド層が形成されているので、クロストークやノイズ
等の発生によってメモリセルの動作に障害が生じるとい
った問題の発生を確実に回避することができる。従っ
て、高い信頼性を有する半導体メモリを提供することが
できる。

【図面の簡単な説明】

【図１】発明の実施の形態１の半導体メモリ（強誘電体
型不揮発性半導体メモリ）の模式的な一部断面図であ
る。

【図２】発明の実施の形態１の半導体メモリ（強誘電体
型不揮発性半導体メモリ）の製造方法を説明するための
半導体基板等の模式的な一部断面図である。

【図３】図２に引き続き、発明の実施の形態１の半導体
メモリ（強誘電体型不揮発性半導体メモリ）の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図４】図３に引き続き、発明の実施の形態１の半導体
メモリ（強誘電体型不揮発性半導体メモリ）の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図５】発明の実施の形態１の半導体メモリ（強誘電体
型不揮発性半導体メモリ）の変形例の模式的な一部断面
図である。

【図６】発明の実施の形態１の半導体メモリ（強誘電体
型不揮発性半導体メモリ）の回路図である。

【図７】図６に示した発明の実施の形態１の強誘電体型
不揮発性半導体メモリにおける動作波形を示す図であ
る。

【図８】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの変形例の回路図である。

【図９】図８に示した発明の実施の形態１の強誘電体型
不揮発性半導体メモリの変形例における動作波形を示す
図である。

【図１０】発明の実施の形態２の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の製造方法を説明するため
の半導体基板等の模式的な一部断面図である。

【図１１】図１０に引き続き、発明の実施の形態２の半
導体メモリ（強誘電体型不揮発性半導体メモリ）の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図１２】図１１に引き続き、発明の実施の形態２の半
導体メモリ（強誘電体型不揮発性半導体メモリ）の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図１３】図１２に引き続き、発明の実施の形態２の半
導体メモリ（強誘電体型不揮発性半導体メモリ）の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図１４】発明の実施の形態４の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の模式的な一部断面図であ
る。

【図１５】発明の実施の形態５の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の模式的な一部断面図であ
る。

【図１６】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの回路図である。

【図１７】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの変形例の回路図である。

【図１８】発明の実施の形態６の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の模式的な一部断面図であ
る。

【図１９】発明の実施の形態６の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の変形例の模式的な一部断
面図である。

【図２０】発明の実施の形態７の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の模式的な一部断面図であ
る。

【図２１】発明の実施の形態７の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の回路図である。

【図２２】発明の実施の形態７の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の変形例の回路図である。

【図２３】発明の実施の形態８の半導体メモリ（強誘電
体型不揮発性半導体メモリ）の模式的な一部断面図であ
る。

【図２４】発明の実施の形態９の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。

【図２５】発明の実施の形態９の強誘電体型不揮発性半
導体メモリの変形例の模式的な一部断面図である。

【図２６】発明の実施の形態９の強誘電体型不揮発性半
導体メモリの別の変形例の模式的な一部断面図である。

【図２７】発明の実施の形態９の強誘電体型不揮発性半
導体メモリの更に別の変形例の模式的な一部断面図であ
る。

【図２８】発明の実施の形態９の強誘電体型不揮発性半
導体メモリの更に別の変形例の回路図である。

【図２９】発明の実施の形態９の強誘電体型不揮発性半
導体メモリの更に別の変形例の模式的な一部断面図であ
る。

【図３０】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリの模式的な一部断面図である。

【図３１】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリの変形例の模式的な一部断面図である。

【図３２】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリの別の変形例の模式的な一部断面図であ
る。

【図３３】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリの更に別の変形例の模式的な一部断面図で
ある。

【図３４】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリの更に別の変形例の模式的な一部断面図で
ある。

【図３５】発明の実施の形態１１の半導体メモリ（強誘
電体型不揮発性半導体メモリ）の模式的な一部断面図で
ある。

【図３６】発明の実施の形態１１の半導体メモリ（強誘
電体型不揮発性半導体メモリ）の回路図概念図である。

【図３７】発明の実施の形態１１の半導体メモリ（強誘
電体型不揮発性半導体メモリ）の別の回路図概念図であ
る。

【図３８】発明の実施の形態１１の半導体メモリ（強誘
電体型不揮発性半導体メモリ）におけるメモリユニット
の回路図である。

【図３９】発明の実施の形態１２の半導体メモリ（強誘
電体型不揮発性半導体メモリ）の模式的な一部断面図で
ある。

【図４０】発明の実施の形態１２の半導体メモリ（強誘
電体型不揮発性半導体メモリ）の変形例の模式的な一部
断面図である。

【図４１】ゲインセル型の強誘電体型不揮発性半導体メ
モリを発明の実施の形態１にて説明した強誘電体型不揮
発性半導体メモリに適用した場合の回路図である。

【図４２】図４１に示した強誘電体型不揮発性半導体メ
モリにおけるレイアウト図である。

【図４３】図４１に示した強誘電体型不揮発性半導体メ
モリの模式的な一部断面図である。

【図４４】図４１に示した強誘電体型不揮発性半導体メ
モリの、図４３とは異なる断面で見たときの模式的な一
部断面図である。

【図４５】ゲインセル型の強誘電体型不揮発性半導体メ
モリを発明の実施の形態７〜発明の実施の形態１０にて
説明した強誘電体型不揮発性半導体メモリに適用した場
合の回路図の一例である。

【図４６】検出用トランジスタの一端が接続された配線
層の所定の電位を０ボルトとした場合の、ビット線間に
配設された一種のスイッチ回路を示す回路図である。

【図４７】発明の実施の形態９の強誘電体型不揮発性半
導体メモリの別の変形例の模式的な一部断面図である。

【図４８】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【図４９】米国特許第４８７３６６４号に開示された強
誘電体型不揮発性半導体メモリの回路図である。

【符号の説明】

１０・・・シリコン半導体基板、１１・・・素子分離領
域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、
１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ・・
・ソース／ドレイン領域、１６・・・接続孔（コンタク
トホール）、１７，２７，３７，４７・・・絶縁層、１
８，２８，３８，４８・・・開口部、１９，２９，３
９，４９・・・接続孔、２１，２１Ａ，２１Ｂ，２
１’，３１，３１Ａ，３１Ｂ，３１’，４１，５１・・
・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，
３２Ｂ，４２，５２・・・強誘電体層、２３，２３’，
３３，３３’，４３，５３・・・第２の電極、２４，３
４，４４，５４・・・水素ガス不透過層、２５，３５，
４５，５５・・・熱拡散層、１２５，１３５，１４５，
１５５・・・シールド層、２６，３６，４６・・・パッ
ド部、２７，３７，４７・・・層間絶縁層、２７Ａ，３
７Ａ，５７Ａ・・・絶縁膜、Ｍ・・・不揮発性メモリ、
ＭＵ・・・メモリユニット、ＭＣ・・・メモリセル、Ｔ
Ｒ・・・選択用トランジスタ、ＷＬ・・・ワード線、Ｂ
Ｌ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・
ワード線デコーダ／ドライバ、ＳＡ・・・センスアン
プ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・
・・共通ノード

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD69 FR01 FR10 GA13 JA13 JA14 JA15 JA17 JA35 JA36 JA37 JA38 JA39 JA40 JA43 JA44 JA51 KA19 MA06 MA17 MA20 PR03 PR12 PR21 PR22 PR39 PR40

Claims (32)

【特許請求の範囲】
1. 【請求項１】（Ａ）選択用トランジスタと、 （Ｂ）第１の電極とキャパシタ層と第２の電極とから成
   るメモリセル、から構成され、 第１の電極は選択用トランジスタを介してビット線に接
   続された半導体メモリであって、 メモリセルの上若しくは上方、あるいは又、メモリセル
   の下若しくは下方には、熱拡散層が形成されていること
   を特徴とする半導体メモリ。
2. 【請求項２】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
   たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
   通であり、該共通の第１の電極は、選択用トランジスタ
   を介してビット線に接続されており、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
   ・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目の
   プレート線に接続されている半導体メモリであって、 メモリユニットの上若しくは上方、あるいは又、メモリ
   ユニットの下若しくは下方には、熱拡散層が形成されて
   いることを特徴とする半導体メモリ。
3. 【請求項３】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
   と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
   ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、該共通の第１の電極は、選択用トランジス
   タを介してビット線に接続されており、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
   Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋
   ｍ］番目のプレート線に接続されている半導体メモリで
   あって、 少なくともメモリユニットとメモリユニットとの間に
   は、熱拡散層が形成されていることを特徴とする半導体
   メモリ。
4. 【請求項４】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、 第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおける共通の第１の電極は、第ｎ番目の選択用ト
   ランジスタを介してビット線に接続されており、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
   ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
   メモリユニット間で共通とされた第ｍ番目のプレート線
   に接続されている半導体メモリであって、 メモリユニットの上若しくは上方、あるいは又、メモリ
   ユニットの下若しくは下方には、熱拡散層が形成されて
   いることを特徴とする半導体メモリ。
5. 【請求項５】Ｎ個のメモリユニットは、層間絶縁層を介
   して積層されており、 少なくともメモリユニットとメモリユニットとの間に
   は、熱拡散層が形成されていることを特徴とする請求項
   ４に記載の半導体メモリ。
6. 【請求項６】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
   と、 （Ｂ）Ｎ個の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
   ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおける共通の第１の電極は、第ｎ番目の選択用ト
   ランジスタを介して第ｎ番目のビット線に接続されてお
   り、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
   ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
   メモリユニット間で共通とされた第ｍ番目のプレート線
   に接続されている半導体メモリであって、 少なくともメモリユニットとメモリユニットとの間に
   は、熱拡散層が形成されていることを特徴とする半導体
   メモリ。
7. 【請求項７】前記キャパシタ層は強誘電体材料から成る
   ことを特徴とする請求項１乃至請求項６のいずれか１項
   に記載の半導体メモリ。
8. 【請求項８】前記熱拡散層は、金属、合金、金属の窒化
   物、金属の酸化物、金属の炭化物、金属の混晶、及び、
   半導体材料に不純物が添加された物質から成る群から選
   択された少なくとも１種類の材料から成ることを特徴と
   する請求項１乃至請求項６のいずれか１項に記載の半導
   体メモリ。
9. 【請求項９】（Ａ）選択用トランジスタと、 （Ｂ）第１の電極とキャパシタ層と第２の電極とから成
   るメモリセル、から構成され、 第１の電極は選択用トランジスタを介してビット線に接
   続された半導体メモリであって、 メモリセルの上方あるいは下方には、シールド層が形成
   されており、 該シールド層は、接地され、若しくは、所定の固定電位
   に電気的に接続されていることを特徴とする半導体メモ
   リ。
10. 【請求項１０】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
    たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
    通であり、該共通の第１の電極は、選択用トランジスタ
    を介してビット線に接続されており、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
    ・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目の
    プレート線に接続されている半導体メモリであって、 メモリユニットの上方あるいは下方には、シールド層が
    形成されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
11. 【請求項１１】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
    と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、該共通の第１の電極は、選択用トランジス
    タを介してビット線に接続されており、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
    Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋
    ｍ］番目のプレート線に接続されている半導体メモリで
    あって、 少なくともメモリユニットとメモリユニットとの間に
    は、シールド層が形成されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
12. 【請求項１２】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介してビット線に接続されており、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている半導体メモリであって、 メモリユニットの上方あるいは下方には、シールド層が
    形成されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
13. 【請求項１３】Ｎ個のメモリユニットは、層間絶縁層を
    介して積層されており、 少なくともメモリユニットとメモリユニットとの間に
    は、シールド層が形成されていることを特徴とする請求
    項１２に記載の半導体メモリ。
14. 【請求項１４】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
    と、 （Ｂ）Ｎ個の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介して第ｎ番目のビット線に接続されてお
    り、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている半導体メモリであって、 少なくともメモリユニットとメモリユニットとの間に
    は、シールド層が形成されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
15. 【請求項１５】前記キャパシタ層は強誘電体材料から成
    ることを特徴とする請求項９乃至請求項１４のいずれか
    １項に記載の半導体メモリ。
16. 【請求項１６】前記シールド層は、金属、合金、金属の
    窒化物、金属の酸化物、金属の炭化物、金属の混晶、及
    び、半導体材料に不純物が添加された物質から成る群か
    ら選択された少なくとも１種類の材料から成ることを特
    徴とする請求項９乃至請求項１４のいずれか１項に記載
    の半導体メモリ。
17. 【請求項１７】（ａ）半導体基板に選択用トランジスタ
    を形成する工程と、 （ｂ）第１の電極とキャパシタ層と第２の電極とから成
    り、第１の電極が選択用トランジスタを介してビット線
    に接続されたメモリセルを形成する工程、を具備し、 （ｃ）メモリセルの上若しくは上方、あるいは又、メモ
    リセルの下若しくは下方に熱拡散層を形成する工程、を
    更に具備することを特徴とする半導体メモリの製造方
    法。
18. 【請求項１８】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
    たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
    通であり、該共通の第１の電極は、選択用トランジスタ
    を介してビット線に接続されており、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
    ・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目の
    プレート線に接続されている半導体メモリの製造方法で
    あって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が選択用トランジスタを介して
    ビット線に接続されたメモリユニットを形成する工程、
    を具備し、 （ｃ）メモリユニットの上若しくは上方、あるいは又、
    メモリユニットの下若しくは下方に熱拡散層を形成する
    工程、を更に具備することを特徴とする半導体メモリの
    製造方法。
19. 【請求項１９】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
    と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、該共通の第１の電極は、選択用トランジス
    タを介してビット線に接続されており、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
    Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋
    ｍ］番目のプレート線に接続されている半導体メモリの
    製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が選択用トランジスタを介して
    ビット線に接続された第１層目のメモリユニットを形成
    する工程と、 （ｃ）第１層目のメモリユニットの上若しくは上方に熱
    拡散層を形成する工程、を具備し、 更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
    ・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
    選択用トランジスタを介してビット線に接続された第
    （ｎ’＋１）層目のメモリユニットを形成し、 第（ｎ’＋１）層目のメモリユニットの上若しくは上
    方に熱拡散層を形成する工程を、ｎ’を１から（Ｎ−
    １）まで１つずつインクリメントしながら繰り返す（但
    し、の工程は、ｎ’＝（Ｎ−１）の場合、実行しない
    ことがある）ことを特徴とする半導体メモリの製造方
    法。
20. 【請求項２０】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介してビット線に接続されており、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている半導体メモリの製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が選択用トランジスタを介して
    ビット線に接続されたメモリユニットを形成する工程、
    を具備し、 （ｃ）メモリユニットの上若しくは上方、あるいは又、
    メモリユニットの下若しくは下方に熱拡散層を形成する
    工程、を更に具備することを特徴とする半導体メモリの
    製造方法。
21. 【請求項２１】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介してビット線に接続されており、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている半導体メモリの製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が第１番目の選択用トランジス
    タを介してビット線に接続された第１層目のメモリユニ
    ットを形成する工程と、 （ｃ）第１層目のメモリユニットの上若しくは上方に熱
    拡散層を形成する工程、を具備し、更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
    ・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
    第（ｎ’＋１）番目の選択用トランジスタを介してビッ
    ト線に接続された第（ｎ’＋１）層目のメモリユニット
    を形成し、 第（ｎ’＋１）層目のメモリユニットの上若しくは上
    方に熱拡散層を形成する工程を、ｎ’を１から（Ｎ−
    １）まで１つずつインクリメントしながら繰り返す（但
    し、の工程は、ｎ’＝（Ｎ−１）の場合、実行しない
    ことがある）ことを特徴とする半導体メモリの製造方
    法。
22. 【請求項２２】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
    と、 （Ｂ）Ｎ個の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介して第ｎ番目のビット線に接続されてお
    り、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている半導体メモリの製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が第１番目の選択用トランジス
    タを介して第１番目のビット線に接続された第１層目の
    メモリユニットを形成する工程と、 （ｃ）第１層目のメモリユニットの上若しくは上方に熱
    拡散層を形成する工程、を具備し、 更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
    ・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
    第（ｎ’＋１）番目の選択用トランジスタを介して第
    （ｎ’＋１）番目のビット線に接続された第（ｎ’＋
    １）層目のメモリユニットを形成し、 第（ｎ’＋１）層目のメモリユニットの上若しくは上
    方に熱拡散層を形成する工程を、ｎ’を１から（Ｎ−
    １）まで１つずつインクリメントしながら繰り返す（但
    し、の工程は、ｎ’＝（Ｎ−１）の場合、実行しない
    ことがある）ことを特徴とする半導体メモリの製造方
    法。
23. 【請求項２３】前記キャパシタ層は強誘電体材料から成
    ることを特徴とする請求項１７乃至請求項２２のいずれ
    か１項に記載の半導体メモリの製造方法。
24. 【請求項２４】前記熱拡散層は、金属、合金、金属の窒
    化物、金属の酸化物、金属の炭化物、金属の混晶、及
    び、半導体材料に不純物が添加された物質から成る群か
    ら選択された少なくとも１種類の材料から成ることを特
    徴とする請求項１７乃至請求項２２のいずれか１項に記
    載の半導体メモリの製造方法。
25. 【請求項２５】（ａ）半導体基板に選択用トランジスタ
    を形成する工程と、 （ｂ）第１の電極とキャパシタ層と第２の電極とから成
    り、第１の電極が選択用トランジスタを介してビット線
    に接続されたメモリセルを形成する工程、を具備し、 （ｃ）接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、メモリセルの上方あるいは下
    方に形成する工程、を更に具備することを特徴とする半
    導体メモリの製造方法。
26. 【請求項２６】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
    たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
    通であり、該共通の第１の電極は、選択用トランジスタ
    を介してビット線に接続されており、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
    ・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目の
    プレート線に接続されている半導体メモリの製造方法で
    あって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が選択用トランジスタを介して
    ビット線に接続されたメモリユニットを形成する工程、
    を具備し、 （ｃ）接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、メモリユニットの上方あるい
    は下方に形成する工程、を更に具備することを特徴とす
    る半導体メモリの製造方法。
27. 【請求項２７】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
    と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、該共通の第１の電極は、選択用トランジス
    タを介してビット線に接続されており、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
    Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋
    ｍ］番目のプレート線に接続されている半導体メモリの
    製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が選択用トランジスタを介して
    ビット線に接続された第１層目のメモリユニットを形成
    する工程と、 （ｃ）接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、第１層目のメモリユニットの
    上方に形成する工程、を具備し、更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
    ・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
    選択用トランジスタを介してビット線に接続された第
    （ｎ’＋１）層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
    されたシールド層を、第（ｎ’＋１）層目のメモリユニ
    ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
    まで１つずつインクリメントしながら繰り返す（但し、
    の工程は、ｎ’＝（Ｎ−１）の場合、実行しないこと
    がある）ことを特徴とする半導体メモリの製造方法。
28. 【請求項２８】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介してビット線に接続されており、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている半導体メモリの製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が選択用トランジスタを介して
    ビット線に接続されたメモリユニットを形成する工程、
    を具備し、 （ｃ）接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、メモリユニットの上方あるい
    は下方に形成する工程、を更に具備することを特徴とす
    る半導体メモリの製造方法。
29. 【請求項２９】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介してビット線に接続されており、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている半導体メモリの製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が第１番目の選択用トランジス
    タを介してビット線に接続された第１層目のメモリユニ
    ットを形成する工程と、 （ｃ）接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、第１層目のメモリユニットの
    上方に形成する工程、を具備し、 更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
    ・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
    第（ｎ’＋１）番目の選択用トランジスタを介してビッ
    ト線に接続された第（ｎ’＋１）層目のメモリユニット
    を形成し、 接地され、若しくは、所定の固定電位に電気的に接続
    されたシールド層を、第（ｎ’＋１）層目のメモリユニ
    ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
    まで１つずつインクリメントしながら繰り返す（但し、
    の工程は、ｎ’＝（Ｎ−１）の場合、実行しないこと
    がある）ことを特徴とする半導体メモリの製造方法。
30. 【請求項３０】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
    と、 （Ｂ）Ｎ個の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介して第ｎ番目のビット線に接続されてお
    り、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている半導体メモリの製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
    と、 （ｂ）共通の第１の電極が第１番目の選択用トランジス
    タを介して第１番目のビット線に接続された第１層目の
    メモリユニットを形成する工程と、 （ｃ）接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、第１層目のメモリユニットの
    上方に形成する工程、を具備し、更に、 （ｄ）全面に第ｎ’層目（但し、ｎ’＝１，２・・
    ・，Ｎ−１）の層間絶縁層を形成し、 該第ｎ’層目の層間絶縁層上に、共通の第１の電極が
    第（ｎ’＋１）番目の選択用トランジスタを介して第
    （ｎ’＋１）番目のビット線に接続された第（ｎ’＋
    １）層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
    されたシールド層を、第（ｎ’＋１）層目のメモリユニ
    ットの上方に形成する工程を、ｎ’を１から（Ｎ−１）
    まで１つずつインクリメントしながら繰り返す（但し、
    の工程は、ｎ’＝（Ｎ−１）の場合、実行しないこと
    がある）ことを特徴とする半導体メモリの製造方法。
31. 【請求項３１】前記キャパシタ層は強誘電体材料から成
    ることを特徴とする請求項２５乃至請求項３０のいずれ
    か１項に記載の半導体メモリの製造方法。
32. 【請求項３２】前記シールド層は、金属、合金、金属の
    窒化物、金属の酸化物、金属の炭化物、金属の混晶、及
    び、半導体材料に不純物が添加された物質から成る群か
    ら選択された少なくとも１種類の材料から成ることを特
    徴とする請求項２５乃至請求項３０のいずれか１項に記
    載の半導体メモリの製造方法。