JP2003046067A - 半導体メモリ及びその製造方法 - Google Patents

半導体メモリ及びその製造方法

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JP2003046067A
JP2003046067A JP2002001233A JP2002001233A JP2003046067A JP 2003046067 A JP2003046067 A JP 2003046067A JP 2002001233 A JP2002001233 A JP 2002001233A JP 2002001233 A JP2002001233 A JP 2002001233A JP 2003046067 A JP2003046067 A JP 2003046067A
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layer
electrode
memory unit
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Seiichi Yokoyama
誠一 横山
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Sony Corp
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Abstract

(57)【要約】 【課題】動作時の発熱に起因する内部温度分布を均一化
して半導体メモリ間での特性のばらつき発生を防止し得
る半導体メモリを提供する。 【解決手段】半導体メモリは、(A)選択用トランジス
タTRAと、(B)第1の電極21とキャパシタ層22
と第2の電極23とから成るメモリセルMCAMから構成
され、第1の電極21は選択用トランジスタTRAを介
してビット線BLAに接続され、メモリセルMCAMの上
若しくは上方、あるいは又、メモリセルの下若しくは下
方には、熱拡散層25が形成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体メモリ及び
その製造方法に関する。
【0002】
【従来の技術】DRAM(Dynamic Random Access Memo
ry)をはじめとして、情報(データ)の書き込み、読み
出しを行う半導体メモリは、通常、選択用トランジスタ
とメモリセル(キャパシタ部)から構成されている。メ
モリセルは下部電極とキャパシタ層と上部電極とから成
る構成されており、下部電極が選択用トランジスタに接
続されている。選択用トランジスタはビット線に接続さ
れており、このビット線を介して、メモリセルにデータ
を蓄積(記憶)したり、あるいは、メモリセルに蓄積
(記憶)されているデータを伝達したりするためのスイ
ッチとして選択用トランジスタは機能する。
【0003】近年、このキャパシタ層に、チタン酸ジル
コン酸鉛(Pb(Zr,Ti)O3,PZT)やタンタ
ル酸ストロンチウムビスマス(SrBi2Ta29,S
BT)といったヒステリシス特性を有する強誘電体材料
を用いる強誘電体型不揮発性半導体メモリ(Ferroelect
ric Random Access Memory,FERAM)の開発が盛ん
になっている。
【0004】強誘電体型不揮発性半導体メモリ(以下、
不揮発性メモリと略称する場合がある)は、高速アクセ
スが可能で、しかも、不揮発性であり、また、小型で低
消費電力であり、更には、衝撃にも強く、例えば、ファ
イルのストレージやレジューム機能を有する各種電子機
器、例えば、携帯用コンピュータや携帯電話、ゲーム機
の主記憶装置としての利用、あるいは、音声や映像を記
録するための記録メディアとしての利用が期待されてい
る。
【0005】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体材料から
成るキャパシタ層を有するメモリセル(キャパシタ部)
の蓄積電荷量の変化を検出する方式の、高速書き換えが
可能な不揮発性メモリであり、基本的には、メモリセル
と選択用トランジスタとから構成されている。メモリセ
ルは、例えば、下部電極、上部電極、及び、これらの電
極間に挟まれた強誘電体材料から成るキャパシタ層から
構成されている。この不揮発性メモリにおけるデータの
書込みや読出しは、図48に示す強誘電体のP−Eヒス
テリシスループを応用して行われる。即ち、強誘電体材
料から成るキャパシタ層に外部電界を加えた後、外部電
界を除いたとき、キャパシタ層は残留分極を示す。そし
て、キャパシタ層の残留分極は、プラス方向の外部電界
が印加されたとき+Pr、マイナス方向の外部電界が印
加されたとき−Prとなる。ここで、残留分極が+Pr
状態(図48の「D」参照)の場合を「0」とし、残留
分極が−Prの状態(図48の「A」参照)の場合を
「1」とする。
【0006】「1」あるいは「0」の状態を判別するた
めに、キャパシタ層に例えばプラス方向の外部電界を印
加する。これによって、キャパシタ層の分極は図48の
「C」の状態となる。このとき、データが「0」であれ
ば、キャパシタ層の分極状態は、「D」から「C」の状
態に変化する。一方、データが「1」であれば、キャパ
シタ層の分極状態は、「A」から「B」を経由して
「C」の状態に変化する。データが「0」の場合には、
キャパシタ層の分極反転は生じない。一方、データが
「1」の場合には、キャパシタ層に分極反転が生じる。
その結果、メモリセルの蓄積電荷量に差が生じる。選択
された不揮発性メモリの選択用トランジスタをオンにす
ることで、この蓄積電荷を信号電流として検出する。デ
ータの読出し後、外部電界を0にすると、データが
「0」のときでも「1」のときでも、キャパシタ層の分
極状態は図48の「D」の状態となってしまう。即ち、
読出し時、データ「1」は、一旦、破壊されてしまう。
それ故、データが「1」の場合、マイナス方向の外部電
界を印加して、「D」、「E」という経路で「A」の状
態とし、データ「1」を再度書き込む。
【0007】現在主流となっている不揮発性メモリの構
造及びその動作は、米国特許第4873664号におい
て、S.Sheffiledらが提案したものであり、
図49に回路図を示すように、動作上、2つの対となっ
た不揮発性メモリから構成されている。尚、図49にお
いて、対となった不揮発性メモリを点線で囲った。各不
揮発性メモリは、例えば、選択用トランジスタTR11
TR12、メモリセルMC11,MC12から構成されてい
る。
【0008】尚、2桁あるいは3桁の添字、例えば添字
「11」は、本来、添字「1,1」と表示すべき添字で
あり、例えば「111」は、本来、添字「1,1,1」
と表示すべき添字であるが、表示の簡素化のため、2桁
あるいは3桁の添字で表示する。また、添字「M」を、
例えば複数のメモリセルやプレート線を総括的に表示す
る場合に使用し、添字「m」を、例えば複数のメモリセ
ルやプレート線を個々に表示する場合に使用し、添字
「N」を、例えば選択用トランジスタやメモリユニット
を総括的に表示する場合に使用し、添字「n」を、例え
ば選択用トランジスタやメモリユニットを個々に表示す
る場合に使用する。
【0009】そして、それぞれのメモリセルに相補的な
データを書き込むことにより、1ビットを記憶する。図
49において、符号「WL」はワード線を示し、符号
「BL」はビット線を示し、符号「PL」はプレート線
を意味する。対となった不揮発性メモリに着目すると、
ワード線WL1は、ワード線デコーダ/ドライバWDに
接続されている。また、ビット線BL1,BL2は、セン
スアンプSAに接続されている。更には、プレート線P
1は、プレート線デコーダ/ドライバPDに接続され
ている。
【0010】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線W
1を選択し、更には、プレート線PL1を駆動すると、
相補的なデータが、対となったメモリセルMC11,MC
12から選択用トランジスタTR11,TR12を介して対と
なったビット線BL1,BL2に電圧(ビット線電位)と
して現れる。かかる対となったビット線BL1,BL2
電圧(ビット線電位)を、センスアンプSAで検出す
る。
【0011】対となった不揮発性メモリは、ワード線W
1、及び、対となったビット線BL1,BL2によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、対とな
った不揮発性メモリの最小面積は、加工最小寸法をFと
したとき、8F2である。従って、このような構造を有
する対となった不揮発性メモリの最小面積は8F2であ
る。
【0012】このような構造の不揮発性メモリを大容量
化しようとした場合、その実現は加工寸法の微細化に依
存するしかない。また、対となった不揮発性メモリを構
成するために2つの選択用トランジスタ及び2つのメモ
リセルが必要とされる。更には、ワード線と同じピッチ
でプレート線を配設する必要がある。それ故、不揮発性
メモリを最小ピッチで配置することは殆ど不可能であ
り、現実には、対となった不揮発性メモリの占める面積
は、8F2よりも大幅に増加してしまう。
【0013】しかも、不揮発性メモリと同等のピッチ
で、ワード線デコーダ/ドライバWD及びプレート線デ
コーダ/ドライバPDを配設する必要がある。言い換え
れば、1つのロー・アドレスを選択するために2つのデ
コーダ/ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。
【0014】不揮発性メモリの面積を縮小する手段の1
つが、特開平9−121032号公報から公知である。
図6に等価回路を示すように、この特許公開公報に開示
された不揮発性メモリMAは、1つの選択用トランジス
タTRAの一端に並列にそれぞれの一端が接続された複
数のメモリセルMCAM(例えば、M=4)から構成さ
れ、かかる不揮発性メモリMAと対となった不揮発性メ
モリMBも、1つの選択用トランジスタTRBの一端に並
列にそれぞれの一端が接続された複数のメモリセルMC
BMから構成されている。選択用トランジスタTRA,T
Bの他端は、それぞれ、ビット線BLA,BLBに接続
されている。対となったビット線BLA,BLBは、セン
スアンプSAに接続されている。また、メモリセルMC
Am,MCBm(m=1,2・・・M)の他端はプレート線
PLmに接続されており、プレート線PLmはプレート線
デコーダ/ドライバPDに接続されている。更には、ワ
ード線WLは、ワード線デコーダ/ドライバWDに接続
されている。
【0015】そして、対となったメモリセルMCAm,M
Bm(m=1,2・・・M)に相補的なデータが記憶さ
れる。例えば、メモリセルMCAm,MCBm(ここで、m
は1,2,3,4のいずれか)に記憶されたデータを読
み出す場合、ワード線WLを選択し、プレート線PLj
(j≠m)には(1/2)Vccの電圧を印加した状態
で、プレート線PLmを駆動する。ここで、Vccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルMCAm,MCBmから選択用ト
ランジスタTRA,TRBを介して対となったビット線B
A,BLBに電圧(ビット線電位)として現れる。そし
て、かかる対となったビット線BLA,BLBの電圧(ビ
ット線電位)を、センスアンプSAで検出する。
【0016】対となった不揮発性メモリにおける一対の
選択用トランジスタTRA及びTRBは、ワード線WL、
及び、対となったビット線BLA,BLBによって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタTR A
及びTRBの最小面積は、8F2である。しかしながら、
一対の選択用トランジスタTRA,TRBを、M組の対と
なったメモリセルMCAm,MCBm(m=1,2・・・
M)で共有するが故に、1ビット当たりの選択用トラン
ジスタTRA,TRBの数が少なくて済み、また、ワード
線WLの配置も緩やかなので、不揮発性メモリの縮小化
を図り易い。しかも、周辺回路についても、1本のワー
ド線デコーダ/ドライバWDとM本のプレート線デコー
ダ/ドライバPDでMビットを選択することができる。
従って、このような構成を採用することで、セル面積が
8F2に近いレイアウトを実現可能であり、DRAM並
のチップサイズを実現することができる。
【0017】
【発明が解決しようとする課題】ところで、強誘電体材
料を含む誘電体材料から成るキャパシタ層を備えたメモ
リセルを有する半導体メモリは、自身の発熱や、周囲の
環境における温度上昇によって、特性変化を引き起こす
という問題点がある。特に、強誘電体材料は、本質的な
物性として、反転電圧が負の温度特性を有する。即ち、
温度が上昇すると、不揮発性メモリの抗電圧が減少し、
非選択のメモリセルの電荷が反転し易くなる。そして、
このような特性変化は、特に、特開平9−121032
号公報に開示された不揮発性メモリといった、複数のメ
モリセルを備えた半導体メモリにおいて大きな問題とな
る。即ち、発熱が局所的に生じた場合、メモリセル間で
特性差が生じ、読み出しエラーが起こるという問題点が
ある。また、クロストークやノイズ等の発生によってメ
モリセルの動作に障害が生じることがあり、特に、特開
平9−121032号公報に開示された不揮発性メモリ
といった、複数のメモリセルを備えた半導体メモリにお
いて大きな問題となる。
【0018】従って、本発明の第1の目的は、動作時の
発熱に起因する内部温度分布を均一化してメモリセル
間、あるいは半導体メモリ間での特性のばらつき発生を
防止し得る半導体メモリ及びその製造方法を提供するこ
とにある。
【0019】また、本発明の第2の目的は、クロストー
クやノイズ等の発生によってもメモリセルあるいは半導
体メモリの動作に障害が生じ難い半導体メモリ及びその
製造方法を提供することにある。
【0020】
【課題を解決するための手段】上記の第1の目的を達成
するための本発明の第1の態様に係る半導体メモリは、
(A)選択用トランジスタと、(B)第1の電極とキャ
パシタ層と第2の電極とから成るメモリセル、から構成
され、第1の電極は選択用トランジスタを介してビット
線に接続された半導体メモリであって、メモリセルの上
若しくは上方、あるいは又、メモリセルの下若しくは下
方には、熱拡散層が形成されていることを特徴とする。
【0021】本発明の第1の態様に係る半導体メモリに
おいて、熱拡散層は、メモリセルの上若しくは上方にの
み形成されていてもよいし、メモリセルの下若しくは下
方にのみ形成されていてもよいし、メモリセルの上若し
くは上方、及び、メモリセルの下若しくは下方に形成さ
れていてもよい。
【0022】上記の第1の目的を達成するための本発明
の第2の態様に係る半導体メモリは、(A)ビット線
と、(B)選択用トランジスタと、(C)M個(但し、
M≧2)のメモリセルから構成されたメモリユニット
と、(D)M本のプレート線、から成り、各メモリセル
は、第1の電極とキャパシタ層と第2の電極とから成
り、メモリユニットにおいて、メモリセルの第1の電極
は共通であり、該共通の第1の電極は、選択用トランジ
スタを介してビット線に接続されており、メモリユニッ
トにおいて、第m番目(但し、m=1,2・・・,M)
のメモリセルの第2の電極は、第m番目のプレート線に
接続されている半導体メモリであって、メモリユニット
の上若しくは上方、あるいは又、メモリユニットの下若
しくは下方には、熱拡散層が形成されていることを特徴
とする。
【0023】本発明の第2の態様に係る半導体メモリに
おいて、熱拡散層は、メモリユニットの上若しくは上方
にのみ形成されていてもよいし、メモリユニットの下若
しくは下方にのみ形成されていてもよいし、メモリユニ
ットの上若しくは上方、及び、メモリユニットの下若し
くは下方に形成されていてもよい。
【0024】上記の第1の目的を達成するための本発明
の第3の態様に係る半導体メモリは、(A)ビット線
と、(B)選択用トランジスタと、(C)それぞれがM
個(但し、M≧2)のメモリセルから構成された、N個
(但し、N≧2)のメモリユニットと、(D)M×N本
のプレート線、から成り、N個のメモリユニットは、層
間絶縁層を介して積層されており、各メモリセルは、第
1の電極とキャパシタ層と第2の電極とから成り、各メ
モリユニットにおいて、メモリセルの第1の電極は共通
であり、該共通の第1の電極は、選択用トランジスタを
介してビット線に接続されており、第n層目(但し、n
=1,2・・・,N)のメモリユニットにおいて、第m
番目(但し、m=1,2・・・,M)のメモリセルの第
2の電極は、第[(n−1)M+m]番目のプレート線
に接続されている半導体メモリであって、少なくともメ
モリユニットとメモリユニットとの間には、熱拡散層が
形成されていることを特徴とする。
【0025】本発明の第3の態様に係る半導体メモリに
おいては、熱拡散層は、第1層目のメモリユニットの下
若しくは下方に形成されていてもよい。また、熱拡散層
は、第N層目のメモリユニットの上若しくは上方に形成
されていてもよい。
【0026】上記の第1の目的を達成するための本発明
の第4の態様に係る半導体メモリは、(A)ビット線
と、(B)N個(但し、N≧2)の選択用トランジスタ
と、(C)それぞれがM個(但し、M≧2)のメモリセ
ルから構成された、N個のメモリユニットと、(D)M
本のプレート線、から成り、各メモリセルは、第1の電
極とキャパシタ層と第2の電極とから成り、各メモリユ
ニットにおいて、メモリセルの第1の電極は共通であ
り、第n番目(但し、n=1,2・・・,N)のメモリ
ユニットにおける共通の第1の電極は、第n番目の選択
用トランジスタを介してビット線に接続されており、第
n番目のメモリユニットにおいて、第m番目(但し、m
=1,2・・・,M)のメモリセルの第2の電極は、メ
モリユニット間で共通とされた第m番目のプレート線に
接続されている半導体メモリであって、メモリユニット
の上若しくは上方、あるいは又、メモリユニットの下若
しくは下方には、熱拡散層が形成されていることを特徴
とする。
【0027】本発明の第4の態様に係る半導体メモリに
おいて、熱拡散層は、メモリユニットの上若しくは上方
にのみ形成されていてもよいし、メモリユニットの下若
しくは下方にのみ形成されていてもよいし、メモリユニ
ットの上若しくは上方、及び、メモリユニットの下若し
くは下方に形成されていてもよい。
【0028】本発明の第4の態様に係る半導体メモリに
おいて、N個のメモリユニットは、同じ絶縁層上に形成
されていてもよいし、層間絶縁層を介して積層されてい
てもよい。後者の場合、少なくともメモリユニットとメ
モリユニットとの間には、熱拡散層が形成されているこ
とが好ましい。尚、熱拡散層は、第1層目のメモリユニ
ットの下若しくは下方に形成されていてもよいし、第N
層目のメモリユニットの上若しくは上方に形成されてい
てもよい。
【0029】上記の第1の目的を達成するための本発明
の第5の態様に係る半導体メモリは、(A)N本(但
し、N≧2)のビット線と、(B)N個の選択用トラン
ジスタと、(C)それぞれがM個(但し、M≧2)のメ
モリセルから構成された、N個のメモリユニットと、
(D)M本のプレート線、から成り、N個のメモリユニ
ットは、層間絶縁層を介して積層されており、各メモリ
セルは、第1の電極とキャパシタ層と第2の電極とから
成り、各メモリユニットにおいて、メモリセルの第1の
電極は共通であり、第n層目(但し、n=1,2・・
・,N)のメモリユニットにおける共通の第1の電極
は、第n番目の選択用トランジスタを介して第n番目の
ビット線に接続されており、第n層目のメモリユニット
において、第m番目(但し、m=1,2・・・,M)の
メモリセルの第2の電極は、メモリユニット間で共通と
された第m番目のプレート線に接続されている半導体メ
モリであって、少なくともメモリユニットとメモリユニ
ットとの間には、熱拡散層が形成されていることを特徴
とする。
【0030】本発明の第5の態様に係る半導体メモリに
おいて、熱拡散層は、第1層目のメモリユニットの下若
しくは下方に形成されていてもよいし、第N層目のメモ
リユニットの上若しくは上方に形成されていてもよい。
【0031】上記の第2の目的を達成するための本発明
の第6の態様に係る半導体メモリは、(A)選択用トラ
ンジスタと、(B)第1の電極とキャパシタ層と第2の
電極とから成るメモリセル、から構成され、第1の電極
は選択用トランジスタを介してビット線に接続された半
導体メモリであって、メモリセルの上方あるいは下方に
は、シールド層が形成されており、該シールド層は、接
地され、若しくは、所定の固定電位に電気的に接続され
ていることを特徴とする。
【0032】本発明の第6の態様に係る半導体メモリに
おいて、シールド層は、メモリセルの上方にのみ形成さ
れていてもよいし、メモリセルの下方にのみ形成されて
いてもよいし、メモリセルの上方及びメモリセルの下方
に形成されていてもよい。
【0033】上記の第2の目的を達成するための本発明
の第7の態様に係る半導体メモリは、(A)ビット線
と、(B)選択用トランジスタと、(C)M個(但し、
M≧2)のメモリセルから構成されたメモリユニット
と、(D)M本のプレート線、から成り、各メモリセル
は、第1の電極とキャパシタ層と第2の電極とから成
り、メモリユニットにおいて、メモリセルの第1の電極
は共通であり、該共通の第1の電極は、選択用トランジ
スタを介してビット線に接続されており、メモリユニッ
トにおいて、第m番目(但し、m=1,2・・・,M)
のメモリセルの第2の電極は、第m番目のプレート線に
接続されている半導体メモリであって、メモリユニット
の上方あるいは下方には、シールド層が形成されてお
り、該シールド層は、接地され、若しくは、所定の固定
電位に電気的に接続されていることを特徴とする。
【0034】本発明の第7の態様に係る半導体メモリに
おいて、シールド層は、メモリユニットの上方にのみ形
成されていてもよいし、メモリユニットの下方にのみ形
成されていてもよいし、メモリユニットの上方及びメモ
リユニットの下方に形成されていてもよい。
【0035】上記の第2の目的を達成するための本発明
の第8の態様に係る半導体メモリは、(A)ビット線
と、(B)選択用トランジスタと、(C)それぞれがM
個(但し、M≧2)のメモリセルから構成された、N個
(但し、N≧2)のメモリユニットと、(D)M×N本
のプレート線、から成り、N個のメモリユニットは、層
間絶縁層を介して積層されており、各メモリセルは、第
1の電極とキャパシタ層と第2の電極とから成り、各メ
モリユニットにおいて、メモリセルの第1の電極は共通
であり、該共通の第1の電極は、選択用トランジスタを
介してビット線に接続されており、第n層目(但し、n
=1,2・・・,N)のメモリユニットにおいて、第m
番目(但し、m=1,2・・・,M)のメモリセルの第
2の電極は、第[(n−1)M+m]番目のプレート線
に接続されている半導体メモリであって、少なくともメ
モリユニットとメモリユニットとの間には、シールド層
が形成されており、該シールド層は、接地され、若しく
は、所定の固定電位に電気的に接続されていることを特
徴とする。
【0036】本発明の第8の態様に係る半導体メモリに
おいて、シールド層は、第1層目のメモリユニットの下
方に形成されていてもよい。また、シールド層は、第N
層目のメモリユニットの上方に形成されていてもよい。
【0037】上記の第2の目的を達成するための本発明
の第9の態様に係る半導体メモリは、(A)ビット線
と、(B)N個(但し、N≧2)の選択用トランジスタ
と、(C)それぞれがM個(但し、M≧2)のメモリセ
ルから構成された、N個のメモリユニットと、(D)M
本のプレート線、から成り、各メモリセルは、第1の電
極とキャパシタ層と第2の電極とから成り、各メモリユ
ニットにおいて、メモリセルの第1の電極は共通であ
り、第n番目(但し、n=1,2・・・,N)のメモリ
ユニットにおける共通の第1の電極は、第n番目の選択
用トランジスタを介してビット線に接続されており、第
n番目のメモリユニットにおいて、第m番目(但し、m
=1,2・・・,M)のメモリセルの第2の電極は、メ
モリユニット間で共通とされた第m番目のプレート線に
接続されている半導体メモリであって、メモリユニット
の上方あるいは下方には、シールド層が形成されてお
り、該シールド層は、接地され、若しくは、所定の固定
電位に電気的に接続されていることを特徴とする。
【0038】本発明の第9の態様に係る半導体メモリに
おいて、シールド層は、メモリユニットの上方にのみ形
成されていてもよいし、メモリユニットの下方にのみ形
成されていてもよいし、メモリユニットの上方及びメモ
リユニットの下方に形成されていてもよい。
【0039】本発明の第9の態様に係る半導体メモリに
おいて、N個のメモリユニットは、同じ絶縁層上に形成
されていてもよいし、層間絶縁層を介して積層されてい
てもよい。後者の場合、少なくともメモリユニットとメ
モリユニットとの間には、シールド層が形成されている
ことが好ましい。尚、シールド層は、第1層目のメモリ
ユニットの下方に形成されていてもよいし、第N層目の
メモリユニットの上方に形成されていてもよい。
【0040】上記の第2の目的を達成するための本発明
の第10の態様に係る半導体メモリは、(A)N本(但
し、N≧2)のビット線と、(B)N個の選択用トラン
ジスタと、(C)それぞれがM個(但し、M≧2)のメ
モリセルから構成された、N個のメモリユニットと、
(D)M本のプレート線、から成り、N個のメモリユニ
ットは、層間絶縁層を介して積層されており、各メモリ
セルは、第1の電極とキャパシタ層と第2の電極とから
成り、各メモリユニットにおいて、メモリセルの第1の
電極は共通であり、第n層目(但し、n=1,2・・
・,N)のメモリユニットにおける共通の第1の電極
は、第n番目の選択用トランジスタを介して第n番目の
ビット線に接続されており、第n層目のメモリユニット
において、第m番目(但し、m=1,2・・・,M)の
メモリセルの第2の電極は、メモリユニット間で共通と
された第m番目のプレート線に接続されている半導体メ
モリであって、少なくともメモリユニットとメモリユニ
ットとの間には、シールド層が形成されており、該シー
ルド層は、接地され、若しくは、所定の固定電位に電気
的に接続されていることを特徴とする。
【0041】本発明の第10の態様に係る半導体メモリ
において、シールド層は、第1層目のメモリユニットの
下方に形成されていてもよいし、第N層目のメモリユニ
ットの上方に形成されていてもよい。
【0042】上記の第1の目的を達成するための本発明
の第1の態様に係る半導体メモリの製造方法は、(a)
半導体基板に選択用トランジスタを形成する工程と、
(b)第1の電極とキャパシタ層と第2の電極とから成
り、第1の電極が選択用トランジスタを介してビット線
に接続されたメモリセルを形成する工程、を具備し、
(c)メモリセルの上若しくは上方、あるいは又、メモ
リセルの下若しくは下方に熱拡散層を形成する工程、を
更に具備することを特徴とする。
【0043】尚、本発明の第1の態様に係る半導体メモ
リの製造方法において、メモリセルの上若しくは上方に
熱拡散層を形成する場合には、工程(b)の後、工程
(c)を実行し、メモリセルの下若しくは下方に熱拡散
層を形成する場合には、工程(a)と工程(b)の間で
工程(c)を実行し、メモリセルの上若しくは上方、及
び、メモリセルの下若しくは下方に熱拡散層を形成する
場合には、工程(a)と工程(b)の間で工程(c)を
実行し、工程(b)の後、工程(c)を再び実行する。
【0044】上記の第1の目的を達成するための本発明
の第2の態様に係る半導体メモリの製造方法は、(A)
ビット線と、(B)選択用トランジスタと、(C)M個
(但し、M≧2)のメモリセルから構成されたメモリユ
ニットと、(D)M本のプレート線、から成り、各メモ
リセルは、第1の電極とキャパシタ層と第2の電極とか
ら成り、メモリユニットにおいて、メモリセルの第1の
電極は共通であり、該共通の第1の電極は、選択用トラ
ンジスタを介してビット線に接続されており、メモリユ
ニットにおいて、第m番目(但し、m=1,2・・・,
M)のメモリセルの第2の電極は、第m番目のプレート
線に接続されている半導体メモリの製造方法であって、
(a)半導体基板に選択用トランジスタを形成する工程
と、(b)共通の第1の電極が選択用トランジスタを介
してビット線に接続されたメモリユニットを形成する工
程、を具備し、(c)メモリユニットの上若しくは上
方、あるいは又、メモリユニットの下若しくは下方に熱
拡散層を形成する工程、を更に具備することを特徴とす
る。
【0045】尚、本発明の第2の態様に係る半導体メモ
リの製造方法において、メモリユニットの上若しくは上
方に熱拡散層を形成する場合には、工程(b)の後、工
程(c)を実行し、メモリユニットの下若しくは下方に
熱拡散層を形成する場合には、工程(a)と工程(b)
の間で工程(c)を実行し、メモリユニットの上若しく
は上方、及び、メモリユニットの下若しくは下方に熱拡
散層を形成する場合には、工程(a)と工程(b)の間
で工程(c)を実行し、工程(b)の後、工程(c)を
再び実行する。
【0046】上記の第1の目的を達成するための本発明
の第3の態様に係る半導体メモリの製造方法は、(A)
ビット線と、(B)選択用トランジスタと、(C)それ
ぞれがM個(但し、M≧2)のメモリセルから構成され
た、N個(但し、N≧2)のメモリユニットと、(D)
M×N本のプレート線、から成り、N個のメモリユニッ
トは、層間絶縁層を介して積層されており、各メモリセ
ルは、第1の電極とキャパシタ層と第2の電極とから成
り、各メモリユニットにおいて、メモリセルの第1の電
極は共通であり、該共通の第1の電極は、選択用トラン
ジスタを介してビット線に接続されており、第n層目
(但し、n=1,2・・・,N)のメモリユニットにお
いて、第m番目(但し、m=1,2・・・,M)のメモ
リセルの第2の電極は、第[(n−1)M+m]番目の
プレート線に接続されている半導体メモリの製造方法で
あって、(a)半導体基板に選択用トランジスタを形成
する工程と、(b)共通の第1の電極が選択用トランジ
スタを介してビット線に接続された第1層目のメモリユ
ニットを形成する工程と、(c)第1層目のメモリユニ
ットの上若しくは上方に熱拡散層を形成する工程、を具
備し、更に、 (d)全面に第n’層目(但し、n’=1,2・・
・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
選択用トランジスタを介してビット線に接続された第
(n’+1)層目のメモリユニットを形成し、 第(n’+1)層目のメモリユニットの上若しくは上
方に熱拡散層を形成する工程を、n’を1から(N−
1)まで1つずつインクリメントしながら繰り返す(但
し、の工程は、n’=(N−1)の場合、実行しない
ことがある)ことを特徴とする。
【0047】尚、本発明の第3の態様に係る半導体メモ
リの製造方法においては、工程(b)と工程(c)の間
で更に熱拡散層を形成してもよい。上記の工程は、
n’=(N−1)の場合、実行してもよいし、実行しな
くともよい。
【0048】上記の第1の目的を達成するための本発明
の第4Aの態様に係る半導体メモリの製造方法は、
(A)ビット線と、(B)N個(但し、N≧2)の選択
用トランジスタと、(C)それぞれがM個(但し、M≧
2)のメモリセルから構成された、N個のメモリユニッ
トと、(D)M本のプレート線、から成り、各メモリセ
ルは、第1の電極とキャパシタ層と第2の電極とから成
り、各メモリユニットにおいて、メモリセルの第1の電
極は共通であり、第n番目(但し、n=1,2・・・,
N)のメモリユニットにおける共通の第1の電極は、第
n番目の選択用トランジスタを介してビット線に接続さ
れており、第n番目のメモリユニットにおいて、第m番
目(但し、m=1,2・・・,M)のメモリセルの第2
の電極は、メモリユニット間で共通とされた第m番目の
プレート線に接続されている半導体メモリの製造方法で
あって、(a)半導体基板に選択用トランジスタを形成
する工程と、(b)共通の第1の電極が選択用トランジ
スタを介してビット線に接続されたメモリユニットを形
成する工程、を具備し、(c)メモリユニットの上若し
くは上方、あるいは又、メモリユニットの下若しくは下
方に熱拡散層を形成する工程、を更に具備することを特
徴とする。
【0049】尚、本発明の第4Aの態様に係る半導体メ
モリの製造方法において、メモリユニットの上若しくは
上方に熱拡散層を形成する場合には、工程(b)の後、
工程(c)を実行し、メモリユニットの下若しくは下方
に熱拡散層を形成する場合には、工程(a)と工程
(b)の間で工程(c)を実行し、メモリユニットの上
若しくは上方、及び、メモリユニットの下若しくは下方
に熱拡散層を形成する場合には、工程(a)と工程
(b)の間で工程(c)を実行し、工程(b)の後、工
程(c)を再び実行する。
【0050】上記の第1の目的を達成するための本発明
の第4Bの態様に係る半導体メモリの製造方法は、
(A)ビット線と、(B)N個(但し、N≧2)の選択
用トランジスタと、(C)それぞれがM個(但し、M≧
2)のメモリセルから構成された、N個のメモリユニッ
トと、(D)M本のプレート線、から成り、N個のメモ
リユニットは、層間絶縁層を介して積層されており、各
メモリセルは、第1の電極とキャパシタ層と第2の電極
とから成り、各メモリユニットにおいて、メモリセルの
第1の電極は共通であり、第n層目(但し、n=1,2
・・・,N)のメモリユニットにおける共通の第1の電
極は、第n番目の選択用トランジスタを介してビット線
に接続されており、第n層目のメモリユニットにおい
て、第m番目(但し、m=1,2・・・,M)のメモリ
セルの第2の電極は、メモリユニット間で共通とされた
第m番目のプレート線に接続されている半導体メモリの
製造方法であって、(a)半導体基板に選択用トランジ
スタを形成する工程と、(b)共通の第1の電極が第1
番目の選択用トランジスタを介してビット線に接続され
た第1層目のメモリユニットを形成する工程と、(c)
第1層目のメモリユニットの上若しくは上方に熱拡散層
を形成する工程、を具備し、更に、 (d)全面に第n’層目(但し、n’=1,2・・
・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
第(n’+1)番目の選択用トランジスタを介してビッ
ト線に接続された第(n’+1)層目のメモリユニット
を形成し、 第(n’+1)層目のメモリユニットの上若しくは上
方に熱拡散層を形成する工程を、n’を1から(N−
1)まで1つずつインクリメントしながら繰り返す(但
し、の工程は、n’=(N−1)の場合、実行しない
ことがある)ことを特徴とする。
【0051】尚、本発明の第4Bの態様に係る半導体メ
モリの製造方法においては、工程(b)と工程(c)の
間で更に熱拡散層を形成してもよい。上記の工程は、
n’=(N−1)の場合、実行してもよいし、実行しな
くともよい。
【0052】上記の第1の目的を達成するための本発明
の第5の態様に係る半導体メモリの製造方法は、(A)
N本(但し、N≧2)のビット線と、(B)N個の選択
用トランジスタと、(C)それぞれがM個(但し、M≧
2)のメモリセルから構成された、N個のメモリユニッ
トと、(D)M本のプレート線、から成り、N個のメモ
リユニットは、層間絶縁層を介して積層されており、各
メモリセルは、第1の電極とキャパシタ層と第2の電極
とから成り、各メモリユニットにおいて、メモリセルの
第1の電極は共通であり、第n層目(但し、n=1,2
・・・,N)のメモリユニットにおける共通の第1の電
極は、第n番目の選択用トランジスタを介して第n番目
のビット線に接続されており、第n層目のメモリユニッ
トにおいて、第m番目(但し、m=1,2・・・,M)
のメモリセルの第2の電極は、メモリユニット間で共通
とされた第m番目のプレート線に接続されている半導体
メモリの製造方法であって、(a)半導体基板に選択用
トランジスタを形成する工程と、(b)共通の第1の電
極が第1番目の選択用トランジスタを介して第1番目の
ビット線に接続された第1層目のメモリユニットを形成
する工程と、(c)第1層目のメモリユニットの上若し
くは上方に熱拡散層を形成する工程、を具備し、更に、 (d)全面に第n’層目(但し、n’=1,2・・
・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
第(n’+1)番目の選択用トランジスタを介して第
(n’+1)番目のビット線に接続された第(n’+
1)層目のメモリユニットを形成し、 第(n’+1)層目のメモリユニットの上若しくは上
方に熱拡散層を形成する工程を、n’を1から(N−
1)まで1つずつインクリメントしながら繰り返す(但
し、の工程は、n’=(N−1)の場合、実行しない
ことがある)ことを特徴とする。
【0053】尚、本発明の第5の態様に係る半導体メモ
リの製造方法においては、工程(b)と工程(c)の間
で更に熱拡散層を形成してもよい。上記の工程は、
n’=(N−1)の場合、実行してもよいし、実行しな
くともよい。
【0054】上記の第2の目的を達成するための本発明
の第6の態様に係る半導体メモリの製造方法は、(a)
半導体基板に選択用トランジスタを形成する工程と、
(b)第1の電極とキャパシタ層と第2の電極とから成
り、第1の電極が選択用トランジスタを介してビット線
に接続されたメモリセルを形成する工程、を具備し、
(c)接地され、若しくは、所定の固定電位に電気的に
接続されたシールド層を、メモリセルの上方あるいは下
方に形成する工程、を更に具備することを特徴とする。
【0055】尚、本発明の第6の態様に係る半導体メモ
リの製造方法において、メモリセルの上方にシールド層
を形成する場合には、工程(b)の後、工程(c)を実
行し、メモリセルの下方にシールド層を形成する場合に
は、工程(a)と工程(b)の間で工程(c)を実行
し、メモリセルの上方、及び、メモリセルの下方にシー
ルド層を形成する場合には、工程(a)と工程(b)の
間で工程(c)を実行し、工程(b)の後、工程(c)
を再び実行する。
【0056】上記の第2の目的を達成するための本発明
の第7の態様に係る半導体メモリの製造方法は、(A)
ビット線と、(B)選択用トランジスタと、(C)M個
(但し、M≧2)のメモリセルから構成されたメモリユ
ニットと、(D)M本のプレート線、から成り、各メモ
リセルは、第1の電極とキャパシタ層と第2の電極とか
ら成り、メモリユニットにおいて、メモリセルの第1の
電極は共通であり、該共通の第1の電極は、選択用トラ
ンジスタを介してビット線に接続されており、メモリユ
ニットにおいて、第m番目(但し、m=1,2・・・,
M)のメモリセルの第2の電極は、第m番目のプレート
線に接続されている半導体メモリの製造方法であって、
(a)半導体基板に選択用トランジスタを形成する工程
と、(b)共通の第1の電極が選択用トランジスタを介
してビット線に接続されたメモリユニットを形成する工
程、を具備し、(c)接地され、若しくは、所定の固定
電位に電気的に接続されたシールド層を、メモリユニッ
トの上方あるいは下方に形成する工程、を更に具備する
ことを特徴とする。
【0057】尚、本発明の第7の態様に係る半導体メモ
リの製造方法において、メモリユニットの上方にシール
ド層を形成する場合には、工程(b)の後、工程(c)
を実行し、メモリユニットの下方にシールド層を形成す
る場合には、工程(a)と工程(b)の間で工程(c)
を実行し、メモリユニットの上方、及び、メモリユニッ
トの下方にシールド層を形成する場合には、工程(a)
と工程(b)の間で工程(c)を実行し、工程(b)の
後、工程(c)を再び実行する。
【0058】上記の第2の目的を達成するための本発明
の第8の態様に係る半導体メモリの製造方法は、(A)
ビット線と、(B)選択用トランジスタと、(C)それ
ぞれがM個(但し、M≧2)のメモリセルから構成され
た、N個(但し、N≧2)のメモリユニットと、(D)
M×N本のプレート線、から成り、N個のメモリユニッ
トは、層間絶縁層を介して積層されており、各メモリセ
ルは、第1の電極とキャパシタ層と第2の電極とから成
り、各メモリユニットにおいて、メモリセルの第1の電
極は共通であり、該共通の第1の電極は、選択用トラン
ジスタを介してビット線に接続されており、第n層目
(但し、n=1,2・・・,N)のメモリユニットにお
いて、第m番目(但し、m=1,2・・・,M)のメモ
リセルの第2の電極は、第[(n−1)M+m]番目の
プレート線に接続されている半導体メモリの製造方法で
あって、(a)半導体基板に選択用トランジスタを形成
する工程と、(b)共通の第1の電極が選択用トランジ
スタを介してビット線に接続された第1層目のメモリユ
ニットを形成する工程と、(c)接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層を、第
1層目のメモリユニットの上方に形成する工程、を具備
し、更に、 (d)全面に第n’層目(但し、n’=1,2・・
・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
選択用トランジスタを介してビット線に接続された第
(n’+1)層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第(n’+1)層目のメモリユニ
ットの上方に形成する工程を、n’を1から(N−1)
まで1つずつインクリメントしながら繰り返す(但し、
の工程は、n’=(N−1)の場合、実行しないこと
がある)ことを特徴とする。
【0059】尚、本発明の第8の態様に係る半導体メモ
リの製造方法にあっては、工程(b)と工程(c)の間
で更にシールド層を形成してもよい。前記の工程は、
n’=(N−1)の場合、実行しなくともよいし、実行
してもよい。
【0060】上記の第2の目的を達成するための本発明
の第9Aの態様に係る半導体メモリの製造方法は、
(A)ビット線と、(B)N個(但し、N≧2)の選択
用トランジスタと、(C)それぞれがM個(但し、M≧
2)のメモリセルから構成された、N個のメモリユニッ
トと、(D)M本のプレート線、から成り、各メモリセ
ルは、第1の電極とキャパシタ層と第2の電極とから成
り、各メモリユニットにおいて、メモリセルの第1の電
極は共通であり、第n番目(但し、n=1,2・・・,
N)のメモリユニットにおける共通の第1の電極は、第
n番目の選択用トランジスタを介してビット線に接続さ
れており、第n番目のメモリユニットにおいて、第m番
目(但し、m=1,2・・・,M)のメモリセルの第2
の電極は、メモリユニット間で共通とされた第m番目の
プレート線に接続されている半導体メモリの製造方法で
あって、(a)半導体基板に選択用トランジスタを形成
する工程と、(b)共通の第1の電極が選択用トランジ
スタを介してビット線に接続されたメモリユニットを形
成する工程、を具備し、(c)接地され、若しくは、所
定の固定電位に電気的に接続されたシールド層を、メモ
リユニットの上方あるいは下方に形成する工程、を更に
具備することを特徴とする。
【0061】尚、本発明の第9Aの態様に係る半導体メ
モリの製造方法において、メモリユニットの上方にシー
ルド層を形成する場合には、工程(b)の後、工程
(c)を実行し、メモリユニットの下方にシールド層を
形成する場合には、工程(a)と工程(b)の間で工程
(c)を実行し、メモリユニットの上方、及び、メモリ
ユニットの下方にシールド層を形成する場合には、工程
(a)と工程(b)の間で工程(c)を実行し、工程
(b)の後、工程(c)を再び実行する。
【0062】上記の第2の目的を達成するための本発明
の第9Bの態様に係る半導体メモリの製造方法は、
(A)ビット線と、(B)N個(但し、N≧2)の選択
用トランジスタと、(C)それぞれがM個(但し、M≧
2)のメモリセルから構成された、N個のメモリユニッ
トと、(D)M本のプレート線、から成り、N個のメモ
リユニットは、層間絶縁層を介して積層されており、各
メモリセルは、第1の電極とキャパシタ層と第2の電極
とから成り、各メモリユニットにおいて、メモリセルの
第1の電極は共通であり、第n層目(但し、n=1,2
・・・,N)のメモリユニットにおける共通の第1の電
極は、第n番目の選択用トランジスタを介してビット線
に接続されており、第n層目のメモリユニットにおい
て、第m番目(但し、m=1,2・・・,M)のメモリ
セルの第2の電極は、メモリユニット間で共通とされた
第m番目のプレート線に接続されている半導体メモリの
製造方法であって、(a)半導体基板に選択用トランジ
スタを形成する工程と、(b)共通の第1の電極が第1
番目の選択用トランジスタを介してビット線に接続され
た第1層目のメモリユニットを形成する工程と、(c)
接地され、若しくは、所定の固定電位に電気的に接続さ
れたシールド層を、第1層目のメモリユニットの上方に
形成する工程、を具備し、更に、 (d)全面に第n’層目(但し、n’=1,2・・
・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
第(n’+1)番目の選択用トランジスタを介してビッ
ト線に接続された第(n’+1)層目のメモリユニット
を形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第(n’+1)層目のメモリユニ
ットの上方に形成する工程を、n’を1から(N−1)
まで1つずつインクリメントしながら繰り返す(但し、
の工程は、n’=(N−1)の場合、実行しないこと
がある)ことを特徴とする。
【0063】尚、本発明の第9Bの態様に係る半導体メ
モリの製造方法にあっては、工程(b)と工程(c)の
間で更にシールド層を形成してもよい。前記の工程
は、n’=(N−1)の場合、実行しなくともよいし、
実行してもよい。
【0064】上記の第2の目的を達成するための本発明
の第10の態様に係る半導体メモリの製造方法は、
(A)N本(但し、N≧2)のビット線と、(B)N個
の選択用トランジスタと、(C)それぞれがM個(但
し、M≧2)のメモリセルから構成された、N個のメモ
リユニットと、(D)M本のプレート線、から成り、N
個のメモリユニットは、層間絶縁層を介して積層されて
おり、各メモリセルは、第1の電極とキャパシタ層と第
2の電極とから成り、各メモリユニットにおいて、メモ
リセルの第1の電極は共通であり、第n層目(但し、n
=1,2・・・,N)のメモリユニットにおける共通の
第1の電極は、第n番目の選択用トランジスタを介して
第n番目のビット線に接続されており、第n層目のメモ
リユニットにおいて、第m番目(但し、m=1,2・・
・,M)のメモリセルの第2の電極は、メモリユニット
間で共通とされた第m番目のプレート線に接続されてい
る半導体メモリの製造方法であって、(a)半導体基板
に選択用トランジスタを形成する工程と、(b)共通の
第1の電極が第1番目の選択用トランジスタを介して第
1番目のビット線に接続された第1層目のメモリユニッ
トを形成する工程と、(c)接地され、若しくは、所定
の固定電位に電気的に接続されたシールド層を、第1層
目のメモリユニットの上方に形成する工程、を具備し、
更に、 (d)全面に第n’層目(但し、n’=1,2・・
・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
第(n’+1)番目の選択用トランジスタを介して第
(n’+1)番目のビット線に接続された第(n’+
1)層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第(n’+1)層目のメモリユニ
ットの上方に形成する工程を、n’を1から(N−1)
まで1つずつインクリメントしながら繰り返す(但し、
の工程は、n’=(N−1)の場合、実行しないこと
がある)ことを特徴とする。
【0065】尚、本発明の第10の態様に係る半導体メ
モリの製造方法にあっては、工程(b)と工程(c)の
間で更にシールド層を形成してもよい。前記の工程
は、n’=(N−1)の場合、実行しなくともよいし、
実行してもよい。
【0066】本発明の第1の態様〜第10の態様に係る
半導体メモリ、若しくは、本発明の第1の態様〜第10
の態様に係る半導体メモリの製造方法(以下、これらを
総称して、単に、本発明と呼ぶ場合がある)にあって
は、キャパシタ層を強誘電体材料から構成することがで
きる。尚、強誘電体材料から構成されたキャパシタ層
を、強誘電体層と呼ぶ場合がある。
【0067】本発明の第1の態様〜第5の態様に係る半
導体メモリ、若しくは、本発明の第1の態様〜第5の態
様に係る半導体メモリの製造方法において、熱拡散層
を、金属、合金、金属の窒化物、金属の酸化物、金属の
炭化物、金属の混晶、及び、半導体材料に不純物が添加
された物質から成る群から選択された少なくとも1種類
の材料から構成することが好ましい。この場合、金属と
して、半導体メモリの構造にも依るが、アルミニウム
(Al)、銅(Cu)、ベリリウム(Be)、タングス
テン(W)、モリブデン(Mo)、イリジウム(I
r)、マグネシウム(Mg)、及び、金(Au)から成
る群から選択される少なくとも1種類の金属を例示する
ことができる。また、合金として、これらの金属の少な
くとも1種類の金属を含む合金を挙げることができる。
半導体材料として、シリコン(Si)を挙げることがで
きる。熱拡散層を積層構造とすることもできる。即ち、
例えば、メモリセル若しくはメモリユニットの上あるい
は上方に第1の熱拡散層を形成し、この第1の熱拡散層
上に第2の熱拡散層を形成する構成とすることもできる
し、メモリセル若しくはメモリユニットの下あるいは下
方に第1の熱拡散層を形成し、この第1の熱拡散層の下
に第2の熱拡散層を形成する構成とすることもできる。
熱拡散層の厚さ、第1の熱拡散層の厚さ、第2の熱拡散
層の厚さは、これらの熱拡散層を構成する材料、これら
の熱拡散層の形成時に生成する応力、キャパシタ層の形
成時の生成する応力、メモリセルの動作時の応力等を考
慮して適宜設定すればよい。尚、メモリユニットが積層
された構造を有する半導体メモリにおいては、半導体メ
モリの製造時のプロセス温度に耐える材料から熱拡散層
を構成する必要がある。
【0068】あるいは又、本発明の第1の態様〜第5の
態様に係る半導体メモリ、若しくは、本発明の第1の態
様〜第5の態様に係る半導体メモリの製造方法において
は、選択用トランジスタを覆う絶縁層を形成し、この絶
縁層上にメモリセルやメモリユニットを形成し、あるい
は又、メモリユニットを層間絶縁層を介して積層する
が、これらの絶縁層や層間絶縁層の熱伝導率よりも大き
な熱伝導率を有する熱伝導材料から熱拡散層を構成する
こともできる。ここで、熱伝導材料は、導電性を有して
いてもよいし、導電性を有していなくともよいが、前者
の場合、メモリセル若しくはメモリユニットの上方及び
/又は下方に熱拡散層を形成する必要がある。即ち、メ
モリセル若しくはメモリユニットの上及び/又は下に絶
縁膜を形成し、この絶縁膜の上あるいは下に熱拡散層を
形成する必要がある。
【0069】表1に、熱拡散層を構成する材料の例とし
て、Mo、W、Si、Cu、Mg、Au、Ir、AlS
iC(炭化ケイ素アルミニウム)、Cu−W(銅タング
ステン合金)、AlN(窒化アルミニウム)、BeO
(酸化ベリリウム)の熱伝導率を示す。
【0070】[表1]
【0071】また、表2に、Pt、Pt−Ir(白金イ
リジウム合金)、Pt−Rh(白金ロジウム合金)、A
23、GaAs(ガリウムヒ素)、SiO2(二酸化
シリコン)の熱伝導率を示す。
【0072】[表2]
【0073】表1に示す物質は、例えば、従来、半導体
メモリを構成する絶縁材料として広く用いられているS
iO2等に比べて熱伝導率が高い。従って、表1に示す
物質を熱拡散層の材料として用いる場合、半導体メモリ
の動作時に発生する熱を効率的に全体に拡散させること
ができる。
【0074】また、表2に示す物質は、半導体メモリに
おける絶縁層や層間絶縁層を構成する絶縁材料を適切に
選択することによって、熱拡散層として用いることがで
きる。
【0075】熱拡散層をプラグを介して半導体基板に接
続して、熱拡散効率の向上を図ってもよい。
【0076】通常、複数の半導体メモリを半導体基板に
形成するが、熱拡散層は複数の半導体メモリの上、上
方、下、あるいは、下方に一種のシート状の形状を有し
て設けられていることが、動作時の発熱に起因する内部
温度分布を均一化してメモリセル間、あるいは半導体メ
モリ間での特性のばらつき発生を確実に防止するといっ
た観点から好ましい。場合によっては、熱拡散層は一種
のメッシュ状の形状を有していてもよい。
【0077】メモリセルの構造に依存して、具体的に
は、熱拡散層は、例えば、第2の電極の上若しくは上方
に形成され、あるいは又、第2の電極及びキャパシタ層
の上若しくは上方に形成され、あるいは又、第2の電極
及び第1の電極層の上若しくは上方に形成され、あるい
は又、第2の電極、キャパシタ層及び第1の電極の上若
しくは上方に形成されている。あるいは又、第2の電極
の下若しくは下方に形成され、あるいは又、第2の電極
及びキャパシタ層の下若しくは下方に形成され、あるい
は又、第2の電極及び第1の電極層の下若しくは下方に
形成され、あるいは又、第2の電極、キャパシタ層及び
第1の電極の下若しくは下方に形成されている。
【0078】本発明の第6の態様〜第10の態様に係る
半導体メモリ、若しくは、本発明の第6の態様〜第10
の態様に係る半導体メモリの製造方法において、シール
ド層を接地するためには、半導体基板に接地線を形成
し、導電性を有するプラグを介してこの接地線とシール
ド層とを電気的に接続すればよい。また、シールド層を
所定の固定電位[例えば、電源電圧であるVccや(1/
2)Vcc]に電気的に接続するためには、半導体基板に
配線層を形成し、導電性を有するプラグを介してこの配
線層(電位は、上述の固定電位である)とシールド層と
を電気的に接続すればよい。
【0079】シールド層は、導電性材料、即ち、金属、
合金、金属の窒化物、金属の酸化物、金属の炭化物、金
属の混晶、及び、半導体材料に不純物が添加された物質
から成る群から選択された少なくとも1種類の材料から
構成されていることが好ましい。この場合、金属とし
て、半導体メモリの構造にも依るが、アルミニウム(A
l)、銅(Cu)、ケイ素(Si)、ベリリウム(B
e)、タングステン(W)、モリブデン(Mo)、イリ
ジウム(Ir)、マグネシウム(Mg)、白金(P
t)、ルテニウム(Ru)、ハフニウム(Hf)、チタ
ン(Ti)、及び、金(Au)から成る群から選択され
る少なくとも1種類の金属を例示することができる。ま
た、合金として、これらの金属の少なくとも1種類の金
属を含む合金を挙げることができる。半導体材料とし
て、シリコン(Si)を挙げることができる。あるいは
又、シールド層を高融点金属あるいは白金族金属から構
成することが好ましい。また、シールド層を積層構造と
することもできる。即ち、例えば、メモリセル若しくは
メモリユニットの上方及び/又は下方に第1のシールド
層を形成し、この第1のシールド層上あるいは下に第2
のシールド層を形成する構成とすることもできる。これ
によって、シールド層全体の応力緩和を図ることができ
る。シールド層の厚さ、第1のシールド層の厚さ、第2
のシールド層の厚さは、これらのシールド層を構成する
材料、これらのシールド層の形成時に生成する応力、キ
ャパシタ層の形成時の生成する応力、メモリセルの動作
時の応力等を考慮して適宜設定すればよい。尚、メモリ
ユニットが積層された構造を有する半導体メモリにおい
ては、半導体メモリの製造時のプロセス温度に耐える材
料からシールド層を構成する必要がある。
【0080】通常、複数の半導体メモリを半導体基板に
形成するが、シールド層は複数の半導体メモリの上方あ
るいは下方に一種のシート状の形状を有して設けられて
いることが、クロストークやノイズ等の発生によってメ
モリセルの動作に障害が生じることを確実に回避すると
いった観点から好ましい。場合によっては、シールド層
は一種のメッシュ状の形状を有していてもよい。
【0081】メモリセルの構造に依存して、具体的に
は、シールド層は、例えば、第2の電極の上方に形成さ
れ、あるいは又、第2の電極及びキャパシタ層の上方に
形成され、あるいは又、第2の電極及び第1の電極の上
方に形成され、あるいは又、第2の電極、キャパシタ層
及び第1の電極の上方に形成されている。あるいは又、
第2の電極の下方に形成され、あるいは又、第2の電極
及びキャパシタ層の下方に形成され、あるいは又、第2
の電極及び第1の電極の下方に形成され、あるいは又、
第2の電極、キャパシタ層及び第1の電極の下方に形成
されている。
【0082】本発明における熱拡散層あるいはシールド
層の形成方法として、使用する材料にも依るが、化学的
気相成長法(CVD法)、スパッタリング法や蒸着法等
を含む物理的気相成長法(PVD法)、無電解メッキ
法、シード層の形成及び電気メッキ法の組合せを挙げる
ことができる。ここで、シード層の形成方法として、無
電解メッキ法、PVD法、CVD法を挙げることができ
る。
【0083】本発明の第2の態様〜第5の態様、第7の
態様〜第10の態様に係る半導体メモリ、若しくは、本
発明の第2の態様〜第5の態様、第7の態様〜第10の
態様に係る半導体メモリの製造方法においては、M≧2
を満足すればよく、実際的なMの値として、例えば、2
のべき数(2,4,8,16・・・)を挙げることがで
きる。また、本発明の第3の態様、第4の態様の好まし
い形態、第5の態様、第8の態様、第9の態様の好まし
い形態、第10の態様に係る半導体メモリ、若しくは、
本発明の第3の態様、第4Bの態様、第5の態様、第8
の態様、第9Bの態様、第10の態様に係る半導体メモ
リの製造方法においては、N≧2を満足すればよく、実
際的なNの値として、例えば、2のべき数(2,4,8
・・・)を挙げることができる。
【0084】本発明の第3の態様、第4の態様の好まし
い形態、第5の態様、第8の態様、第9の態様の好まし
い形態、第10の態様に係る半導体メモリ、若しくは、
本発明の第3の態様、第4Bの態様、第5の態様、第8
の態様、第9Bの態様、第10の態様に係る半導体メモ
リの製造方法においては、メモリユニットを三次元積層
構造とすることにより、半導体基板表面を占有するトラ
ンジスタの数に制約されることが無くなり、従来の強誘
電体型不揮発性半導体メモリに比べて飛躍的に記憶容量
を増大させることができ、ビット記憶単位の実効占有面
積を大幅に縮小することが可能となる。
【0085】本発明の第2の態様〜第5の態様、第7の
態様〜第10の態様に係る半導体メモリ、若しくは、本
発明の第2の態様〜第5の態様、第7の態様〜第10の
態様に係る半導体メモリの製造方法においては、更に
は、ロー方向のアドレス選択は選択用トランジスタとプ
レート線とによって構成された二次元マトリクスにて行
うことが好ましい。例えば、8個の選択用トランジスタ
とプレート線8本とでロー・アドレスの選択単位を構成
すれば、16個のデコーダ/ドライバ回路で、例えば、
64ビットあるいは32ビットのメモリセルを選択する
ことができる。従って、強誘電体型不揮発性半導体メモ
リの集積度が従来と同等でも、記憶容量を4倍あるいは
2倍とすることができる。また、アドレス選択における
周辺回路や駆動配線数を削減することができる。
【0086】本発明において、強誘電体層を構成する強
誘電体材料として、ビスマス層状化合物、より具体的に
は、Bi系層状構造ペロブスカイト型の強誘電体材料を
挙げることができる。Bi系層状構造ペロブスカイト型
の強誘電体材料は、所謂不定比化合物に属し、金属元
素、アニオン(O等)元素の両サイトにおける組成ずれ
に対する寛容性がある。また、化学量論的組成からやや
外れたところで最適な電気的特性を示すことも珍しくな
い。Bi系層状構造ペロブスカイト型の強誘電体材料
は、例えば、一般式(Bi222+(Am-1m3m+1
2-で表すことができる。ここで、「A」は、Bi、P
b、Ba、Sr、Ca、Na、K、Cd等の金属から構
成された群から選択された1種類の金属を表し、「B」
は、Ti、Nb、Ta、W、Mo、Fe、Co、Crか
ら成る群から選択された1種類、若しくは複数種の任意
の比率による組み合わせを表す。また、mは1以上の整
数である。
【0087】あるいは又、強誘電体材料は、 (BiX,Sr1-X2(SrY,Bi1-Y)(TaZ,Nb1-Z2d 式(1) (但し、0.9≦X≦1.0、0.7≦Y≦1.0、0
≦Z≦1.0、8.7≦d≦9.3)で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体材料は、 BiXSrYTa2d 式(2) (但し、X+Y=3、0.7≦Y≦1.3、8.7≦d
≦9.3)で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式(1)若しく
は式(2)で表される結晶相を主たる結晶相として85
%以上含んでいることが一層好ましい。尚、式(1)
中、(BiX,Sr1-X)の意味は、結晶構造における本
来Biが占めるサイトをSrが占め、このときのBiと
Srの割合がX:(1−X)であることを意味する。ま
た、(SrY,Bi1-Y)の意味は、結晶構造における本
来Srが占めるサイトをBiが占め、このときのSrと
Biの割合がY:(1−Y)であることを意味する。式
(1)若しくは式(2)で表される結晶相を主たる結晶
相として含む強誘電体材料には、Biの酸化物、Taや
Nbの酸化物、Bi、TaやNbの複合酸化物が若干含
まれている場合もあり得る。
【0088】あるいは又、強誘電体材料は、 BiX(Sr,Ca,Ba)Y(TaZ,Nb1-Z2d 式(3) (但し、1.7≦X≦2.5、0.6≦Y≦1.2、0
≦Z≦1.0、8.0≦d≦10.0)で表される結晶
相を含んでいてもよい。尚、「(Sr,Ca,Ba)」
は、Sr、Ca及びBaから構成された群から選択され
た1種類の元素を意味する。これらの各式で表される強
誘電体材料の組成を化学量論的組成で表せば、例えば、
Bi2SrTa29(タンタル酸ストロンチウムビスマ
ス)、Bi2SrNb29(ニオブ酸ストロンチウムビ
スマス)、Bi2BaTa29(タンタル酸バリウムビ
スマス)、Bi2BaNb29(ニオブ酸バリウムビス
マス)、Bi2Sr(Ta,Nb)29(ニオブ酸タン
タル酸ストロンチウムビスマス)等を挙げることができ
る。あるいは又、強誘電体材料として、Bi4SrTi4
15(チタン酸ストロンチウムビスマス)、Bi3Ti
NbO9(ニオブ酸ビスマスチタン)、Bi3TiTaO
9(タンタル酸ビスマスチタン)、Bi4Ti312(チ
タン酸ビスマス)、(Bi,La)4Ti312(チタン
酸ランタンビスマス)、Bi2PbTa29(タンタル
酸ビスマス鉛)等を例示することができるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。即ち、金属元素及び酸素元
素の両サイトにおける組成ずれがあってもよい。
【0089】あるいは又、強誘電体材料として、PbT
iO3(チタン酸鉛)、BaTiO3(チタン酸バリウ
ム)、LiNbO3(ニオブ酸リチウム)、LiTaO3
(タンタル酸リチウム)、YMnO3(マンガン酸イッ
トリウム)、ペロブスカイト型構造を有するPbZrO
3とPbTiO3の固溶体であるチタン酸ジルコン酸鉛
[PZT,Pb(Zr1-y,Tiy)O3(但し、0<y
<1)]、PZTにLaを添加した金属酸化物であるP
LZT[(Pb,La)(Zr,Ti)O3(チタン酸
ジルコン酸ランタン鉛)]、あるいはPZTにNbを添
加した金属酸化物であるPNZT、PZTにストロンチ
ウム(Sr)を添加した金属酸化物であるPSZT
[(Pb,Sr)(ZrX,TiY)O3]、これらの混
合物を挙げることができる。
【0090】以上に説明した強誘電体材料において、こ
れらの組成を化学量論的組成から外すことによって、結
晶化温度を変化させることが可能である。
【0091】本発明の第3の態様、第4の態様の好まし
い形態、第5の態様、第8の態様、第9の態様の好まし
い形態、第10の態様に係る半導体メモリ、若しくは、
本発明の第3の態様、第4Bの態様、第5の態様、第8
の態様、第9Bの態様、第10の態様に係る半導体メモ
リの製造方法においては、上方に位置するメモリユニッ
トのメモリセルを構成する強誘電体材料の結晶化温度
が、下方に位置するメモリユニットのメモリセルを構成
する強誘電体材料の結晶化温度よりも低いことが好まし
い。ここで、メモリセルを構成する強誘電体材料の結晶
化温度は、例えば、X線回折装置や表面走査型電子顕微
鏡を用いて調べることができる。具体的には、例えば、
強誘電体材料層を形成した後、強誘電体材料層の結晶化
を行うための熱処理温度を種々変えて結晶化促進のため
の熱処理を行い、熱処理後の強誘電体材料層のX線回折
分析を行い、強誘電体材料に特有の回折パターン強度
(回折ピークの高さ)を評価することによって、強誘電
体材料の結晶化温度を求めることができる。
【0092】ところで、強誘電体層から構成されたメモ
リセルを有する半導体メモリ(以下、強誘電体型不揮発
性半導体メモリと呼ぶ場合がある)であって、メモリユ
ニットが積層された構成を有する半導体メモリを製造す
る場合、強誘電体層を構成する強誘電体薄膜の結晶化の
ために、熱処理(結晶化熱処理と呼ぶ)を積層されたメ
モリユニットの段数だけ行わなければならない。従っ
て、下段に位置するメモリユニットほど長時間の結晶化
熱処理を受け、上段に位置するほどメモリユニットは短
時間の結晶化熱処理を受けることになる。それ故、上段
に位置するメモリユニットに対して最適な結晶化熱処理
を施すと、下段に位置するメモリユニットは過度の熱負
荷を受ける虞があり、下段に位置するメモリユニットの
特性劣化が生じる虞がある。尚、多段のメモリユニット
を作製した後、一度で結晶化熱処理を行う方法も考えら
れるが、結晶化の際に強誘電体層に大きな体積変化が生
じたり、各強誘電体層から脱ガスが生じる可能性が高
く、強誘電体層にクラックや剥がれが生じるといった問
題が発生し易い。上方に位置するメモリユニットを構成
する強誘電体層の結晶化温度を、下方に位置するメモリ
ユニットを構成する強誘電体層の結晶化温度よりも低く
すれば、積層されたメモリユニットの段数だけ結晶化熱
処理を行っても、下方に位置するメモリユニットを構成
するメモリセルの特性劣化といった問題は生じない。ま
た、各段におけるメモリユニットを構成するメモリセル
に対して、最適な条件での結晶化熱処理を行うことがで
き、特性の優れた強誘電体型不揮発性半導体メモリを得
ることができる。以下の表3に、強誘電体層を構成する
代表的な強誘電体材料の結晶化温度を示すが、強誘電体
材料をかかる材料に限定するものではない。
【0093】 [表3] 材料名 結晶化温度 Bi2SrTa29 700〜800゜C Bi2Sr(Ta1.5,Nb0.5)O9 650〜750゜C Bi4Ti312 600〜700゜C Pb(Zr0.48,Ti0.52)O3 550〜650゜C PbTiO3 500〜600゜C
【0094】強誘電体層を得るためには、強誘電体薄膜
を形成した後の工程において、強誘電体薄膜をパターニ
ングすればよい。場合によっては、強誘電体薄膜のパタ
ーニングは不要である。強誘電体薄膜の形成は、例え
ば、MOCVD法、ビスマス−酸素結合を有するビスマ
ス有機金属化合物(ビスマスアルコキシド化合物)を原
料としたMOD(Metal Organic Decomposition)法、
LSMCD(Liquid Source Mist Chemical Depositio
n)法、パルスレーザアブレーション法、スパッタリン
グ法、ゾル−ゲル法といった強誘電体薄膜を構成する材
料に適した方法にて適宜行うことができる。また、強誘
電体薄膜のパターニングは、例えば異方性イオンエッチ
ング(RIE)法にて行うことができる。
【0095】本発明においては、キャパシタ層の下に第
1の電極を形成し、キャパシタ層の上に第2の電極を形
成する構成(即ち、第1の電極は下部電極に相当し、第
2の電極は上部電極に相当する)とすることもできる
し、キャパシタ層の上に第1の電極を形成し、キャパシ
タ層の下に第2の電極を形成する構成(即ち、第1の電
極は上部電極に相当し、第2の電極は下部電極に相当す
る)とすることもできる。
【0096】本発明の第2の態様〜第5の態様、第7の
態様〜第10の態様に係る半導体メモリ、若しくは、本
発明の第2の態様〜第5の態様、第7の態様〜第10の
態様に係る半導体メモリの製造方法にあっては、プレー
ト線は、第2の電極から延在している構成とすること
が、配線構造の簡素化といった観点から好ましい。第1
の電極が共通である構造として、具体的には、ストライ
プ状の第1の電極を形成し、かかるストライプ状の第1
の電極の全面を覆うようにキャパシタ層を形成する構成
を挙げることができる。尚、このような構造において
は、第1の電極とキャパシタ層と第2の電極の重複領域
がメモリセルに相当する。第1の電極が共通である構造
として、その他、第1の電極の所定の領域に、それぞれ
のキャパシタ層が形成され、キャパシタ層上に第2の電
極が形成された構造、あるいは又、配線の所定の表面領
域に、それぞれの第1の電極が形成され、かかるそれぞ
れの第1の電極上にキャパシタ層が形成され、キャパシ
タ層上に第2の電極が形成された構造を挙げることがで
きるが、これらの構成に限定するものではない。
【0097】更には、本発明において、キャパシタ層の
下に第1の電極を形成し、キャパシタ層の上に第2の電
極を形成する構成の場合、メモリセルを構成する第1の
電極は所謂ダマシン構造を有しており、キャパシタ層の
上に第1の電極を形成し、キャパシタ層の下に第2の電
極を形成する構成の場合、メモリセルを構成する第2の
電極は所謂ダマシン構造を有していることが、キャパシ
タ層を平坦な下地上に形成することができるといった観
点から好ましい。
【0098】本発明において、キャパシタ層を強誘電体
材料から構成する場合、第1の電極あるいは第2の電極
を構成する材料として、例えば、Ir、IrO2-X、I
rO2 -X/Ir、SrIrO3、Ru、RuO2-X、Sr
RuO3、Rh、Hf、Pt、Pt/IrO2-X、Pt/
RuO2-X、Pd、Pt/Tiの積層構造、Pt/Ta
の積層構造、Pt/Ti/Taの積層構造、La0.5
0.5CoO3(LSCO)、Pt/LSCOの積層構
造、YBa2Cu37を挙げることができる。ここで、
Xの値は、0≦X<2である。尚、積層構造において
は、「/」の前に記載された材料が強誘電体層と接す
る。第1の電極と第2の電極とは、同じ材料から構成さ
れていてもよいし、同種の材料から構成されていてもよ
いし、異種の材料から構成されていてもよい。第1の電
極あるいは第2の電極を形成するためには、第1の電極
を構成する導電材料層あるいは第2の電極を構成する導
電材料層を形成した後の工程において、導電材料層をパ
ターニングすればよい。導電材料層の形成は、例えばス
パッタリング法、反応性スパッタリング法、電子ビーム
蒸着法、MOCVD法、あるいはパルスレーザアブレー
ション法といった導電材料層を構成する材料に適した方
法にて適宜行うことができる。また、導電材料層のパタ
ーニングは、例えばイオンミーリング法やRIE法にて
行うことができる。
【0099】選択用トランジスタや各種のトランジスタ
は、例えば、周知のMIS型FETやMOS型FETか
ら構成することができる。ビット線を構成する材料とし
て、不純物がドーピングされたポリシリコンや、タング
ステン等の高融点金属材料、銅、Ir(イリジウム)、
Pt(白金)等の白金族金属、若しくは、これらの金属
を含む合金、アルミニウム(Al)を挙げることができ
る。選択用トランジスタとビット線との接続のための接
続孔や、選択用トランジスタと第1の電極との接続のた
めの接続孔は、例えば、タングステンプラグや不純物を
ドーピングされたポリシリコン、白金族金属を埋め込む
ことによって得ることができる。
【0100】本発明において、絶縁層や層間絶縁層、絶
縁膜を構成する材料として、酸化シリコン(Si
2)、窒化シリコン(SiN)、SiON、SOG、
NSG、BPSG、PSG、BSGあるいはLTOを例
示することができる。また、メモリセルを、例えば酸化
アルミニウム(Al23)等から成る水素ガス不透過層
で被覆してもよい。
【0101】本発明にあっては、一対の半導体メモリを
構成し、且つ、プレート線が共通とされた一対のメモリ
セルのそれぞれに1ビットを記憶することができる。こ
の場合、例えば、半導体メモリを一対とし(便宜上、半
導体メモリ−A、半導体メモリ−Bと呼ぶ)、一対の半
導体メモリ−A及び半導体メモリ−Bを構成するビット
線は、同一のセンスアンプに接続されている構成とする
ことができるが、これに限定するものではない。そし
て、この場合、半導体メモリ−Aを構成する選択用トラ
ンジスタと、半導体メモリ−Bを構成する選択用トラン
ジスタとは、異なるワード線に接続されている。半導体
メモリ−A及び半導体メモリ−Bとを対として、不揮発
性メモリ−Aを構成する選択用トランジスタと不揮発性
メモリ−Bを構成する選択用トランジスタとを独立して
駆動し、これらにおいて、対となったメモリセルのそれ
ぞれに1ビットのデータを記憶する。
【0102】あるいは又、本発明にあっては、一対の半
導体メモリを構成し、且つ、プレート線が共通とされた
一対のメモリセルに相補的に1ビットを記憶する構成と
することができる。即ち、半導体メモリを一対とし(半
導体メモリ−A及び半導体メモリ−B)、一対の半導体
メモリ−A及び半導体メモリ−Bを構成するビット線
は、同一のセンスアンプに接続されている構成とするこ
とができる。そして、この場合、半導体メモリ−Aを構
成する選択用トランジスタと、半導体メモリ−Bを構成
する選択用トランジスタとは、同一のワード線に接続さ
れていてもよいし、異なるワード線に接続されていても
よい。但し、後者の場合、半導体メモリ−Aを構成する
選択用トランジスタと、半導体メモリ−Bを構成する選
択用トランジスタとを、同時に駆動する。そして、半導
体メモリ−A及び半導体メモリ−Bとを対として、これ
らにおいて、対となったメモリセルに相補的なデータを
記憶する。
【0103】本発明においては、メモリセルやメモリユ
ニットの上若しくは上方、あるいは又、メモリセルやメ
モリユニットの下若しくは下方に熱拡散層が形成されて
いるので、半導体メモリの動作時に発生する熱を効率的
に全体に拡散させることができる結果、内部温度分布が
均一化され、局所的な特性変化が起こらないので、読み
出しエラーを防止できる。あるいは又、本発明において
は、メモリセル若しくはメモリユニットの上方あるいは
下方にシールド層が形成されているので、クロストーク
やノイズ等の発生によってメモリセルの動作に障害が生
じるといった問題の発生を確実に回避することができ
る。
【0104】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態(以下、実施の形態と略称する)に基づき本発
明を説明する。
【0105】(実施の形態1)実施の形態1は、本発明
の第1の態様及び第2の態様に係る半導体メモリ、並び
に、本発明の第1の態様及び第2の態様に係る半導体メ
モリの製造方法に関する。実施の形態1においては、キ
ャパシタ層を強誘電体材料から構成した。このような半
導体メモリは、強誘電体型不揮発性半導体メモリと呼ば
れ、以下においては、不揮発性メモリと略称する。ま
た、強誘電体材料から構成されたキャパシタ層を強誘電
体層と呼ぶ。
【0106】実施の形態1の不揮発性メモリの模式的な
一部断面図を図1に示し、回路図を図6及び図8に示
す。尚、図6及び図8には、プレート線を共有する隣接
した2つの不揮発性メモリMA,MBを示す。一方、図1
においては、不揮発性メモリM Aを構成する選択用トラ
ンジスタTRA及びメモリセルMCAm、並びに、ビット
線BLAの延びる方向に隣接する不揮発性メモリを構成
する選択用トランジスタTR’A及びメモリセルMC’
Amの一部分を併せて図示した。ビット線BLAの延びる
方向に隣接するメモリセルMCAm,MC’Am・・・にお
けるビット線BLAは共通化されている。これらの不揮
発性メモリは同じ構造を有するが故に、以下、不揮発性
メモリMAについて説明する。
【0107】実施の形態1の不揮発性メモリMAは、
(A)選択用トランジスタTRAと、(B)第1の電極
21と、この第1の電極21上に形成されたキャパシタ
層(強誘電体層22)と、この強誘電体層22上に形成
された第2の電極23とから成るメモリセルMCM、か
ら構成され、第1の電極21は選択用トランジスタTR
Aを介してビット線BLAに接続されている。
【0108】あるいは又、実施の形態1の不揮発性メモ
リMAは、(A)ビット線BLAと、(B)選択用トラン
ジスタTRAと、(C)M個(但し、M≧2であり、実
施の形態1においては、M=4)のメモリセルMCAM
ら構成されたメモリユニットMUAと、(D)M本のプ
レート線PLm(m=1,2・・・M)、から構成され
ている。
【0109】そして、各メモリセルMCAm(m=1,2
・・・M)は、第1の電極21と強誘電体層22と第2
の電極23とから構成されている。また、メモリユニッ
トMUAを構成するメモリセルMCAmの第1の電極21
は、メモリユニットMUAにおいて共通であり、この共
通の第1の電極21(共通ノードCNAと呼ぶ場合があ
る)は、絶縁層17に形成された開口部18内に設けら
れた接続孔19、選択用トランジスタTRA、絶縁層1
7に設けられた接続孔16を介してビット線BLAに接
続されている。また、メモリユニットMUAにおいて、
第m番目(但し、m=1,2・・・,M)のメモリセル
MCmの第2の電極23は、第m番目のプレート線PLm
に接続されている。具体的には、プレート線PLmはメ
モリセルMC Amを構成する第2の電極23から延在して
おり、隣接する不揮発性メモリMBのメモリセルMCBm
を構成する第2の電極23と共通である。
【0110】そして、メモリセル若しくはメモリユニッ
トの上方(より具体的には、第2の電極23及び強誘電
体層22の上方)には、全面に亙ってAlNから成る熱
拡散層25が形成されている。また、第2の電極23及
び強誘電体層22と熱拡散層25との間には、Al23
から成る水素ガス不透過層24が形成されている。水素
ガス不透過層24は、絶縁膜27Aの形成時、第2の電
極23の材料であるIr等の貴金属(白金族金属)の触
媒作用による水素の発生を防止すると共に、その上に形
成される熱拡散層25と第2の電極23との間で絶縁材
料層としての機能を果たす。
【0111】プレート線PLmは、プレート線デコーダ
/ドライバPDに接続されている。また、選択用トラン
ジスタTRAのゲート電極はワード線WLに接続され、
ワード線WLは、ワード線デコーダ/ドライバWDに接
続されている。更には、ビット線BLAはセンスアンプ
SAに接続されている。センスアンプSAは、例えば、
カレントミラーセンスアンプから構成することができ
る。
【0112】このような構造とすることで、1つの選択
用トランジスタTRAを4つのメモリセルMCAmにて共
有するが故に、不揮発性メモリ全体としての縮小化を効
果的に図ることができる。尚、Mの値は4に限定されな
い。実際的なMの値として、例えば、2のべき数(2,
4,8,16・・・)を挙げることができる。
【0113】以下、半導体基板等の模式的な一部断面図
である図1〜図4を参照して、実施の形態1の不揮発性
メモリの製造方法を説明する。
【0114】[工程−100]先ず、不揮発性メモリM
Aにおける選択用トランジスタTRAとして機能するMO
S型トランジスタをシリコン半導体基板10に形成す
る。そのために、例えばLOCOS構造を有する素子分
離領域11を公知の方法に基づき形成する。尚、素子分
離領域は、トレンチ構造を有していてもよいし、LOC
OS構造とトレンチ構造の組合せとしてもよい。その
後、半導体基板10の表面を例えばパイロジェニック法
により酸化し、ゲート絶縁膜12を形成する。次いで、
不純物がドーピングされたポリシリコン層をCVD法に
て全面に形成した後、ポリシリコン層をパターニング
し、ゲート電極13を形成する。このゲート電極13は
ワード線WLを兼ねている。尚、ゲート電極13をポリ
シリコン層から構成する代わりに、ポリサイドや金属シ
リサイドから構成することもできる。次に、半導体基板
10にイオン注入を行い、LDD構造を形成する。その
後、全面にCVD法にてSiO2層を形成した後、この
SiO2層をエッチバックすることによって、ゲート電
極13の側面にゲートサイドウオール14を形成する。
次いで、半導体基板10にイオン注入を施した後、イオ
ン注入された不純物の活性化アニール処理を行うことに
よって、ソース/ドレイン領域15A,15Bを形成す
る。
【0115】[工程−110]次いで、全面に下層絶縁
層を形成した後、この下層絶縁層上に、選択用トランジ
スタTRAの一方のソース/ドレイン領域15Aに接続
孔16を介して電気的に接続されたビット線BLAを形
成する。具体的には、SiO2から成る下層絶縁層をC
VD法にて形成した後、一方のソース/ドレイン領域1
5Aの上方の下層絶縁層に開口部をRIE法にて形成す
る。そして、かかる開口部内を含む下層絶縁層上に不純
物がドーピングされたポリシリコン層をCVD法にて形
成する。これによって、接続孔(コンタクトプラグ)1
6が形成される。次に、下層絶縁層上のポリシリコン層
をパターニングすることによって、ビット線BLAを形
成する。その後、BPSGから成る上層絶縁層をCVD
法にて全面に形成する(図2参照)。尚、BPSGから
成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば9
00゜C×20分間、上層絶縁層をリフローさせること
が好ましい。更には、必要に応じて、例えば化学的機械
的研磨法(CMP法)にて上層絶縁層の頂面を化学的及
び機械的に研磨し、あるいは又、エッチバックを行うこ
とによって、上層絶縁層を平坦化することが望ましい。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層17と呼
ぶ。
【0116】[工程−120]次に、他方のソース/ド
レイン領域15Bの上方の絶縁層17に開口部18をR
IE法にて形成した後、かかる開口部18内を、不純物
をドーピングしたポリシリコンで埋め込み、接続孔(コ
ンタクトプラグ)19を完成させる。ビット線BL
Aは、下層絶縁層上を、図の左右方向に接続孔19と接
触しないように延びている。尚、接続孔19の頂面に、
拡散バリア層を形成してもよい。後の工程において、強
誘電体層を形成する際、強誘電体材料薄膜を形成した
後、高温での酸化熱処理を行い、酸素欠損の無い強誘電
体層を形成する必要がある。この酸化熱処理時、第1の
電極を構成する材料の原子と接続孔19を構成する導電
材料の原子とが相互拡散し、不揮発性メモリの信頼性が
低下する虞がある。拡散バリア層を形成することによっ
て、このような相互拡散現象の発生を確実に防止するこ
とができる。
【0117】尚、接続孔19は、絶縁層17に形成され
た開口部18内に、例えば、タングステン、Ti、P
t、Pd、Cu、TiW、TiNW、WSi2、MoS
2等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできる。接
続孔19の頂面は絶縁層17の表面と略同じ平面に存在
していてもよいし、接続孔19の頂部が絶縁層17の表
面に延在していてもよい。タングステンにて開口部18
を埋め込み、接続孔19を形成する条件を、以下の表4
に例示する。尚、タングステンにて開口部18を埋め込
む前に、Ti層及びTiN層を順に例えばマグネトロン
スパッタリング法にて開口部18内を含む絶縁層17の
上に形成することが好ましい。ここで、Ti層及びTi
N層を形成する理由は、オーミックな低コンタクト抵抗
を得ること、ブランケットタングステンCVD法におけ
る半導体基板10の損傷発生の防止、タングステンの密
着性向上のためである。
【0118】 [表4] Ti層(厚さ:20nm)のスパッタ条件 プロセスガス:Ar=35sccm 圧力 :0.52Pa RFパワー :2kW 基板の加熱 :無し TiN層(厚さ:100nm)のスパッタ条件 プロセスガス:N2/Ar=100/35sccm 圧力 :1.0Pa RFパワー :6kW 基板の加熱 :無し タングステンのCVD形成条件 使用ガス:WF6/H2/Ar=40/400/2250sccm 圧力 :10.7kPa 形成温度:450゜C タングステン層及びTiN層、Ti層のエッチング条件 第1段階のエッチング:タングステン層のエッチング 使用ガス :SF6/Ar/He=110:90:5sccm 圧力 :46Pa RFパワー:275W 第2段階のエッチング:TiN層/Ti層のエッチング 使用ガス :Ar/Cl2=75/5sccm 圧力 :6.5Pa RFパワー:250W [工程−130]次に、絶縁層17上に、TiNから成
る密着層20をスパッタリング法にて形成することが望
ましい。そして、密着層上にIrから成る第1の電極
(下部電極)21を構成する第1の電極材料層(厚さ約
150nm)を、例えばスパッタリング法にて形成し、
第1の電極材料層及び密着層20をフォトリソグラフィ
技術及びドライエッチング技術に基づきパターニングす
ることによって、第1の電極21を得ることができる
(図3参照)。尚、以下の工程においても、第1の電極
材料層を形成する前に、絶縁層や層間絶縁層上に密着層
を形成することが望ましい。尚、第1の電極21は、ス
パッタリング法の他、CVD法やメッキ法等によって形
成することもできる。
【0119】[工程−140]その後、例えばMOCV
D法によって、Bi系層状構造ペロブスカイト型の強誘
電体材料(具体的には、例えば、結晶化温度750゜C
のBi2SrTa29)から成る強誘電体薄膜を全面に
形成する。その後、250゜Cの空気中で乾燥処理を行
った後、750゜Cの酸素ガス雰囲気で1時間の熱処理
を施し、結晶化を促進させる。次いで、Bi2SrTa2
9薄膜をパターニングして強誘電体層22を形成す
る。
【0120】[工程−150]次に、厚さ約100nm
のIr層を、例えばスパッタリング法にて全面に形成し
た後、フォトリソグラフィ技術及びドライエッチング技
術に基づき、Ir層をパターニングして、プレート線を
兼ねた第2の電極23を形成する(図4参照)。尚、第
2の電極23は、スパッタリング法の他、CVD法やメ
ッキ法等によって形成することもできる。エッチングに
よって、強誘電体層22にダメージが加わる場合には、
ダメージ回復に必要とされる温度にて、熱処理を行えば
よい。具体的には、微量の酸化性ガスを含む不活性ガス
雰囲気、例えば、酸素ガスを1体積%含む窒素ガス雰囲
気(窒素ガス:99体積%)中で、700゜C、1時間
の熱処理を施こせばよい。
【0121】[工程−160]その後、Al23から成
る厚さ約30nmの水素ガス不透過層24を全面にスパ
ッタリング法にて形成する。次いで、AlNから成る厚
さ約100nmの熱拡散層25をスパッタリング法にて
形成した後、フォトリソグラフィ技術及びドライエッチ
ング技術によって、熱拡散層25及び水素ガス不透過層
24の不要部分を除去する。尚、水素ガス不透過層24
をAl23から構成したが、後工程において、熱拡散層
25上に形成する絶縁膜27Aの成膜時に、第2の電極
23を構成する金属の触媒作用が原因となって発生する
水素により強誘電体層22が還元されることを防止し、
且つ、水素ガス不透過層24の上に成膜する熱拡散層2
5と第2の電極23との間で絶縁材料層としての役割を
果たす物質であれば、如何なる材料をも用いることがで
きる。
【0122】[工程−170]最後に、全面に絶縁膜2
7Aを形成し、周辺回路(図示せず)の配線を行う。こ
うして、図1に示す不揮発性メモリを得ることができ
る。
【0123】各第2の電極23はプレート線PLを兼ね
ていなくともよい。この場合には、絶縁膜27Aの形成
完了後、第2の電極23の上方の絶縁膜27Aに開口部
を形成し、次いで、絶縁膜27A上に、かかる開口部内
にまで延在するプレート線を形成すればよい。
【0124】例えば、Bi2SrTa29から成る強誘
電体薄膜22AのMOCVD法に基づく形成条件を以下
の表5に例示する。尚、表5中、「thd」は、テトラ
メチルヘプタンジネートの略である。また、表5に示し
たソース原料はテトラヒドロフラン(THF)を主成分
とする溶媒中に溶解されている。
【0125】 [表5] MOCVD法による形成 ソース材料 :Sr(thd)2−tetraglyme Bi(C653 Ta(O−iC374(thd) 形成温度 :400〜700゜C プロセスガス:Ar/O2=1000/1000cm3 形成速度 :5〜20nm/分
【0126】あるいは又、Bi2SrTa29から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはRFスパッタリング法にて全面に形成
することもできる。これらの場合の形成条件を、それぞ
れ、以下の表6、表7、表8に例示する。尚、ゾル−ゲ
ル法によって厚い強誘電体薄膜を形成する場合、所望の
回数、スピンコート及び乾燥、あるいはスピンコート及
び焼成(又は、アニール処理)を繰り返せばよい。
【0127】[表6] パルスレーザアブレーション法による形成 ターゲット:Bi2SrTa29 使用レーザ:KrFエキシマレーザ(波長248nm、
パルス幅25n秒、5Hz) 形成温度 :400〜800゜C 酸素濃度 :3Pa
【0128】[表7] ゾル−ゲル法による形成 原料:Bi(CH3(CH23CH(C25)COO)3 [ビスマス・2エチルヘキサン酸,Bi(OOc)3] Sr(CH3(CH23CH(C25)COO)2 [ストロンチウム・2エチルヘキサン酸,Sr(OO
c)2] Ta(OEt)5 [タンタル・エトキシド] スピンコート条件:3000rpm×20秒 乾燥:250゜C×7分 焼成:700〜800゜C×1時間(必要に応じてRT
A処理を加える)
【0129】[表8] RFスパッタリング法による形成 ターゲット:Bi2SrTa29セラミックターゲット RFパワー:1.2W〜2.0W/ターゲット1cm2 雰囲気圧力:0.2〜1.3Pa 形成温度 :室温〜600゜C プロセスガス:Ar/O2の流量比=2/1〜9/1
【0130】強誘電体層を、PZTあるいはPLZTか
ら構成するときの、マグネトロンスパッタリング法によ
るPZTあるいはPLZTの形成条件を以下の表9に例
示する。あるいは又、PZTやPLZTを、反応性スパ
ッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又
は、MOCVD法にて形成することもできる。
【0131】[表9] ターゲット :PZTあるいはPLZT プロセスガス:Ar/O2=90体積%/10体積% 圧力 :4Pa パワー :50W 形成温度 :500゜C
【0132】更には、PZTやPLZTをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表10に例示する。
【0133】[表10] ターゲット:PZT又はPLZT 使用レーザ:KrFエキシマレーザ(波長248nm、
パルス幅25n秒、3Hz) 出力エネルギー:400mJ(1.1J/cm2) 形成温度 :550〜600゜C 酸素濃度 :40〜120Pa
【0134】メモリセルあるいはメモリユニットの下に
熱拡散層を設けてもよい。あるいは又、メモリセルある
いはメモリユニットの下及び上方に熱拡散層を設けても
よい。これらの場合、[工程−120]と[工程−13
0]との間で、例えば、AlNから成る熱拡散層を上層
絶縁層の上に形成すればよい。あるいは又、上記[工程
−100]〜[工程−160]までを実行し、更に全面
に絶縁膜を形成して得られた不揮発性メモリと、第2の
基板上に絶縁膜、熱拡散層、水素ガス不透過層、第2の
電極、強誘電体層、第1の電極、絶縁膜を順次、形成し
て得られたメモリセルあるいはメモリユニットとを、こ
のメモリセルあるいはメモリユニットにおける絶縁膜
と、この不揮発性メモリにおける絶縁膜とを張り合わせ
た後、第2の基板を研磨することによって、メモリセル
あるいはメモリユニットが積層され、しかも、メモリセ
ルあるいはメモリユニットの下及び上方に熱拡散層が設
けられた不揮発性メモリを得ることもできる。これらの
製造方法は、以下に説明する各種の実施の形態において
も適用することができる。
【0135】また、[工程−140]において強誘電体
薄膜を全面に形成した後、その上にIr層をスパッタリ
ング法にて形成し、次いで、フォトリソグラフィ技術及
びドライエッチング技術に基づき、Ir層、強誘電体薄
膜を、順次、パターニングしてもよい。このような手順
で得られた不揮発性メモリの模式的な一部断面図を図5
に示すが、熱拡散層25は、第2の電極23及び第1の
電極21の上方に形成されている。尚、このようなメモ
リセルの構造を、他の実施の形態におけるメモリセルや
メモリユニットにも適用することができる。
【0136】図6に回路図を示す実施の形態1の不揮発
性メモリにおいては、対となったメモリセルMCAm,M
Bmに相補的なデータを書き込むことで1ビットを記憶
する。また、2つの選択用トランジスタTRA,TR
Bと、8個のメモリセルMCAm,MCBmによって、1つ
のメモリユニット(アクセス単位ユニット)が構成さ
れ、4ビットを記憶する。実際の不揮発性メモリにおい
ては、この4ビットを記憶するメモリユニットの集合が
アクセス単位ユニットとしてアレイ状に配設されてい
る。2つの選択用トランジスタTRA,TRBは、ワード
線WLによって同時に制御される。
【0137】このような不揮発性メモリからデータを読
み出し、再書き込みする方法の一例について、以下、説
明する。尚、一例として、対となったメモリセルM
A1,MCB1から相補的な1ビットのデータを読み出す
ものとし、メモリセルMCA1にはデータ「1」が、メモ
リセルMCB1にはデータ「0」が記憶されているとす
る。図7に動作波形を示す。尚、図7中、括弧内の数字
は、以下に説明する工程の番号と対応している。
【0138】(1)待機状態では、ビット線BLA,B
B、ワード線WL、全プレート線PL mが0ボルトとな
っている。更には、共通ノードCNA,CNBも0ボルト
で浮遊状態となっている。
【0139】(2)データ読み出し時、選択プレート線
PL1にVccを印加する。このとき、選択メモリセルM
A1にはデータ「1」が記憶されているので、強誘電体
層に分極反転が生じ、蓄積電荷量が増加し、共通ノード
CNAの電位が上昇する。一方、選択メモリセルMCB1
にはデータ「0」が記憶されているので、強誘電体層に
分極反転が生ぜず、共通ノードCNBの電位は殆ど上昇
しない。即ち、共通ノードCNA,CNBは、非選択メモ
リセルの強誘電体層を介して複数の非選択プレート線P
j(j=2,3,4)にカップリングされているの
で、共通ノードCNBの電位は0ボルトに比較的近いレ
ベルに保たれる。このようにして、選択メモリセルMC
A1,MCB1に記憶されたデータに依存して共通ノードC
A,CNBの電位に変化が生じる。従って、選択メモリ
セルMCA1の強誘電体層には、分極反転に十分な電界を
与えることができる。
【0140】(3)次に、ビット線BLA,BLBを浮遊
状態とし、ワード線WLをハイレベルとすることによっ
て、選択用トランジスタTRA,TRBをオン状態とす
る。これによって、選択メモリセルMCA1に記憶された
データに基づき共通の第1の電極(共通ノードCNA
に生じた電位により、ビット線BLAに電位が生じる。
一方、ビット線BLBの電位は僅かしか上昇しない。
【0141】(4)次いで、ワード線WLをローレベル
とすることによって、選択用トランジスタTRA,TRB
をオフ状態とする。
【0142】(5)その後、ビット線BLA,BLBの電
位をセンスアンプSAにてラッチし、センスアンプSA
を活性化してデータを増幅し、データの読み出し動作を
完了する。
【0143】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。
【0144】(6)そのために、先ず、ビット線B
A,BLBをセンスアンプSAによって充放電させ、ビ
ット線BLAにVccを印加し、ビット線BLBに0ボルト
を印加する。一方、非選択プレート線PLj(j=2,
3,4)の電位を(1/2)Vccとする。
【0145】(7)その後、ワード線WLをハイレベル
とすることによって、選択用トランジスタTRA,TRB
をオン状態とする。これによって、共通ノードCNA
CNBの電位はビット線BLA,BLBの電位と等しくな
る。即ち、選択メモリセルMCA1に記憶されていたデー
タが「1」であるので、共通ノードCNAの電位はVcc
となる。一方、選択メモリセルMCB1に記憶されていた
データが「0」であるので、共通ノードCNBの電位は
0ボルトとなる。選択プレート線PL1の電位はVcc
ままであるが故に、また、共通ノードCNBの電位が0
ボルトであるが故に、選択メモリセルMCB1にはデータ
「0」が再書き込みされる。
【0146】(8)次に、選択プレート線PL1の電位
を0ボルトとする。これによって、選択メモリセルMC
A1に記憶されていたデータが「1」であるが故に、共通
ノードCNAの電位がVccであり、データ「1」がメモ
リセルMCA1に再書き込みされる。選択メモリセルMC
B1にはデータ「0」が既に再書き込みされており、選択
メモリセルMCB1に変化は生じない。
【0147】(9)その後、ビット線BLA,BLBを0
ボルトとする。
【0148】(10)最後に、非選択プレート線PLj
を0ボルトとし、ワード線WLをローレベルとすること
によって、選択用トランジスタTRA,TRBをオフ状態
とする。
【0149】他のメモリセルMCAj,MCBj(j=2,
3,4)からデータを読み出し、データを再書き込みす
る場合には、同様の操作を繰り返す。
【0150】図8に回路図を示すように、不揮発性メモ
リMAを構成する選択用トランジスタTRAと、不揮発性
メモリMBを構成する選択用トランジスタTRBとをワー
ド線WL1及びワード線WL2によって独立して制御すれ
ば、メモリセルMCAm、メモリセルMCBmのそれぞれに
1ビットのデータを記憶することができる。以下、この
ような構成の不揮発性メモリからデータを読み出し、再
書き込みする方法の一例について説明する。尚、一例と
して、メモリセルMCA1から1ビットのデータを読み出
すものとする。図9に動作波形を示す。尚、図9中、括
弧内の数字は、以下に説明する工程の番号と対応してい
る。
【0151】(1)待機状態では、ビット線BLA,B
B、ワード線WL1,WL2、全プレート線PLmが0ボ
ルトとなっている。更には、共通ノードCNA,CNB
0ボルトで浮遊状態となっている。
【0152】(2)データ読み出しが開始されると、先
ず、選択されたメモリユニット(アクセス単位ユニッ
ト)における全プレート線PLm(m=1,2,3,
4)を(1/2)Vcc(但し、Vccは電源電圧)にプレ
チャージし、更に、ビット線BLA,BLBを(1/2)
ccにプレチャージする。その後、ワード線WL1,W
2をハイレベルとすることによって、選択用トランジ
スタTRA,TRBをオン状態とする。これによって、共
通の第1の電極21(共通ノードCNA,CNB)がビッ
ト線BLA,BLBに接続され、共通ノードCNA,CNB
の電位は(1/2)V ccとなる。
【0153】(3)次いで、非選択のワード線WL2
ローレベルとすることによって、選択用トランジスタT
Bをオフ状態とする。これによって、非選択の共通ノ
ードCNBは、電位が(1/2)Vccのまま、浮遊状態
となる。
【0154】(4)その後、選択プレート線PL1、及
び、ビット線BLAを接地線(図示せず)を介して0ボ
ルトまで放電させる。このとき、ビット線BLAに接続
されている共通ノードCNAも0ボルトとなる。ビット
線BLAの放電が完了したならば、接地線とビット線B
Aとの電気的な接続を解き、ビット線BLAを浮遊状態
とする。
【0155】(5)次に、選択プレート線PL1にVcc
を印加し、一方、ビット線BLBに(即ち、参照側ビッ
ト線)に、データ「1」の読み出し電位と、データ
「0」の読み出し電位の中間の参照電位を与える。これ
によって、データ「1」を記憶していたメモリセルMC
A1からは反転電荷が放出される。以上の結果、ビット線
BLA,BLBの間に電位差が生じる。次に、センスアン
プSAを活性化して、かかるビット線BLA,BLBの間
の電位差をデータとして読み出す。
【0156】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。
【0157】(6)その後、ビット線BLA,BLBを、
センスアンプSAによって充放電させ、メモリセルMC
A1にデータ「1」が記憶されていた場合には、ビット線
BLAにVccを印加し、メモリセルMCA1にデータ
「0」が記憶されていた場合には、ビット線BLAに0
ボルトを印加する。一方、ビット線BLBには0ボルト
を印加する。その結果、メモリセルMCA1にデータ
「0」が記憶されていた場合には、データ「0」が再び
書き込まれる。
【0158】(7)その後、選択プレート線PL1を0
ボルトとすることによって、メモリセルMCA1にデータ
「1」が記憶されていた場合には、データ「1」が再び
書き込まれる。
【0159】(8)データの読み出しを終了する場合に
は、次いで、ビット線BLA,BLBを0ボルトまで放電
する。次に、プレート線PLm(m=1,2,3,4)
を0ボルトまで放電した後、非選択のワード線WL2
再びハイレベルとし、選択用トランジスタTRA,TRB
をオン状態として、メモリユニット(アクセス単位ユニ
ット)の全ての共通ノードCNA,CNBを0ボルトとす
る。
【0160】尚、引き続き、次のメモリセルのデータを
読み出す場合には、再び、全プレート線PLm(m=
1,2,3,4)を(1/2)Vccにプレチャージし、
上述の(2)〜(7)の動作を繰り返す。
【0161】(実施の形態2)実施の形態2は、実施の
形態1の変形である。実施の形態2においては、第1の
電極21を所謂ダマシン構造とする。以下、半導体基板
等の模式的な一部端面図である図10〜図13を参照し
て、実施の形態2の不揮発性メモリの製造方法を説明す
る。
【0162】[工程−200]先ず、実施の形態1の
[工程−100]〜[工程−120]と同様の工程を実
行する。
【0163】[工程−210]次いで、例えばSiNか
ら成る絶縁膜17Aを絶縁層17上に形成する。そし
て、第1の電極を形成すべき部分の絶縁膜17Aに溝部
17Bを形成する(図10参照)。次に、溝部17B内
を含む絶縁膜17A上に、TiNから成る密着層20を
スパッタリング法にて形成し、密着層上にIrから成る
第1の電極(下部電極)21を構成する第1の電極材料
層を、例えばスパッタリング法にて形成する(図11参
照)。その後、絶縁膜17A上の第1の電極材料層及び
密着層をCMP法やスパッタエッチング法にて除去する
ことによって、溝部17B内に埋め込まれた第1の電極
21を得ることができる(図12参照)。
【0164】[工程−220]その後、実施の形態1の
[工程−140]〜[工程−170]と同様の工程を実
行することによって、図13に模式的な一部断面図を示
す不揮発性メモリを得ることができる。
【0165】尚、絶縁層17上に第1の電極21を形成
した後、全面に絶縁膜を形成し、第1の電極21の上の
絶縁膜を除去し、第1の電極21と第1の電極21との
間を絶縁膜で埋め込むことによって、ダマシン構造を有
する第1の電極21を形成することもできる。
【0166】実施の形態2にて説明した第1の電極の構
造を、後述する各種の実施の形態に適用することができ
る。
【0167】(実施の形態3)実施の形態3も、実施の
形態1の変形である。実施の形態3においては、熱拡散
層を、下から、AlNから成る第1の熱拡散層と、その
上に形成された銅(Cu)から成る第2の熱拡散層との
積層構造とする。
【0168】実施の形態3においては、実施の形態1の
[工程−150]と同様の工程が完了した後、メモリユ
ニット上に熱拡散層を形成する。具体的には、全面にA
lNから成る第1の熱拡散層とをスパッタリング法にて
形成し、次いで、第1の熱拡散層上に、銅(Cu)から
成る第2の熱拡散層をスパッタリング法にて形成する。
その後、フォトリソグラフィ技術及びドライエッチング
技術によって、第1及び第2の熱拡散層の不要部分を除
去し、次いで、実施の形態1の[工程−170]と同様
の工程を実行する。
【0169】電気絶縁性を有するAlNを第2の電極2
3に近い第1の熱拡散層として用い、熱伝導性に非常に
優れているCuを第2の熱拡散層として用いることによ
り、発生した熱が第1の熱拡散層を伝導し、更に、第1
の熱拡散層内の温度分布を第2の熱拡散層によってすば
やく均一化することができる。これにより、不揮発性メ
モリが動作時に発熱しても、その内部温度分布を一層効
果的に均一化できると共に、熱拡散層に金属を用いるこ
とによる不揮発性メモリの誤動作等を防止することがで
きる。即ち、このような構成の積層構造の熱拡散層は、
シールド層としての機能をも有する。
【0170】メモリセルあるいはメモリユニットの下に
積層構造を有する熱拡散層を設けてもよい。あるいは
又、メモリセルあるいはメモリユニットの下及び上方に
積層構造を有する熱拡散層を設けてもよい。これらの場
合、実施の形態1の[工程−120]と[工程−13
0]との間で、例えば、銅(Cu)から成る第2の熱拡
散層を上層絶縁層上に形成し、次いで、第2の熱拡散層
の上にAlNから成る第1の熱拡散層を形成すればよ
い。
【0171】実施の形態3にて説明した熱拡散層の構造
を、実施の形態2あるいは後述する各種の実施の形態に
適用することもできる。
【0172】(実施の形態4)実施の形態4は、本発明
の第6の態様及び第7の態様に係る半導体メモリ(不揮
発性メモリ)、並びに、本発明の第6の態様及び第7の
態様に係る半導体メモリ(不揮発性メモリ)の製造方法
に関する。実施の形態4においても、キャパシタ層を強
誘電体材料から構成した。
【0173】図14に模式的な一部断面図を示すよう
に、実施の形態4の不揮発性メモリの構造は、熱拡散層
25の代わりにシールド層125が形成されている点を
除き、実質的に実施の形態1にて説明した不揮発性メモ
リと同様の構造を有する。尚、メモリセルMCAMの上方
にはシールド層125が形成されており、あるいは又、
メモリユニットMUAの上方にはシールド層125が形
成されている。より具体的には、メモリセルMCAMある
いはメモリユニットMUAを覆うようにAl23から成
る水素ガス不透過層24が形成され、水素ガス不透過層
24とシールド層125との間には第1の絶縁膜27A
1が形成され、シールド層125の上には第2の絶縁膜
27A2が形成されている。また、シールド層125
は、図示しない領域において、半導体基板10に形成さ
れた接地線に、絶縁層17及び第1の絶縁膜27A1
形成されたプラグ(図示せず)を介して接続されてい
る。
【0174】実施の形態4の不揮発性メモリは、以下の
方法で製造することができる。
【0175】即ち、実施の形態1の[工程−100]〜
[工程−150]を実行した後、Al23から成る厚さ
約30nmの水素ガス不透過層24を全面にスパッタリ
ング法にて形成した後、全面にAlNから成る第1の絶
縁膜27A1をスパッタリング法にて形成し、第1の絶
縁膜27A1を平坦化処理する。次いで、第1の絶縁膜
27A1及び絶縁層17にプラグ形成のための開口部を
形成する。その後、Ir−Hf合金から成るシールド層
125をスパッタリング法にて開口部内を含む第1の絶
縁膜27A1上に形成する。次いで、必要に応じて、フ
ォトリソグラフィ技術及びドライエッチング技術によっ
て、シールド層125の不要部分を除去する。最後に、
実施の形態1の[工程−170]と同様にして、全面に
第2の絶縁膜27A2を形成し、周辺回路(図示せず)
の配線を行う。こうして、図14に示す不揮発性メモリ
を得ることができる。
【0176】場合によっては、第1の絶縁膜27A1
形成を省略することもできる。
【0177】メモリセルあるいはメモリユニットの下方
にシールド層を設けてもよい。あるいは又、メモリセル
あるいはメモリユニットの下方及び上方にシールド層を
設けてもよい。これらの場合、実施の形態1の[工程−
120]と[工程−130]との間で、例えば、Ir−
Hf合金から成るシールド層を上層絶縁層上に形成し、
次いで、シールド層の上にAlNから成る絶縁膜を形成
すればよい。以下に説明する各種の実施の形態において
も同様である。
【0178】実施の形態4の不揮発性メモリの動作は、
実施の形態1にて説明した不揮発性メモリの動作と同様
とすることができるので、詳細な説明は省略する。
【0179】(実施の形態5)実施の形態5は、本発明
の第1の態様及び第3の態様に係る半導体メモリ(不揮
発性メモリ)、並びに、本発明の第1の態様及び第3の
態様に係る半導体メモリ(不揮発性メモリ)の製造方法
に関する。実施の形態5においても、キャパシタ層を強
誘電体材料から構成した。
【0180】実施の形態5の不揮発性メモリの模式的な
一部断面図を図15に示し、回路図を図16及び図17
に示す。尚、図16及び図17には、プレート線を共有
する隣接した2つの不揮発性メモリMA,MBを示す。一
方、図15においては、不揮発性メモリMAを図示す
る。これらの不揮発性メモリMA,MBは同じ構造を有す
るが故に、以下、不揮発性メモリMAについて説明す
る。
【0181】実施の形態5の不揮発性メモリMAは、
(A)ビット線BLAと、(B)選択用トランジスタT
Aと、(C)それぞれがM個(但し、M≧2であり、
実施の形態5においては、M=4)のメモリセルMCAM
から構成された、N個(但し、N≧2であり、実施の形
態5においては、N=2)のメモリユニットMUANと、
(D)M×N本のプレート線、から成る。
【0182】そして、N個のメモリユニットMUAnは、
層間絶縁層を介して積層されており、各メモリセルは、
第1の電極21,31とキャパシタ層(強誘電体層2
2,32)と第2の電極23,33とから成り、各メモ
リユニットMUAnにおいて、メモリセルMCAnmの第1
の電極は共通であり、共通の第1の電極は、接続孔、選
択用トランジスタTRA、接続孔を介してビット線BLA
に接続されている。具体的には、メモリユニットMUA1
において、メモリセルMCA1mの第1の電極21は共通
であり(この共通の第1の電極21を第1の共通ノード
CNA1と呼ぶ)、共通の第1の電極21(第1の共通ノ
ードCNA1)は、選択用トランジスタTR Aを介してビ
ット線BLAに接続されている。また、メモリユニット
MUA2において、メモリセルMCA2mの第1の電極31
は共通であり(この共通の第1の電極を第2の共通ノー
ドCNA2と呼ぶ)、共通の第1の電極31(第2の共通
ノードCNA2)は、選択用トランジスタTRAを介して
ビット線BLAに接続されている。更には、第n層目
(但し、n=1,2・・・,N)のメモリユニットMU
Anにおいて、第m番目(但し、m=1,2・・・,M)
のメモリセルMCAnmの第2の電極23,33は、第
[(n−1)M+m]番目のプレート線PL(n-1)M+m
接続されている。尚、このプレート線PL(n-1)M+mは、
不揮発性メモリMBを構成する各メモリセルの第2の電
極23,33にも接続されている。
【0183】選択用トランジスタTRAの一方のソース
/ドレイン領域15Aは接続孔16を介してビット線B
Aに接続され、選択用トランジスタTRAの他方のソー
ス/ドレイン領域15Bは、絶縁層17に形成された第
1層目の開口部18に設けられた第1層目の接続孔19
を介して、第1層目のメモリユニットMUA1における共
通の第1の電極21(第1の共通ノードCNA1)に接続
されている。更には、選択用トランジスタTRAの他方
のソース/ドレイン領域15Bは、絶縁層17に形成さ
れた第1層目の開口部18に設けられた第1層目の接続
孔19、及び、層間絶縁層27に形成された第2層目の
開口部28に設けられた第2層目の接続孔29を介し
て、第2層目のメモリユニットMUA2における共通の第
1の電極31(第2の共通ノードCNA2)に接続されて
いる。尚、図中、参照番号37Aは絶縁膜である。
【0184】そして、各メモリユニットMUA1,MUA2
を構成するメモリセルMCA1m,MCA2mの上方には、熱
拡散層25,35が形成されている。尚、参照番号2
4,34は、Al23から成る水素ガス不透過層であ
る。
【0185】ビット線BLAはセンスアンプSAに接続
されている。また、プレート線PL( n-1)M+mはプレート
線デコーダ/ドライバPDに接続されている。更には、
ワード線WLは、ワード線デコーダ/ドライバWDに接
続されている。ワード線WLは、図15の紙面垂直方向
に延びている。また、不揮発性メモリMAを構成するメ
モリセルMCA1mの第2の電極23は、図15の紙面垂
直方向に隣接する不揮発性メモリMBを構成するメモリ
セルMCB1mの第2の電極と共通であり、プレート線P
(n-1)M+mを兼ねている。更には、不揮発性メモリMA
を構成するメモリセルMCA2mの第2の電極33は、図
15の紙面垂直方向に隣接する不揮発性メモリMBを構
成するメモリセルMCB2mの第2の電極と共通であり、
プレート線PL(n-1)M+mを兼ねている。また、ワード線
WLは、不揮発性メモリMAを構成する選択用トランジ
スタTRAと、図15の紙面垂直方向に隣接する不揮発
性メモリMBを構成する選択用トランジスタTRBとで共
通である。
【0186】図16に回路図を示す不揮発性メモリにお
いては、不揮発性メモリMA,MBを構成する選択用トラ
ンジスタTRA,TRBは、同じワード線WLに接続され
ている。そして、対となったメモリセルMCAnm,MC
Bnm(n=1,2・・・,N、及び、m=1,2・・
・,M)に相補的な1ビットのデータが記憶される。こ
のような実施の形態5の不揮発性メモリからデータを読
み出し、再書き込みする方法は、実質的に、図7を参照
して説明した実施の形態1の不揮発性メモリの動作と同
様とすることができるので、詳細な説明は省略する。
【0187】また、図17に回路図を示す実施の形態5
の不揮発性メモリにおいては、不揮発性メモリMAを構
成する選択用トランジスタTRAはワード線WL1に接続
され、不揮発性メモリMBを構成する選択用トランジス
タTRBはワード線WL2に接続されている。ワード線W
1,WL2は、ワード線デコーダ/ドライバWDに接続
されている。そして、メモリセルMCAnm及びメモリセ
ルMCBnmを独立して制御し、対となったビット線B
A,BLBの一方に参照電圧を印加することによって、
メモリセルMCAnm,MCBnmのそれぞれから1ビットの
データを読み出す。このような実施の形態5の不揮発性
メモリからデータを読み出し、再書き込みする方法は、
実質的に、図9を参照して説明した実施の形態1の不揮
発性メモリの動作と同様とすることができるので、詳細
な説明は省略する。尚、メモリセルMCAnm及びメモリ
セルMCBnmを同時に制御すれば、対となったメモリセ
ルMCAn m,MCBnm(n=1,2・・・,N、及び、m
=1,2・・・,M)に相補的な1ビットのデータが記
憶される。このような実施の形態5の不揮発性メモリか
らデータを読み出し、再書き込みする方法は、実質的
に、図7を参照して説明した実施の形態1の不揮発性メ
モリの動作と同様とすることができるので、詳細な説明
は省略する。
【0188】以下、実施の形態5の不揮発性メモリの製
造方法を説明する。
【0189】[工程−500]先ず、実施の形態1の
[工程−100]と同様にして、不揮発性メモリにおけ
る選択用トランジスタTRAとして機能するMOS型ト
ランジスタを半導体基板10に形成する。次いで、実施
の形態1の[工程−110]と同様にして、全面に下層
絶縁層を形成した後、この下層絶縁層上に、選択用トラ
ンジスタTRAの一方のソース/ドレイン領域15Aに
接続孔16を介して電気的に接続されたビット線BLA
を形成する。その後、全面に上層絶縁層を形成した後、
実施の形態1の[工程−120]と同様にして、選択用
トランジスタTRAの他方のソース/ドレイン領域15
Bの上方の上層絶縁層及び下層絶縁層(絶縁層17)の
部分に第1層目の開口部18を形成する。そして、第1
層目の接続孔19を第1層目の開口部18内に形成す
る。
【0190】[工程−510]その後、実施の形態1の
[工程−130]、[工程−140]及び[工程−15
0]と同様にして、上層絶縁層(絶縁層17)上に、第
1の電極21と強誘電体層22と第2の電極23とから
成り、共通の第1の電極21(共通ノードCN A1)が第
1層目の接続孔19に接続された第1層目のメモリユニ
ットMUA1を得ることができる。
【0191】[工程−520]次いで、実施の形態1の
[工程−160]と同様にして、水素ガス不透過層24
及び熱拡散層25を形成する。
【0192】[工程−530]その後、 全面に第n’層目(但し、n’=1,2・・・,N−
1)の層間絶縁層を形成し、 第n’層目の層間絶縁層上に、共通の第1の電極が選
択用トランジスタを介してビット線に接続された第
(n’+1)層目のメモリユニットを形成し、 第(n’+1)層目のメモリユニットの上方に熱拡散
層を形成する工程を、n’を1から(N−1)まで1つ
ずつインクリメントしながら繰り返す。尚、の工程
は、n’=(N−1)の場合、実行してもよいし、実行
しなくともよい。
【0193】実施の形態5においては、N=2であるが
故に、n’=1となる。
【0194】従って、 全面に第1層目の層間絶縁層27を形成し、 第1層目の層間絶縁層27上に、共通の第1の電極3
1(第2の共通ノードCNA2)が選択用トランジスタT
Aを介してビット線BLAに接続された第2層目のメモ
リユニットMUA2(第1の電極31と強誘電体層32と
第2の電極33から構成される)を形成する。
【0195】更に、必要に応じて、 第2層目のメモリユニットMUA2の上方に熱拡散層3
5を形成する。
【0196】その後、[工程−170]と同様にして、
全面に絶縁膜37Aを形成し、周辺回路(図示せず)の
配線を行う。こうして、図15に示す不揮発性メモリを
得ることができる。
【0197】尚、の工程が完了した後、全面に、実施
の形態1の[工程−160]と同様にして水素ガス不透
過層34を形成することが好ましい。
【0198】強誘電体層32を構成する強誘電体材料
を、例えば、結晶化温度700゜CのBi2Sr(Ta
1.5Nb0.5)O9から構成することが好ましく、この場
合、強誘電体層32に対して、結晶化促進のための熱処
理を、700゜Cの酸素ガス雰囲気で1時間、行えばよ
い。メモリユニットが積層された構造を有する後述する
実施の形態においても同様とすることが望ましい。ま
た、各第2の電極はプレート線を兼ねていなくともよ
い。この場合には、絶縁膜37Aの形成完了後、第2の
電極23及び第2の電極33の上方の絶縁膜37Aに開
口部を形成し、次いで、絶縁膜37A上に、かかる開口
部内にまで延在するプレート線を形成すればよい。
【0199】(実施の形態6)実施の形態6は、本発明
の第6の態様及び第8の態様に係る半導体メモリ(不揮
発性メモリ)、並びに、本発明の第6の態様及び第8の
態様に係る半導体メモリ(不揮発性メモリ)の製造方法
に関する。実施の形態6においても、キャパシタ層を強
誘電体材料から構成した。
【0200】図18に模式的な一部断面図を示すよう
に、実施の形態6の不揮発性メモリの構造は、熱拡散層
25,35の代わりにシールド層125,135が形成
されている点を除き、実質的に実施の形態5にて説明し
た不揮発性メモリと同様の構造を有する。尚、メモリセ
ルMCANMを覆うようにAl23から成る水素ガス不透
過層(図示せず)が形成され、水素ガス不透過層とシー
ルド層125,135との間には、それぞれ、絶縁膜2
7A,37A1が形成され、シールド層125,135
の上には、それぞれ、層間絶縁層27及び絶縁膜37A
2が形成されている。また、シールド層125は、図示
しない領域において、半導体基板10に形成された接地
線に、絶縁層17及び絶縁膜27Aに形成されたプラグ
(図示せず)を介して接続されている。更には、シール
ド層135は、図示しない領域において、半導体基板1
0に形成された接地線に、絶縁層17、絶縁膜27A、
層間絶縁層27、絶縁膜37A1に形成されたプラグ
(図示せず)を介して接続されている。
【0201】実施の形態6の不揮発性メモリは、以下の
方法で製造することができる。
【0202】即ち、実施の形態1の[工程−100]〜
[工程−150]を実行した後、Al23から成る厚さ
約30nmの水素ガス不透過層(図示せず)を全面にス
パッタリング法にて形成し、更に、全面にAlNから成
る絶縁膜27Aをスパッタリング法にて形成した後、絶
縁膜27Aを平坦化処理する。次いで、絶縁膜27A及
び絶縁層17にプラグ形成のための開口部を形成する。
その後、Ir−Hf合金から成るシールド層125をス
パッタリング法にて開口部内を含む絶縁膜27A上に形
成する。次いで、必要に応じて、フォトリソグラフィ技
術及びドライエッチング技術によって、シールド層12
5の不要部分を除去する。
【0203】その後、 全面に第n’層目(但し、n’=1,2・・・,N−
1)の層間絶縁層を形成し、 第n’層目の層間絶縁層上に、共通の第1の電極が選
択用トランジスタを介してビット線に接続された第
(n’+1)層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第(n’+1)層目のメモリユニ
ットの上方に形成する工程を、n’を1から(N−1)
まで1つずつインクリメントしながら繰り返す。尚、
の工程は、n’=(N−1)の場合、実行してもよい
し、実行しなくともよい。
【0204】実施の形態6においては、N=2であるが
故に、n’=1となる。
【0205】従って、 全面に第1層目の層間絶縁層27を形成し、 第1層目の層間絶縁層27上に、共通の第1の電極3
1(第2の共通ノードCNA2)が選択用トランジスタT
Aを介してビット線BLAに接続された第2層目のメモ
リユニットMUA2(第1の電極31と強誘電体層32と
第2の電極33から構成される)を形成する。
【0206】更に、必要に応じて、 絶縁膜37A1を形成した後、接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層135
を、第2層目のメモリユニットMUA2の上方(具体的に
は、第2の電極33の上方の絶縁膜37A1上)に形成
する。
【0207】その後、全面に絶縁膜37A2を形成し
て、不揮発性メモリMAを完成させる。
【0208】尚、の工程が完了した後、全面に、実施
の形態1の[工程−160]と同様にして水素ガス不透
過層を形成し、更に、全面にAlNから成る絶縁膜37
1をスパッタリング法にて形成した後、絶縁膜37A1
を平坦化処理することが好ましい。
【0209】尚、シールド層135の形成を省略するこ
ともできる。即ち、の工程は、n’=(N−1)=1
の場合、実行しなくともよい。このような場合に得られ
た不揮発性メモリの模式的な一部断面図を図19に示
す。
【0210】場合によっては、絶縁膜27A,37A1
の形成を省略することもできる。
【0211】実施の形態6の不揮発性メモリの動作は、
実施の形態5にて説明した不揮発性メモリの動作と同様
とすることができるので、詳細な説明は省略する。
【0212】(実施の形態7)実施の形態7は、本発明
の第1の態様及び第4の態様に係る半導体メモリ(不揮
発性メモリ)、並びに、本発明の第1の態様及び第4A
の態様に係る半導体メモリ(不揮発性メモリ)の製造方
法に関する。実施の形態7の不揮発性メモリの模式的な
一部断面図を図20に示し、回路図を図21及び図22
に示す。尚、図21及び図22には、プレート線を共有
する隣接した2つの不揮発性メモリMA,MBを示す。一
方、図20においては、不揮発性メモリMAを構成する
選択用トランジスタTRA1及びメモリセルMCA1mを図
示する。不揮発性メモリMAを構成する選択用トランジ
スタTRA2及びメモリセルMCA2mは、図20の紙面垂
直方向に隣接して設けられている。これらの不揮発性メ
モリMA,MBは同じ構造を有するが故に、更には、メモ
リユニットMUA2及び選択用トランジスタTRA2も、メ
モリユニットMUA1及び選択用トランジスタTRA1と同
様の構造を有するので、以下、不揮発性メモリMA、メ
モリユニットMUA1、選択用トランジスタTRA 1につい
て説明する。
【0213】実施の形態7の不揮発性メモリMAは、
(A)ビット線BLAと、(B)N個(但し、N≧2で
あり、実施の形態7においては、N=2)の選択用トラ
ンジスタTRANと、(C)それぞれがM個(但し、M≧
2であり、実施の形態7においては、M=4)のメモリ
セルMCANMから構成された、N個のメモリユニットM
ANと、(D)M本のプレート線PLM、から成る。
【0214】そして、N個のメモリユニットMUAnは、
絶縁層17上に形成されている。各メモリセルは、第1
の電極とキャパシタ層(強誘電体層)と第2の電極とか
ら成る。具体的には、第1番目のメモリユニットMUA1
を構成する各メモリセルMC A1mは、第1の電極21と
キャパシタ層(強誘電体層22)と第2の電極23とか
ら成り、第2番目のメモリユニットMUA2を構成する各
メモリセルMCA2mも、第1の電極21とキャパシタ層
(強誘電体層22)と第2の電極23とから成る。更に
は、各メモリユニットMUAnにおいて、メモリセルMC
Anmの第1の電極21は共通である。具体的には、第1
番目のメモリユニットMUA1において、メモリセルMC
A1mの第1の電極21は共通である。この共通の第1の
電極21を第1の共通ノードCNA1と呼ぶ場合がある。
また、第2番目のメモリユニットMUA2において、メモ
リセルMCA2mの第1の電極21は共通である。この共
通の第1の電極21を第2の共通ノードCNA2と呼ぶ場
合がある。更には、第n番目(但し、n=1,2・・
・,N)のメモリユニットMUAnにおいて、第m番目
(但し、m=1,2・・・,M)のメモリセルの第2の
電極23は、メモリユニットMUAn間で共通とされた第
m番目のプレート線PLmに接続されている。実施の形
態7においては、より具体的には、各プレート線は第2
の電極23から延在している。
【0215】第n番目(但し、n=1,2・・・,N)
のメモリユニットMUAnにおける共通の第1の電極21
(共通ノードCNAn)は、接続孔19、第n番目の選択
用トランジスタTRAn、接続孔16を介してビット線B
Aに接続されている。具体的には、各選択用トランジ
スタTRA1,TRA2の一方のソース/ドレイン領域15
Aはビット線BLAに接続され、各選択用トランジスタ
TRA1,TRA2の他方のソース/ドレイン領域15Bの
それぞれは、絶縁層17に形成された開口部18に設け
られた接続孔19を介して、メモリユニットMUA1,M
A2における共通の第1の電極21(第1の共通ノード
CNA1,CNA2)のそれぞれに接続されている。
【0216】そして、各メモリユニットMUA1,MUA2
の上方には、熱拡散層25が形成されている。尚、参照
番号24は、Al23から成る水素ガス不透過層であ
る。
【0217】ビット線BLAはセンスアンプSAに接続
されている。また、プレート線PLMはプレート線デコ
ーダ/ドライバPDに接続されている。更には、ワード
線WL 1,WL2は、ワード線デコーダ/ドライバWDに
接続されている。ワード線WL 1,WL2は、図20の紙
面垂直方向に延びている。また、不揮発性メモリMA
構成するメモリセルMCA1mの第2の電極23は、メモ
リセルMCA2mの第2の電極23、図20の紙面垂直方
向に隣接する不揮発性メモリMBを構成するメモリセル
MCB1m,MCB2mの第2の電極と共通であり、プレート
線PLmを兼ねている。また、ワード線WL1は、不揮発
性メモリMAを構成する選択用トランジスタTRA1と、
図20の紙面垂直方向に隣接する不揮発性メモリMB
構成する選択用トランジスタTRB1とで共通である。更
には、ワード線WL2は、不揮発性メモリMAを構成する
選択用トランジスタTRA2と、図20の紙面垂直方向に
隣接する不揮発性メモリMBを構成する選択用トランジ
スタTRB2とで共通である。
【0218】図21に回路図を示す実施の形態7の不揮
発性メモリにおいては、不揮発性メモリMA,MBを構成
する選択用トランジスタTRA1,TRB1は、同じワード
線WL1に接続され、選択用トランジスタTRA2,TR
B2は、同じワード線WL2に接続されている。そして、
対となったメモリセルMCAnm,MCBnm(n=1,2・
・・,N、及び、m=1,2・・・,M)に相補的な1
ビットのデータが記憶される。このような実施の形態7
の不揮発性メモリからデータを読み出し、再書き込みす
る方法は、実質的に、図7を参照して説明した実施の形
態1の不揮発性メモリの動作と同様とすることができる
ので、詳細な説明は省略する。
【0219】また、図22に回路図を示す実施の形態7
の不揮発性メモリにおいては、不揮発性メモリMAを構
成する選択用トランジスタTRA1はワード線WL11に接
続され、選択用トランジスタTRA2はワード線WL12
接続され、不揮発性メモリM Bを構成する選択用トラン
ジスタTRB1はワード線WL21に接続され、選択用トラ
ンジスタTRB2はワード線WL22に接続されている。ワ
ード線WL11,WL12,WL21,WL22は、ワード線デ
コーダ/ドライバWDに接続されている。そして、メモ
リセルMCAnm及びメモリセルMCBnmを独立して制御
し、対となったビット線BLA,BLBの一方に参照電圧
を印加することによって、メモリセルMC Anm,MCBnm
のそれぞれから1ビットのデータを読み出す。このよう
な実施の形態7の不揮発性メモリからデータを読み出
し、再書き込みする方法は、実質的に、図9を参照して
説明した実施の形態1の不揮発性メモリの動作と同様と
することができるので、詳細な説明は省略する。尚、メ
モリセルMCAnm及びメモリセルMCBnmを同時に制御す
れば、対となったメモリセルMCAnm,MCBnm(n=
1,2・・・,N、及び、m=1,2・・・,M)に相
補的な1ビットのデータが記憶される。このような実施
の形態7の不揮発性メモリからデータを読み出し、再書
き込みする方法は、実質的に、図7を参照して説明した
実施の形態1の不揮発性メモリの動作と同様とすること
ができるので、詳細な説明は省略する。
【0220】以下、実施の形態7の不揮発性メモリの製
造方法を説明する。
【0221】[工程−700]先ず、実施の形態1の
[工程−100]と同様にして、不揮発性メモリにおけ
る選択用トランジスタTRA1,TRA2として機能するN
個のMOS型トランジスタを半導体基板10に形成す
る。次いで、実施の形態1の[工程−110]と同様に
して、全面に下層絶縁層を形成した後、この下層絶縁層
上に、選択用トランジスタTRA1,TRA2の一方のソー
ス/ドレイン領域15Aに接続孔16を介して電気的に
接続されたビット線BLAを形成する。その後、全面に
上層絶縁層を形成した後、実施の形態1の[工程−12
0]と同様にして、選択用トランジスタTRA1,TRA2
の他方のソース/ドレイン領域15Bの上方の上層絶縁
層及び下層絶縁層(絶縁層17)の部分に開口部18を
形成する。そして、接続孔19を開口部18内に形成す
る。
【0222】[工程−710]その後、実施の形態1の
[工程−130]、[工程−140]及び[工程−15
0]と同様にして、上層絶縁層(絶縁層17)上に、第
1の電極21と強誘電体層22と第2の電極23とから
成り、共通の第1の電極21(共通ノードCN A1)が第
1番目の接続孔19に接続されたメモリユニットM
A1、及び、共通の第1の電極21(共通ノードC
A2)が第2番目の接続孔19に接続されたメモリユニ
ットMUA2を得ることができる。
【0223】[工程−720]次いで、実施の形態1の
[工程−160]と同様にして、水素ガス不透過層24
及び熱拡散層25を形成した後、[工程−170]と同
様にして、全面に絶縁膜27Aを形成し、周辺回路(図
示せず)の配線を行う。こうして、図20に示す不揮発
性メモリを得ることができる。
【0224】(実施の形態8)実施の形態8は、本発明
の第6の態様及び第9の態様に係る半導体メモリ(不揮
発性メモリ)、並びに、本発明の第6の態様及び第9A
の態様に係る半導体メモリ(不揮発性メモリ)の製造方
法に関する。実施の形態8においても、キャパシタ層を
強誘電体材料から構成した。
【0225】図23に模式的な一部断面図を示すよう
に、実施の形態8の不揮発性メモリの構造は、熱拡散層
25の代わりにシールド層125が形成されている点を
除き、実質的に実施の形態7にて説明した不揮発性メモ
リと同様の構造を有する。尚、メモリセルMCAMを覆う
ようにAl23から成る水素ガス不透過層24が形成さ
れ、水素ガス不透過層24とシールド層125との間に
は第1の絶縁膜27A1が形成され、シールド層125
の上には第2の絶縁膜27A2が形成されている。ま
た、シールド層125は、図示しない領域において、半
導体基板10に形成された接地線に、絶縁層17及び第
1の絶縁膜27A1に形成されたプラグ(図示せず)を
介して接続されている。
【0226】実施の形態8の不揮発性メモリは、以下の
方法で製造することができる。
【0227】即ち、実施の形態7の[工程−700]〜
[工程−710]を実行した後、Al23から成る厚さ
約30nmの水素ガス不透過層24を全面にスパッタリ
ング法にて形成した後、全面にAlNから成る第1の絶
縁膜27A1をスパッタリング法にて形成し、第1の絶
縁膜27A1を平坦化処理する。次いで、第1の絶縁膜
27A1及び絶縁層17にプラグ形成のための開口部を
形成する。その後、Ir−Hf合金から成るシールド層
125をスパッタリング法にて開口部内を含む第1の絶
縁膜27A1上に形成する。次いで、必要に応じて、フ
ォトリソグラフィ技術及びドライエッチング技術によっ
て、シールド層125の不要部分を除去する。最後に、
実施の形態1の[工程−170]と同様にして、全面に
第2の絶縁膜27A2を形成し、周辺回路(図示せず)
の配線を行う。こうして、図23に示す不揮発性メモリ
を得ることができる。
【0228】場合によっては、第1の絶縁膜27A1
形成を省略することもできる。
【0229】実施の形態8の不揮発性メモリの動作は、
実施の形態7にて説明した不揮発性メモリの動作と同様
とすることができるので、詳細な説明は省略する。
【0230】(実施の形態9)実施の形態9は、本発明
の第1の態様及び第4の態様に係る半導体メモリ(不揮
発性メモリ)の好ましい形態、並びに、本発明の第1の
態様及び第4Bの態様に係る半導体メモリ(不揮発性メ
モリ)の製造方法に関する。実施の形態9の不揮発性メ
モリの模式的な一部断面図を図24に示す。回路図は、
図21あるいは図22に示したと同様である。不揮発性
メモリMBは、図24の紙面垂直方向に隣接して設けら
れている。これらの不揮発性メモリMA,MBは同じ構造
を有するが故に、以下、不揮発性メモリMAについて説
明する。
【0231】実施の形態9の不揮発性メモリMAも、
(A)ビット線BLAと、(B)N個(但し、N≧2で
あり、実施の形態9においては、N=2)の選択用トラ
ンジスタTRANと、(C)それぞれがM個(但し、M≧
2であり、実施の形態9においては、M=4)のメモリ
セルMCANMから構成された、N個のメモリユニットM
ANと、(D)M本のプレート線PLM、から成る。
【0232】そして、N個のメモリユニットMUAnは、
層間絶縁層を介して積層されている。各メモリセルは、
第1の電極とキャパシタ層(強誘電体層)と第2の電極
とから成る。具体的には、第1番目(第1層目)のメモ
リユニットMUA1を構成する各メモリセルMCA1mは、
第1の電極21とキャパシタ層(強誘電体層22)と第
2の電極23とから成り、第2番目(第2層目)のメモ
リユニットMUA2を構成する各メモリセルMCA2mは、
第1の電極31とキャパシタ層(強誘電体層32)と第
2の電極33とから成る。更には、各メモリユニットM
Anにおいて、メモリセルMCAnmの第1の電極21,
31は共通である。具体的には、第1層目のメモリユニ
ットMUA1において、メモリセルMCA1mの第1の電極
21は共通である。この共通の第1の電極21を第1の
共通ノードCNA1と呼ぶ場合がある。また、第2層目の
メモリユニットMUA2において、メモリセルMCA2m
第1の電極31は共通である。この共通の第1の電極3
1を第2の共通ノードCN A2と呼ぶ場合がある。更に
は、第n番目(第n層目)(但し、n=1,2・・・,
N)のメモリユニットMUAnにおいて、第m番目(但
し、m=1,2・・・,M)のメモリセルの第2の電極
23,33は、メモリユニットMUAn間で共通とされた
第m番目のプレート線PLmに接続されている。実施の
形態9においては、より具体的には、各プレート線は、
第2の電極23,33から延在している。
【0233】第n番目(第n層目)(但し、n=1,2
・・・,N)のメモリユニットMU Anにおける共通の第
1の電極は、第n番目の選択用トランジスタTRAnを介
してビット線BLAに接続されている。具体的には、各
選択用トランジスタTRA1,TRA2の一方のソース/ド
レイン領域15Aは接続孔16を介してビット線BL A
に接続されている。また、第1番目の選択用トランジス
タTRA1の他方のソース/ドレイン領域15Bは、絶縁
層17に形成された第1層目の開口部18に設けられた
第1層目の接続孔191を介して、第1層目のメモリユ
ニットMUA1における共通の第1の電極21(第1の共
通ノードCNA1)に接続されている。また、第2番目の
選択用トランジスタTRA2の他方のソース/ドレイン領
域15Bは、絶縁層17に形成された第1層目の開口部
18に設けられた第1層目の接続孔192、パッド部2
6、及び、層間絶縁層27に形成された第2層目の開口
部28に設けられた第2層目の接続孔291を介して、
第2層目のメモリユニットMUA2における共通の第1の
電極31(第2の共通ノードCNA2)に接続されてい
る。
【0234】そして、各メモリユニットMUA1,MUA2
の上方には、熱拡散層25,35が形成されている。
尚、参照番号24,34は、Al23から成る水素ガス
不透過層である。
【0235】ビット線BLAはセンスアンプSAに接続
されている。また、プレート線PLMはプレート線デコ
ーダ/ドライバPDに接続されている。更には、ワード
線WL 1,WL2は、ワード線デコーダ/ドライバWDに
接続されている。ワード線WL 1,WL2は、図24の紙
面垂直方向に延びている。また、不揮発性メモリMA
構成するメモリセルMCA1mの第2の電極23は、図2
4の紙面垂直方向に隣接する不揮発性メモリMBを構成
するメモリセルMCB1mの第2の電極と共通であり、プ
レート線PLmを兼ねている。更には、不揮発性メモリ
Aを構成するメモリセルMCA2mの第2の電極33は、
図24の紙面垂直方向に隣接する不揮発性メモリMB
構成するメモリセルMCB2mの第2の電極と共通であ
り、プレート線PLmを兼ねている。これらのプレート
線PLmは、図示しない領域において接続されている。
また、ワード線WL1は、不揮発性メモリMAを構成する
選択用トランジスタTRA1と、図24の紙面垂直方向に
隣接する不揮発性メモリMBを構成する選択用トランジ
スタTRB1とで共通である。更には、ワード線WL
2は、不揮発性メモリMAを構成する選択用トランジスタ
TRA2と、図24の紙面垂直方向に隣接する不揮発性メ
モリMBを構成する選択用トランジスタTRB2とで共通
である。
【0236】実施の形態9の不揮発性メモリからデータ
を読み出し、再書き込みする方法は、実施の形態7にて
説明した不揮発性メモリからデータを読み出し、再書き
込みする方法と同様とすることができるので、詳細な説
明は省略する。
【0237】以下、実施の形態9の不揮発性メモリの製
造方法を説明する。
【0238】[工程−900]先ず、実施の形態1の
[工程−100]と同様にして、不揮発性メモリにおけ
る選択用トランジスタTRA1,TRA2として機能するN
個のMOS型トランジスタを半導体基板10に形成す
る。次いで、実施の形態1の[工程−110]と同様に
して、全面に下層絶縁層を形成した後、この下層絶縁層
上に、選択用トランジスタTRA1,TRA2の一方のソー
ス/ドレイン領域15Aに接続孔16を介して電気的に
接続されたビット線BLAを形成する。その後、全面に
上層絶縁層を形成した後、実施の形態1の[工程−12
0]と同様にして、選択用トランジスタTRA1,TRA2
の他方のソース/ドレイン領域15Bの上方の上層絶縁
層及び下層絶縁層(絶縁層17)の部分に第1層目の開
口部18を形成する。そして、第1層目の接続孔19を
第1層目の開口部18内に形成する。
【0239】[工程−910]その後、実施の形態1の
[工程−130]、[工程−140]及び[工程−15
0]と同様にして、上層絶縁層(絶縁層17)上に、第
1の電極21と強誘電体層22と第2の電極23とから
成り、共通の第1の電極21(共通ノードCN A1)が第
1番目の接続孔19に接続された第1番目(第1層目)
のメモリユニットMUA1を得ることができる。
【0240】[工程−920]次いで、実施の形態1の
[工程−160]と同様にして、水素ガス不透過層24
及び熱拡散層25を形成する。
【0241】[工程−930]その後、 全面に第n’層目(但し、n’=1,2・・・,N−
1)の層間絶縁層を形成し、 第n’層目の層間絶縁層上に、共通の第1の電極が第
(n’+1)番目の選択用トランジスタを介してビット
線に接続された第(n’+1)層目のメモリユニットを
形成し、 第(n’+1)層目のメモリユニットの上方に熱拡散
層を形成する工程を、n’を1から(N−1)まで1つ
ずつインクリメントしながら繰り返す。尚、の工程
は、n’=(N−1)の場合、実行してもよいし、実行
しなくともよい。
【0242】実施の形態9においては、N=2であるが
故に、n’=1となる。
【0243】従って、 全面に第1層目の層間絶縁層27を形成し、 第1層目の層間絶縁層27上に、共通の第1の電極が
第2番目の選択用トランジスタTRA2を介してビット線
BLAに接続された第2層目のメモリユニットMU
A2(第1の電極31と強誘電体層32と第2の電極33
から構成される)を形成する。
【0244】更に、必要に応じて、 第2層目のメモリユニットMUA2の上方に熱拡散層3
5を形成する。
【0245】その後、[工程−170]と同様にして、
全面に絶縁膜37Aを形成し、周辺回路(図示せず)の
配線を行う。こうして、図24に示す不揮発性メモリを
得ることができる。
【0246】尚、の工程が完了した後、全面に、実施
の形態1の[工程−160]と同様にして水素ガス不透
過層34を形成することが好ましい。
【0247】実施の形態9の不揮発性メモリの変形例を
図25に示す。この図25に示した不揮発性メモリにお
いては、不揮発性メモリMAを構成する第1番目(第1
層目)のメモリユニットMUA1が絶縁層17上に形成さ
れ、不揮発性メモリMAを構成する第2番目(第2層
目)のメモリユニットMUA2が層間絶縁層27を介して
メモリユニットMUA1上に形成されており、不揮発性メ
モリMBを構成する第1番目(第3層目)のメモリユニ
ットMUB1が層間絶縁層37を介してメモリユニットM
A2上に形成されており、不揮発性メモリMBを構成す
る第2番目(第4層目)のメモリユニットMUB2が層間
絶縁層47を介してメモリユニットMUB1上に形成され
ている。不揮発性メモリMAを構成する第1番目のメモ
リユニットMUA1におけるメモリセルMCA1mは、第1
の電極21と強誘電体層22と第2の電極23から構成
されており、第2番目のメモリユニットMUA2における
メモリセルMCA2mは、第1の電極31と強誘電体層3
2と第2の電極33から構成されている。不揮発性メモ
リMBを構成する第1番目のメモリユニットMUB1にお
けるメモリセルMCB1mは、第1の電極41と強誘電体
層42と第2の電極43から構成されており、第2番目
のメモリユニットMUB2におけるメモリセルMC
B2mは、第1の電極51と強誘電体層52と第2の電極
53から構成されている。
【0248】そして、各メモリユニットMUA1,M
A2,MUB1,MUB2の上方には、熱拡散層25,3
5,45,55が形成されている。尚、参照番号24,
34,44,54は、Al23から成る水素ガス不透過
層である。
【0249】選択用トランジスタTRA1の他方のソース
/ドレイン領域15Bは、絶縁層17に形成された開口
部18内に設けられた接続孔191を介して、不揮発性
メモリMAを構成する第1番目のメモリユニットMUA1
の共通ノードCNA1に接続されている。また、選択用ト
ランジスタTRA2の他方のソース/ドレイン領域15B
は、接続孔192、パッド部26、層間絶縁層27に形
成された開口部28内に設けられた接続孔291を介し
て、不揮発性メモリMAを構成する第2番目のメモリユ
ニットMUA2の共通ノードCNA2に接続されている。更
に、選択用トランジスタTRB1の他方のソース/ドレイ
ン領域15Bは、接続孔193、パッド部26、接続孔
292、パッド部36、層間絶縁層37に形成された開
口部38内に設けられた接続孔391を介して、不揮発
性メモリMBを構成する第1番目のメモリユニットMU
B1の共通ノードCNB1に接続されている。また、選択用
トランジスタTRB2の他方のソース/ドレイン領域15
Bは、接続孔194、パッド部26、接続孔293、パッ
ド部36、接続孔392、パッド部46、層間絶縁層4
7に形成された開口部48内に設けられた接続孔491
を介して、不揮発性メモリMBを構成する第2番目のメ
モリユニットMUB2の共通ノードCNB2に接続されてい
る。
【0250】図25に示した不揮発性メモリの変形例を
図26に示す。この不揮発性メモリにおいては、不揮発
性メモリMAの第1番目のメモリユニットMUA1を構成
するメモリセルMCA1mは、第1の電極21Aと強誘電
体層22Aと第2の電極23とから成り、不揮発性メモ
リMBの第1番目のメモリユニットMUB1を構成するメ
モリセルMCB1mは、第1の電極21Bと強誘電体層2
2Bと第2の電極23とから成る。また、不揮発性メモ
リMAの第2番目のメモリユニットMUA2を構成するメ
モリセルMCA2mは、第1の電極31Aと強誘電体層3
2Aと第2の電極33とから成り、不揮発性メモリMB
の第2番目のメモリユニットMUB2を構成するメモリセ
ルMCB2mは、第1の電極31Bと強誘電体層32Bと
第2の電極33とから成る。
【0251】更には、メモリユニットMUA1におけるメ
モリセルMCA1mの第1の電極21Aはメモリユニット
MUA1において共通であり、共通の第1の電極21A
(共通ノードCNA1)は、接続孔191、選択用トラン
ジスタTRA1を介してビット線BLAに接続されてい
る。また、メモリユニットMUA2におけるメモリセルM
A 2mの第1の電極31AはメモリユニットMUA2にお
いて共通であり、共通の第1の電極31A(共通ノード
CNA2)は、接続孔291、パッド部26、接続孔1
2、選択用トランジスタTRA2を介してビット線BLA
に接続されている。
【0252】一方、メモリユニットMUB1におけるメモ
リセルMCB1mの第1の電極21BはメモリユニットM
B1において共通であり、共通の第1の電極21B(共
通ノードCNB1)は、接続孔193、選択用トランジス
タTRB1を介してビット線BLBに接続されている。ま
た、メモリユニットMUB2におけるメモリセルMCB2m
の第1の電極31BはメモリユニットMUB2において共
通であり、共通の第1の電極31B(共通ノードC
B2)は、接続孔292、パッド部26、接続孔194
選択用トランジスタTRB2を介してビット線BLBに接
続されている。
【0253】そして、各メモリユニットMUB1,MUB2
の上方には、熱拡散層25,35が形成されている。
【0254】尚、代替的に、不揮発性メモリMAの第1
番目のメモリユニットMUA1を構成するメモリセルMC
A1mは、第1の電極21Aと強誘電体層22Aと第2の
電極23とから成り、第2番目のメモリユニットMUA2
を構成するメモリセルMCA2 mは、第1の電極21Bと
強誘電体層22Bと第2の電極23とから成り、不揮発
性メモリMBの第1番目のメモリユニットMUB1を構成
するメモリセルMCB1mは、第1の電極31Aと強誘電
体層32Aと第2の電極33とから成り、第2番目のメ
モリユニットMUB2を構成するメモリセルMCB2mは、
第1の電極31Bと強誘電体層32Bと第2の電極33
とから成る構成とすることもできる。
【0255】この場合、メモリユニットMUA1における
メモリセルMCA1mの第1の電極21Aはメモリユニッ
トMUA1において共通であり、共通の第1の電極21A
(共通ノードCNA1)は、接続孔191、選択用トラン
ジスタTRA1を介してビット線BLAに接続されてい
る。また、メモリユニットMUA2におけるメモリセルM
A2mの第1の電極21BはメモリユニットMUA2にお
いて共通であり、共通の第1の電極21B(共通ノード
CN2)は、接続孔192、選択用トランジスタTRA2
介してビット線BLAに接続されている。更には、メモ
リユニットMUB1におけるメモリセルMCB1mの第1の
電極31AはメモリユニットMUB1において共通であ
り、共通の第1の電極31A(共通ノードCNB1)は、
接続孔291、パッド部26、接続孔193、選択用トラ
ンジスタTRB1を介してビット線BLBに接続されてい
る。更に、メモリユニットMUB2におけるメモリセルM
B2mの第1の電極31BはメモリユニットMUB2にお
いて共通であり、共通の第1の電極31B(共通ノード
CNB2)は、接続孔292、パッド部26、接続孔1
4、選択用トランジスタTRB2を介してビット線BLB
に接続されている。
【0256】N=4の場合の実施の形態9の不揮発性メ
モリの模式的な一部断面図を図27に示し、回路図を図
28に示す。この不揮発性メモリにおいては、不揮発性
メモリMの第1番目(第1層目)のメモリユニットMU
1を構成するメモリセルMC1 mは、第1の電極21と強
誘電体層22と第2の電極23とから成り、第2番目
(第2層目)のメモリユニットMU2を構成するメモリ
セルMC2mは、第1の電極31と強誘電体層32と第2
の電極33とから成る。また、第3番目(第3層目)の
メモリユニットMU3を構成するメモリセルMC3mは、
第1の電極41と強誘電体層42と第2の電極43とか
ら成り、第4番目(第4層目)のメモリユニットMU4
を構成するメモリセルMC4mは、第1の電極51と強誘
電体層52と第2の電極53とから成る。
【0257】第1層目のメモリユニットMU1は、絶縁
層17上に形成されている。第2層目のメモリユニット
MU2は、第1層目の層間絶縁層27を介して第1層目
のメモリユニットMU1の上方に形成されている。第3
層目のメモリユニットMU3は、第2層目の層間絶縁層
37を介して第2層目のメモリユニットMU2の上方に
形成されている。第4層目のメモリユニットMU4は、
第3層目の層間絶縁層47を介して第3層目のメモリユ
ニットMU3の上方に形成されている。
【0258】更には、メモリユニットMU1におけるメ
モリセルMC1mの第1の電極21はメモリユニットMU
1において共通であり、共通の第1の電極21(共通ノ
ードCN1)は、第1層目の第1番目の接続孔191、選
択用トランジスタTR1を介してビット線BLに接続さ
れている。また、メモリユニットMU2におけるメモリ
セルMC2mの第1の電極31はメモリユニットMU2
おいて共通であり、共通の第1の電極31(共通ノード
CN2)は、第2層目の第1番目の接続孔291、パッド
部26、第1層目の第2番目の接続孔192、選択用ト
ランジスタTR2を介してビット線BLに接続されてい
る。更に、メモリユニットMU3におけるメモリセルM
3mの第1の電極41はメモリユニットMU3において
共通であり、共通の第1の電極41(共通ノードC
3)は、第3層目の第1番目の接続孔391、パッド部
36、第2層目の第2番目の接続孔292、パッド部2
6、第1層目の第3番目の接続孔193、選択用トラン
ジスタTR3を介してビット線BLに接続されている。
また、メモリユニットMU4におけるメモリセルMC4m
の第1の電極51はメモリユニットMU4において共通
であり、共通の第1の電極51(共通ノードCN4
は、第4層目の第1番目の接続孔491、パッド部4
6、第3層目の第2番目の接続孔392、パッド部3
6、第2層目の第3番目の接続孔293、パッド部2
6、第1層目の第4番目の接続孔194、選択用トラン
ジスタTR4を介してビット線BLに接続されている。
【0259】そして、各メモリユニットMU1,MU2
MU3,MU4の上方には、熱拡散層25,35,45,
55が形成されている。尚、参照番号24,34,4
4,54は、Al23から成る水素ガス不透過層であ
る。
【0260】ここで、N=4であるが故に、n’=1,
2,3となる。
【0261】従って、この不揮発性メモリの製造にあっ
ては、[工程−930]において、 全面に第1層目の層間絶縁層27を形成し、 第1層目の層間絶縁層27上に、共通の第1の電極C
2が第2番目の選択用トランジスタTR2を介してビッ
ト線BLに接続された第2層目のメモリユニットMU2
を形成し、 第2層目のメモリユニットMU2の上方に、水素ガス
不透過層34及び熱拡散層35を形成する。
【0262】次いで、 全面に第2層目の層間絶縁層37を形成し、 第2層目の層間絶縁層37上に、共通の第1の電極C
3が第3番目の選択用トランジスタTR3を介してビッ
ト線BLに接続された第3層目のメモリユニットMU3
を形成し、 第3層目のメモリユニットMU3の上方に、水素ガス
不透過層44及び熱拡散層45を形成する。
【0263】更に、 全面に第3層目の層間絶縁層47を形成し、 第3層目の層間絶縁層47上に、共通の第1の電極C
4が第4番目の選択用トランジスタTR4を介してビッ
ト線BLに接続された第4層目のメモリユニットMU4
を形成し、 第4層目のメモリユニットMU4の上方に、水素ガス
不透過層54及び熱拡散層55を形成する。尚、この
の工程は、場合によっては、省略してもよい。
【0264】図27に示した不揮発性メモリの変形例を
図29に示す。尚、図29に示した不揮発性メモリにお
いては、M=4とした。この不揮発性メモリにおいて
は、不揮発性メモリMの第1層目のメモリユニットMU
1を構成するメモリセルMC1mは、第1の電極21Aと
強誘電体層22Aと第2の電極23とから成り、第2層
目のメモリユニットMU2を構成するメモリセルMC2m
は、第1の電極21Bと強誘電体層22Bと第2の電極
23とから成る。また、第3層目のメモリユニットMU
3を構成するメモリセルMC3mは、第1の電極31Aと
強誘電体層32Aと第2の電極33とから成り、第4層
目のメモリユニットMU4を構成するメモリセルMC4m
は、第1の電極31Bと強誘電体層32Bと第2の電極
33とから成る。
【0265】更には、メモリユニットMU1におけるメ
モリセルMC1mの第1の電極21AはメモリユニットM
1において共通であり、共通の第1の電極21A(共
通ノードCN1)は、接続孔191、選択用トランジスタ
TR1を介してビット線BLに接続されている。また、
メモリユニットMU2におけるメモリセルMC2mの第1
の電極21BはメモリユニットMU2において共通であ
り、共通の第1の電極21B(共通ノードCN2)は、
接続孔192、選択用トランジスタTR2を介してビット
線BLに接続されている。
【0266】一方、メモリユニットMU3におけるメモ
リセルMC3mの第1の電極31AはメモリユニットMU
3において共通であり、共通の第1の電極31A(共通
ノードCN3)は、接続孔291、パッド部26、接続孔
193、選択用トランジスタTR3を介してビット線BL
に接続されている。更に、メモリユニットMU4におけ
るメモリセルMC4mの第1の電極31Bはメモリユニッ
トMU4において共通であり、共通の第1の電極31B
(共通ノードCN4)は、接続孔292、パッド部26、
接続孔194、選択用トランジスタTR4を介してビット
線BLに接続されている。
【0267】そして、各メモリユニットMU2,MU4
上方には、熱拡散層25,35が形成されている。
【0268】実施の形態9の不揮発性メモリの動作は、
実施の形態7にて説明した不揮発性メモリの動作と同様
とすることができるので、詳細な説明は省略する。
【0269】(実施の形態10)実施の形態10は、本
発明の第6の態様及び第9の態様に係る半導体メモリ
(不揮発性メモリ)、並びに、本発明の第6の態様及び
第9Bの態様に係る半導体メモリ(不揮発性メモリ)の
製造方法に関する。実施の形態10においても、キャパ
シタ層を強誘電体材料から構成した。
【0270】図30に模式的な一部断面図を示すよう
に、実施の形態10の不揮発性メモリの構造は、熱拡散
層25,35の代わりにシールド層125,135が形
成されている点を除き、実質的に実施の形態9にて説明
した不揮発性メモリと同様の構造を有する。尚、メモリ
セルMCAMを覆うようにAl23から成る水素ガス不透
過層(図示せず)が形成され、水素ガス不透過層とシー
ルド層125,135との間には、それぞれ、絶縁膜2
7A,37A1が形成され、シールド層125,135
の上には、それぞれ、層間絶縁層27及び絶縁膜37A
2が形成されている。また、シールド層125は、図示
しない領域において、半導体基板10に形成された接地
線に、絶縁層17及び絶縁膜27Aに形成されたプラグ
(図示せず)を介して接続されている。更には、シール
ド層135は、図示しない領域において、半導体基板1
0に形成された接地線に、絶縁層17、絶縁膜27A、
層間絶縁層27、絶縁膜37A1に形成されたプラグ
(図示せず)を介して接続されている。
【0271】実施の形態10の不揮発性メモリは、以下
の方法で製造することができる。
【0272】即ち、実施の形態1の[工程−100]〜
[工程−150]を実行した後、Al23から成る厚さ
約30nmの水素ガス不透過層(図示せず)を全面にス
パッタリング法にて形成した後、全面にAlNから成る
絶縁膜27Aをスパッタリング法にて形成し、絶縁膜2
7Aを平坦化処理する。次いで、絶縁膜27A及び絶縁
層17にプラグ形成のための開口部を形成する。その
後、Ir−Hf合金から成るシールド層125をスパッ
タリング法にて開口部内を含む絶縁膜27A上に形成す
る。次いで、必要に応じて、フォトリソグラフィ技術及
びドライエッチング技術によって、シールド層125の
不要部分を除去する。
【0273】その後、 全面に第n’層目(但し、n’=1,2・・・,N−
1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
第(n’+1)番目の選択用トランジスタを介してビッ
ト線に接続された第(n’+1)層目のメモリユニット
を形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第(n’+1)層目のメモリユニ
ットの上方に形成する工程を、n’を1から(N−1)
まで1つずつインクリメントしながら繰り返す。尚、
の工程は、n’=(N−1)の場合、実行してもよい
し、実行しなくともよい。
【0274】実施の形態10においては、N=2である
が故に、n’=1となる。
【0275】従って、 全面に第1層目の層間絶縁層27を形成し、 第1層目の層間絶縁層27上に、共通の第1の電極3
1(第2の共通ノードCNA2)が第2番目の選択用トラ
ンジスタTRA2を介してビット線BLAに接続された第
2層目のメモリユニットMUA2(第1の電極31と強誘
電体層32と第2の電極33から構成される)を形成
し、 絶縁膜37A1を形成した後、接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層135
を、第2層目のメモリユニットMUA2の上方の絶縁膜3
7A1上に形成する。
【0276】その後、全面に絶縁膜37A2を形成し
て、不揮発性メモリMAを完成させる。
【0277】尚、の工程が完了した後、全面に、実施
の形態1の[工程−160]と同様にして水素ガス不透
過層を形成し、更に、全面にAlNから成る絶縁膜37
1をスパッタリング法にて形成した後、絶縁膜37A1
を平坦化処理することが好ましい。
【0278】場合によっては、絶縁膜27A,37A1
の形成を省略することもできる。
【0279】尚、シールド層135の形成を省略するこ
ともできる。即ち、の工程を、n’=(N−1)=1
の場合、実行しなくともよい。このような場合に得られ
た不揮発性メモリの模式的な一部断面図を図31に示
す。
【0280】実施の形態10の不揮発性メモリの変形例
を図32に示す。この図32に示した不揮発性メモリ
は、この不揮発性メモリの構造は、熱拡散層25,3
5,45,55の代わりにシールド層125,135,
145,155が形成されている点を除き、図25を参
照して説明した実施の形態9の変形例にて説明した不揮
発性メモリと実質的に同様の構造を有する。尚、メモリ
セルMCAmを覆うようにAl23から成る水素ガス不透
過層(図示せず)が形成され、水素ガス不透過層とシー
ルド層125,135,145,155との間には、そ
れぞれ、絶縁膜27A,37A,47A,57A1が形
成され、シールド層125,135,145,155の
上には、それぞれ、層間絶縁層27、層間絶縁層37、
層間絶縁層47及び絶縁膜57A2が形成されている。
また、シールド層125は、図示しない領域において、
半導体基板10に形成された接地線に、絶縁層17及び
絶縁膜27Aに形成されたプラグ(図示せず)を介して
接続されている。更には、シールド層135は、図示し
ない領域において、半導体基板10に形成された接地線
に、絶縁層17、絶縁膜27A、層間絶縁層27、絶縁
膜37A1に形成されたプラグ(図示せず)を介して接
続されている。また、シールド層145は、図示しない
領域において、半導体基板10に形成された接地線に、
絶縁層17、絶縁膜27A、層間絶縁層27、絶縁膜3
7A、層間絶縁層37、絶縁膜47Aに形成されたプラ
グ(図示せず)を介して接続されている。また、シール
ド層155は、図示しない領域において、半導体基板1
0に形成された接地線に、絶縁層17、絶縁膜27A、
層間絶縁層27、絶縁膜37A、層間絶縁層37、絶縁
膜47A、層間絶縁層47、絶縁膜57A1に形成され
たプラグ(図示せず)を介して接続されている。
【0281】実施の形態10の不揮発性メモリを、熱拡
散層25,35の代わりにシールド層125,135が
形成されている点を除き、図26を参照して説明した実
施の形態9の変形例にて説明した不揮発性メモリと実質
的に同様の構造を有する不揮発性メモリに変形させるこ
ともできる。
【0282】N=4の場合の実施の形態10の不揮発性
メモリの模式的な一部断面図を図33に示す。回路図
は、図28に示したと同様(但し、M=4)である。こ
の不揮発性メモリの構造は、熱拡散層25,35,4
5,55の代わりにシールド層125,135,14
5,155が形成されている点を除き、図27を参照し
て説明した実質的に実施の形態9の変形例にて説明した
不揮発性メモリと同様の構造を有する。
【0283】尚、メモリセルMCAmを覆うようにAl2
3から成る水素ガス不透過層(図示せず)が形成さ
れ、水素ガス不透過層とシールド層125,135,1
45,155との間には、それぞれ、絶縁膜27A,3
7A,47A,57A1が形成され、シールド層12
5,135,145,155の上には、それぞれ、層間
絶縁層27、層間絶縁層37、層間絶縁層47及び絶縁
膜57A2が形成されている。また、シールド層125
は、図示しない領域において、半導体基板10に形成さ
れた接地線に、絶縁層17及び絶縁膜27Aに形成され
たプラグ(図示せず)を介して接続されている。更に
は、シールド層135は、図示しない領域において、半
導体基板10に形成された接地線に、絶縁層17、絶縁
膜27A、層間絶縁層27、絶縁膜37A1に形成され
たプラグ(図示せず)を介して接続されている。また、
シールド層145は、図示しない領域において、半導体
基板10に形成された接地線に、絶縁層17、絶縁膜2
7A、層間絶縁層27、絶縁膜37A、層間絶縁層3
7、絶縁膜47Aに形成されたプラグ(図示せず)を介
して接続されている。また、シールド層155は、図示
しない領域において、半導体基板10に形成された接地
線に、絶縁層17、絶縁膜27A、層間絶縁層27、絶
縁膜37A、層間絶縁層37、絶縁膜47A、層間絶縁
層47、絶縁膜57A1に形成されたプラグ(図示せ
ず)を介して接続されている。
【0284】ここで、N=4であるが故に、n’=1,
2,3となる。
【0285】従って、 全面に第1層目の層間絶縁層27を形成し、 第1層目の層間絶縁層27上に、共通の第1の電極3
1(第2の共通ノードCN2)が第2番目の選択用トラ
ンジスタTR2を介してビット線BLに接続された第2
層目のメモリユニットMU2(第1の電極31と強誘電
体層32と第2の電極33から構成される)を形成し、 絶縁膜37Aを形成した後、接地され、若しくは、所
定の固定電位に電気的に接続されたシールド層135
を、第2層目のメモリユニットMU2の上方の絶縁膜3
7A上に形成する。
【0286】次に、 全面に第2層目の層間絶縁層37を形成し、 第2層目の層間絶縁層37上に、共通の第1の電極4
1(第3の共通ノードCN3)が第3番目の選択用トラ
ンジスタTR3を介してビット線BLに接続された第3
層目のメモリユニットMU3(第1の電極41と強誘電
体層42と第2の電極43から構成される)を形成し、 絶縁膜47Aを形成した後、接地され、若しくは、所
定の固定電位に電気的に接続されたシールド層145
を、第3層目のメモリユニットMU3の上方の絶縁膜4
7A上に形成する。
【0287】更に、 全面に第3層目の層間絶縁層47を形成し、 第3層目の層間絶縁層47上に、共通の第1の電極5
1(第4の共通ノードCN4)が第4番目の選択用トラ
ンジスタTR4を介してビット線BLに接続された第4
層目のメモリユニットMU4(第1の電極51と強誘電
体層52と第2の電極53から構成される)を形成し、 絶縁膜57A1を形成した後、接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層155
を、第4層目のメモリユニットMU4の上方の絶縁膜5
7A1上に形成する。
【0288】尚、 全面に第3層目の層間絶縁層47を形成し、 第3層目の層間絶縁層47上に、共通の第1の電極5
1(第4の共通ノードCN4)が第4番目の選択用トラ
ンジスタTR4を介してビット線BLに接続された第4
層目のメモリユニットMU4(第1の電極51と強誘電
体層52と第2の電極53から構成される)を形成する
ことによって、図34に模式的な一部断面図を示す不揮
発性メモリを得ることができる。
【0289】更には、実施の形態10の不揮発性メモリ
を、熱拡散層25,35の代わりにシールド層125,
135が形成されている点を除き、図29を参照して説
明した実施の形態9の変形例にて説明した不揮発性メモ
リと実質的に同様の構造を有する不揮発性メモリに変形
させることもできる。
【0290】実施の形態10の不揮発性メモリの動作
は、実施の形態7にて説明した不揮発性メモリの動作と
同様とすることができるので、詳細な説明は省略する。
【0291】(実施の形態11)実施の形態11は、本
発明の第1の態様及び第5の態様に係る半導体メモリ
(不揮発性メモリ)、並びに、本発明の第1の態様及び
第5の態様に係る半導体メモリ(不揮発性メモリ)の製
造方法に関する。実施の形態11の不揮発性メモリの模
式的な一部断面図を図35に示し、回路図概念図を図3
6及び図37に示し、メモリユニットの回路図を図38
に示す。図35においては、不揮発性メモリMAを図示
する。プレート線が延びる方向に隣接する不揮発性メモ
リMBと不揮発性メモリMAとは同じ構造を有するが故
に、以下、不揮発性メモリMAについて説明する。
【0292】実施の形態11の不揮発性メモリMAは、
(A)N本(但し、N≧2であり、実施の形態11にお
いては、N=2)のビット線BLANと、(B)N個の選
択用トランジスタTRANと、(C)それぞれがM個(但
し、M≧2であり、実施の形態11においては、M=
8)のメモリセルMCANMから構成された、N個のメモ
リユニットMUANと、(D)M本のプレート線PLM
から成る。
【0293】そして、N個のメモリユニットMUAnは、
層間絶縁層を介して積層されている。各メモリセルは、
第1の電極とキャパシタ層(強誘電体層)と第2の電極
とから成る。具体的には、第1層目のメモリユニットM
A1を構成する各メモリセルMCA1mは、第1の電極2
1とキャパシタ層(強誘電体層22)と第2の電極23
とから成り、第2層目のメモリユニットMUA2を構成す
る各メモリセルMCA2 mは、第1の電極31とキャパシ
タ層(強誘電体層32)と第2の電極33とから成る。
更には、各メモリユニットMUAnにおいて、メモリセル
MCAnmの第1の電極21,31は共通である。具体的
には、第1層目のメモリユニットMUA1において、メモ
リセルMCA1mの第1の電極21は共通である。この共
通の第1の電極21を第1の共通ノードCNA1と呼ぶ場
合がある。また、第2層目のメモリユニットMUA2にお
いて、メモリセルMCA2mの第1の電極31は共通であ
る。この共通の第1の電極31を第2の共通ノードCN
A2と呼ぶ場合がある。更には、第n層目(但し、n=
1,2・・・,N)のメモリユニットMUAnにおいて、
第m番目(但し、m=1,2・・・,M)のメモリセル
の第2の電極23,33は、メモリユニットMUAn間で
共通とされた第m番目のプレート線PLmに接続されて
いる。実施の形態11においては、より具体的には、各
プレート線は、第2の電極23,33から延在してお
り、図示しない領域で接続されている。
【0294】第n層目(但し、n=1,2・・・,N)
のメモリユニットMUAnにおける共通の第1の電極は、
第n番目の選択用トランジスタTRAnを介して第n番目
のビット線BLAnに接続されている。具体的には、第n
番目の選択用トランジスタTRAnの一方のソース/ドレ
イン領域15Aは接続孔16を介して第n番目のビット
線BLAnに接続されている。一方、第1番目の選択用ト
ランジスタTRA1の他方のソース/ドレイン領域15B
は、絶縁層17に形成された第1層目の開口部18に設
けられた第1層目の第1番目の接続孔191を介して、
第1層目のメモリユニットMUA1における共通の第1の
電極21(第1の共通ノードCNA1)に接続されてい
る。また、第2番目の選択用トランジスタTRA2の他方
のソース/ドレイン領域15Bは、絶縁層17に設けら
れた第1層目の第2番目の接続孔192、パッド部2
6、及び、層間絶縁層27に形成された第2層目の開口
部28に設けられた第2層目の第1番目の接続孔291
を介して、第2層目のメモリユニットMUA2における共
通の第1の電極31(第2の共通ノードCNA2)に接続
されている。
【0295】そして、各メモリユニットMUA1,MUA2
の上方には、熱拡散層25,35が形成されている。
尚、参照番号24,34は、Al23から成る水素ガス
不透過層である。
【0296】ビット線BLAnはセンスアンプSAに接続
されている。また、プレート線PL Mはプレート線デコ
ーダ/ドライバPDに接続されている。更には、ワード
線WL1,WL2は、ワード線デコーダ/ドライバWDに
接続されている。ワード線WL1,WL2は、図35の紙
面垂直方向に延びている。また、不揮発性メモリMA
構成するメモリセルMCA1mの第2の電極23は、図3
5の紙面垂直方向に隣接する不揮発性メモリMBを構成
するメモリセルMCB1mの第2の電極と共通であり、プ
レート線PLmを兼ねている。更には、不揮発性メモリ
Aを構成するメモリセルMCA2mの第2の電極33は、
図35の紙面垂直方向に隣接する不揮発性メモリMB
構成するメモリセルMCB2mの第2の電極と共通であ
り、プレート線PLmを兼ねている。これらのプレート
線PLmは、図示しない領域において接続されている。
また、ワード線WL1は、不揮発性メモリMAを構成する
選択用トランジスタTRA1と、図35の紙面垂直方向に
隣接する不揮発性メモリMBを構成する選択用トランジ
スタTRB1とで共通である。更には、ワード線WL
2は、不揮発性メモリMAを構成する選択用トランジスタ
TRA2と、図35の紙面垂直方向に隣接する不揮発性メ
モリMBを構成する選択用トランジスタTRB2とで共通
である。
【0297】図36及び図37に回路図を示す実施の形
態11の不揮発性メモリにおいては、不揮発性メモリM
A,MBを構成する選択用トランジスタTRA1,TRB1
同じワード線WL1に接続され、選択用トランジスタT
A2,TRB2は同じワード線WL2に接続されている。
【0298】そして、図36に回路図を示す不揮発性メ
モリにおいては、メモリセルMCAn m及びメモリセルM
Bnmを同時に制御すれば、対となったメモリセルMC
A1m,MCA2m(m=1,2・・・,M)に相補的な1ビ
ットのデータが記憶される。このような実施の形態11
の不揮発性メモリからデータを読み出し、再書き込みす
る方法は、実質的に、図7を参照して説明した実施の形
態2の不揮発性メモリの動作と同様とすることができる
ので、詳細な説明は省略する。あるいは又、メモリセル
MCA1m及びメモリセルMCA2mを独立して制御し、対と
なったビット線BLA1,BLA2の一方に参照電圧を印加
することによって、メモリセルMCA1m,MCA2mのそれ
ぞれから1ビットのデータを読み出す。このような実施
の形態11の不揮発性メモリからデータを読み出し、再
書き込みする方法は、実質的に、図9を参照して説明し
た実施の形態1の不揮発性メモリの動作と同様とするこ
とができるので、詳細な説明は省略する。
【0299】あるいは又、図37に回路図を示す不揮発
性メモリにおいては、対となったメモリセルMCAnm
MCBnm(n=1、2・・・,Nであり、m=1,2・
・・,M)に相補的な1ビットのデータが記憶される。
このような実施の形態11の不揮発性メモリからデータ
を読み出し、再書き込みする方法は、実質的に、図7を
参照して説明した実施の形態1の不揮発性メモリの動作
と同様とすることができるので、詳細な説明は省略す
る。
【0300】尚、ビット線BLA1とビット線BLB2をセ
ンスアンプSA1に接続し、ビット線BLA2とビット線
BLB1をセンスアンプSA2に接続する構成とすること
もできる。この場合、対となったメモリセルMCA1m
MCB2m、あるいは、対となったメモリセルMCA2m,M
B1m(m=1,2・・・,M)に相補的な1ビットの
データが記憶される。このような実施の形態11の不揮
発性メモリからデータを読み出し、再書き込みする方法
は、実質的に、図7を参照して説明した実施の形態1の
不揮発性メモリの動作と同様とすることができるので、
詳細な説明は省略する。あるいは又、メモリセルMC
Anm及びメモリセルMCBnmを独立して制御し、対となっ
たビット線の一方に参照電圧を印加することによって、
メモリセルMCAnm,MCBnmのそれぞれから1ビットの
データを読み出す。このような実施の形態11の不揮発
性メモリからデータを読み出し、再書き込みする方法
は、実質的に、図9を参照して説明した実施の形態1の
不揮発性メモリの動作と同様とすることができるので、
詳細な説明は省略する。
【0301】以下、実施の形態11の不揮発性メモリの
製造方法を説明する。
【0302】[工程−1100]先ず、実施の形態1の
[工程−100]と同様にして、不揮発性メモリにおけ
る選択用トランジスタTRA1,TRA2として機能するN
個のMOS型トランジスタを半導体基板10に形成す
る。次いで、実施の形態1の[工程−110]と同様に
して、全面に下層絶縁層を形成した後、この下層絶縁層
上に、選択用トランジスタTRA1,TRA2の一方のソー
ス/ドレイン領域15Aに接続孔16を介して電気的に
接続されたビット線BLA1,BLA2を形成する。その
後、全面に上層絶縁層を形成した後、実施の形態1の
[工程−120]と同様にして、選択用トランジスタT
A1,TRA2の他方のソース/ドレイン領域15Bの上
方の上層絶縁層及び下層絶縁層(絶縁層17)の部分に
開口部18を形成する。そして、第1層目の接続孔19
1,192を開口部18内に形成する。
【0303】[工程−1110]その後、実施の形態1
の[工程−130]、[工程−140]及び[工程−1
50]と同様にして、上層絶縁層(絶縁層17)上に、
第1の電極21と強誘電体層22と第2の電極23とか
ら成り、共通の第1の電極21(共通ノードCN A1
が、第1番目の選択用トランジスタTRA1第1層目の第
1番目の接続孔19 1に接続された第1層目のメモリユ
ニットMUA1を得ることができる。
【0304】[工程−1120]次いで、実施の形態1
の[工程−160]と同様にして、第1層目のメモリユ
ニットMUA1の上に、水素ガス不透過層24及び熱拡散
層25を形成する。
【0305】[工程−1130]その後、 全面に第n’層目(但し、n’=1,2・・・,N−
1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
第(n’+1)番目の選択用トランジスタを介して第
(n’+1)番目のビット線に接続された第(n’+
1)層目のメモリユニットを形成し、 第(n’+1)層目のメモリユニットの上方に熱拡散
層を形成する工程を、n’を1から(N−1)まで1つ
ずつインクリメントしながら繰り返す。尚、の工程
は、n’=(N−1)の場合、実行してもよいし、実行
しなくともよい。
【0306】実施の形態11においては、N=2である
が故に、n’=1となる。
【0307】従って、 全面に第1層目の層間絶縁層27を形成し、 第1層目の層間絶縁層27上に、共通の第1の電極3
1が第2番目の選択用トランジスタTRA2を介して第2
番目のビット線BLA2に接続された第2層目のメモリユ
ニットMUA2(第1の電極31と強誘電体層32と第2
の電極33から構成される)を形成する。
【0308】更には、必要に応じて、 第2層目のメモリユニットMUA2の上方に熱拡散層3
5を形成する。
【0309】その後、[工程−170]と同様にして、
全面に絶縁膜37Aを形成し、周辺回路(図示せず)の
配線を行う。こうして、図35に示す不揮発性メモリを
得ることができる。
【0310】尚、の工程が完了した後、全面に、実施
の形態1の[工程−160]と同様にして水素ガス不透
過層34を形成することが好ましい。
【0311】(実施の形態12)実施の形態12は、本
発明の第6の態様及び第10の態様に係る半導体メモリ
(不揮発性メモリ)、並びに、本発明の第6の態様及び
第10の態様に係る半導体メモリ(不揮発性メモリ)の
製造方法に関する。実施の形態12においても、キャパ
シタ層を強誘電体材料から構成した。
【0312】図39に模式的な一部断面図を示すよう
に、実施の形態12の不揮発性メモリの構造は、熱拡散
層25,35の代わりにシールド層125,135が形
成されている点を除き、実質的に実施の形態11にて説
明した不揮発性メモリと同様の構造を有する。尚、メモ
リセルMCAMを覆うようにAl23から成る水素ガス不
透過層(図示せず)が形成され、水素ガス不透過層とシ
ールド層125,135との間には、それぞれ、絶縁膜
27A,37A1が形成され、シールド層125,13
5の上には、それぞれ、層間絶縁層27及び絶縁膜37
2が形成されている。また、シールド層125は、図
示しない領域において、半導体基板10に形成された接
地線に、絶縁層17及び絶縁膜27Aに形成されたプラ
グ(図示せず)を介して接続されている。更には、シー
ルド層135は、図示しない領域において、半導体基板
10に形成された接地線に、絶縁層17、絶縁膜27
A、層間絶縁層27、絶縁膜37A1に形成されたプラ
グ(図示せず)を介して接続されている。
【0313】実施の形態12の不揮発性メモリは、以下
の方法で製造することができる。
【0314】即ち、実施の形態1の[工程−100]〜
[工程−150]を実行した後、Al23から成る厚さ
約30nmの水素ガス不透過層(図示せず)を全面にス
パッタリング法にて形成した後、全面にAlNから成る
絶縁膜27Aをスパッタリング法にて形成し、絶縁膜2
7Aを平坦化処理する。次いで、絶縁膜27A及び絶縁
層17にプラグ形成のための開口部を形成する。その
後、Ir−Hf合金から成るシールド層125をスパッ
タリング法にて開口部内を含む絶縁膜27A上に形成す
る。次いで、必要に応じて、フォトリソグラフィ技術及
びドライエッチング技術によって、シールド層125の
不要部分を除去する。
【0315】その後、 全面に第n’層目(但し、n’=1,2・・・,N−
1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
第(n’+1)番目の選択用トランジスタを介して第
(n’+1)番目のビット線に接続された第(n’+
1)層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
されたシールド層を、第(n’+1)層目のメモリユニ
ットの上方に形成する工程を、n’を1から(N−1)
まで1つずつインクリメントしながら繰り返す。尚、
の工程は、n’=(N−1)の場合、実行してもよい
し、実行しなくともよい。
【0316】実施の形態12においては、N=2である
が故に、n’=1となる。
【0317】従って、 全面に第1層目(但し、n’=1,2・・・,N−
1)の層間絶縁層27を形成し、 該第1層目の層間絶縁層27上に、共通の第1の電極
31が第2番目の選択用トランジスタTRA2を介して第
2番目のビット線BLA2に接続された第2層目のメモリ
ユニットMUA2(第1の電極31と強誘電体層32と第
2の電極33から構成される)を形成する。
【0318】更には、必要に応じて、 絶縁膜37A1を形成した後、接地され、若しくは、
所定の固定電位に電気的に接続されたシールド層135
を、第2層目のメモリユニットMUA2の上方の絶縁膜3
7A1上に形成する。
【0319】その後、全面に絶縁膜37A2を形成し
て、不揮発性メモリMAを完成させる。
【0320】尚、の工程が完了した後、全面に、実施
の形態1の[工程−160]と同様にして水素ガス不透
過層を形成し、更に、全面にAlNから成る絶縁膜37
1をスパッタリング法にて形成した後、絶縁膜37A1
を平坦化処理することが好ましい。
【0321】場合によっては、絶縁膜27A,37A1
の形成を省略することもできる。
【0322】シールド層135の形成を省略することも
できる。即ち、の工程を、n’=(N−1)=1の場
合、実行しなくともよい。このような場合に得られた不
揮発性メモリの模式的な一部断面図を図40に示す。
【0323】実施の形態12の不揮発性メモリの動作
は、実施の形態11にて説明した不揮発性メモリの動作
と同様とすることができるので、詳細な説明は省略す
る。
【0324】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。本発明
の第1の態様あるいは第6の態様に係る半導体メモリの
製造方法によって所謂スタック型やプレーナ型不揮発性
メモリを製造することもできる。即ち、本発明の第1の
態様あるいは第6の態様に係る半導体メモリの構造をス
タック型やプレーナ型とすることもできる。
【0325】本発明の第2の態様〜第5の態様、あるい
は、第7の態様〜第10の態様に係る不揮発性メモリの
製造方法によって製造される不揮発性メモリ、あるいは
又、本発明の第2の態様〜第5の態様、あるいは、第7
の態様〜第10の態様に係る不揮発性メモリを、所謂ゲ
インセル型とすることもできる。ゲインセル型の不揮発
性メモリを実施の形態1にて説明した不揮発性メモリに
適用した場合の回路図を図41に示し、この不揮発性メ
モリを構成する各種のトランジスタの模式的なレイアウ
トを図42に示し、この不揮発性メモリの模式的な一部
断面図を図43及び図44に示す。また、ゲインセル型
の不揮発性メモリを実施の形態7〜実施の形態10にて
説明した不揮発性メモリに適用した場合の回路図を図4
5に例示する。尚、図42において、各種のトランジス
タの領域を点線で囲み、活性領域及び配線層を実線で示
し、ゲート電極あるいはワード線を一点鎖線で示した。
また、図43に示す不揮発性メモリの模式的な一部断面
図は、図42の線A−Aに沿った模式的な一部断面図で
あり、図44に示す不揮発性メモリの模式的な一部断面
図は、図42の線B−Bに沿った模式的な一部断面図で
ある。尚、図においては、熱拡散層あるいはシールド層
の図示を省略したが、熱拡散層は、メモリセルあるいは
メモリユニットの上若しくは上方あるいは下若しくは下
方に形成され、あるいは又、少なくともメモリユニット
とメモリユニットの間の形成されている。また、シール
ド層は、メモリセルあるいはメモリユニットの上方ある
いは下方に形成され、あるいは又、少なくともメモリユ
ニットとメモリユニットの間の形成されている。
【0326】この不揮発性メモリMAは、例えば、ビッ
ト線BLAと、書込用トランジスタ(実施の形態1にお
ける選択用トランジスタである)TRAWと、M個(但
し、M≧2であり、例えば、M=8)のメモリセルMC
AMから構成されたメモリユニットMUAと、M本のプレ
ート線PLMから構成されている。そして、各メモリセ
ルMCAMは、第1の電極21と強誘電体層22と第2の
電極23とから成り、メモリユニットMUAを構成する
メモリセルMCAMの第1の電極21は、メモリユニット
MUAにおいて共通であり、この共通の第1の電極(共
通ノードCNA)は、書込用トランジスタTRAWを介し
てビット線BLAに接続され、各メモリセルMCA mを構
成する第2の電極23はプレート線PLmに接続されて
いる。尚、密着層の図示は省略した。不揮発性メモリの
メモリユニットMUAを構成するメモリセルの数(M)
は8個に限定されず、一般には、M≧2を満足すればよ
く、2のべき数(M=2,4,8,16・・・)とする
ことが好ましい。
【0327】更には、共通の第1の電極の電位変化を検
出し、この検出結果をビット線BL Aに電流又は電圧と
して伝達する信号検出回路を備えている。言い換えれ
ば、検出用トランジスタTRAS、及び、読出用トランジ
スタTRARを備えている。即ち、信号検出回路は、検出
用トランジスタTRAS及び読出用トランジスタTRAR
ら構成されている。そして、検出用トランジスタTRAS
の一端は所定の電位Vccを有する配線層(例えば、不純
物層から構成された電源線)に接続され、他端は読出用
トランジスタTRARを介してビット線BLAに接続さ
れ、各メモリセルMCAmに記憶されたデータの読み出し
時、読出用トランジスタTRARが導通状態とされ、各メ
モリセルMCAmに記憶されたデータに基づき共通の第1
の電極(共通ノードCNA)に生じた電位により、検出
用トランジスタTRASの動作が制御される。
【0328】具体的には、各種のトランジスタはMOS
型FETから構成されており、書込用トランジスタ(選
択用トランジスタ)TRAWの一方のソース/ドレイン領
域15Aは絶縁層17に形成された接続孔(コンタクト
ホール)16を介してビット線BLAに接続され、他方
のソース/ドレイン領域15Bは、絶縁層17に形成さ
れた形成された開口部18に設けられた接続孔19を介
して共通の第1の電極(共通ノードCNA)に接続され
ている。また、検出用トランジスタTRASの一方のソー
ス/ドレイン領域は、所定の電位Vccを有する配線層に
接続され、他方のソース/ドレイン領域は、読出用トラ
ンジスタTRARの一方のソース/ドレイン領域に接続さ
れている。より具体的には、検出用トランジスタTRAS
の他方のソース/ドレイン領域と読出用トランジスタT
ARの一方のソース/ドレイン領域とは、1つのソース
/ドレイン領域を占めている。更には、読出用トランジ
スタTRARの他方のソース/ドレイン領域は接続孔(コ
ンタクトホール)16を介してビット線BLAに接続さ
れ、更に、共通の第1の電極(共通ノードCNA、ある
いは、書込用トランジスタTRAWの他方のソース/ドレ
イン領域)は、開口部中に設けられた接続孔19A、ワ
ード線WLSを介して検出用トランジスタTRA Sのゲー
ト電極に接続されている。また、書込用トランジスタT
AWのゲート電極に接続されたワード線WLW及び読出
用トランジスタTRARのゲート電極に接続されたワード
線WLRは、ワード線デコーダ/ドライバWDに接続さ
れている。一方、各プレート線PLmは、プレート線デ
コーダ/ドライバPDに接続されている。更には、ビッ
ト線BLAはセンスアンプSAに接続されている。
【0329】この不揮発性メモリのメモリセルMCA1
らデータを読み出す場合、選択プレート線PL1にVcc
を印加する。このとき、選択メモリセルMCA1にデータ
「1」が記憶されていれば、強誘電体層に分極反転が生
じ、蓄積電荷量が増加し、共通ノードCNAの電位が上
昇する。一方、選択メモリセルMCA1にデータ「0」が
記憶されていれば、強誘電体層に分極反転が生ぜず、共
通ノードCNAの電位は殆ど上昇しない。即ち、共通ノ
ードCNAは、非選択メモリセルの強誘電体層を介して
複数の非選択プレート線PLj(j≠1)にカップリン
グされているので、共通ノードCNAの電位は0ボルト
に比較的近いレベルに保たれる。このようにして、選択
メモリセルMCA1に記憶されたデータに依存して共通ノ
ードCN Aの電位に変化が生じる。従って、選択メモリ
セルの強誘電体層には、分極反転に十分な電界を与える
ことができる。そして、ビット線BLAを浮遊状態と
し、読出用トランジスタTRARをオン状態とする。一
方、選択メモリセルMCA1に記憶されたデータに基づき
共通の第1の電極(共通ノードCNA)に生じた電位に
より、検出用トランジスタTRASの動作が制御される。
具体的には、選択メモリセルMCA1に記憶されたデータ
に基づき共通の第1の電極(共通ノードCNA)に高い
電位が生じれば、検出用トランジスタTRASは導通状態
となり、検出用トランジスタTRASの一方のソース/ド
レイン領域は所定の電位Vccを有する配線層に接続され
ているので、かかる配線層から、検出用トランジスタT
AS及び読出用トランジスタTRARを介してビット線B
Aに電流が流れ、ビット線BLAの電位が上昇する。即
ち、信号検出回路によって共通の第1の電極(共通ノー
ドCNA)の電位変化が検出され、この検出結果がビッ
ト線BLAに電圧(電位)として伝達される。ここで、
検出用トランジスタTRASの閾値をVth、検出用トラン
ジスタTRASのゲート電極の電位(即ち、共通ノードC
Aの電位)をVgとすれば、ビット線BLAの電位は概
ね(Vg−Vth)となる。尚、検出用トランジスタTR
ASをディプレッション型のNMOSFETとすれば、閾
値Vthは負の値をとる。これにより、ビット線BLA
負荷の大小に拘わらず、安定したセンス信号量を確保で
きる。尚、検出用トランジスタTRASをPMOSFET
から構成することもできる。
【0330】このようなゲインセル型不揮発性メモリ
は、実質的に、実施の形態1にて説明した製造方法にて
製造することができるので、詳細な説明は省略する。ま
た、このようなゲインセル型不揮発性メモリは、実施の
形態2〜実施の形態12にて説明した不揮発性メモリに
適用することができる。
【0331】尚、検出用トランジスタの一端が接続され
た配線層の所定の電位はVccに限定されず、例えば、接
地されていてもよい。即ち、検出用トランジスタの一端
が接続された配線層の所定の電位を0ボルトとしてもよ
い。但し、この場合には、選択メモリセルにおけるデー
タの読み出し時に電位(Vcc)がビット線に現れた場
合、再書き込み時には、ビット線の電位を0ボルトと
し、選択メモリセルにおけるデータの読み出し時に0ボ
ルトがビット線に現れた場合、再書き込み時には、ビッ
ト線の電位をVccとする必要がある。そのためには、図
46に例示するような、トランジスタTRIV-1,TR
IV-2,TRIV-3,TRIV-4から構成された一種のスイッ
チ回路(反転回路)をビット線間に配設し、データの読
み出し時には、トランジスタTRIV-2,TRIV-4をオン
状態とし,データの再書き込み時には、トランジスタT
IV-1,TRIV-3をオン状態とすればよい。また、この
場合、本発明の第7の態様〜第10の態様に係る不揮発
性メモリあるいはその製造方法にあっては、シールド層
をこの配線層に接続すればよい。
【0332】また、例えば、図47に示すように、実施
の形態9あるいは実施の形態10の不揮発性メモリの変
形例として、第1の電極21’,31’を上部電極と
し、第2の電極23’,33’を下部電極とすることも
できる。このような構造は、他の発明の実施の形態にお
ける不揮発性メモリにも適用することができる。尚、図
47においては、熱拡散層あるいはシールド層の図示を
省略したが、熱拡散層あるいはシールド層は、少なくと
も第1層目のメモリユニットと第2層目のメモリユニッ
トの間の形成されている。
【0333】図29には、第1の電極/強誘電体層/第
2の電極/強誘電体層/第1の電極の積層構造によって
2つのメモリセルを構成する例を示したが、その代わり
に、第2の電極/強誘電体層/第1の電極/強誘電体層
/第2の電極の積層構造によって2つのメモリセルを構
成することもできる。このような構成は、他の実施の形
態における不揮発性メモリにも適用することができる。
【0334】本発明の第1の態様あるいは第6の態様に
係る半導体メモリの製造方法を、強誘電体薄膜を用いた
強誘電体型不揮発性半導体メモリ(所謂FERAM)の
みならず、DRAMに適用することもできる。この場
合、キャパシタ層を、誘電体薄膜あるいは高誘電体薄膜
からだけでなく、強誘電体薄膜から構成してもよい。
尚、この場合には、強誘電体層の分極を、分極反転の起
きない付加電圧の範囲で利用する。即ち、外部電界によ
る最大(飽和)分極Pmaxと外部電界が0の場合の残留
分極Prとの差(Pmax−Pr)が、電源電圧に対して一
定の関係(ほぼ比例する関係)を有する特性を利用す
る。強誘電体層の分極状態は、常に飽和分極(Pmax
と残留分極(Pr)の間にあり、反転しない。データは
リフレッシュによって保持される。
【0335】
【発明の効果】本発明においては、熱拡散層が形成され
ているので、半導体メモリの動作時に発生する熱を効率
的に全体に拡散させることができる結果、内部温度分布
が均一化され、局所的な特性変化が起こらないので、メ
モリセル間での特性ばらつきが生じ難く、読み出しエラ
ーを防止できる。あるいは又、本発明においては、メモ
リセル若しくはメモリユニットの上方あるいは下方にシ
ールド層が形成されているので、クロストークやノイズ
等の発生によってメモリセルの動作に障害が生じるとい
った問題の発生を確実に回避することができる。従っ
て、高い信頼性を有する半導体メモリを提供することが
できる。
【図面の簡単な説明】
【図1】発明の実施の形態1の半導体メモリ(強誘電体
型不揮発性半導体メモリ)の模式的な一部断面図であ
る。
【図2】発明の実施の形態1の半導体メモリ(強誘電体
型不揮発性半導体メモリ)の製造方法を説明するための
半導体基板等の模式的な一部断面図である。
【図3】図2に引き続き、発明の実施の形態1の半導体
メモリ(強誘電体型不揮発性半導体メモリ)の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図4】図3に引き続き、発明の実施の形態1の半導体
メモリ(強誘電体型不揮発性半導体メモリ)の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図5】発明の実施の形態1の半導体メモリ(強誘電体
型不揮発性半導体メモリ)の変形例の模式的な一部断面
図である。
【図6】発明の実施の形態1の半導体メモリ(強誘電体
型不揮発性半導体メモリ)の回路図である。
【図7】図6に示した発明の実施の形態1の強誘電体型
不揮発性半導体メモリにおける動作波形を示す図であ
る。
【図8】発明の実施の形態1の強誘電体型不揮発性半導
体メモリの変形例の回路図である。
【図9】図8に示した発明の実施の形態1の強誘電体型
不揮発性半導体メモリの変形例における動作波形を示す
図である。
【図10】発明の実施の形態2の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の製造方法を説明するため
の半導体基板等の模式的な一部断面図である。
【図11】図10に引き続き、発明の実施の形態2の半
導体メモリ(強誘電体型不揮発性半導体メモリ)の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図12】図11に引き続き、発明の実施の形態2の半
導体メモリ(強誘電体型不揮発性半導体メモリ)の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図13】図12に引き続き、発明の実施の形態2の半
導体メモリ(強誘電体型不揮発性半導体メモリ)の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図14】発明の実施の形態4の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の模式的な一部断面図であ
る。
【図15】発明の実施の形態5の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の模式的な一部断面図であ
る。
【図16】発明の実施の形態5の強誘電体型不揮発性半
導体メモリの回路図である。
【図17】発明の実施の形態5の強誘電体型不揮発性半
導体メモリの変形例の回路図である。
【図18】発明の実施の形態6の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の模式的な一部断面図であ
る。
【図19】発明の実施の形態6の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の変形例の模式的な一部断
面図である。
【図20】発明の実施の形態7の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の模式的な一部断面図であ
る。
【図21】発明の実施の形態7の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の回路図である。
【図22】発明の実施の形態7の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の変形例の回路図である。
【図23】発明の実施の形態8の半導体メモリ(強誘電
体型不揮発性半導体メモリ)の模式的な一部断面図であ
る。
【図24】発明の実施の形態9の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。
【図25】発明の実施の形態9の強誘電体型不揮発性半
導体メモリの変形例の模式的な一部断面図である。
【図26】発明の実施の形態9の強誘電体型不揮発性半
導体メモリの別の変形例の模式的な一部断面図である。
【図27】発明の実施の形態9の強誘電体型不揮発性半
導体メモリの更に別の変形例の模式的な一部断面図であ
る。
【図28】発明の実施の形態9の強誘電体型不揮発性半
導体メモリの更に別の変形例の回路図である。
【図29】発明の実施の形態9の強誘電体型不揮発性半
導体メモリの更に別の変形例の模式的な一部断面図であ
る。
【図30】発明の実施の形態10の強誘電体型不揮発性
半導体メモリの模式的な一部断面図である。
【図31】発明の実施の形態10の強誘電体型不揮発性
半導体メモリの変形例の模式的な一部断面図である。
【図32】発明の実施の形態10の強誘電体型不揮発性
半導体メモリの別の変形例の模式的な一部断面図であ
る。
【図33】発明の実施の形態10の強誘電体型不揮発性
半導体メモリの更に別の変形例の模式的な一部断面図で
ある。
【図34】発明の実施の形態10の強誘電体型不揮発性
半導体メモリの更に別の変形例の模式的な一部断面図で
ある。
【図35】発明の実施の形態11の半導体メモリ(強誘
電体型不揮発性半導体メモリ)の模式的な一部断面図で
ある。
【図36】発明の実施の形態11の半導体メモリ(強誘
電体型不揮発性半導体メモリ)の回路図概念図である。
【図37】発明の実施の形態11の半導体メモリ(強誘
電体型不揮発性半導体メモリ)の別の回路図概念図であ
る。
【図38】発明の実施の形態11の半導体メモリ(強誘
電体型不揮発性半導体メモリ)におけるメモリユニット
の回路図である。
【図39】発明の実施の形態12の半導体メモリ(強誘
電体型不揮発性半導体メモリ)の模式的な一部断面図で
ある。
【図40】発明の実施の形態12の半導体メモリ(強誘
電体型不揮発性半導体メモリ)の変形例の模式的な一部
断面図である。
【図41】ゲインセル型の強誘電体型不揮発性半導体メ
モリを発明の実施の形態1にて説明した強誘電体型不揮
発性半導体メモリに適用した場合の回路図である。
【図42】図41に示した強誘電体型不揮発性半導体メ
モリにおけるレイアウト図である。
【図43】図41に示した強誘電体型不揮発性半導体メ
モリの模式的な一部断面図である。
【図44】図41に示した強誘電体型不揮発性半導体メ
モリの、図43とは異なる断面で見たときの模式的な一
部断面図である。
【図45】ゲインセル型の強誘電体型不揮発性半導体メ
モリを発明の実施の形態7〜発明の実施の形態10にて
説明した強誘電体型不揮発性半導体メモリに適用した場
合の回路図の一例である。
【図46】検出用トランジスタの一端が接続された配線
層の所定の電位を0ボルトとした場合の、ビット線間に
配設された一種のスイッチ回路を示す回路図である。
【図47】発明の実施の形態9の強誘電体型不揮発性半
導体メモリの別の変形例の模式的な一部断面図である。
【図48】強誘電体のP−Eヒステリシスループ図であ
る。
【図49】米国特許第4873664号に開示された強
誘電体型不揮発性半導体メモリの回路図である。
【符号の説明】
10・・・シリコン半導体基板、11・・・素子分離領
域、12・・・ゲート絶縁膜、13・・・ゲート電極、
14・・・ゲートサイドウオール、15A,15B・・
・ソース/ドレイン領域、16・・・接続孔(コンタク
トホール)、17,27,37,47・・・絶縁層、1
8,28,38,48・・・開口部、19,29,3
9,49・・・接続孔、21,21A,21B,2
1’,31,31A,31B,31’,41,51・・
・第1の電極、22,22A,22B,32,32A,
32B,42,52・・・強誘電体層、23,23’,
33,33’,43,53・・・第2の電極、24,3
4,44,54・・・水素ガス不透過層、25,35,
45,55・・・熱拡散層、125,135,145,
155・・・シールド層、26,36,46・・・パッ
ド部、27,37,47・・・層間絶縁層、27A,3
7A,57A・・・絶縁膜、M・・・不揮発性メモリ、
MU・・・メモリユニット、MC・・・メモリセル、T
R・・・選択用トランジスタ、WL・・・ワード線、B
L・・・ビット線、PL・・・プレート線、WD・・・
ワード線デコーダ/ドライバ、SA・・・センスアン
プ、PD・・・プレート線デコーダ/ドライバ、CN・
・・共通ノード
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F083 AD69 FR01 FR10 GA13 JA13 JA14 JA15 JA17 JA35 JA36 JA37 JA38 JA39 JA40 JA43 JA44 JA51 KA19 MA06 MA17 MA20 PR03 PR12 PR21 PR22 PR39 PR40

Claims (32)

    【特許請求の範囲】
  1. 【請求項1】(A)選択用トランジスタと、 (B)第1の電極とキャパシタ層と第2の電極とから成
    るメモリセル、から構成され、 第1の電極は選択用トランジスタを介してビット線に接
    続された半導体メモリであって、 メモリセルの上若しくは上方、あるいは又、メモリセル
    の下若しくは下方には、熱拡散層が形成されていること
    を特徴とする半導体メモリ。
  2. 【請求項2】(A)ビット線と、 (B)選択用トランジスタと、 (C)M個(但し、M≧2)のメモリセルから構成され
    たメモリユニットと、 (D)M本のプレート線、から成り、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 メモリユニットにおいて、メモリセルの第1の電極は共
    通であり、該共通の第1の電極は、選択用トランジスタ
    を介してビット線に接続されており、 メモリユニットにおいて、第m番目(但し、m=1,2
    ・・・,M)のメモリセルの第2の電極は、第m番目の
    プレート線に接続されている半導体メモリであって、 メモリユニットの上若しくは上方、あるいは又、メモリ
    ユニットの下若しくは下方には、熱拡散層が形成されて
    いることを特徴とする半導体メモリ。
  3. 【請求項3】(A)ビット線と、 (B)選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個(但し、N≧2)のメモリユニット
    と、 (D)M×N本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、該共通の第1の電極は、選択用トランジス
    タを介してビット線に接続されており、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおいて、第m番目(但し、m=1,2・・・,
    M)のメモリセルの第2の電極は、第[(n−1)M+
    m]番目のプレート線に接続されている半導体メモリで
    あって、 少なくともメモリユニットとメモリユニットとの間に
    は、熱拡散層が形成されていることを特徴とする半導体
    メモリ。
  4. 【請求項4】(A)ビット線と、 (B)N個(但し、N≧2)の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n番目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介してビット線に接続されており、 第n番目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリであって、 メモリユニットの上若しくは上方、あるいは又、メモリ
    ユニットの下若しくは下方には、熱拡散層が形成されて
    いることを特徴とする半導体メモリ。
  5. 【請求項5】N個のメモリユニットは、層間絶縁層を介
    して積層されており、 少なくともメモリユニットとメモリユニットとの間に
    は、熱拡散層が形成されていることを特徴とする請求項
    4に記載の半導体メモリ。
  6. 【請求項6】(A)N本(但し、N≧2)のビット線
    と、 (B)N個の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介して第n番目のビット線に接続されてお
    り、 第n層目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリであって、 少なくともメモリユニットとメモリユニットとの間に
    は、熱拡散層が形成されていることを特徴とする半導体
    メモリ。
  7. 【請求項7】前記キャパシタ層は強誘電体材料から成る
    ことを特徴とする請求項1乃至請求項6のいずれか1項
    に記載の半導体メモリ。
  8. 【請求項8】前記熱拡散層は、金属、合金、金属の窒化
    物、金属の酸化物、金属の炭化物、金属の混晶、及び、
    半導体材料に不純物が添加された物質から成る群から選
    択された少なくとも1種類の材料から成ることを特徴と
    する請求項1乃至請求項6のいずれか1項に記載の半導
    体メモリ。
  9. 【請求項9】(A)選択用トランジスタと、 (B)第1の電極とキャパシタ層と第2の電極とから成
    るメモリセル、から構成され、 第1の電極は選択用トランジスタを介してビット線に接
    続された半導体メモリであって、 メモリセルの上方あるいは下方には、シールド層が形成
    されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
  10. 【請求項10】(A)ビット線と、 (B)選択用トランジスタと、 (C)M個(但し、M≧2)のメモリセルから構成され
    たメモリユニットと、 (D)M本のプレート線、から成り、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 メモリユニットにおいて、メモリセルの第1の電極は共
    通であり、該共通の第1の電極は、選択用トランジスタ
    を介してビット線に接続されており、 メモリユニットにおいて、第m番目(但し、m=1,2
    ・・・,M)のメモリセルの第2の電極は、第m番目の
    プレート線に接続されている半導体メモリであって、 メモリユニットの上方あるいは下方には、シールド層が
    形成されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
  11. 【請求項11】(A)ビット線と、 (B)選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個(但し、N≧2)のメモリユニット
    と、 (D)M×N本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、該共通の第1の電極は、選択用トランジス
    タを介してビット線に接続されており、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおいて、第m番目(但し、m=1,2・・・,
    M)のメモリセルの第2の電極は、第[(n−1)M+
    m]番目のプレート線に接続されている半導体メモリで
    あって、 少なくともメモリユニットとメモリユニットとの間に
    は、シールド層が形成されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
  12. 【請求項12】(A)ビット線と、 (B)N個(但し、N≧2)の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n番目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介してビット線に接続されており、 第n番目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリであって、 メモリユニットの上方あるいは下方には、シールド層が
    形成されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
  13. 【請求項13】N個のメモリユニットは、層間絶縁層を
    介して積層されており、 少なくともメモリユニットとメモリユニットとの間に
    は、シールド層が形成されていることを特徴とする請求
    項12に記載の半導体メモリ。
  14. 【請求項14】(A)N本(但し、N≧2)のビット線
    と、 (B)N個の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介して第n番目のビット線に接続されてお
    り、 第n層目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリであって、 少なくともメモリユニットとメモリユニットとの間に
    は、シールド層が形成されており、 該シールド層は、接地され、若しくは、所定の固定電位
    に電気的に接続されていることを特徴とする半導体メモ
    リ。
  15. 【請求項15】前記キャパシタ層は強誘電体材料から成
    ることを特徴とする請求項9乃至請求項14のいずれか
    1項に記載の半導体メモリ。
  16. 【請求項16】前記シールド層は、金属、合金、金属の
    窒化物、金属の酸化物、金属の炭化物、金属の混晶、及
    び、半導体材料に不純物が添加された物質から成る群か
    ら選択された少なくとも1種類の材料から成ることを特
    徴とする請求項9乃至請求項14のいずれか1項に記載
    の半導体メモリ。
  17. 【請求項17】(a)半導体基板に選択用トランジスタ
    を形成する工程と、 (b)第1の電極とキャパシタ層と第2の電極とから成
    り、第1の電極が選択用トランジスタを介してビット線
    に接続されたメモリセルを形成する工程、を具備し、 (c)メモリセルの上若しくは上方、あるいは又、メモ
    リセルの下若しくは下方に熱拡散層を形成する工程、を
    更に具備することを特徴とする半導体メモリの製造方
    法。
  18. 【請求項18】(A)ビット線と、 (B)選択用トランジスタと、 (C)M個(但し、M≧2)のメモリセルから構成され
    たメモリユニットと、 (D)M本のプレート線、から成り、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 メモリユニットにおいて、メモリセルの第1の電極は共
    通であり、該共通の第1の電極は、選択用トランジスタ
    を介してビット線に接続されており、 メモリユニットにおいて、第m番目(但し、m=1,2
    ・・・,M)のメモリセルの第2の電極は、第m番目の
    プレート線に接続されている半導体メモリの製造方法で
    あって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が選択用トランジスタを介して
    ビット線に接続されたメモリユニットを形成する工程、
    を具備し、 (c)メモリユニットの上若しくは上方、あるいは又、
    メモリユニットの下若しくは下方に熱拡散層を形成する
    工程、を更に具備することを特徴とする半導体メモリの
    製造方法。
  19. 【請求項19】(A)ビット線と、 (B)選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個(但し、N≧2)のメモリユニット
    と、 (D)M×N本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、該共通の第1の電極は、選択用トランジス
    タを介してビット線に接続されており、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおいて、第m番目(但し、m=1,2・・・,
    M)のメモリセルの第2の電極は、第[(n−1)M+
    m]番目のプレート線に接続されている半導体メモリの
    製造方法であって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が選択用トランジスタを介して
    ビット線に接続された第1層目のメモリユニットを形成
    する工程と、 (c)第1層目のメモリユニットの上若しくは上方に熱
    拡散層を形成する工程、を具備し、 更に、 (d)全面に第n’層目(但し、n’=1,2・・
    ・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
    選択用トランジスタを介してビット線に接続された第
    (n’+1)層目のメモリユニットを形成し、 第(n’+1)層目のメモリユニットの上若しくは上
    方に熱拡散層を形成する工程を、n’を1から(N−
    1)まで1つずつインクリメントしながら繰り返す(但
    し、の工程は、n’=(N−1)の場合、実行しない
    ことがある)ことを特徴とする半導体メモリの製造方
    法。
  20. 【請求項20】(A)ビット線と、 (B)N個(但し、N≧2)の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n番目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介してビット線に接続されており、 第n番目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリの製造方法であって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が選択用トランジスタを介して
    ビット線に接続されたメモリユニットを形成する工程、
    を具備し、 (c)メモリユニットの上若しくは上方、あるいは又、
    メモリユニットの下若しくは下方に熱拡散層を形成する
    工程、を更に具備することを特徴とする半導体メモリの
    製造方法。
  21. 【請求項21】(A)ビット線と、 (B)N個(但し、N≧2)の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介してビット線に接続されており、 第n層目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリの製造方法であって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が第1番目の選択用トランジス
    タを介してビット線に接続された第1層目のメモリユニ
    ットを形成する工程と、 (c)第1層目のメモリユニットの上若しくは上方に熱
    拡散層を形成する工程、を具備し、更に、 (d)全面に第n’層目(但し、n’=1,2・・
    ・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
    第(n’+1)番目の選択用トランジスタを介してビッ
    ト線に接続された第(n’+1)層目のメモリユニット
    を形成し、 第(n’+1)層目のメモリユニットの上若しくは上
    方に熱拡散層を形成する工程を、n’を1から(N−
    1)まで1つずつインクリメントしながら繰り返す(但
    し、の工程は、n’=(N−1)の場合、実行しない
    ことがある)ことを特徴とする半導体メモリの製造方
    法。
  22. 【請求項22】(A)N本(但し、N≧2)のビット線
    と、 (B)N個の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介して第n番目のビット線に接続されてお
    り、 第n層目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリの製造方法であって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が第1番目の選択用トランジス
    タを介して第1番目のビット線に接続された第1層目の
    メモリユニットを形成する工程と、 (c)第1層目のメモリユニットの上若しくは上方に熱
    拡散層を形成する工程、を具備し、 更に、 (d)全面に第n’層目(但し、n’=1,2・・
    ・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
    第(n’+1)番目の選択用トランジスタを介して第
    (n’+1)番目のビット線に接続された第(n’+
    1)層目のメモリユニットを形成し、 第(n’+1)層目のメモリユニットの上若しくは上
    方に熱拡散層を形成する工程を、n’を1から(N−
    1)まで1つずつインクリメントしながら繰り返す(但
    し、の工程は、n’=(N−1)の場合、実行しない
    ことがある)ことを特徴とする半導体メモリの製造方
    法。
  23. 【請求項23】前記キャパシタ層は強誘電体材料から成
    ることを特徴とする請求項17乃至請求項22のいずれ
    か1項に記載の半導体メモリの製造方法。
  24. 【請求項24】前記熱拡散層は、金属、合金、金属の窒
    化物、金属の酸化物、金属の炭化物、金属の混晶、及
    び、半導体材料に不純物が添加された物質から成る群か
    ら選択された少なくとも1種類の材料から成ることを特
    徴とする請求項17乃至請求項22のいずれか1項に記
    載の半導体メモリの製造方法。
  25. 【請求項25】(a)半導体基板に選択用トランジスタ
    を形成する工程と、 (b)第1の電極とキャパシタ層と第2の電極とから成
    り、第1の電極が選択用トランジスタを介してビット線
    に接続されたメモリセルを形成する工程、を具備し、 (c)接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、メモリセルの上方あるいは下
    方に形成する工程、を更に具備することを特徴とする半
    導体メモリの製造方法。
  26. 【請求項26】(A)ビット線と、 (B)選択用トランジスタと、 (C)M個(但し、M≧2)のメモリセルから構成され
    たメモリユニットと、 (D)M本のプレート線、から成り、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 メモリユニットにおいて、メモリセルの第1の電極は共
    通であり、該共通の第1の電極は、選択用トランジスタ
    を介してビット線に接続されており、 メモリユニットにおいて、第m番目(但し、m=1,2
    ・・・,M)のメモリセルの第2の電極は、第m番目の
    プレート線に接続されている半導体メモリの製造方法で
    あって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が選択用トランジスタを介して
    ビット線に接続されたメモリユニットを形成する工程、
    を具備し、 (c)接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、メモリユニットの上方あるい
    は下方に形成する工程、を更に具備することを特徴とす
    る半導体メモリの製造方法。
  27. 【請求項27】(A)ビット線と、 (B)選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個(但し、N≧2)のメモリユニット
    と、 (D)M×N本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、該共通の第1の電極は、選択用トランジス
    タを介してビット線に接続されており、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおいて、第m番目(但し、m=1,2・・・,
    M)のメモリセルの第2の電極は、第[(n−1)M+
    m]番目のプレート線に接続されている半導体メモリの
    製造方法であって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が選択用トランジスタを介して
    ビット線に接続された第1層目のメモリユニットを形成
    する工程と、 (c)接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、第1層目のメモリユニットの
    上方に形成する工程、を具備し、更に、 (d)全面に第n’層目(但し、n’=1,2・・
    ・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
    選択用トランジスタを介してビット線に接続された第
    (n’+1)層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
    されたシールド層を、第(n’+1)層目のメモリユニ
    ットの上方に形成する工程を、n’を1から(N−1)
    まで1つずつインクリメントしながら繰り返す(但し、
    の工程は、n’=(N−1)の場合、実行しないこと
    がある)ことを特徴とする半導体メモリの製造方法。
  28. 【請求項28】(A)ビット線と、 (B)N個(但し、N≧2)の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n番目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介してビット線に接続されており、 第n番目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリの製造方法であって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が選択用トランジスタを介して
    ビット線に接続されたメモリユニットを形成する工程、
    を具備し、 (c)接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、メモリユニットの上方あるい
    は下方に形成する工程、を更に具備することを特徴とす
    る半導体メモリの製造方法。
  29. 【請求項29】(A)ビット線と、 (B)N個(但し、N≧2)の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介してビット線に接続されており、 第n層目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリの製造方法であって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が第1番目の選択用トランジス
    タを介してビット線に接続された第1層目のメモリユニ
    ットを形成する工程と、 (c)接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、第1層目のメモリユニットの
    上方に形成する工程、を具備し、 更に、 (d)全面に第n’層目(但し、n’=1,2・・
    ・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
    第(n’+1)番目の選択用トランジスタを介してビッ
    ト線に接続された第(n’+1)層目のメモリユニット
    を形成し、 接地され、若しくは、所定の固定電位に電気的に接続
    されたシールド層を、第(n’+1)層目のメモリユニ
    ットの上方に形成する工程を、n’を1から(N−1)
    まで1つずつインクリメントしながら繰り返す(但し、
    の工程は、n’=(N−1)の場合、実行しないこと
    がある)ことを特徴とする半導体メモリの製造方法。
  30. 【請求項30】(A)N本(但し、N≧2)のビット線
    と、 (B)N個の選択用トランジスタと、 (C)それぞれがM個(但し、M≧2)のメモリセルか
    ら構成された、N個のメモリユニットと、 (D)M本のプレート線、から成り、 N個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第1の電極とキャパシタ層と第2の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第1の電極は
    共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
    ットにおける共通の第1の電極は、第n番目の選択用ト
    ランジスタを介して第n番目のビット線に接続されてお
    り、 第n層目のメモリユニットにおいて、第m番目(但し、
    m=1,2・・・,M)のメモリセルの第2の電極は、
    メモリユニット間で共通とされた第m番目のプレート線
    に接続されている半導体メモリの製造方法であって、 (a)半導体基板に選択用トランジスタを形成する工程
    と、 (b)共通の第1の電極が第1番目の選択用トランジス
    タを介して第1番目のビット線に接続された第1層目の
    メモリユニットを形成する工程と、 (c)接地され、若しくは、所定の固定電位に電気的に
    接続されたシールド層を、第1層目のメモリユニットの
    上方に形成する工程、を具備し、更に、 (d)全面に第n’層目(但し、n’=1,2・・
    ・,N−1)の層間絶縁層を形成し、 該第n’層目の層間絶縁層上に、共通の第1の電極が
    第(n’+1)番目の選択用トランジスタを介して第
    (n’+1)番目のビット線に接続された第(n’+
    1)層目のメモリユニットを形成し、 接地され、若しくは、所定の固定電位に電気的に接続
    されたシールド層を、第(n’+1)層目のメモリユニ
    ットの上方に形成する工程を、n’を1から(N−1)
    まで1つずつインクリメントしながら繰り返す(但し、
    の工程は、n’=(N−1)の場合、実行しないこと
    がある)ことを特徴とする半導体メモリの製造方法。
  31. 【請求項31】前記キャパシタ層は強誘電体材料から成
    ることを特徴とする請求項25乃至請求項30のいずれ
    か1項に記載の半導体メモリの製造方法。
  32. 【請求項32】前記シールド層は、金属、合金、金属の
    窒化物、金属の酸化物、金属の炭化物、金属の混晶、及
    び、半導体材料に不純物が添加された物質から成る群か
    ら選択された少なくとも1種類の材料から成ることを特
    徴とする請求項25乃至請求項30のいずれか1項に記
    載の半導体メモリの製造方法。
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