JP2002197857A - 強誘電体型不揮発性半導体メモリ及びその駆動方法 - Google Patents

強誘電体型不揮発性半導体メモリ及びその駆動方法

Info

Publication number
JP2002197857A
JP2002197857A JP2001147475A JP2001147475A JP2002197857A JP 2002197857 A JP2002197857 A JP 2002197857A JP 2001147475 A JP2001147475 A JP 2001147475A JP 2001147475 A JP2001147475 A JP 2001147475A JP 2002197857 A JP2002197857 A JP 2002197857A
Authority
JP
Japan
Prior art keywords
memory
electrode
sub
memory cell
ferroelectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001147475A
Other languages
English (en)
Other versions
JP4670177B2 (ja
JP2002197857A5 (ja
Inventor
Toshiyuki Nishihara
利幸 西原
Koji Watabe
浩司 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001147475A priority Critical patent/JP4670177B2/ja
Publication of JP2002197857A publication Critical patent/JP2002197857A/ja
Publication of JP2002197857A5 publication Critical patent/JP2002197857A5/ja
Application granted granted Critical
Publication of JP4670177B2 publication Critical patent/JP4670177B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】最小加工寸法に制限されずに大容量化を図るこ
とができ、より一層、高集積化された強誘電体型不揮発
性半導体メモリを提供する。 【解決手段】強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線ＢＬ1と、（Ｂ）選択用トランジスタＴ
Ｒ1と、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモ
リセルＭＣ1NMから構成された、Ｎ個（但し、Ｎ≧２）
のメモリユニットＭＵ1 Nと、（Ｄ）Ｍ×Ｎ本のプレート
線ＰＬmから成り、Ｎ個のメモリユニットＭＵ1Nは層間
絶縁層２６を介して積層されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体型不揮発
性半導体メモリ（所謂ＦＥＲＡＭ）、及び、その駆動方
法に関する。
【０００２】
【従来の技術】近年、大容量の強誘電体型不揮発性半導
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。
【０００３】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体層を有す
るキャパシタ部の蓄積電荷量の変化を検出する方式の、
高速書き換えが可能な不揮発性メモリであり、基本的に
は、キャパシタ部（メモリセル）と選択用トランジスタ
（スイッチング用トランジスタ）とから構成されてい
る。キャパシタ部は、例えば、下部電極、上部電極、及
び、これらの電極間に挟まれた高比誘電率εを有する強
誘電体層から構成されている。この不揮発性メモリにお
けるデータの書き込みや読み出しは、図５３に示す強誘
電体のＰ−Ｅヒステリシスループを応用して行われる。
即ち、強誘電体層に外部電界を加えた後、外部電界を除
いたとき、強誘電体層は自発分極を示す。そして、強誘
電体層の残留分極は、プラス方向の外部電界が印加され
たとき＋Ｐr、マイナス方向の外部電界が印加されたと
き−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図５
３の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐ
rの状態（図５３の「Ａ」参照）の場合を「１」とす
る。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図５３の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、キャ
パシタ部の蓄積電荷量に差が生じる。選択された不揮発
性メモリの選択用トランジスタをオンにすることで、こ
の蓄積電荷を信号電流として検出する。データの読み出
し後、外部電界を０にすると、データが「０」のときで
も「１」のときでも、強誘電体層の分極状態は図５３の
「Ｄ」の状態となってしまう。即ち、読み出し時、デー
タ「１」は、一旦、破壊されてしまう。それ故、データ
が「１」の場合、マイナス方向の外部電界を印加して、
「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ
「１」を再度書き込む。
【０００５】現在主流となっている不揮発性メモリの構
造及びその動作は、米国特許第４８７３６６４号におい
て、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。
この不揮発性メモリは、図５４に回路図を示すように、
２つの不揮発性メモリセルから構成されている。尚、図
５４において、１つの不揮発性メモリを点線で囲った。
各不揮発性メモリは、例えば、選択用トランジスタＴＲ
11，ＴＲ12、キャパシタ部（メモリセル）ＦＣ11，ＦＣ
12から構成されている。
【０００６】尚、２桁あるいは３桁の添字、例えば添字
「１１」は、本来、添字「１，１」と表示すべき添字で
あり、例えば「１１１」は、本来、添字「１，１，１」
と表示すべき添字であるが、表示の簡素化のため、２桁
あるいは３桁の添字で表示する。また、添字「Ｍ」を、
例えば複数のメモリセルやプレート線を総括的に表示す
る場合に使用し、添字「ｍ」を、例えば複数のメモリセ
ルやプレート線を個々に表示する場合に使用し、添字
「Ｎ」を、例えば選択用トランジスタやサブメモリユニ
ットを総括的に表示する場合に使用し、添字「ｎ」を、
例えば選択用トランジスタやサブメモリユニットを個々
に表示する場合に使用する。
【０００７】そして、それぞれのメモリセルに相補的な
データを書き込むことにより、１ビットを記憶する。図
５４において、符号「ＷＬ」はワード線を示し、符号
「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線
を意味する。１つの不揮発性メモリに着目すると、ワー
ド線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続
されている。また、ビット線ＢＬ1，ＢＬ2は、センスア
ンプＳＡに接続されている。更には、プレート線ＰＬ1
は、プレート線デコーダ／ドライバＰＤに接続されてい
る。
【０００８】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ1を選択し、更には、プレート線ＰＬ1を駆動すると、
相補的なデータが、対となったキャパシタ部ＦＣ11，Ｆ
Ｃ12から選択用トランジスタＴＲ11，ＴＲ12を介して対
となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）
として現れる。かかる対となったビット線ＢＬ1，ＢＬ2
の電圧（ビット線電位）を、センスアンプＳＡで検出す
る。
【０００９】１つの不揮発性メモリは、ワード線Ｗ
Ｌ1、及び、対となったビット線ＢＬ1，ＢＬ2によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、１つの
不揮発性メモリの最小面積は、加工最小寸法をＦとした
とき、８Ｆ2である。従って、このような構造を有する
不揮発性メモリの最小面積は８Ｆ2である。
【００１０】このような構造の不揮発性メモリを大容量
化しようとした場合、その実現は加工寸法の微細化に依
存するしかない。また、１つの不揮発性メモリを構成す
るために２つの選択用トランジスタ及び２つのキャパシ
タ部が必要とされる。更には、ワード線と同じピッチで
プレート線を配設する必要がある。それ故、不揮発性メ
モリを最小ピッチで配置することは殆ど不可能であり、
現実には、１つの不揮発性メモリの占める面積は、８Ｆ
2よりも大幅に増加してしまう。
【００１１】しかも、不揮発性メモリと同等のピッチ
で、ワード線デコーダ／ドライバＷＤ及びプレート線デ
コーダ／ドライバＰＤを配設する必要がある。言い換え
れば、１つのロー・アドレスを選択するために２つのデ
コーダ／ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。
【００１２】不揮発性メモリの面積を縮小する手段の１
つが、特開平９−１２１０３２号公報から公知である。
図５５に等価回路を示すように、この特許公開公報に開
示された不揮発性メモリは、１つの選択用トランジスタ
ＴＲ1の一端に並列にそれぞれの一端が接続された複数
のメモリセルＭＣ1M（例えば、Ｍ＝４）から構成され、
かかるメモリセルと対となったメモリセルも、１つの選
択用トランジスタＴＲ 2の一端に並列にそれぞれの一端
が接続された複数のメモリセルＭＣ2Mから構成されてい
る。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞ
れ、ビット線ＢＬ1，ＢＬ2に接続されている。対となっ
たビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続さ
れている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，
２・・・Ｍ）の他端はプレート線ＰＬmに接続されてお
り、プレート線ＰＬmはプレート線デコーダ／ドライバ
ＰＤに接続されている。更には、ワード線ＷＬは、ワー
ド線デコーダ／ドライバＷＤに接続されている。
【００１３】そして、対となったメモリセルＭＣ1m，Ｍ
Ｃ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶さ
れる。例えば、メモリセルＭＣ1k，ＭＣ2k（ここで、ｋ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬm
（ｍ≠ｋ）には（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬkを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ1k，ＭＣ2kから選択用ト
ランジスタＴＲ1，ＴＲ2を介して対となったビット線Ｂ
Ｌ1，ＢＬ2に電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビ
ット線電位）を、センスアンプＳＡで検出する。
【００１４】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、
及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ 1
及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、
一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対と
なったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・
Ｍ）で共有するが故に、１ビット当たりの選択用トラン
ジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード
線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化
を図り易い。しかも、周辺回路についても、１本のワー
ド線デコーダ／ドライバＷＤとＭ本のプレート線デコー
ダ／ドライバＰＤでＭビットを選択することができる。
従って、このような構成を採用することで、セル面積が
８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並
のチップサイズを実現することができる。
【００１５】
【発明が解決しようとする課題】従来のような構造で不
揮発性メモリを大容量化しようとした場合、その容量は
最小加工寸法によって規定される。上述の従来例でわか
るように、その最小セル面積は８Ｆ2である。この限界
値はＤＲＡＭにおいても同様である。また、ＥＰＲＯＭ
などのあらゆる半導体メモリを考慮した場合、ビット線
とワード線とを最小ピッチで配置し、ビット線１本、ワ
ード線１本が占有する領域にメモリセルを配置したとき
のセルの面積は、４Ｆ2がその限界とされる。
【００１６】しかしながら、このような最小加工寸法
Ｆ、即ち、デザインルールの縮小は、リソグラフィーを
中心とする微細加工技術の進展を待つほかない。しか
も、その微細加工技術は世代を経るに従って困難さが増
し、投資額も巨大化しており、チップコストの増大につ
ながっている。従って、半導体メモリにおいても、現状
から短期間で飛躍的な記憶容量の向上を果たすことは難
しい。
【００１７】上述のように半導体メモリの集積度の上限
が規定されてしまう本質的理由として、以下の２点を挙
げることができる。
【００１８】第１に、半導体メモリにおける各メモリセ
ルは半導体基板表面上に二次元的に配置されており、三
次元的に積層されることがない。これは、従来の半導体
メモリは、その殆どが記憶単位に１つ以上のトランジス
タ（ＦＥＴ）を含んでいることに由来する。トランジス
タは良質な半導体基板上にしか作製することができない
ため、メモリセルを半導体基板上に二次元配置せざるを
得ない。現在、エピタキシャル成長技術やレーザアニー
ル技術による結晶化などで半導体単結晶層を積層する試
みもなされているが、未だ十分な歩留まりと性能が得ら
れていない。また、たとえ、これらが実現されたとして
も、結局、半導体単結晶層に再度メモリセルを作り込も
うとすると、工程数が倍近くに増加し、コストメリット
が失われることになる。
【００１９】第２に、半導体メモリへのアクセスは、互
いに交差したワード線（ロー方向）とビット線（カラム
方向）とによる二次元マトリクスによりなされている。
従来の半導体メモリにおいては、ワード線により一次元
的にロー方向の選択を行い、各ビット線に読み出された
データ列からカラム選択を行っている。尚、図５４及び
図５５に示した従来例では、プレート線によってロー方
向の選択を行うが、実質的に一次元の選択になっている
ことに変わりはない。
【００２０】ここで、仮にページ長を同一に保ったまま
半導体メモリの集積度を２倍にした場合、当然２倍の本
数のワード線やプレート線が必要になる。従って、ワー
ド線やプレート線のデコードやドライブを行う周辺回路
の集積度も２倍にする必要がある。これらの回路は、当
然、トランジスタを必要とするので、セルアレイの周辺
に二次元的に配置される。これに伴って、今度は、周辺
回路のレイアウトが困難になる。
【００２１】以上のように、メモリセル自体が二次元配
置に制限される上、仮にメモリセルを縮小できても、現
在のアドレス選択方法では周辺回路のレイアウトが困難
である。従って、半導体メモリの大容量化は、デザイン
ルールの進展に依存するしかなかった。
【００２２】また、特開平９−１２１０３２号公報に開
示された不揮発性メモリの面積を縮小する手法は、非常
に効果的な手法であるが、以下に述べる問題点を有す
る。
【００２３】即ち、例えば、対となったメモリセルＭＣ
11，ＭＣ21において、メモリセルＭＣ11にデータ「１」
を書き込む場合、プレート線ＰＬ1をグランドレベル
（０ボルト）とし、ビット線ＢＬ1をＶccとすることに
よって、強誘電体層を分極させるが、このとき、メモリ
セルＭＣ21にデータ「０」を保持しておくために、ビッ
ト線ＢＬ2をグランドレベル（０ボルト）とする必要が
ある。
【００２４】一方、非選択のプレート線ＰＬm（ｍ＝
２，３，４）に接続されたメモリセルＭＣ1m，ＭＣ
2m（ｍ＝２，３，４）に記憶されたデータの破壊を防止
するために、非選択のプレート線ＰＬm（ｍ＝２，３，
４）を、ビット線ＢＬ1，ＢＬ2の中間の電圧である（１
／２）Ｖccに固定し、非選択のメモリセルＭＣ1m，ＭＣ
2mのキャパシタ部を構成する強誘電体層に加わる電界を
緩和する。即ち、非選択のメモリセルＭＣ1m，ＭＣ2mに
は、（１／２）Ｖccのディスターブが加わる。
【００２５】ところで、強誘電体層を構成する強誘電体
材料は、本質的な物性として、反転電圧が負の温度特性
を有する。図５６の（Ａ）及び（Ｂ）に、２０゜Ｃ及び
１０５゜Ｃにおける強誘電体材料のＰ−Ｅヒステリシス
ループを例示する。尚、図５６の（Ａ）及び（Ｂ）にお
いて、実線のＰ−ＥヒステリシスループはＶcc＝１．５
ボルトの場合を示し、点線のＰ−Ｅヒステリシスループ
はＶcc＝１．０ボルトの場合を示す。０ボルトにおける
データ「１」状態、データ「０」状態の分極量の差が２
Ｐrとして示されており、この２Ｐrの値が信号量（信号
電荷）に相当する。図５６において、動作温度２０゜Ｃ
における反転電圧は±０．９ボルト程度である。従っ
て、Ｖcc＝１．５ボルトで不揮発性メモリを動作させれ
ば、ディスターブの電圧である（１／２）Ｖccでは、非
選択のキャパシタ部に記憶されたデータが破壊されるこ
となく、７．９μＣ／ｃｍ2の信号電荷を保持できる。
これに対して、１０５゜Ｃにおける反転電圧は±０．５
５ボルト程度である。従って、Ｖcc＝１．５ボルトで不
揮発性メモリを動作させれば、１１μＣ／ｃｍ2の信号
電荷を保持できるものの、ディスターブの電圧である
（１／２）Ｖccでは、非選択のキャパシタ部の電荷が反
転し、記憶されたデータが破壊される。
【００２６】これとは逆に、動作温度１０５゜Ｃで非選
択のキャパシタ部の電荷を反転させないためには、Ｖcc
＝１ボルト程度とする必要がある。この場合、６．９μ
Ｃ／ｃｍ2の信号電荷を保持できるものの、２０゜Ｃで
は、２．８μＣ／ｃｍ2の信号電荷しか保持できなくな
り、信号量が極端に小さくなってしまう。
【００２７】このように、不揮発性メモリの抗電圧は大
きな負の温度依存性を有している。即ち、温度が上昇す
ると、不揮発性メモリの抗電圧が減少し、非選択のキャ
パシタ部の電荷が反転し易くなる。それ故、このような
強誘電体層を構成する強誘電体材料の反転電圧が負の温
度特性を有するといった特性に何らかの対策を施さない
と、ＬＳＩに要求される温度範囲での不揮発性メモリの
動作を保証できなくなる虞がある。
【００２８】また、これらの構造を有する不揮発性メモ
リに対して微細化を進めた場合、キャパシタ部の面積を
小さくせざるを得ない。しかも、強誘電体層において分
極に基づきデータを記憶するので、ＤＲＡＭにおける絶
縁膜のように、強誘電体層の膜厚を薄くしても、強誘電
体層における蓄積電荷量が増加せず、蓄積電荷量は、キ
ャパシタ部の面積に比例して少なくなっていく。
【００２９】例えば、２５６Ｍビットの不揮発性メモリ
を実現する場合、キャパシタ部の面積は０．１μｍ2程
度となる。このとき、蓄積電荷量は１０ｆＣ程度とな
り、ビット線容量を２００ｆＦとした場合、５０ｍＶ程
度のセンス信号量（読み出し動作時にビット線に現れる
電位）しか得ることができない。このようなセンス信号
量では、センスマージンが不十分であり、更に不揮発性
メモリに対して微細化を進めた場合、ついには不揮発性
メモリに記憶されたデータの読み出しができなくなって
しまう。
【００３０】ＤＲＡＭにおけるセンス信号量の減少に対
処する方策の１つに、ゲインセルと呼ばれる増幅型のメ
モリセルがある（例えば、特開昭６２−６７８６１号公
報、特開平１−２５５２６９号公報参照）。回路図を図
５７の（Ａ）に示すゲインセルは、書込用トランジスタ
ＴＲWと、読出用トランジスタＴＲRと、検出用トランジ
スタＴＲSと、キャパシタ部Ｃから構成されている。ゲ
インセルへのデータの書き込み時、書込用トランジスタ
ＴＲWをオン状態とし、キャパシタ部Ｃに電荷を蓄積さ
せる。ゲインセルからのデータの読み出し時、読出用ト
ランジスタＴＲ Rをオン状態とする。一方、検出用トラ
ンジスタＴＲSは、キャパシタ部Ｃに記憶されたデータ
に依存して、オン状態あるいはオフ状態となる。
【００３１】このような構成のゲインセルを従来の米国
特許第４８７３６６４号に開示された不揮発性メモリに
適用した場合の回路図を、図５７の（Ｂ）に示す。この
ようなゲインセルタイプの不揮発性メモリセルは、書込
用トランジスタＴＲW、読出用トランジスタＴＲR、検出
用トランジスタＴＲS、及び、キャパシタ部ＦＣから構
成することができる。書込用トランジスタＴＲWの一方
のソース／ドレイン領域はビット線ＢＬに接続され、他
方のソース／ドレイン領域はキャパシタ部ＦＣの下部電
極に接続されている。検出用トランジスタＴＲSの一端
は所定の電位Ｖc cを有する配線（例えば、不純物層から
構成された電源線）に接続され、他端は読出用トランジ
スタＴＲRを介してビット線ＢＬに接続されている。更
には、キャパシタ部ＦＣの下部電極は、検出用トランジ
スタＴＲSのゲート電極に接続されている。
【００３２】このような構成の不揮発性メモリセルにお
いては、データの読み出し時、プレート線ＰＬにパルス
電圧を印加し、キャパシタ部ＦＣにおける分極反転の有
無に起因した蓄積電荷量に依存して、ディプレッション
型のＮＭＯＳＦＥＴから構成された検出用トランジスタ
ＴＲSの動作状態が制御される。即ち、ビット線ＢＬを
０ボルトにイコライズした後、読出用トランジスタＴＲ
Rをオン状態とすると、電源Ｖccから検出用トランジス
タＴＲS及び読出用トランジスタＴＲRを介して電流が流
れ、ビット線ＢＬに電位が現れるが、かかるビット線Ｂ
Ｌ上の電位は、不揮発性メモリセルに記憶されたデータ
に依存する。これによって、キャパシタ部ＦＣに記憶さ
れたデータが「１」であるか「０」であるかを知ること
ができる。即ち、キャパシタ部ＦＣにおける小さな蓄積
電荷に基づき、大きなビット線負荷を駆動することがで
きる。
【００３３】しかしながら、このような構成の不揮発性
メモリにおいては、１つの不揮発性メモリセル当たり、
３つのトランジスタが必要とされ、１ビット当たりのセ
ル面積が大幅に増加し、ビット当たりのコストが増加す
るという問題がある。
【００３４】また、データの読み出し時、プレート線Ｐ
Ｌにパルス電圧を印加した際、キャパシタ部を構成す
る、プレート線ＰＬに接続された上部電極と、検出用ト
ランジスタＴＲSのゲート電極に接続された下部電極と
の間に十分な電位差が生じないと、キャパシタ部ＦＣに
分極反転が生じない。然るに、データの読み出し時、検
出用トランジスタＴＲSのゲート電極に接続された下部
電極は浮遊状態であり、その負荷容量は検出用トランジ
スタＴＲSのゲート容量分程度しかない。従って、プレ
ート線ＰＬにパルス電圧を印加した際、上部電極と下部
電極とのカップリングにより、下部電極の電位が大きく
上昇してしまい、上部電極と下部電極との間に十分なる
電界が形成されず、強誘電体層に分極反転が生じないと
いった問題がある。逆に、このようなカップリングによ
る下部電極の電位上昇を抑制するためには、下部電極に
キャパシタ部ＦＣの数倍程度の負荷容量を追加する必要
があり、そのためには、別途、キャパシタを追加しなけ
ればならなくなる。しかしながら、これでは、セル面積
が大幅に増加してしまう。
【００３５】従って、本発明の第１の目的は、最小加工
寸法に制限されずに大容量化を図ることができ、より一
層、高集積化された強誘電体型不揮発性半導体メモリを
提供することにある。また、本発明の第２の目的は、ア
ドレス選択における駆動配線数を削減することで周辺回
路の縮小を図ることができる強誘電体型不揮発性半導体
メモリを提供することにある。
【００３６】更に、本発明の第３の目的は、メモリセル
の縮小と周辺回路の削減とを両立させることができ、デ
バイス全体として整合のとれた集積度向上が可能になる
強誘電体型不揮発性半導体メモリを提供することにあ
る。
【００３７】また、本発明の第４の目的は、強誘電体層
を構成する強誘電体材料の反転電圧が負の温度特性を有
するといった特性、即ち、強誘電体型不揮発性半導体メ
モリの抗電圧の負の温度依存性に対する対策を備え、要
求される温度範囲での動作を確実に保証し得る強誘電体
型不揮発性半導体メモリを提供することにある。
【００３８】更に、本発明の第５の目的は、１ビット当
たりの面積が縮小することができ、しかも、記憶された
データを確実に読み出すことができる、即ち、十分なセ
ンス信号量を得ることを可能にする、所謂ゲインセルタ
イプの強誘電体型不揮発性半導体メモリを提供すること
にある。
【００３９】また、本発明の第６の目的は、より一層、
高集積化され、しかも、ディスターブ耐性に優れ、高速
動作、低消費電力を可能とする強誘電体型不揮発性半導
体メモリ及びその駆動方法を提供することにある。
【００４０】
【課題を解決するための手段】上記の第１〜第３の目的
を達成するための本発明の第１の態様に係る強誘電体型
不揮発性半導体メモリは、（Ａ）ビット線と、（Ｂ）選
択用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ
≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧
２）のメモリユニットと、（Ｄ）Ｍ×Ｎ本のプレート
線、から成り、Ｎ個のメモリユニットは、層間絶縁層を
介して積層されており、各メモリセルは、第１の電極と
強誘電体層と第２の電極とから成り、各メモリユニット
において、メモリセルの第１の電極は共通であり、該共
通の第１の電極は、選択用トランジスタを介してビット
線に接続され、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）
のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，
２・・・Ｍ）のメモリセルの第２の電極は、第［（ｎ−
１）Ｍ＋ｍ］番目のプレート線に接続されていることを
特徴とする。
【００４１】上記の第１〜第３の目的を達成するための
本発明の第２の態様に係る強誘電体型不揮発性半導体メ
モリは、選択用トランジスタの構成、プレート線の構成
が、本発明の第１の態様に係る強誘電体型不揮発性半導
体メモリと相違している。即ち、本発明の第２の態様に
係る強誘電体型不揮発性半導体メモリは、（Ａ）ビット
線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジス
タと、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリ
セルから構成された、Ｎ個のメモリユニットと、（Ｄ）
Ｍ本のプレート線、から成り、各メモリセルは、第１の
電極と強誘電体層と第２の電極とから成り、各メモリユ
ニットにおいて、メモリセルの第１の電極は共通であ
り、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユ
ニットにおける共通の第１の電極は、第ｎ番目の選択用
トランジスタを介してビット線に接続され、第ｎ番目の
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、メモリユニッ
ト間で共通とされた第ｍ番目のプレート線に接続されて
いることを特徴とする。
【００４２】尚、第２の態様に係る強誘電体型不揮発性
半導体メモリの好ましい形態においては、Ｎ個のメモリ
ユニットは層間絶縁層を介して積層されていることが望
ましい。
【００４３】上記の第１〜第３の目的を達成するための
本発明の第３の態様に係る強誘電体型不揮発性半導体メ
モリは、第２の電極の構成が、本発明の第２の態様に係
る強誘電体型不揮発性半導体メモリと相違している。即
ち、本発明の第３の態様に係る強誘電体型不揮発性半導
体メモリは、（Ａ）ビット線と、（Ｂ）２Ｎ個（但し、
Ｎ≧１）の選択用トランジスタと、（Ｃ）それぞれがＭ
個（但し、Ｍ≧２）のメモリセルから構成された、２Ｎ
個のメモリユニットと、（Ｄ）Ｍ本のプレート線、から
成り、各メモリセルは、第１の電極と強誘電体層と第２
の電極とから成り、各メモリユニットにおいて、メモリ
セルの第１の電極は共通であり、第（２ｎ−１）番目
（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおけ
る共通の第１の電極は、第（２ｎ−１）番目の選択用ト
ランジスタを介してビット線に接続され、第２ｎ番目の
メモリユニットにおける共通の第１の電極は、第２ｎ番
目の選択用トランジスタを介してビット線に接続され、
第（２ｎ−１）番目のメモリユニットを構成する第ｍ番
目（但し、ｍ＝１，２・・・Ｍ）のメモリセルと、第２
ｎ番目のメモリユニットを構成する第ｍ番目のメモリセ
ルは、第２の電極を共有しており、該共有された第ｍ番
目の第２の電極は第ｍ番目のプレート線に接続されてい
ることを特徴とする。
【００４４】上記の第１〜第３の目的を達成するための
本発明の第４の態様に係る強誘電体型不揮発性半導体メ
モリは、（Ａ−１）第１のビット線と、（Ｂ−１）Ｎ個
（但し、Ｎ≧１）の第１の選択用トランジスタと、（Ｃ
−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリ
セルから構成された、Ｎ個の第１のサブメモリユニット
と、（Ｄ−１）Ｎ個の第１のサブメモリユニット間にお
いて、Ｎ個の第１のサブメモリユニットのそれぞれを構
成する第１のメモリセルで共通とされたＭ本のプレート
線、から成る第１のメモリユニット、並びに、（Ａ−
２）第２のビット線と、（Ｂ−２）Ｎ個の第２の選択用
トランジスタと、（Ｃ−２）それぞれがＭ個の第２のメ
モリセルから構成された、Ｎ個の第２のサブメモリユニ
ットと、（Ｄ−２）Ｎ個の第２のサブメモリユニット間
において、Ｎ個の第２のサブメモリユニットのそれぞれ
を構成する第２のメモリセルで共通とされ、且つ、前記
第１のメモリユニットを構成するＭ本のプレート線と共
通のＭ本のプレート線、から成る第２のメモリユニット
から構成され、第１のサブメモリユニットは、層間絶縁
層を介して、第２のサブメモリユニットと積層されてお
り、各メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、第１のメモリユニットにおいて、第ｎ
番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリ
ユニットを構成する第１のメモリセルの第１の電極は、
第ｎ番目の第１のサブメモリユニットにおいて共通であ
り、該共通の第１の電極は、第ｎ番目の第１の選択用ト
ランジスタを介して第１のビット線に接続され、第ｍ番
目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルの
第２の電極は共通の第ｍ番目のプレート線に接続されて
おり、第２のメモリユニットにおいて、第ｎ番目の第２
のサブメモリユニットを構成する第２のメモリセルの第
１の電極は、第ｎ番目の第２のサブメモリユニットにお
いて共通であり、該共通の第１の電極は、第ｎ番目の第
２の選択用トランジスタを介して第２のビット線に接続
され、第ｍ番目の第２のメモリセルの第２の電極は共通
の第ｍ番目のプレート線に接続されていることを特徴と
する。
【００４５】上記の第１〜第３の目的を達成するための
本発明の第５の態様に係る強誘電体型不揮発性半導体メ
モリは、第２の電極の構成が、本発明の第４の態様に係
る強誘電体型不揮発性半導体メモリと相違している。即
ち、本発明の第５の態様に係る強誘電体型不揮発性半導
体メモリは、（Ａ−１）第１のビット線と、（Ｂ−１）
Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメ
モリセルから構成された、Ｎ個の第１のサブメモリユニ
ットと、（Ｄ−１）Ｎ個の第１のサブメモリユニット間
において、Ｎ個の第１のサブメモリユニットのそれぞれ
を構成する第１のメモリセルで共通とされたＭ本のプレ
ート線、から成る第１のメモリユニット、並びに、（Ａ
−２）第２のビット線と、（Ｂ−２）Ｎ個の第２の選択
用トランジスタと、（Ｃ−２）それぞれがＭ個の第２の
メモリセルから構成された、Ｎ個の第２のサブメモリユ
ニットと、（Ｄ−２）Ｎ個の第２のサブメモリユニット
間において、Ｎ個の第２のサブメモリユニットのそれぞ
れを構成する第２のメモリセルで共通とされ、且つ、前
記第１のメモリユニットを構成するＭ本のプレート線と
共通のＭ本のプレート線、から成る第２のメモリユニッ
トから構成され、各メモリセルは、第１の電極と強誘電
体層と第２の電極とから成り、第１のメモリユニットに
おいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１
のサブメモリユニットを構成する第１のメモリセルの第
１の電極は、第ｎ番目の第１のサブメモリユニットにお
いて共通であり、該共通の第１の電極は、第ｎ番目の第
１の選択用トランジスタを介して第１のビット線に接続
され、第２のメモリユニットにおいて、第ｎ番目の第２
のサブメモリユニットを構成する第２のメモリセルの第
１の電極は、第ｎ番目の第２のサブメモリユニットにお
いて共通であり、該共通の第１の電極は、第ｎ番目の第
２の選択用トランジスタを介して第２のビット線に接続
され、第１のメモリユニットにおける第ｎ番目の第１の
サブメモリユニットを構成する第ｍ番目（但し、ｍ＝
１，２・・・Ｍ）の第１のメモリセルと、第２のメモリ
ユニットにおける第ｎ番目の第２のサブメモリユニット
を構成する第ｍ番目の第２のメモリセルは、第２の電極
を共有しており、該共有された第２の電極は第ｍ番目の
プレート線に接続されていることを特徴とする。
【００４６】本発明の本発明の第４の態様若しくは第５
の態様に係る強誘電体型不揮発性半導体メモリにおいて
は、第１のビット線及び第２のビット線は同一のセンス
アンプに接続されていることが好ましい。そして、この
場合、第ｎ番目の第１の選択用トランジスタと、第ｎ番
目の第２の選択用トランジスタとは、同一のワード線に
接続されていてもよいし、異なるワード線に接続されて
いてもよい。強誘電体型不揮発性半導体メモリの駆動方
法に依り、１つのメモリセルに１ビットを記憶させるこ
ともできるし、対となったメモリセルに相補的なデータ
を記憶させることもできる。
【００４７】本発明の本発明の第１の態様若しくは第２
の態様に係る強誘電体型不揮発性半導体メモリにおいて
は、Ｍ≧２を満足すればよく、実際的なＭの値として、
例えば、２のべき数（２，４，８・・・）を挙げること
ができる。また、Ｎ≧２を満足すればよく、実際的なＮ
の値として、例えば、２のべき数（２，４，８・・・）
を挙げることができる。
【００４８】また、本発明の本発明の第３の態様〜第５
の態様に係る強誘電体型不揮発性半導体メモリにおいて
は、Ｍ≧２を満足すればよく、実際的なＭの値として、
例えば、２のべき数（２，４，８・・・）を挙げること
ができる。また、Ｎ≧１を満足すればよく、実際的なＮ
の値として、例えば、１あるいは２のべき数（２，４，
８・・・）を挙げることができる。
【００４９】本発明の第１の態様〜第５の態様に係る強
誘電体型不揮発性半導体メモリにおいては、複数のメモ
リセルに１つの選択用トランジスタを共有させる。そし
て、メモリユニットあるいはサブメモリユニットを三次
元積層構造とすることにより、半導体基板表面を占有す
るトランジスタの数に制約されることが無くなり、従来
の強誘電体型不揮発性半導体メモリに比べて飛躍的に記
憶容量を増大させることができ、ビット記憶単位の実効
占有面積を大幅に縮小することが可能となる。
【００５０】本発明の第２の態様〜第５の態様に係る強
誘電体型不揮発性半導体メモリにおいては、更には、ロ
ー方向のアドレス選択は選択用トランジスタとプレート
線とによって構成された二次元マトリクスにて行う。例
えば、８個の選択用トランジスタとプレート線８本とで
ローアドレスの選択単位を構成すれば、１６個のデコー
ダ／ドライバ回路で、例えば、６４ビットのメモリセル
を選択することができる。従って、強誘電体型不揮発性
半導体メモリの集積度が従来と同等でも、記憶容量は４
倍とすることができる。また、アドレス選択における周
辺回路や駆動配線数を削減することができる。
【００５１】本発明の第１の態様〜第５の態様に係る強
誘電体型不揮発性半導体メモリにおいては、メモリユニ
ットあるいはサブメモリユニットを２層構成、４層構
成、８層構成等の２p層構成（ｐ＝１，２，３・・・）
とすることが好ましい。
【００５２】本発明の第１の態様及び第２の態様に係る
強誘電体型不揮発性半導体メモリの好ましい形態におい
ては、上方に位置するメモリユニットのメモリセルを構
成する強誘電体層の結晶化温度は、下方に位置するメモ
リユニットのメモリセルを構成する強誘電体層の結晶化
温度よりも低いことが好ましく、本発明の第３の態様に
係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧
２の場合、上方に位置するメモリユニットの組のメモリ
セルを構成する強誘電体層の結晶化温度は、下方に位置
するメモリユニットの組のメモリセルを構成する強誘電
体層の結晶化温度よりも低いことが好ましく、本発明の
第４の態様〜第５の態様に係る強誘電体型不揮発性半導
体メモリにおいては、上方に位置するサブメモリユニッ
トのメモリセルを構成する強誘電体層の結晶化温度は、
下方に位置するサブメモリユニットのメモリセルを構成
する強誘電体層の結晶化温度よりも低いことが好まし
い。
【００５３】上記の第１の目的を達成するための本発明
の第６の態様に係る強誘電体型不揮発性半導体メモリ
は、第１の電極と強誘電体層と第２の電極とから成るメ
モリセルが、層間絶縁層を介して積層されて成る強誘電
体型不揮発性半導体メモリであって、上方に位置するメ
モリセルを構成する強誘電体層の結晶化温度は、下方に
位置するメモリセルを構成する強誘電体層の結晶化温度
よりも低いことを特徴とする。
【００５４】本発明の第６の態様に係る強誘電体型不揮
発性半導体メモリにおいては、メモリセルを、例えば２
層構成、４層構成、８層構成等の２p層構成（ｐ＝１，
２，３・・・）とすることができる。
【００５５】本発明の第６の態様、若しくは、本発明の
第１の態様〜第５の態様に係る強誘電体型不揮発性半導
体メモリにおける好ましい態様において、メモリセルを
構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折
装置や表面走査型電子顕微鏡を用いて調べることができ
る。具体的には、例えば、強誘電体材料層を形成した
後、強誘電体材料層の結晶化を行うための熱処理温度を
種々変えて結晶化促進のための熱処理を行い、熱処理後
の強誘電体材料層のＸ線回折分析を行い、強誘電体材料
に特有の回折パターン強度（回折ピークの高さ）を評価
することによって、強誘電体層の結晶化温度を求めるこ
とができる。
【００５６】ところで、後述するキャパシタ部や、メモ
リユニット、サブメモリユニットが積層された構成を有
する強誘電体型不揮発性半導体メモリを製造する場合、
強誘電体層、あるいは、強誘電体層を構成する強誘電体
薄膜の結晶化のために、熱処理（結晶化熱処理と呼ぶ）
を積層されたキャパシタ部やメモリユニット、サブメモ
リユニットの段数だけ行わなければならない。従って、
下段に位置するキャパシタ部やメモリユニット、サブメ
モリユニットほど、長時間の結晶化熱処理を受け、上段
に位置するほど、キャパシタ部やメモリユニット、サブ
メモリユニットは短時間の結晶化熱処理を受けることに
なる。それ故、上段に位置するキャパシタ部やメモリユ
ニット、サブメモリユニットに対して最適な結晶化熱処
理を施すと、下段に位置するキャパシタ部やメモリユニ
ット、サブメモリユニットは過度の熱負荷を受ける虞が
あり、下段に位置するキャパシタ部やメモリユニット、
サブメモリユニットの特性劣化が生じる虞がある。尚、
多段のキャパシタ部やメモリユニット、サブメモリユニ
ットを作製した後、一度で結晶化熱処理を行う方法も考
えられるが、結晶化の際に強誘電体層に大きな体積変化
が生じたり、各強誘電体層から脱ガスが生じる可能性が
高く、強誘電体層にクラックや剥がれが生じるといった
問題が発生し易い。
【００５７】本発明の第６の態様、若しくは、本発明の
第１の態様〜第５の態様に係る強誘電体型不揮発性半導
体メモリにおける好ましい態様において、上方に位置す
るキャパシタ部やメモリユニット、サブメモリユニット
を構成する強誘電体層の結晶化温度は、下方に位置する
キャパシタ部やメモリユニット、サブメモリユニットを
構成する強誘電体層の結晶化温度よりも低いので、積層
されたキャパシタ部やメモリユニット、サブメモリユニ
ットの段数だけ結晶化熱処理を行っても、下方に位置す
るキャパシタ部やメモリユニット、サブメモリユニット
を構成するメモリセルの特性劣化といった問題は生じな
い。また、各段におけるキャパシタ部やメモリユニッ
ト、サブメモリユニットを構成するメモリセルに対し
て、最適な条件での結晶化熱処理を行うことができ、特
性の優れた強誘電体型不揮発性半導体メモリを得ること
ができる。
【００５８】上記の第４の目的を達成するための本発明
の第７の態様に係る強誘電体型不揮発性半導体メモリ
は、強誘電体層を有するキャパシタ部を備えたメモリセ
ルが、複数、配列されて成るメモリユニットを備え、選
択されたメモリセルへのアクセス時、非選択のメモリセ
ルにディスターブが発生する構造を有する強誘電体型不
揮発性半導体メモリであって、キャパシタ部に接続さ
れ、出力が負の温度特性を有する電源電圧回路を備えて
いることを特徴とする。
【００５９】尚、本発明の第７の態様に係る強誘電体型
不揮発性半導体メモリに、好ましい形態を含む本発明の
第１の態様〜第６の態様に係る強誘電体型不揮発性半導
体メモリを適用することができる。
【００６０】このように、本発明の第７の態様に係る強
誘電体型不揮発性半導体メモリにあっては、キャパシタ
部に接続され、出力が負の温度特性を有する電源電圧回
路が備えられているので、動作温度が高くなり、抗電圧
が減少しても、電源電圧回路から出力される電圧も減少
する結果、（１／２）Ｖccの値が減少し、非選択のメモ
リセルにおけるキャパシタ部の電荷反転を防止すること
ができる。ここで、ディスターブとは、非選択のメモリ
セルのキャパシタ部の強誘電体層に対して、分極が反転
する方向に、即ち、保存されていたデータが劣化若しく
は破壊される方向に、電界が加わる現象を指す。
【００６１】本発明の第７の態様に係る強誘電体型不揮
発性半導体メモリにおいては、キャパシタ部の一端はビ
ット線に接続され、他端はプレート線に接続され、電源
電圧回路は、ビット線に接続され、若しくは、プレート
線に接続され、若しくは、ビット線及びプレート線に接
続されている構成とすることができる。
【００６２】本発明の第７の態様に係る強誘電体型不揮
発性半導体メモリにあっては、電源電圧回路は、（ａ）
参照電圧回路と、（ｂ）参照電圧回路から出力された参
照電圧が第１の入力部に入力される比較器と、（ｃ）比
較器からの出力電圧に従って、比較器からの出力電圧に
負のフィードバックをかける回路、例えば、比較器から
の出力電圧がゲート部に入力され、ドレイン領域が比較
器の第２の入力部及びキャパシタ部に接続されたＰＭＯ
Ｓ型ＦＥＴ、から成る構成とすることが望ましいが、電
源電圧回路を参照電圧回路のみから構成することも可能
である。尚、ＰＭＯＳ型ＦＥＴのドレイン領域がキャパ
シタ部に接続されているとは、具体的には、ビット線に
接続され、あるいは又、プレート線に接続され、あるい
は又、ビット線及びプレート線に接続されていることを
意味する。
【００６３】ここで、参照電圧回路は、一端が電源に接
続された第１の抵抗素子と、一端が第１の抵抗素子の他
端に接続され、他端が接地された第２の抵抗素子から成
り、第１の抵抗素子と第２の抵抗素子との接続部から参
照電圧が出力される構成とすることが、回路の簡素化の
観点から好ましい。
【００６４】そして、この場合、第１の抵抗素子及び第
２の抵抗素子は負の温度特性を有し（即ち、温度が上昇
するに従い、抵抗値が減少し）、第２の抵抗素子の抵抗
値の温度変化量の絶対値は、第１の抵抗素子の抵抗値の
温度変化量の絶対値よりも大きい構成とすることができ
る。ここで、抵抗値の温度変化量の絶対値とは、温度ｔ
1゜Ｃにおける電気抵抗値をｒ1、温度ｔ2゜Ｃ（ｔ2＞ｔ
1）における電気抵抗値をｒ2としたとき、｜ｒ2−ｒ1｜
で表すことができる。具体的には、第１の抵抗素子及び
第２の抵抗素子を抵抗体から構成することができる。よ
り具体的には、例えば、第１の抵抗素子は不純物がドー
プされた半導体層から成り、第２の抵抗素子は、第１の
抵抗素子を構成する半導体層の不純物濃度よりも低い濃
度の不純物がドープされた半導体層から成る構成；第１
の抵抗素子はＳｉ−Ｇｅ半導体層から成り、第２の抵抗
素子はＳｉ半導体層から成る構成とすることができる。
但し、第１の抵抗素子及び第２の抵抗素子は、これらの
構成に限定するものではない。尚、第１の抵抗素子及び
第２の抵抗素子は正の温度特性を有し（即ち、温度が上
昇するに従い、抵抗値が増加し）、第２の抵抗素子の抵
抗値の温度変化量の絶対値は、第１の抵抗素子の抵抗値
の温度変化量の絶対値よりも小さい構成とすることもで
きる。
【００６５】あるいは又、この場合、第１の抵抗素子は
抵抗体から成り、第２の抵抗素子は、ドレイン部とゲー
ト部が短絡された少なくとも１つのＰＭＯＳ型ＦＥＴ
（場合によっては、かかるＰＭＯＳ型ＦＥＴを直列に接
続した構造）から成る構成することもできる。
【００６６】あるいは又、この場合、第１の抵抗素子は
正の温度特性を有し（即ち、温度が上昇するに従い、抵
抗値が増加し）、第２の抵抗素子は負の温度特性を有す
る（即ち、温度が上昇するに従い、抵抗値が減少する）
構成とすることができる。具体的には、第１の抵抗素子
はゲート部が接地されたＰＭＯＳ型ＦＥＴから成り、第
２の抵抗素子は抵抗体から成る構成とすることができる
が、これらの構成に限定するものではない。
【００６７】上記の第４の目的を達成するための本発明
の第８の態様に係る強誘電体型不揮発性半導体メモリ
は、強誘電体層を有するキャパシタ部を備えたメモリセ
ルが、複数、配列されて成るメモリユニットを備え、選
択されたメモリセルへのアクセス時、非選択のメモリセ
ルにディスターブが発生する構造を有する強誘電体型不
揮発性半導体メモリであって、キャパシタ部の一端はビ
ット線に接続され、他端はプレート線に接続され、ビッ
ト線に接続された、クランプ電圧が負の温度特性を有す
るクランプ回路を備えていることを特徴とする。
【００６８】尚、本発明の第８の態様に係る強誘電体型
不揮発性半導体メモリに、好ましい形態を含む本発明の
第１の態様〜第６の態様に係る強誘電体型不揮発性半導
体メモリを適用することができる。また、本発明の第７
の態様に係る強誘電体型不揮発性半導体メモリと本発明
の第８の態様に係る強誘電体型不揮発性半導体メモリと
を組み合わせることもできる。
【００６９】このように、本発明の第８の態様に係る強
誘電体型不揮発性半導体メモリにあっては、クランプ電
圧が負の温度特性を有する（即ち、温度が上昇するに従
い、クランプ電圧が減少、あるいは低下する）クランプ
回路がビット線に接続されているので、動作温度が高く
なり、抗電圧が減少しても、ビット線の電圧（電位）が
低い電圧（電位）にクランプされる結果、非選択のキャ
パシタ部の電荷反転を防止することができる。
【００７０】本発明の第８の態様に係る強誘電体型不揮
発性半導体メモリにおいては、プレート線に接続された
電源電圧回路を更に備え、該電源電圧回路の出力は負の
温度特性を有する構成とすることができる。プレート線
に接続された電源電圧回路の構成としては、本発明の第
７の態様に係る強誘電体型不揮発性半導体メモリにおけ
るプレート線に接続された電源電圧回路の構成と同様と
することができる。
【００７１】本発明の第８の態様に係る強誘電体型不揮
発性半導体メモリにあっては、クランプ回路は、ドレイ
ン部とゲート部が短絡されたＰＭＯＳ型ＦＥＴを直列に
接続した構造を有する構成とすることが望ましいが、こ
れに限定するものではない。
【００７２】上記の第５の目的を達成するための本発明
の第９の態様に係る強誘電体型不揮発性半導体メモリ
は、（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、（Ｄ）Ｍ本のプレート線、から成
り、各メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、メモリユニットにおいて、メモリセル
の第１の電極は共通であり、該共通の第１の電極は、選
択用トランジスタを介してビット線に接続され、各メモ
リセルを構成する第２の電極はプレート線に接続されて
いる強誘電体型不揮発性半導体メモリであって、（Ｅ）
共通の第１の電極の電位変化を検出し、該検出結果をビ
ット線に電流又は電圧として伝達する信号検出回路、を
備えていることを特徴とする。
【００７３】本発明の第９の態様に係る強誘電体型不揮
発性半導体メモリにおいては、選択用トランジスタ及び
信号検出回路は半導体基板上に設けられており、メモリ
ユニットは半導体基板上に形成された絶縁層上に設けら
れていることが好ましい。尚、メモリユニットの数は１
であっても、２以上であってもよい。後者の場合、複数
のメモリユニットが、層間絶縁層を介して積層されてい
る構成とすることが好ましい。
【００７４】上記の第５の目的を達成するための本発明
の第１０の態様に係る強誘電体型不揮発性半導体メモリ
は、所謂ゲインセルタイプの強誘電体型不揮発性半導体
メモリであり、（Ａ）ビット線と、（Ｂ）書込用トラン
ジスタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルか
ら構成されたメモリユニットと、（Ｄ）Ｍ本のプレート
線、から成り、各メモリセルは、第１の電極と強誘電体
層と第２の電極とから成り、メモリユニットにおいて、
メモリセルの第１の電極は共通であり、該共通の第１の
電極は、書込用トランジスタを介してビット線に接続さ
れ、各メモリセルを構成する第２の電極はプレート線に
接続されている強誘電体型不揮発性半導体メモリであっ
て、（Ｅ）検出用トランジスタ、及び、（Ｆ）読出用ト
ランジスタ、を更に備え、検出用トランジスタの一端は
所定の電位を有する配線に接続され、他端は読出用トラ
ンジスタを介してビット線に接続され、各メモリセルに
記憶されたデータの読み出し時、読出用トランジスタが
導通状態とされ、各メモリセルに記憶されたデータに基
づき共通の第１の電極に生じた電位により、検出用トラ
ンジスタの動作が制御されることを特徴とする。
【００７５】上記の第５の目的を達成するための本発明
の第１１の態様に係る強誘電体型不揮発性半導体メモリ
は、所謂ゲインセルタイプの強誘電体型不揮発性半導体
メモリであり、（Ａ）ビット線と、（Ｂ）書込用トラン
ジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメ
モリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモ
リユニットと、（Ｄ）Ｎ個の選択用トランジスタと、
（Ｅ）Ｎ個のメモリユニットのそれぞれを構成するメモ
リセルで共通とされたＭ本のプレート線、から成り、各
メモリセルは、第１の電極と強誘電体層と第２の電極と
から成り、第ｎ番目（ｎ＝１，２・・・Ｎ）のメモリユ
ニットにおいて、メモリセルの第１の電極は共通であ
り、該共通の第１の電極は、第ｎ番目の選択用トランジ
スタ及び書込用トランジスタを介してビット線に接続さ
れ、（ｍ＝１，２・・・Ｍ）メモリセルを構成する第２
の電極は共通の第ｍ番目のプレート線に接続されている
強誘電体型不揮発性半導体メモリであって、（Ｆ）検出
用トランジスタ、及び、（Ｇ）読出用トランジスタ、を
更に備え、検出用トランジスタの一端は所定の電位を有
する配線に接続され、他端は読出用トランジスタを介し
てビット線に接続され、第ｎ番目のメモリユニットを構
成する各メモリセルに記憶されたデータの読み出し時、
第ｎ番目の選択用トランジスタ及び読出用トランジスタ
が導通状態とされ、各メモリセルに記憶されたデータに
基づき共通の第１の電極に生じた電位により、検出用ト
ランジスタの動作が制御されることを特徴とする。
【００７６】本発明の第１１の態様に係る強誘電体型不
揮発性半導体メモリにおいては、Ｎ≧２を満足すればよ
く、実際的なＮの値として、例えば２のべき数（２，
４，８・・・）を挙げることができる。
【００７７】本発明の第９の態様、第１０の態様若しく
は第１１の態様に係る強誘電体型不揮発性半導体メモリ
においては、Ｍの値は、２≦Ｍ≦１２８、好ましくは、
４≦Ｍ≦３２を満足することが望ましい。
【００７８】本発明の第１０の態様若しくは第１１の態
様に係る強誘電体型不揮発性半導体メモリにおいては、
例えば、シリコン半導体基板に各種のトランジスタを作
製し、かかる各種のトランジスタ上に絶縁層を形成し、
この絶縁層上にメモリセルを形成することが、セル面積
の縮小化といった観点から好ましい。場合によっては、
複数のメモリユニットを層間絶縁層を介して積層しても
よい。即ち、本発明の第１０の態様あるいは第１１の態
様に係る強誘電体型不揮発性半導体メモリに、更には、
メモリユニットの数が２以上である本発明の第９の態様
に係る強誘電体型不揮発性半導体メモリに、好ましい形
態を含む本発明の第１の態様〜第６の態様に係る強誘電
体型不揮発性半導体メモリを適用することができる。こ
こで、絶縁層あるいは層間絶縁層を構成する材料とし
て、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ
Ｎ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、
ＢＳＧ及びＬＴＯを例示することができる。更には、本
発明の第９の態様、第１０の態様若しくは第１１の態様
に係る強誘電体型不揮発性半導体メモリと、本発明の第
７の態様若しくは第８の態様に係る強誘電体型不揮発性
半導体メモリとを組み合わせることもできる。
【００７９】本発明の第１０の態様に係る強誘電体型不
揮発性半導体メモリの具体的な構成として、各種のトラ
ンジスタをＦＥＴから構成する場合、書込用トランジス
タの一方のソース／ドレイン領域はビット線に接続さ
れ、他方のソース／ドレイン領域は共通の第１の電極に
接続され、検出用トランジスタの一方のソース／ドレイ
ン領域は、所定の電位を有する配線（例えば、不純物層
から構成された電源線）に接続され、他方のソース／ド
レイン領域は、読出用トランジスタの一方のソース／ド
レイン領域に接続され、読出用トランジスタの他方のソ
ース／ドレイン領域はビット線に接続され、更に、共通
の第１の電極（あるいは、書込用トランジスタの他方の
ソース／ドレイン領域）は、検出用トランジスタのゲー
ト電極に接続されている構成とすることができる。尚、
検出用トランジスタの他方のソース／ドレイン領域が読
出用トランジスタの一方のソース／ドレイン領域に接続
された構成には、検出用トランジスタの他方のソース／
ドレイン領域と読出用トランジスタの一方のソース／ド
レイン領域とが１つのソース／ドレイン領域を占める構
成が包含される。
【００８０】本発明の第１１の態様に係る強誘電体型不
揮発性半導体メモリの具体的な構成として、各種のトラ
ンジスタをＦＥＴから構成する場合、書込用トランジス
タの一方のソース／ドレイン領域はビット線に接続さ
れ、他方のソース／ドレイン領域は、Ｎ個の選択用トラ
ンジスタのそれぞれの一方のソース／ドレイン領域に接
続され、第ｎ番目の選択用トランジスタの他方のソース
／ドレイン領域は、第ｎ番目のメモリユニットを構成す
る共通の第１の電極に接続され、検出用トランジスタの
一方のソース／ドレイン領域は、所定の電位を有する配
線に接続され、他方のソース／ドレイン領域は、読出用
トランジスタの一方のソース／ドレイン領域に接続さ
れ、読出用トランジスタの他方のソース／ドレイン領域
はビット線に接続され、更に、各メモリユニットを構成
する共通の第１の電極（あるいは、書込用トランジスタ
の他方のソース／ドレイン領域）は、検出用トランジス
タのゲート電極に接続されている構成とすることができ
る。尚、検出用トランジスタの他方のソース／ドレイン
領域が読出用トランジスタの一方のソース／ドレイン領
域に接続された構成には、検出用トランジスタの他方の
ソース／ドレイン領域と読出用トランジスタの一方のソ
ース／ドレイン領域とが１つのソース／ドレイン領域を
占める構成が包含される。
【００８１】本発明の第９の態様に係る強誘電体型不揮
発性半導体メモリにおいては、１つの選択用トランジス
タと信号検出回路とに対して、Ｍ個のメモリセルが設け
られているが故に、１ビット当たりのセル面積を減少さ
せることができる。また、本発明の第１０の態様に係る
強誘電体型不揮発性半導体メモリにおいては、１つの書
込用トランジスタと１つの検出用トランジスタと１つの
読出用トランジスタに対して、Ｍ個のメモリセルが設け
られているが故に、１ビット当たりのセル面積を減少さ
せることができる。更には、本発明の第１１の態様に係
る強誘電体型不揮発性半導体メモリにおいては、１つの
書込用トランジスタと１つの検出用トランジスタと１つ
の読出用トランジスタとＮ個の選択用トランジスタに対
して、Ｍ×Ｎ個のメモリセルが設けられているが故に、
１ビット当たりのセル面積を一層減少させることができ
る。しかも、共通の第１の電極の電位変化を信号検出回
路によって検出し、あるいは又、各メモリセルに記憶さ
れたデータに基づき共通の第１の電極に生じた電位によ
り検出用トランジスタの動作が制御されるが、第１の電
極はＭ個のメモリセルに共通であるが故に、第１の電極
に一種の追加の負荷容量が付加された状態となってい
る。その結果、データの読み出し時、プレート線に電圧
を印加した際、第１の電極の電位上昇を抑制することが
でき、第１の電極と第２の電極との間に十分な電位差が
生じる結果、強誘電体層に確実に分極反転が発生する。
【００８２】上記の第６の目的を達成するための本発明
の第１の態様に係る強誘電体型不揮発性半導体メモリの
駆動方法は、（Ａ−１）第１のビット線と、（Ｂ−１）
Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメ
モリセルから構成された、Ｎ個の第１のサブメモリユニ
ットと、（Ｄ−１）Ｎ個の第１のサブメモリユニット間
において、Ｎ個の第１のサブメモリユニットのそれぞれ
を構成する第１のメモリセルで共通とされたＭ本のプレ
ート線、から成る第１のメモリユニット、並びに、（Ａ
−２）第２のビット線と、（Ｂ−２）Ｎ個の第２の選択
用トランジスタと、（Ｃ−２）それぞれがＭ個の第２の
メモリセルから構成された、Ｎ個の第２のサブメモリユ
ニットと、（Ｄ−２）Ｎ個の第２のサブメモリユニット
間において、Ｎ個の第２のサブメモリユニットのそれぞ
れを構成する第２のメモリセルで共通とされ、且つ、前
記第１のメモリユニットを構成するＭ本のプレート線と
共通のＭ本のプレート線、から成る第２のメモリユニッ
トから構成され、各メモリセルは、第１の電極と強誘電
体層と第２の電極とから成り、第１のメモリユニットに
おいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１
のサブメモリユニットを構成する第１のメモリセルの第
１の電極は、第ｎ番目の第１のサブメモリユニットにお
いて共通であり、該共通の第１の電極は、第ｎ番目の第
１の選択用トランジスタを介して第１のビット線に接続
され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１の
メモリセルの第２の電極は共通の第ｍ番目のプレート線
に接続されており、第２のメモリユニットにおいて、第
ｎ番目の第２のサブメモリユニットを構成する第２のメ
モリセルの第１の電極は、第ｎ番目の第２のサブメモリ
ユニットにおいて共通であり、該共通の第１の電極は、
第ｎ番目の第２の選択用トランジスタを介して第２のビ
ット線に接続され、第ｍ番目の第２のメモリセルの第２
の電極は共通の第ｍ番目のプレート線に接続されている
強誘電体型不揮発性半導体メモリの駆動方法であって、
プレート線を共有した第１のサブメモリユニットにおけ
る第１のメモリセル及び第２のサブメモリユニットにお
ける第２のメモリセルに記憶されたデータの読み出し及
びデータの再書き込みを、１回のプレート線の電位立ち
上げ及び電位立ち下げにて行うことを特徴とする。
【００８３】本発明の第１の態様に係る強誘電体型不揮
発性半導体メモリの駆動方法（以下、本発明の第１の態
様に係る駆動方法と略称する）においては、第１のビッ
ト線と第２のビット線との間に、第１のメモリセル及び
第２のメモリセルのそれぞれに記憶されたデータをラッ
チするための２Ｎ個のラッチ回路が設けられており、第
（２ｎ−１）番目のラッチ回路にラッチされたデータに
基づき、第ｎ番目の第１のサブメモリユニットを構成す
る第１のメモリセルへのデータの再書き込みを行い、第
２ｎ番目のラッチ回路にラッチされたデータに基づき、
第ｎ番目の第２のサブメモリユニットを構成する第２の
メモリセルへのデータの再書き込みを行う構成とするこ
とができる。即ち、プレート線を共有した（即ち、対と
なった）第ｎ番目の第１のサブメモリユニットを構成す
る第１のメモリセル及び第ｎ番目の第２のサブメモリユ
ニットを構成する第２のメモリセルのそれぞれに、１ビ
ットを記憶することができ、これによって、強誘電体型
不揮発性半導体メモリの高集積化を図ることができる。
尚、このような構成の本発明の第１の態様に係る駆動方
法を、本発明の第１の構成に係る駆動方法と呼ぶ。
【００８４】本発明の第１の構成に係る駆動方法におい
ては、第１のメモリセルに記憶されたデータの読み出し
を行うとき、第１の選択用トランジスタをオン状態と
し、第２の選択用トランジスタをオフ状態とし、且つ、
第２のビット線に参照電位を印加し、第２のメモリセル
に記憶されたデータの読み出しを行うとき、第２の選択
用トランジスタをオン状態とし、第１の選択用トランジ
スタをオフ状態とし、且つ、第１のビット線に参照電位
を印加する構成とすることができる。
【００８５】尚、本発明の第１の構成に係る駆動方法に
おいては、選択用トランジスタがオフ状態において、プ
レート線を共有した第１のサブメモリユニットにおける
第１のメモリセル及び第２のサブメモリユニットにおけ
る第２のメモリセルに記憶されたデータの読み出し及び
データの再書き込みを行うために、プレート線の電位立
ち上げを行い、その後、選択用トランジスタをオン状態
とすることが望ましい。また、プレート線を共有した第
１のサブメモリユニットにおける第１のメモリセル及び
第２のサブメモリユニットにおける第２のメモリセルに
記憶されたデータの読み出しを行った後、データをラッ
チ回路にラッチし、一旦、これらのメモリセルに２値デ
ータの一方（例えば、データ「０」）を書き込み、その
後、プレート線の電位立ち下げを行い、次いで、これら
のメモリセルへのデータ（例えば、データ「１」）の再
書き込みを行うことが望ましい。
【００８６】あるいは又、本発明の第１の態様に係る駆
動方法においては、Ｎ≧２であり、第１のビット線と第
２のビット線との間には、第１のメモリセル及び第２の
メモリセルに記憶されたデータをラッチするためのＮ個
のラッチ回路が設けられており、第ｎ番目のラッチ回路
にラッチされたデータに基づき、第ｎ番目の第１のサブ
メモリユニットを構成する第１のメモリセル及び第ｎ番
目の第２のサブメモリユニットを構成する第２のメモリ
セルへのデータの再書き込みを行う構成とすることがで
きる。即ち、プレート線を共有した（即ち、対となっ
た）第ｎ番目の第１のサブメモリユニットを構成する第
１のメモリセル及び第ｎ番目の第２のサブメモリユニッ
トを構成する第２のメモリセルに、相補的なデータ構成
の１ビットを記憶することができる。尚、このような構
成の本発明の第１の態様に係る駆動方法を、本発明の第
２の構成に係る駆動方法と呼ぶ。
【００８７】本発明の第２の構成に係る駆動方法におい
ては、第ｎ番目の第１のサブメモリユニットを構成する
第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリ
セルと、第ｎ番目の第２のサブメモリユニットを構成す
る第ｍ番目の第２のメモリセルとは、対となって相補的
なデータを記憶する構成とすることができる。
【００８８】尚、本発明の第２の構成に係る駆動方法に
おいても、選択用トランジスタがオフ状態において、プ
レート線を共有した第１のサブメモリユニットにおける
第１のメモリセル及び第２のサブメモリユニットにおけ
る第２のメモリセルに記憶されたデータの読み出し及び
データの再書き込みを行うために、プレート線の電位立
ち上げを行い、その後、選択用トランジスタをオン状態
とすることが望ましい。また、プレート線を共有した第
１のサブメモリユニットにおける第１のメモリセル及び
第２のサブメモリユニットにおける第２のメモリセルに
記憶されたデータの読み出しを行った後、データをラッ
チ回路にラッチし、一旦、これらのメモリセルに２値デ
ータの一方（例えば、データ「０」）を書き込み、その
後、プレート線の電位立ち下げを行い、次いで、これら
のメモリセルへのデータ（例えば、データ「１」）の再
書き込みを行うことが望ましい。
【００８９】上記の第６の目的を達成するための本発明
の第１２の態様に係る強誘電体型不揮発性半導体メモリ
は、（Ａ−１）第１のビット線と、（Ｂ−１）Ｎ個（但
し、Ｎ≧１）の第１の選択用トランジスタと、（Ｃ−
１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセ
ルから構成された、Ｎ個の第１のサブメモリユニット
と、（Ｄ−１）Ｎ個の第１のサブメモリユニット間にお
いて、Ｎ個の第１のサブメモリユニットのそれぞれを構
成する第１のメモリセルで共通とされたＭ本のプレート
線、から成る第１のメモリユニット、並びに、（Ａ−
２）第２のビット線と、（Ｂ−２）Ｎ個の第２の選択用
トランジスタと、（Ｃ−２）それぞれがＭ個の第２のメ
モリセルから構成された、Ｎ個の第２のサブメモリユニ
ットと、（Ｄ−２）Ｎ個の第２のサブメモリユニット間
において、Ｎ個の第２のサブメモリユニットのそれぞれ
を構成する第２のメモリセルで共通とされ、且つ、前記
第１のメモリユニットを構成するＭ本のプレート線と共
通のＭ本のプレート線、から成る第２のメモリユニット
から構成され、各メモリセルは、第１の電極と強誘電体
層と第２の電極とから成り、第１のメモリユニットにお
いて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１の
サブメモリユニットを構成する第１のメモリセルの第１
の電極は、第ｎ番目の第１のサブメモリユニットにおい
て共通であり、該共通の第１の電極は、第ｎ番目の第１
の選択用トランジスタを介して第１のビット線に接続さ
れ、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメ
モリセルの第２の電極は共通の第ｍ番目のプレート線に
接続されており、第２のメモリユニットにおいて、第ｎ
番目の第２のサブメモリユニットを構成する第２のメモ
リセルの第１の電極は、第ｎ番目の第２のサブメモリユ
ニットにおいて共通であり、該共通の第１の電極は、第
ｎ番目の第２の選択用トランジスタを介して第２のビッ
ト線に接続され、第ｍ番目の第２のメモリセルの第２の
電極は共通の第ｍ番目のプレート線に接続されている強
誘電体型不揮発性半導体メモリであって、更に、第１の
ビット線と第２のビット線との間には、第１のメモリセ
ル及び第２のメモリセルに記憶されたデータをラッチす
るためのＰ個のラッチ回路が設けられていることを特徴
とする。
【００９０】本発明の第１２の態様に係る強誘電体型不
揮発性半導体メモリにおいては、Ｎ≧１であり、Ｐ＝２
Ｎを満たす構成とすることができる。尚、このような構
成の本発明の強誘電体型不揮発性半導体メモリを、本発
明の第１２Ａの態様に係る強誘電体型不揮発性半導体メ
モリと呼ぶ。このような構成とすることで、本発明の第
１の構成に係る駆動方法を実行することができる。尚、
本発明の第１２Ａの態様に係る強誘電体型不揮発性半導
体メモリにおいては、第（２ｎ−１）番目のラッチ回路
は、第ｎ番目の第１のサブメモリユニットを構成する第
１のメモリセルに記憶されたデータをラッチし、第２ｎ
番目のラッチ回路は、第ｎ番目の第２のサブメモリユニ
ットを構成する第２のメモリセルに記憶されたデータを
ラッチすることが好ましい。
【００９１】あるいは又、本発明の第１２の態様に係る
強誘電体型不揮発性半導体メモリにおいては、Ｎ≧２で
あり、Ｐ＝Ｎを満たす構成とすることができる。尚、こ
のような構成の本発明の強誘電体型不揮発性半導体メモ
リを、本発明の第１２Ｂの態様に係る強誘電体型不揮発
性半導体メモリと呼ぶ。このような構成とすることで、
本発明の第２の構成に係る駆動方法を実行することがで
きる。尚、本発明の第１２Ｂの態様に係る強誘電体型不
揮発性半導体メモリにおいては、第ｎ番目のラッチ回路
は、第ｎ番目の第１のサブメモリユニットを構成する第
１のメモリセル及び第ｎ番目の第２のサブメモリユニッ
トを構成する第２のメモリセルに記憶されたデータをラ
ッチすることが好ましい。
【００９２】上記の第６の目的を達成するための本発明
の第２の態様に係る強誘電体型不揮発性半導体メモリの
駆動方法（以下、本発明の第２の態様に係る駆動方法と
呼ぶ場合がある）は、（Ａ）ビット線と、（Ｂ）Ｎ個
（但し、Ｎ≧２）の選択用トランジスタと、（Ｃ）それ
ぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成され
た、Ｎ個のメモリユニットと、（Ｄ）Ｍ本のプレート
線、から成り、各メモリセルは、第１の電極と強誘電体
層と第２の電極とから成り、各メモリユニットにおい
て、メモリセルの第１の電極は共通であり、第ｎ番目
（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおけ
る共通の第１の電極は、第ｎ番目の選択用トランジスタ
を介してビット線に接続され、第ｎ番目のメモリユニッ
トにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の
メモリセルの第２の電極は、メモリユニット間で共通と
された第ｍ番目のプレート線に接続されている強誘電体
型不揮発性半導体メモリの駆動方法であって、Ｎ個のメ
モリユニットにおいて、プレート線を共有したメモリセ
ルに記憶されたデータの読み出し及びデータの再書き込
みを、１回のプレート線の電位立ち上げ及び電位立ち下
げにて行うことを特徴とする。
【００９３】上記の第６の目的を達成するための本発明
の第３の態様に係る強誘電体型不揮発性半導体メモリの
駆動方法（以下、本発明の第３の態様に係る駆動方法と
呼ぶ場合がある）は、（Ａ）ビット線と、（Ｂ）Ｎ個
（但し、Ｎ≧２）の選択用トランジスタと、（Ｃ）それ
ぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成され
た、Ｎ個のメモリユニットと、（Ｄ）Ｍ本のプレート
線、から成り、各メモリセルは、第１の電極と強誘電体
層と第２の電極とから成り、各メモリユニットにおい
て、メモリセルの第１の電極は共通であり、第ｎ番目
（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおけ
る共通の第１の電極は、第ｎ番目の選択用トランジスタ
を介してビット線に接続され、第ｎ番目のメモリユニッ
トにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の
メモリセルの第２の電極は、メモリユニット間で共通と
された第ｍ番目のプレート線に接続されている強誘電体
型不揮発性半導体メモリの駆動方法であって、Ｎ個のメ
モリユニットにおいて、プレート線を共有したメモリセ
ルに記憶されたデータの読み出しを、先ず、該プレート
線にパルスを与え、次いで、Ｎ個の選択用トランジスタ
を順次選択して行うことを特徴とする。
【００９４】本発明の第２の態様若しくは第３の態様に
係る駆動方法にあっては、Ｎ個のメモリユニットは層間
絶縁層を介して積層されていることが好ましい。そし
て、この場合、好ましい形態を含む本発明の第６の態様
に係る強誘電体型不揮発性半導体メモリを適用すること
ができる。
【００９５】上記の第６の目的を達成するための本発明
の第１３の態様に係る強誘電体型不揮発性半導体メモリ
は、（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の
選択用トランジスタと、（Ｃ）それぞれがＭ個（但し、
Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユ
ニットと、（Ｄ）Ｍ本のプレート線、から成り、各メモ
リセルは、第１の電極と強誘電体層と第２の電極とから
成り、各メモリユニットにおいて、メモリセルの第１の
電極は共通であり、第ｎ番目（但し、ｎ＝１，２・・・
Ｎ）のメモリユニットにおける共通の第１の電極は、第
ｎ番目の選択用トランジスタを介してビット線に接続さ
れ、第ｎ番目のメモリユニットにおいて、第ｍ番目（但
し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極
は、メモリユニット間で共通とされた第ｍ番目のプレー
ト線に接続されている強誘電体型不揮発性半導体メモリ
であって、更に、ビット線には、メモリセルに記憶され
たデータをラッチするため、少なくともＮ個のラッチ回
路が接続されていることを特徴とする。
【００９６】本発明の第１３の態様に係る強誘電体型不
揮発性半導体メモリにあっては、第ｎ番目（但し、ｎ＝
１，２・・・Ｎ）のラッチ回路は、第ｎ番目のメモリユ
ニットのそれぞれを構成するメモリセルに記憶されたデ
ータをラッチすることが好ましい。また、Ｎ個のメモリ
ユニットは層間絶縁層を介して積層されていることが望
ましい。
【００９７】尚、本発明の第１２の態様若しくは第１３
の態様の好ましい形態に係る強誘電体型不揮発性半導体
メモリに、好ましい形態を含む本発明の第１の態様〜第
６の態様に係る強誘電体型不揮発性半導体メモリを適宜
適用することができる。
【００９８】即ち、例えば、本発明の第１２Ａの態様に
係る強誘電体型不揮発性半導体メモリにおいては、一層
の高集積化を達成するために、強誘電体型不揮発性半導
体メモリを構成する第１のメモリユニットと、この強誘
電体型不揮発性半導体メモリと第１のビット線の延在す
る方向に隣接した強誘電体型不揮発性半導体メモリを構
成する第１のメモリユニットとを層間絶縁層を介して積
層し、強誘電体型不揮発性半導体メモリを構成する第２
のメモリユニットと、この強誘電体型不揮発性半導体メ
モリと第２のビット線の延在する方向に隣接した強誘電
体型不揮発性半導体メモリを構成する第２のメモリユニ
ットとを層間絶縁層を介して積層した構成とすることが
できる。
【００９９】また、例えば、本発明の第１２Ｂの態様に
係る強誘電体型不揮発性半導体メモリにおいては、一層
の高集積化を達成するために、第１のメモリユニットを
構成する第１のサブメモリユニットのそれぞれは層間絶
縁層を介して積層されており、第２のメモリユニットを
構成する第２のサブメモリユニットのそれぞれは層間絶
縁層を介して積層されている構成とすることができる。
あるいは又、第１のメモリユニットを構成する第１のサ
ブメモリユニットと第２のメモリユニットを構成する第
２のサブメモリユニットとは、層間絶縁層を介して積層
されている構成とすることもできる。
【０１００】あるいは又、本発明の第１２の態様若しく
は第１３の態様に係る強誘電体型不揮発性半導体メモリ
に、好ましい形態を含む本発明の第７の態様〜第１１の
態様に係る強誘電体型不揮発性半導体メモリを適用する
こともできる。
【０１０１】本発明の第１２の態様若しくは第１３の態
様に係る強誘電体型不揮発性半導体メモリあるいは又、
本発明の第２の態様若しくは第３の態様に係る駆動方法
において、Ｍ≧２を満足すればよく、実際的なＭの値と
して、例えば、２のべき数（２，４，８・・・）を挙げ
ることができる。また、本発明の第１２Ａの態様に係る
強誘電体型不揮発性半導体メモリあるいは第１の構成に
係る駆動方法では、Ｎ≧１を満足すればよく、実際的な
Ｎの値として、例えば、１、及び、２のべき数（２，
４，８・・・）を挙げることができる。また、本発明の
第１２Ｂの態様に係る強誘電体型不揮発性半導体メモリ
あるいは第２の構成に係る駆動方法では、Ｎ≧２を満足
すればよく、実際的なＮの値として、例えば２のべき数
（２，４，８・・・）を挙げることができる。
【０１０２】本発明の第１２の態様若しくは第１３の態
様に係る強誘電体型不揮発性半導体メモリあるいは強誘
電体型不揮発性半導体メモリの駆動方法におけるラッチ
回路は、周知のラッチ回路から構成すればよい。
【０１０３】本発明の第１２の態様に係る強誘電体型不
揮発性半導体メモリあるいは本発明の第１の態様に係る
駆動方法においては、第１及び第２の選択用トランジス
タに複数の第１及び第２のメモリセルが並列に接続され
ており、しかも、第１及び第２のメモリセルにおいてプ
レート線が共通化されているので、強誘電体型不揮発性
半導体メモリの高集積化を達成することができる。しか
も、本発明の第１の態様に係る駆動方法においては、プ
レート線を共有した第１のメモリセル及び第２のメモリ
セルに記憶されたデータの読み出し及びデータの再書き
込みを１回のプレート線の電位立ち上げ及び電位立ち下
げにて行うので、各メモリセルがディスターブを受ける
回数を少なくすることができるし、高速動作、低消費電
力が可能となる。また、本発明の第１２の態様若しくは
第１３の態様に係る強誘電体型不揮発性半導体メモリに
おいては、ラッチ回路を備えているので、メモリセルへ
のデータの再書き込み、あるいは又、第１及び第２のメ
モリセルへのデータの再書き込みを確実に行うことがで
きる。
【０１０４】本発明の第２の態様に係る駆動方法におい
ては、Ｎ個のメモリユニットにおいて、プレート線を共
有したメモリセルに記憶されたデータの読み出し及びデ
ータの再書き込みを、１回のプレート線の電位立ち上げ
及び電位立ち下げにて行うので、各メモリセルがディス
ターブを受ける回数を少なくすることができるし、高速
動作、低消費電力が可能となる。また、本発明の第３の
態様に係る駆動方法においては、Ｎ個のメモリユニット
において、プレート線を共有したメモリセルに記憶され
たデータの読み出しを、先ず、該プレート線にパルスを
与え、次いで、Ｎ個の選択用トランジスタを順次選択し
て行うので、各メモリセルがディスターブを受ける回数
を少なくすることができるし、高速動作、低消費電力が
可能となる。
【０１０５】本発明の強誘電体型不揮発性半導体メモリ
における強誘電体層を構成する材料として、ビスマス層
状化合物、より具体的には、Ｂｉ系層状構造ペロブスカ
イト型の強誘電体材料を挙げることができる。Ｂｉ系層
状構造ペロブスカイト型の強誘電体材料は、所謂不定比
化合物に属し、金属元素、アニオン（Ｏ等）元素の両サ
イトにおける組成ずれに対する寛容性がある。また、化
学量論的組成からやや外れたところで最適な電気的特性
を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+
（Ａm-1ＢmＯ3m +1）2-で表すことができる。ここで、
「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、
Ｃｄ等の金属から構成された群から選択された１種類の
金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、
Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若
しくは複数種の任意の比率による組み合わせを表す。ま
た、ｍは１以上の整数である。
【０１０６】あるいは又、強誘電体層を構成する材料
は、 （ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体層を構成する材料は、 ＢｉXＳｒYＴａ2Ｏd 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む強誘電体層を構成する材料には、Ｂｉの酸
化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸
化物が若干含まれている場合もあり得る。
【０１０７】あるいは又、強誘電体層を構成する材料
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。これらの各式で表される強
誘電体層を構成する材料の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、強誘電体層を構成する材料
として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2
ＰｂＴａ2Ｏ9等を例示することができるが、これらの場
合においても、各金属元素の比率は、結晶構造が変化し
ない程度に変化させ得る。即ち、金属元素及び酸素元素
の両サイトにおける組成ずれがあってもよい。
【０１０８】あるいは又、強誘電体層を構成する材料と
して、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰ
ｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコ
ン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、
０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物で
あるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸
化物であるＰＮＺＴといったＰＺＴ系化合物を挙げるこ
とができる。
【０１０９】以上に説明した強誘電体層を構成する材料
において、これらの組成を化学量論的組成から外すこと
によって、結晶化温度を変化させることが可能である。
【０１１０】本発明の第６の態様、若しくは、本発明の
第１の態様〜第５の態様及び第７の態様〜第１２の態様
に係る強誘電体型不揮発性半導体メモリにおける好まし
い態様においては、上述した強誘電体層を構成する材料
を適宜選択することによって、上方に位置するメモリセ
ルを構成する強誘電体層の結晶化温度を、下方に位置す
るメモリセルを構成する強誘電体層の結晶化温度よりも
低くすることができ、あるいは又、上方に位置するメモ
リユニットあるいはサブメモリユニットを構成するメモ
リセルの強誘電体層の結晶化温度を、下方に位置するメ
モリユニットあるいはサブメモリユニットを構成するメ
モリセルの強誘電体層の結晶化温度よりも低くすること
ができる。以下の表１に、強誘電体層を構成する代表的
な材料の結晶化温度を示すが、強誘電体層を構成する材
料をかかる材料に限定するものではない。
【０１１１】 ［表１］ 材料名 結晶化温度 Ｂｉ2ＳｒＴａ2Ｏ9 ７００〜８００゜Ｃ Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9 ６５０〜７５０゜Ｃ Ｂｉ4Ｔｉ3Ｏ12 ６００〜７００゜Ｃ Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3 ５５０〜６５０゜Ｃ ＰｂＴｉＯ3 ５００〜６００゜Ｃ
【０１１２】本発明の各種の態様の強誘電体型不揮発性
半導体メモリにおいては、強誘電体層の下に第１の電極
を形成し、強誘電体層の上に第２の電極を形成する構成
（即ち、第１の電極は下部電極に相当し、第２の電極は
上部電極に相当する）とすることもできるし、強誘電体
層の上に第１の電極を形成し、強誘電体層の下に第２の
電極を形成する構成（即ち、第１の電極は上部電極に相
当し、第２の電極は下部電極に相当する）とすることも
できる。プレート線は、第２の電極から延在している構
成とすることもできるし、第２の電極とは別途に形成さ
れ、第２の電極と接続された構成とすることもできる。
後者の場合、プレート線を構成する配線材料として、例
えばアルミニウムやアルミニウム系合金を例示すること
ができる。第１の電極が共通である構造として、具体的
には、ストライプ状の第１の電極を形成し、かかるスト
ライプ状の第１の電極の全面を覆うように強誘電体層を
形成する構成を挙げることができる。尚、このような構
造においては、第１の電極と強誘電体層と第２の電極の
重複領域がメモリセルあるいはキャパシタ部に相当す
る。第１の電極が共通である構造として、その他、第１
の電極の所定の領域に、それぞれの強誘電体層が形成さ
れ、強誘電体層上に第２の電極が形成された構造、ある
いは又、配線層の所定の表面領域に、それぞれの第１の
電極が形成され、かかるそれぞれの第１の電極上に強誘
電体層が形成され、強誘電体層上に第２の電極が形成さ
れた構造を挙げることができるが、これらの構成に限定
するものではない。
【０１１３】強誘電体層を得るためには、強誘電体薄膜
を形成した後の工程において、強誘電体薄膜をパターニ
ングすればよい。場合によっては、強誘電体薄膜のパタ
ーニングは不要である。強誘電体薄膜の形成は、例え
ば、ＭＯＣＶＤ法、パルスレーザアブレーション法、ス
パッタ法、ゾル−ゲル法といった強誘電体薄膜を構成す
る材料に適宜適した方法にて行うことができる。また、
強誘電体薄膜のパターニングは、例えば異方性イオンエ
ッチング（ＲＩＥ）法にて行うことができる。
【０１１４】本発明において、第１の電極及び第２の電
極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、
ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、
Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉ
の積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａ
の積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐ
ｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げるこ
とができる。ここで、Ｘの値は、０≦Ｘ＜２である。
尚、積層構造においては、「／」の前に記載された材料
が上層を構成し、「／」の後ろに記載された材料が下層
を構成する。第１の電極と第２の電極は、同じ材料から
構成されていてもよいし、同種の材料から構成されてい
てもよいし、異種の材料から構成されていてもよい。第
１の電極あるいは第２の電極を形成するためには、第１
の電極材料層あるいは第２の電極材料層を形成した後の
工程において、第１の電極材料層あるいは第２の電極材
料層をパターニングすればよい。第１の電極材料層ある
いは第２の電極材料層の形成は、例えばスパッタ法、反
応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あ
るいはパルスレーザアブレーション法といった第１の電
極材料層や第２の電極材料層を構成する材料に適宜適し
た方法にて行うことができる。また、第１の電極材料層
や第２の電極材料層のパターニングは、例えばイオンミ
ーリング法やＲＩＥ法にて行うことができる。
【０１１５】本発明において、層間絶縁層を構成する材
料として、酸化シリコン（ＳｉＯ2）、窒化シリコン
（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、Ｐ
ＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【０１１６】選択用トランジスタ（スイッチング用トラ
ンジスタ）や各種のトランジスタは、例えば、周知のＭ
ＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができ
る。ビット線を構成する材料として、不純物がドーピン
グされたポリシリコンや高融点金属材料を挙げることが
できる。共通の第１の電極と選択用トランジスタとの電
気的な接続は、共通の第１の電極と選択用トランジスタ
との間に形成された絶縁層に設けられた接続孔（コンタ
クトホール）を介して、あるいは又、かかる絶縁層に設
けられた接続孔（コンタクトホール）及び絶縁層上に形
成された配線層を介して行うことができる。尚、絶縁層
を構成する材料として、酸化シリコン（ＳｉＯ2）、窒
化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、Ｂ
ＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示すること
ができる。
【０１１７】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【０１１８】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第６の態様に係る強誘電体型不揮発性
半導体メモリ（以下、不揮発性メモリと略称する）に関
する。実施の形態１の不揮発性メモリの回路図を図１に
示し、模式的な一部断面図を図２に示す。尚、図１に
は、２つの不揮発性メモリＭ1，Ｍ2を示すが、これらの
不揮発性メモリは同じ回路である。以下の説明において
は、不揮発性メモリＭ1についての説明を行う。
【０１１９】この不揮発性メモリＭ1は、ビット線ＢＬ1
と、ＭＯＳ型ＦＥＴから構成された選択用トランジスタ
ＴＲ1と、Ｎ個（但し、Ｎ≧２であり、実施の形態１に
おいてはＮ＝２）のメモリユニットＭＵ11，ＭＵ12と、
プレート線から構成されている。メモリユニットＭＵ11
は、Ｍ個（但し、Ｍ≧２であり、実施の形態１において
はＭ＝４）のメモリセルＭＣ11m（ｍ＝１，２，３，
４）から構成されている。また、メモリユニットＭＵ12
も、Ｍ個（Ｍ＝４）のメモリセルＭＣ12m（ｍ＝１，
２，３，４）から構成されている。プレート線の数は、
Ｍ×Ｎ本（実施の形態１においては、８本）であり、Ｐ
Ｌ1m，ＰＬ2m（ｍ＝１，２，３，４）で表している。選
択用トランジスタＴＲ1のゲート電極に接続されたワー
ド線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続
されている。一方、各プレート線ＰＬ1m，ＰＬ2mは、プ
レート線デコーダ／ドライバＰＤに接続されている。
【０１２０】また、メモリユニットＭＵ11を構成する各
メモリセルＭＣ11mは、第１の電極２１と強誘電体層２
２と第２の電極２３とから成り、メモリユニットＭＵ12
を構成する各メモリセルＭＣ12mは、第１の電極３１と
強誘電体層３２と第２の電極３３とから成る。そして、
各メモリユニットＭＵ11，ＭＵ12において、メモリセル
ＭＣ11m，ＭＣ12mの第１の電極２１，３１は共通であ
る。この共通の第１の電極２１，３１を、便宜上、共通
ノードＣＮ11，ＣＮ12と呼ぶ。共通ノードＣＮ11，ＣＮ
12（共通の第１の電極２１，３１）は、選択用トランジ
スタＴＲ1を介してビット線ＢＬ1に接続されている。ま
た、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユ
ニットＭＵ11，ＭＵ12において、第ｍ番目（但し、ｍ＝
１，２・・・Ｍ）のメモリセルＭＣ11m，ＭＣ12mの第２
の電極２３，３３は、第［（ｎ−１）Ｍ＋ｍ］番目のプ
レート線ＰＬ1m，ＰＬ2mに接続されている。具体的に
は、メモリユニットＭＵ11におけるメモリセルＭＣ11m
の第２の電極２３は、それぞれ、プレート線ＰＬ1mに接
続されており、メモリユニットＭＵ12におけるメモリセ
ルＭＣ12mの第２の電極３３は、それぞれ、プレート線
ＰＬ2mに接続されている。
【０１２１】実施の形態１においては、２つのメモリユ
ニットＭＵ11，ＭＵ12は、それぞれ、層間絶縁層２６を
介して積層されている。メモリユニットＭＵ12は絶縁膜
３６Ａで被覆されている。また、メモリユニットＭＵ11
は、半導体基板１０の上方に絶縁層１６を介して形成さ
れている。半導体基板１０には素子分離領域１１が形成
されている。また、選択用トランジスタＴＲ1は、ゲー
ト電極１３、ゲート絶縁膜１２、ソース／ドレイン領域
１４から構成されている。そして、一方のソース／ドレ
イン領域１４はコンタクトホール１５を介してビット線
ＢＬ1に接続されている。また、他方のソース／ドレイ
ン領域１４は、絶縁層１６に形成された開口部１７中に
設けられた接続孔１８を介して共通ノードＣＮ11に接続
され、更に、層間絶縁層２６に形成された開口部２７中
に設けられた接続孔２８を介して共通ノードＣＮ12に接
続されている。
【０１２２】ここで、ワード線ＷＬ1は、図２の紙面垂
直方向に延びている。また、第２の電極２３は、図２の
紙面垂直方向に隣接するメモリユニットＭＵ21を構成す
るメモリセルと共通であり、プレート線ＰＬ1mを兼ねて
いる。更には、第２の電極３２も、図２の紙面垂直方向
に隣接するメモリユニットＭＵ22を構成するメモリセル
と共通であり、プレート線ＰＬ2mを兼ねている。各メモ
リセルを結ぶこれらの各プレート線は、図２の紙面垂直
方向に延びており、図示しない領域において接続孔を介
して接続されている。また、メモリセルＭＣ11Mとメモ
リセルＭＣ12Mとは、垂直方向に揃っている。このよう
な構造にすることによって、メモリユニットの占有面積
を小さくすることができ、集積度の向上を図ることがで
きる。
【０１２３】尚、図１に示した不揮発性メモリＭ2は、
図２の模式的な一部断面図において、上述のとおり、不
揮発性メモリＭ1と紙面垂直方向に隣接している。
【０１２４】更には、ビット線ＢＬ1は、センスアンプ
ＳＡに接続されている。尚、ビット線ＢＬ2も同じセン
スアンプＳＡに接続されているが、ビット線ＢＬ2は、
異なるセンスアンプＳＡに接続されていてもよい。ま
た、ビット線ＢＬ1，ＢＬ2は、ビット線ＢＬ1，ＢＬ2の
延びる方向に隣接する他の不揮発性メモリとも共有され
ている。
【０１２５】そして、各メモリセルＭＣ11m，ＭＣ
12m（ｍ＝１，２，３，４）に１ビットがデータとして
記憶される。実際の不揮発性メモリにおいては、この８
ビットを記憶するメモリユニットの集合がアクセス単位
ユニットとしてアレイ状に配設されている。
【０１２６】実施の形態１の不揮発性メモリにデータを
書き込む方法の一例を、以下、説明する。尚、一例とし
て、メモリセルＭＣ111にデータを書き込むものとす
る。図３に動作波形を示す。尚、図３中、括弧内の数字
は、以下に説明する工程の番号と対応している。
【０１２７】（１−１Ａ）待機状態では、ビット線ＢＬ
1、ワード線ＷＬ1、全プレート線ＰＬ 1m，ＰＬ2mが０ボ
ルトとなっている。更には、共通ノードＣＮ11，ＣＮ12
も０ボルトで浮遊状態となっている。
【０１２８】（１−２Ａ）データ書き込みの開始時、選
択プレート線ＰＬ11の電位をＶccとし、非選択プレート
線ＰＬ1k（ｋ＝２，３，４），ＰＬ2k（ｋ＝１，２，
３，４）の電位を（１／２）Ｖccとする。これによっ
て、浮遊状態の共通ノードＣＮ11，ＣＮ12の電位は、プ
レート線ＰＬ1M，ＰＬ2Mとのカップリングにより、概ね
（１／２）Ｖcc近傍まで上昇する。また、選択メモリセ
ルＭＣ111にデータ「１」を書き込む場合には、ビット
線ＢＬ1の電位をＶccとし、データ「０」を書き込む場
合には、ビット線ＢＬ1の電位を０ボルトとする。
【０１２９】（１−３Ａ）その後、選択用トランジスタ
ＴＲ1をオン状態とする。これによって、共通ノードＣ
Ｎ11，ＣＮ12の電位は、選択メモリセルＭＣ111にデー
タ「１」を書き込む場合には、Ｖccとなり、データ
「０」を書き込む場合には、０ボルトとなる。尚、選択
プレート線ＰＬ11にはＶccが印加された状態にあるの
で、共通ノードＣＮ11，ＣＮ12の電位が０ボルトの場
合、選択メモリセルＭＣ111にデータ「０」が書き込ま
れる。一方、共通ノードＣＮ11，ＣＮ12の電位がＶccの
場合、選択メモリセルＭＣ111には何らデータが書き込
まれない。
【０１３０】（１−４Ａ）次いで、選択プレート線ＰＬ
11の電位を０ボルトとする。共通ノードＣＮ11，ＣＮ12
の電位がＶccの場合、選択メモリセルＭＣ111にデータ
「１」が書き込まれる。選択メモリセルＭＣ111に既に
データ「０」が書き込まれている場合には、選択メモリ
セルＭＣ111に何ら変化は生じない。
【０１３１】（１−５Ａ）その後、ビット線ＢＬ1を０
ボルトと印加する。
【０１３２】（１−６Ａ）更に、非選択プレート線ＰＬ
1k，ＰＬ2kを０ボルトとし、選択用トランジスタＴＲ1
をオフ状態とする。
【０１３３】他のメモリセルＭＣ11m（ｍ＝２，３，
４），ＭＣ12m（ｍ＝１，２，３，４）にデータを書き
込む場合には、同様の操作を繰り返す。このような書き
込み動作においては、非選択メモリセルＭＣ11k，ＭＣ
12kに（±１／２）Ｖccのディスターブが発生するが、
Ｖccの値を適切に設定することによって、非選択メモリ
セルＭＣ11k，ＭＣ12kにおけるデータの破壊を確実に防
止することができる。
【０１３４】次に、実施の形態１の不揮発性メモリから
データを読み出し、データを再書き込みする動作を、以
下、説明する。尚、一例として、プレート線ＰＬ11に接
続されたメモリセルＭＣ111からデータを読み出し、デ
ータを再書き込みするものとする。図４に動作波形を示
す。
【０１３５】（１−１Ｂ）待機状態では、ビット線ＢＬ
1、ワード線ＷＬ1、全プレート線ＰＬ 1m，ＰＬ2mが０ボ
ルトとなっている。更には、共通ノードＣＮ11，ＣＮ12
も０ボルトで浮遊状態となっている。
【０１３６】（１−２Ｂ）データ読み出し時、選択プレ
ート線ＰＬ11にＶccを印加する。このとき、選択メモリ
セルＭＣ111にデータ「１」が記憶されていれば、強誘
電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノ
ードＣＮ11，ＣＮ12の電位が上昇する。一方、選択メモ
リセルＭＣ111にデータ「０」が記憶されていれば、強
誘電体層に分極反転が生ぜず、共通ノードＣＮ11，ＣＮ
12の電位は殆ど上昇しない。即ち、共通ノードＣＮ11，
ＣＮ12は、非選択メモリセルの強誘電体層を介して複数
の非選択プレート線ＰＬ1k（ｋ＝２，３，４），ＰＬ2k
（ｋ＝１，２，３，４）にカップリングされているの
で、共通ノードＣＮ11，ＣＮ12の電位は０ボルトに比較
的近いレベルに保たれる。このようにして、選択メモリ
セルＭＣ111に記憶されたデータに依存して共通ノード
ＣＮ11，ＣＮ12の電位に変化が生じる。従って、選択メ
モリセルＭＣ111の強誘電体層には、分極反転に十分な
電界を与えることができる。
【０１３７】（１−３Ｂ）次に、ビット線ＢＬ1を浮遊
状態とし、選択用トランジスタＴＲ1をオン状態とす
る。これによって、選択メモリセルＭＣ111に記憶され
たデータに基づき共通の第１の電極（共通ノードＣ
Ｎ11，ＣＮ12）に生じた電位により、ビット線ＢＬ1に
電位が生じる。
【０１３８】（１−４Ｂ）次いで、選択用トランジスタ
ＴＲ1をオフ状態とする。そして、かかるビット線ＢＬ1
の電位をセンスアンプＳＡにてラッチし、センスアンプ
ＳＡを活性化してデータを増幅し、データの読み出し動
作を完了する。
【０１３９】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。
【０１４０】（１−５Ｂ）そのために、先ず、ビット線
ＢＬ1をセンスアンプＳＡによって充放電させ、ビット
線ＢＬ1にＶcc又は０ボルトを印加する。
【０１４１】（１−６Ｂ）そして、非選択プレート線Ｐ
Ｌ1k（ｋ＝２，３，４），ＰＬ2k（ｋ＝１，２，３，
４）の電位を（１／２）Ｖccとする。
【０１４２】（１−７Ｂ）その後、選択用トランジスタ
ＴＲ1をオン状態とする。これによって、共通ノードＣ
Ｎ11，ＣＮ12の電位はビット線ＢＬ1の電位と等しくな
る。即ち、選択メモリセルＭＣ111に記憶されていたデ
ータが「１」の場合には、共通ノードＣＮ11，ＣＮ12の
電位はＶccとなり、選択メモリセルＭＣ111に記憶され
ていたデータが「０」の場合には、共通ノードＣＮ11，
ＣＮ12の電位は０ボルトとなる。選択プレート線ＰＬ11
の電位はＶccのままであるが故に、共通ノードＣＮ11，
ＣＮ12の電位が０ボルトの場合、選択メモリセルＭＣ
111にはデータ「０」が再書き込みされる。
【０１４３】（１−８Ｂ）次に、選択プレート線ＰＬ11
の電位を０ボルトとする。これによって、選択メモリセ
ルＭＣ111に記憶されていたデータが「１」の場合に
は、共通ノードＣＮ11，ＣＮ12の電位がＶccであるが故
に、データ「１」が再書き込みされる。選択メモリセル
ＭＣ111にデータ「０」が既に再書き込みされていた場
合には、選択メモリセルＭＣ111に変化は生じない。
【０１４４】（１−９Ｂ）その後、ビット線ＢＬ1を０
ボルトとする。
【０１４５】（１−１０Ｂ）最後に、非選択プレート線
ＰＬ1k，ＰＬ2kを０ボルトとし、選択用トランジスタＴ
Ｒ1をオフ状態とする。
【０１４６】他のメモリセルＭＣ11m（ｍ＝２，３，
４），ＭＣ12m（ｍ＝１，２，３，４）からデータを読
み出し、データを再書き込みする場合には、同様の操作
を繰り返す。
【０１４７】実施の形態１の不揮発性メモリにおいて
は、メモリユニットＭＵ11を構成する各メモリセルＭＣ
11mにおける強誘電体層２２と、メモリユニットＭＵ12
を構成する各メモリセルＭＣ12mにおける強誘電体層３
２とを同一の材料から構成してもよいが、本発明の第６
の態様に係る不揮発性メモリのように、上方に位置する
メモリセルを構成する強誘電体層３２の結晶化温度は、
下方に位置するメモリセルを構成する強誘電体層２２の
結晶化温度よりも低い構成とすることが好ましい。具体
的には、強誘電体層２２，３２を、以下の表２に例示す
る材料から構成することができる。
【０１４８】 ［表２］ 材料 結晶化温度 強誘電体層３２ Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9 ７００゜Ｃ 強誘電体層２２ Ｂｉ2ＳｒＴａ2Ｏ9 ７５０゜Ｃ
【０１４９】以下、このような構成の不揮発性メモリの
製造方法を説明するが、他の実施の形態あるいはその変
形における不揮発性メモリも、実質的に同様の方法で製
造することができる。
【０１５０】［工程−１００］先ず、不揮発性メモリに
おける選択用トランジスタとして機能するＭＯＳ型トラ
ンジスタを半導体基板１０に形成する。そのために、例
えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の
方法に基づき形成する。尚、素子分離領域は、トレンチ
構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ
構造の組合せとしてもよい。その後、半導体基板１０の
表面を例えばパイロジェニック法により酸化し、ゲート
絶縁膜１２を形成する。次いで、不純物がドーピングさ
れたポリシリコン層をＣＶＤ法にて全面に形成した後、
ポリシリコン層をパターニングし、ゲート電極１３を形
成する。このゲート電極１３はワード線を兼ねている。
尚、ゲート電極１３をポリシリコン層から構成する代わ
りに、ポリサイドや金属シリサイドから構成することも
できる。次に、半導体基板１０にイオン注入を行い、Ｌ
ＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉ
Ｏ2層を形成した後、このＳｉＯ2層をエッチバックする
ことによって、ゲート電極１３の側面にゲートサイドウ
オール（図示せず）を形成する。次いで、半導体基板１
０にイオン注入を施した後、イオン注入された不純物の
活性化アニール処理を行うことによって、ソース／ドレ
イン領域１４を形成する。
【０１５１】［工程−１１０］次いで、ＳｉＯ2から成
る下層絶縁層をＣＶＤ法にて形成した後、一方のソース
／ドレイン領域１４の上方の下層絶縁層に開口部をＲＩ
Ｅ法にて形成する。そして、かかる開口部内を含む下層
絶縁層上に不純物がドーピングされたポリシリコン層を
ＣＶＤ法にて形成する。これによって、コンタクトプラ
グ１５が形成される。次に、下層絶縁層上のポリシリコ
ン層をパターニングすることによって、ビット線ＢＬを
形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶ
Ｄ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶
縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×
２０分間、上層絶縁層をリフローさせることが好まし
い。更には、必要に応じて、例えば化学的機械的研磨法
（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的
に研磨し、上層絶縁層を平坦化することが望ましい。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼
ぶ。
【０１５２】［工程−１２０］次に、他方のソース／ド
レイン領域１４の上方の絶縁層１６に開口部１７をＲＩ
Ｅ法にて形成した後、かかる開口部１７内を、不純物を
ドーピングしたポリシリコンで埋め込み、接続孔（コン
タクトプラグ）１８を完成させる。ビット線ＢＬは、下
層絶縁層上を、図の左右方向に接続孔１８と接触しない
ように延びている。
【０１５３】尚、接続孔１８は、絶縁層１６に形成され
た開口部１７内に、例えば、タングステン、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳ
ｉ2等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできる。接
続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在
していてもよいし、接続孔１８の頂部が絶縁層１６の表
面に延在していてもよい。タングステンにて開口部１７
を埋め込み、接続孔１８を形成する条件を、以下の表３
に例示する。尚、タングステンにて開口部１７を埋め込
む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロン
スパッタ法にて開口部１７内を含む絶縁層１６の上に形
成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を
形成する理由は、オーミックな低コンタクト抵抗を得る
こと、ブランケットタングステンＣＶＤ法における半導
体基板１０の損傷発生の防止、タングステンの密着性向
上のためである。
【０１５４】［表３］ Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ形成条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【０１５５】［工程−１３０］次に、絶縁層１６上に、
酸化チタンから成る密着層（図示せず）を形成すること
が望ましい。そして、密着層上にＩｒから成る第１の電
極（下部電極）２１を構成する第１の電極材料層を、例
えばスパッタ法にて形成し、第１の電極材料層及び密着
層をフォトリソグラフィ技術及びドライエッチング技術
に基づきパターニングすることによって、第１の電極２
１を得ることができる。尚、以下の工程においても、第
１の電極材料層を形成する前に、層間絶縁層上に密着層
を形成することが望ましい。
【０１５６】［工程−１４０］その後、例えば、ＭＯＣ
ＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料（具体的には、例えば、結晶化温度７５０゜
ＣのＢｉ2ＳｒＴａ2Ｏ 9）から成る強誘電体薄膜を全面
に形成する。その後、２５０゜Ｃの空気中で乾燥処理を
行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処
理を施し、結晶化を促進させる。
【０１５７】［工程−１５０］次に、ＩｒＯ2-X層、Ｐ
ｔ層を、スパッタ法にて、順次、全面に形成した後、フ
ォトリソグラフィ技術、ドライエッチング技術に基づ
き、Ｐｔ層、ＩｒＯ2-X層、Ｂｉ2ＳｒＴａ2Ｏ9薄膜を順
次、パターニングして、第２の電極２３及び強誘電体層
２２を形成する。エッチングによって、強誘電体層２２
にダメージが加わる場合には、ダメージ回復に必要とさ
れる温度にて、熱処理を行えばよい。
【０１５８】［工程−１６０］その後、 ・層間絶縁層２６の形成及び平坦化処理 ・開口部２７の形成及び接続孔２８の形成 ・第１の電極３１、結晶化温度７００゜ＣのＢｉ2Ｓｒ
（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２、及び
第２の電極３３の形成 ・絶縁膜３６Ａの形成 を、順次、行う。尚、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9
から成る強誘電体層３２に対して、結晶化促進のための
熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行え
ばよい。
【０１５９】尚、各第２の電極はプレート線を兼ねてい
なくともよい。この場合には、絶縁膜３６Ａの形成完了
後、第２の電極２３、第２の電極３３を接続孔（ビアホ
ール）によって接続し、併せて、絶縁膜３６Ａ上に、か
かる接続孔と接続したプレート線を形成すればよい。
【０１６０】例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘
電体薄膜の形成条件を以下の表４に例示する。尚、表４
中、「ｔｈｄ」は、テトラメチルヘプタンジオンの略で
ある。また、表４に示したソース原料はテトラヒドロフ
ラン（ＴＨＦ）を主成分とする溶媒中に溶解されてい
る。
【０１６１】［表４］ ＭＯＣＶＤ法による形成 ソース材料 ：Ｓｒ（ｔｈｄ）2−tetraglyme Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（Ｏ−ｉＣ3Ｈ7）4（ｔｈｄ） 形成温度 ：４００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ3 形成速度 ：５〜２０ｎｍ／分
【０１６２】あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはＲＦスパッタ法にて全面に形成するこ
ともできる。これらの場合の形成条件を以下に例示す
る。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成
する場合、所望の回数、スピンコート及び乾燥、あるい
はスピンコート及び焼成（又は、アニール処理）を繰り
返せばよい。
【０１６３】［表５］パルスレーザアブレーション法に
よる形成 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 形成温度 ：４００〜８００゜Ｃ 酸素濃度 ：３Ｐａ
【０１６４】［表６］ ゾル−ゲル法による形成 原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3 ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］ Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2 ［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯ
ｃ）2］ Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：７００〜８００゜Ｃ×１時間（必要に応じてＲＴ
Ａ処理を加える）
【０１６５】［表７］ ＲＦスパッタ法による形成 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2 雰囲気圧力：０．２〜１．３Ｐａ 形成温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【０１６６】強誘電体層を、ＰＺＴあるいはＰＬＺＴか
ら構成するときの、マグネトロンスパッタ法によるＰＺ
ＴあるいはＰＬＺＴの形成条件を以下の表８に例示す
る。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ
法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ
法にて形成することもできる。
【０１６７】［表８］ ターゲット ：ＰＺＴあるいはＰＬＺＴ プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 形成温度 ：５００゜Ｃ
【０１６８】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表９に例示する。
【０１６９】［表９］ ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 形成温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【０１７０】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る不揮発性メモリに関する。実施の形
態２の不揮発性メモリの回路図を図５に示し、模式的な
一部断面図を図６に示す。尚、図５には、２つの不揮発
性メモリＭ1，Ｍ2を示すが、これらの不揮発性メモリは
同じ回路である。以下の説明においては、不揮発性メモ
リＭ1についての説明を行う。
【０１７１】この不揮発性メモリＭ1は、ビット線ＢＬ1
と、ＭＯＳ型ＦＥＴから構成されたＮ個（但し、Ｎ≧２
であり、実施の形態２においてはＮ＝２）の選択用トラ
ンジスタＴＲ11，ＴＲ12と、Ｎ個（実施の形態２におい
てはＮ＝２）のメモリユニットＭＵ11，ＭＵ12と、プレ
ート線から構成されている。第１番目のメモリユニット
ＭＵ11は、Ｍ個（但し、Ｍ≧２であり、実施の形態２に
おいてはＭ＝４）のメモリセルＭＣ11m（ｍ＝１，２，
３，４）から構成されている。また、第２番目のメモリ
ユニットＭＵ12も、Ｍ個（Ｍ＝４）のメモリセルＭＣ
12m（ｍ＝１，２，３，４）から構成されている。プレ
ート線の数は、Ｍ本（実施の形態２においては４本）で
あり、ＰＬm（ｍ＝１，２，３，４）で表している。第
１の選択用トランジスタＴＲ11のゲート電極に接続され
たワード線ＷＬ11、第２の選択用トランジスタＴＲ12の
ゲート電極に接続されたワード線ＷＬ12は、ワード線デ
コーダ／ドライバＷＤに接続されている。一方、各プレ
ート線ＰＬmは、プレート線デコーダ／ドライバＰＤに
接続されている。
【０１７２】また、第１のメモリユニット第１のＭＵ11
を構成する各メモリセルＭＣ11mは、第１の電極２１と
強誘電体層２２と第２の電極２３とから成り、第２のメ
モリユニットＭＵ12を構成する各メモリセルＭＣ
12mは、第１の電極３１と強誘電体層３２と第２の電極
３３とから成る。そして、各メモリユニットＭＵ11，Ｍ
Ｕ12において、メモリセルの第１の電極２１，３１は共
通である。この共通の第１の電極２１，３１を、便宜
上、共通ノードＣＮ11，ＣＮ12と呼ぶ。第１番目のメモ
リユニットＭＵ11における共通の第１の電極２１（第１
の共通ノードＣＮ11）は、第１番目の選択用トランジス
タＴＲ11を介してビット線ＢＬ1に接続されている。ま
た、第２番目のメモリユニットＭＵ12における共通の第
１の電極３１（第２の共通ノードＣＮ12）は、第２番目
の選択用トランジスタＴＲ12を介してビット線ＢＬ1に
接続されている。更には、第ｎ番目（但し、ｎ＝１，２
・・・Ｎ）のメモリユニットＭＵ1nにおいて、第ｍ番目
（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ1nmの
第２の電極は、メモリユニット間（ＭＵ11，ＭＵ12）で
共通とされた第ｍ番目のプレート線ＰＬmに接続されて
いる。具体的には、第１番目のメモリユニットＭＵ11に
おいて、メモリセルＭＣ11mの第２の電極２３は、プレ
ート線ＰＬmに接続されている。また、第２番目のメモ
リユニットＭＵ12において、メモリセルＭＣ12mの第２
の電極３３は、プレート線ＰＬmに接続されている。
【０１７３】実施の形態２の不揮発性メモリにおいて
は、第１のメモリユニットＭＵ11を構成する各メモリセ
ルＭＣ11mにおける強誘電体層２２と、第２のメモリユ
ニットＭＵ12を構成する各メモリセルＭＣ12mにおける
強誘電体層３２とを同一の材料から構成してもよいが、
本発明の第６の態様に係る不揮発性メモリのように、上
方に位置するメモリセルを構成する強誘電体層３２の結
晶化温度は、下方に位置するメモリセルを構成する強誘
電体層２２の結晶化温度よりも低い構成とすることが好
ましい。具体的には、強誘電体層２２，３２を、表２に
例示した材料から構成することができる。
【０１７４】実施の形態２においては、２つのメモリユ
ニットＭＵ11，ＭＵ12は、それぞれ、層間絶縁層２６を
介して積層されている。メモリユニットＭＵ12は絶縁膜
３６Ａで被覆されている。また、メモリユニットＭＵ11
は、半導体基板１０の上方に絶縁層１６を介して形成さ
れている。半導体基板１０には素子分離領域１１が形成
されている。また、選択用トランジスタＴＲ11，ＴＲ12
は、ゲート電極１３、ゲート絶縁膜１２、ソース／ドレ
イン領域１４から構成されている。そして、第１の選択
用トランジスタＴＲ11及び第２の選択用トランジスタＴ
Ｒ12の一方のソース／ドレイン領域１４はコンタクトホ
ール１５を介してビット線ＢＬ1に接続されている。ま
た、第１の選択用トランジスタＴＲ11の他方のソース／
ドレイン領域１４は、絶縁層１６に形成された開口部１
７中に設けられた接続孔１８を介して第１の共通ノード
ＣＮ11に接続されている。更には、第２の選択用トラン
ジスタＴＲ12の他方のソース／ドレイン領域１４は、接
続孔１８、絶縁層１６上に形成された接続部２５、層間
絶縁層２６に形成された開口部２７中に設けられた接続
孔２８を介して第２の共通ノードＣＮ12に接続されてい
る。
【０１７５】ここで、ワード線ＷＬ1は、図６の紙面垂
直方向に延びている。また、第２の電極２３は、図６の
紙面垂直方向に隣接するメモリユニットＭＵ21を構成す
るメモリセルと共通であり、プレート線ＰＬmを兼ねて
いる。更には、第２の電極３２も、図６の紙面垂直方向
に隣接するメモリユニットＭＵ22を構成するメモリセル
と共通であり、プレート線ＰＬmを兼ねている。各メモ
リセルを結ぶこれらの各プレート線は、図６の紙面垂直
方向に延びており、図示しない領域において接続孔を介
して接続されている。また、メモリセルＭＣ11Mとメモ
リセルＭＣ12Mとは、垂直方向に揃っている。このよう
な構造にすることによって、メモリユニットの占有面積
を小さくすることができ、集積度の向上を図ることがで
きる。
【０１７６】尚、図５に示した不揮発性メモリＭ2は、
図６の模式的な一部断面図において、上述のとおり、不
揮発性メモリＭ1と紙面垂直方向に隣接している。
【０１７７】更には、ビット線ＢＬ1は、センスアンプ
ＳＡに接続されている。尚、ビット線ＢＬ2も同じセン
スアンプＳＡに接続されているが、ビット線ＢＬ2は、
異なるセンスアンプＳＡに接続されていてもよい。ま
た、ビット線ＢＬ1，ＢＬ2は、ビット線ＢＬ1，ＢＬ2の
延びる方向に隣接する他の不揮発性メモリとも共有され
ている。
【０１７８】そして、各メモリセルＭＣ11m，ＭＣ
12m（ｍ＝１，２，３，４）に１ビットがデータとして
記憶される。実際の不揮発性メモリにおいては、この８
ビットを記憶するメモリユニットの集合がアクセス単位
ユニットとしてアレイ状に配設されている。
【０１７９】実施の形態２の不揮発性メモリにデータを
書き込む方法の一例を、以下、説明する。尚、一例とし
て、メモリセルＭＣ111にデータを書き込むものとす
る。図７に動作波形を示す。尚、図７中、括弧内の数字
は、以下に説明する工程の番号と対応している。
【０１８０】（２−１Ａ）待機状態では、ビット線ＢＬ
1、ワード線ＷＬ11，ＷＬ12、全プレート線ＰＬmが０ボ
ルトとなっている。更には、共通ノードＣＮ11，ＣＮ12
も０ボルトで浮遊状態となっている。
【０１８１】（２−２Ａ）データ書き込みの開始時、選
択プレート線ＰＬ1の電位をＶccとし、非選択プレート
線ＰＬk（ｋ＝２，３，４）の電位を（１／２）Ｖccと
する。これによって、浮遊状態の共通ノードＣＮ11，Ｃ
Ｎ12の電位は、プレート線ＰＬ Mとのカップリングによ
り、概ね（１／２）Ｖcc近傍まで上昇する。また、選択
メモリセルＭＣ111にデータ「１」を書き込む場合に
は、ビット線ＢＬ1の電位をＶccとし、データ「０」を
書き込む場合には、ビット線ＢＬ1の電位を０ボルトと
する。
【０１８２】（２−３Ａ）その後、第１の選択用トラン
ジスタＴＲ11をオン状態とする。これによって、第１の
共通ノードＣＮ11の電位は、選択メモリセルＭＣ111に
データ「１」を書き込む場合には、Ｖccとなり、データ
「０」を書き込む場合には、０ボルトとなる。尚、選択
プレート線ＰＬ1にはＶccが印加された状態にあるの
で、第１の共通ノードＣＮ11の電位が０ボルトの場合、
選択メモリセルＭＣ111にデータ「０」が書き込まれ
る。一方、第１の共通ノードＣＮ11の電位がＶccの場
合、選択メモリセルＭＣ111には何らデータが書き込ま
れない。浮遊状態にある第２の共通ノードＣＮ12の電位
は概ね（１／２）Ｖcc近傍のままであるが故に、非選択
メモリセルＭＣ121にディスターブは発生しない。
【０１８３】（２−４Ａ）次いで、選択プレート線ＰＬ
1の電位を０ボルトとする。第１の共通ノードＣＮ11の
電位がＶccの場合、選択メモリセルＭＣ111にデータ
「１」が書き込まれる。選択メモリセルＭＣ111に既に
データ「０」が書き込まれている場合には、選択メモリ
セルＭＣ111に何ら変化は生じない。
【０１８４】（２−５Ａ）その後、ビット線ＢＬ1を０
ボルトと印加する。
【０１８５】（２−６Ａ）更に、非選択プレート線ＰＬ
kを０ボルトとし、第１の選択用トランジスタＴＲ11を
オフ状態とする。
【０１８６】他のメモリセルＭＣ11m（ｍ＝２，３，
４），ＭＣ12m（ｍ＝１，２，３，４）にデータを書き
込む場合には、同様の操作を繰り返す。このような書き
込み動作においては、非選択メモリセルＭＣ11k，ＭＣ
12kに（±１／２）Ｖccのディスターブが発生するが、
Ｖccの値を適切に設定することによって、非選択メモリ
セルＭＣ11k，ＭＣ12kにおけるデータの破壊を確実に防
止することができる。
【０１８７】次に、実施の形態２の不揮発性メモリから
データを読み出し、データを再書き込みする動作を、以
下、説明する。尚、一例として、プレート線ＰＬ1に接
続されたメモリセルＭＣ111からデータを読み出し、デ
ータを再書き込みするものとする。図８に動作波形を示
す。
【０１８８】（２−１Ｂ）待機状態では、ビット線ＢＬ
1、ワード線ＷＬ11，ＷＬ12、全プレート線ＰＬmが０ボ
ルトとなっている。更には、共通ノードＣＮ11，ＣＮ12
も０ボルトで浮遊状態となっている。
【０１８９】（２−２Ｂ）データ読み出し時、選択プレ
ート線ＰＬ1にＶccを印加する。このとき、選択メモリ
セルＭＣ111にデータ「１」が記憶されていれば、強誘
電体層に分極反転が生じ、蓄積電荷量が増加し、第１の
共通ノードＣＮ11の電位が上昇する。一方、選択メモリ
セルＭＣ111にデータ「０」が記憶されていれば、強誘
電体層に分極反転が生ぜず、第１の共通ノードＣＮ11の
電位は殆ど上昇しない。即ち、第１の共通ノードＣＮ11
は、非選択メモリセルの強誘電体層を介して複数の非選
択プレート線ＰＬkにカップリングされているので、第
１の共通ノードＣＮ11の電位は０ボルトに比較的近いレ
ベルに保たれる。このようにして、選択メモリセルＭＣ
111に記憶されたデータに依存して第１の共通ノードＣ
Ｎ11の電位に変化が生じる。従って、選択メモリセルＭ
Ｃ111の強誘電体層には、分極反転に十分な電界を与え
ることができる。
【０１９０】（２−３Ｂ）次に、ビット線ＢＬ1を浮遊
状態とし、第１の選択用トランジスタＴＲ11をオン状態
とする。これによって、選択メモリセルＭＣ111に記憶
されたデータに基づき共通の第１の電極（第１の共通ノ
ードＣＮ11）に生じた電位により、ビット線ＢＬ1に電
位が生じる。
【０１９１】（２−４Ｂ）次いで、第１の選択用トラン
ジスタＴＲ11をオフ状態とする。そして、かかるビット
線ＢＬ1の電位をセンスアンプＳＡにてラッチし、セン
スアンプＳＡを活性化してデータを増幅し、データの読
み出し動作を完了する。
【０１９２】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。
【０１９３】（２−５Ｂ）そのために、先ず、ビット線
ＢＬ1をセンスアンプＳＡによって充放電させ、ビット
線ＢＬ1にＶcc又は０ボルトを印加する。
【０１９４】（２−６Ｂ）そして、非選択プレート線Ｐ
Ｌk（ｋ＝２，３，４）の電位を（１／２）Ｖccとす
る。
【０１９５】（２−７Ｂ）その後、第１の選択用トラン
ジスタＴＲ11をオン状態とする。これによって、第１の
共通ノードＣＮ11の電位はビット線ＢＬ1の電位と等し
くなる。即ち、選択メモリセルＭＣ111に記憶されてい
たデータが「１」の場合には、第１の共通ノードＣＮ11
の電位はＶccとなり、選択メモリセルＭＣ111に記憶さ
れていたデータが「０」の場合には、第１の共通ノード
ＣＮ11の電位は０ボルトとなる。選択プレート線ＰＬ1
の電位はＶccのままであるが故に、第１の共通ノードＣ
Ｎ11の電位が０ボルトの場合、選択メモリセルＭＣ111
にはデータ「０」が再書き込みされる。
【０１９６】（２−８Ｂ）次に、選択プレート線ＰＬ1
の電位を０ボルトとする。これによって、選択メモリセ
ルＭＣ111に記憶されていたデータが「１」の場合に
は、第１の共通ノードＣＮ11の電位がＶccであるが故
に、データ「１」が再書き込みされる。選択メモリセル
ＭＣ111にデータ「０」が既に再書き込みされていた場
合には、選択メモリセルＭＣ111に変化は生じない。
【０１９７】（２−９Ｂ）その後、ビット線ＢＬ1を０
ボルトとする。
【０１９８】（２−１０Ｂ）最後に、非選択プレート線
ＰＬkを０ボルトとし、第１の選択用トランジスタＴＲ
11をオフ状態とする。
【０１９９】他のメモリセルＭＣ11m（ｍ＝２，３，
４），ＭＣ12m（ｍ＝１，２，３，４）からデータを読
み出し、データを再書き込みする場合には、同様の操作
を繰り返す。
【０２００】実施の形態２の不揮発性メモリにおいて、
ワード線ＷＬ11又はワード線ＷＬ12を選択した場合、メ
モリユニットＭＵ11又はメモリユニットＭＵ12がアクセ
スされ、ビット線ＢＬ1にのみ、記憶されたデータに相
当する電位が出現する。ここで、同じセンスアンプＳＡ
に接続されたビット線ＢＬ2に、データ「１」の読み出
し電位と、データ「０」の読み出し電位の中間の参照電
位を与えてもよい。一方、ワード線ＷＬ21又はワード線
ＷＬ22を選択した場合、メモリユニットＭＵ21又はメモ
リユニットＭＵ22がアクセスされ、ビット線ＢＬ2にの
み、記憶されたデータに相当する電位が出現する。ここ
で、同じセンスアンプＳＡに接続されたビット線ＢＬ1
に、データ「１」の読み出し電位と、データ「０」の読
み出し電位の中間の参照電位を与えてもよい。
【０２０１】実施の形態２の不揮発性メモリにおいて
は、信号量（電位差）が後述する実施の形態５と比較し
て約半分となり、しかも、参照電位のばらつき等から動
作マージンは低下するが、不揮発性メモリの集積度は約
２倍になる。
【０２０２】尚、この場合にも、プレート線ＰＬmを共
有する非アクセスのメモリセルにもディスターブが発生
するので、４つのメモリユニットＭＵ11，ＭＵ12，ＭＵ
21，ＭＵ22を一括して、且つ、連続的にアクセスするこ
とが望ましい。即ち、ワード線ＷＬ11をアクセスした場
合は、共通ノードＣＮ11におけるメモリセルＭＣ11mの
全てを順次アクセスし、次に、ワード線ＷＬ12をアクセ
スする。更に、同様に、ワード線ＷＬ21、ワード線ＷＬ
22を連続してアクセスする。これによって、共通ノード
ＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22におけるメモリセルＭ
Ｃ11m，ＭＣ12m，ＭＣ21m，ＭＣ22mの全てからデータを
読み出し、再書き込みを行ってディスターブによる劣化
を回復させる。
【０２０３】実施の形態２のメモリアレイの構成上の限
界寸法は、ワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22、
若しくはプレート線ＰＬmのピッチと、ビット線ＢＬ1，
ＢＬ 2のピッチとで規定され、プレート線１本とビット
線１本で囲まれた領域に２ビットが記憶される。従っ
て、限界寸法は２Ｆ2である。
【０２０４】また、実施の形態２の不揮発性メモリにお
いては、４本のワード線と４本のプレート線との２次元
マトリックスにより、ロー・アドレスの選択が行われ
る。即ち、ワード線４本、プレート線４本の組み合わせ
で、ロー方向の１６ビットのアクセスが可能であり、ロ
ー・アドレスの選択に必要とされるドライバは、１アド
レス当たり０．５本でよい。従って、従来型のメモリセ
ル構造と比較して、駆動用の信号線を大幅に減少させる
ことができ、周辺回路を大幅に削減することができる。
【０２０５】（実施の形態３）実施の形態３は、実施の
形態２の不揮発性メモリの変形例である。その回路図を
図９に示し、模式的な一部断面図を図１０に示す。実施
の形態３の不揮発性メモリにおいては、メモリユニット
数Ｎが４である。即ち、この不揮発性メモリは、ビット
線ＢＬ1と、４個の選択用トランジスタＴＲ1Nと、それ
ぞれが８個のメモリセルＭＣ1NMから構成された、４個
のメモリユニットＭＵ1Nと、８本のプレート線ＰＬMか
ら構成されている。
【０２０６】また、各メモリセルＭＣ1nmは、第１の電
極２１，３１，４１，５１と強誘電体層２２，３２，４
２，５２と第２の電極２３，３３，４３，５３とから成
る。各メモリユニットＭＵ1nにおいて、メモリセルＭＣ
1nmの第１の電極は共通である。即ち、共通ノードＣＮ
1nを構成する。
【０２０７】また、メモリユニットＭＵ1nにおける共通
の第１の電極（共通ノードＣＮ1n）は、選択用トランジ
スタＴＲ1nを介してビット線ＢＬ1に接続されている。
更には、メモリユニットＭＵ1nにおいて、メモリセルＭ
Ｃ1nmの第２の電極は、メモリユニット間（ＭＵ11，Ｍ
Ｕ12，ＭＵ13，ＭＵ14）で共通とされたプレート線ＰＬ
mに接続されている。
【０２０８】実施の形態３においては、４つのメモリユ
ニットＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14は、それぞれ、
層間絶縁層２６，３６，４６を介して積層されている。
メモリユニットＭＵ14は絶縁膜５６Ａで被覆されてい
る。また、メモリユニットＭＵ 11は、半導体基板１０の
上方に絶縁層１６を介して形成されている。半導体基板
１０には素子分離領域１１が形成されている。また、Ｍ
ＯＳ型ＦＥＴから構成された選択用トランジスタＴ
Ｒ11，ＴＲ12，ＴＲ13，ＴＲ14は、ゲート電極１３、ゲ
ート絶縁膜１２、ソース／ドレイン領域１４から構成さ
れている。そして、第１の選択用トランジスタＴＲ11、
第２の選択用トランジスタＴＲ12、第３の選択用トラン
ジスタＴＲ13、第４の選択用トランジスタＴＲ14の一方
のソース／ドレイン領域１４はコンタクトホール１５を
介してビット線ＢＬ1に接続されている。また、第１の
選択用トランジスタＴＲ11の他方のソース／ドレイン領
域１４は、絶縁層１６に形成された開口部１７中に設け
られた接続孔１８を介して第１の共通ノードＣＮ11に接
続されている。更には、第２の選択用トランジスタＴＲ
12の他方のソース／ドレイン領域１４は、接続孔１８、
絶縁層１６上に形成された接続部２５、層間絶縁層２６
に形成された開口部２７中に設けられた接続孔２８を介
して第２の共通ノードＣＮ12に接続されている。また、
第３の選択用トランジスタＴＲ13の他方のソース／ドレ
イン領域１４は、接続孔１８、接続部２５、接続孔２
８、層間絶縁層２６上に形成された接続部３５、層間絶
縁層３６に形成された開口部３７中に設けられた接続孔
３８を介して第３の共通ノードＣＮ13に接続されてい
る。更には、第４の選択用トランジスタＴＲ14の他方の
ソース／ドレイン領域１４は、接続孔１８、接続部２
５、接続孔２８、接続部３５、接続孔３８、層間絶縁層
３６上に形成された接続部４５、層間絶縁層４６に形成
された開口部４７中に設けられた接続孔４８を介して第
４の共通ノードＣＮ14に接続されている。
【０２０９】ワード線ＷＬ11，ＷＬ12，ＷＬ13，ＷＬ14
は、図１０の紙面垂直方向に延びている。また、第２の
電極２１は、図１０の紙面垂直方向に隣接するメモリセ
ルＭＣ21mと共通であり、プレート線ＰＬmを兼ねてい
る。更には、第２の電極３３，４３，５３も、図１０の
紙面垂直方向に隣接するメモリセルＭ22m，ＭＣ23m，Ｍ
Ｃ24mと共通であり、プレート線ＰＬmを兼ねている。各
メモリセルＭＣ11m，ＭＣ12m，ＭＣ13m，ＭＣ14m，ＭＣ
21m，ＭＣ22m，ＭＣ23m，ＭＣ24mを結ぶこれらの各プレ
ート線ＰＬmは、図１０の紙面垂直方向に延びており、
図示しない領域において接続孔を介して接続されてい
る。また、メモリユニットＭＵ1nは、垂直方向に揃って
いる。このような構造にすることによって、メモリセル
の占有面積をより一層小さくすることができ、集積度の
より一層の向上を図ることができる。
【０２１０】実施の形態３の不揮発性メモリの動作は、
実施の形態２の不揮発性メモリの動作と実質的に同一と
することができるので、詳細な説明は省略する。尚、各
メモリセルＭＣ1nm（ｎ＝１〜４、ｍ＝１〜８）に１ビ
ットがデータとして記憶される。実際の不揮発性メモリ
においては、この３２ビットを記憶するメモリユニット
の集合がアクセス単位ユニットとしてアレイ状に配設さ
れている。そして、このアレイ構成では、プレート線Ｐ
Ｌmの最小ピッチでロー方向の寸法が規定され、プレー
ト線１本、ビット線２本が囲む領域に４ビットが記憶さ
れる。従って、アレイ構成上の限界セル面積は２Ｆ2で
ある。また、４本のワード線ＷＬ11〜ＷＬ14と８本のプ
レート線ＰＬm（ｍ＝１〜８）との２次元マトリクスに
より、ローアドレスの選択が行われるようになってい
る。即ち、ワード線４本、プレート線８本の組み合わせ
で、ロ向の３２ビットのアクセスが可能であり、ローア
ドレスの選択に必要なドライバは、１アドレス当たり
０．３７５本と少ない。従って、従来型セル選択に比較
して駆動する信号線を低減することができ、周辺回路を
大幅に削減することができる。
【０２１１】実施の形態３の不揮発性メモリにおいて
は、第１のメモリユニットＭＵ11を構成する各メモリセ
ルＭＣ11mにおける強誘電体層２２と、第２のメモリユ
ニットＭＵ12を構成する各メモリセルＭＣ12mにおける
強誘電体層３２と、第３のメモリユニットＭＵ13を構成
する各メモリセルＭＣ13mにおける強誘電体層４２と、
第４のメモリユニットＭＵ14を構成する各メモリセルＭ
Ｃ14mにおける強誘電体層５２とを、同一の材料から構
成してもよいが、本発明の第６の態様に係る不揮発性メ
モリのように、上方に位置するメモリセルを構成する強
誘電体層の結晶化温度は、下方に位置するメモリセルを
構成する強誘電体層の結晶化温度よりも低い構成とする
ことが好ましい。具体的には、強誘電体層２２，３２，
４２，５２を、以下の表１０あるいは表１１に例示する
材料から構成することができる。
【０２１２】 ［表１０］ 材料 結晶化温度 強誘電体層５２ Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9 ７００゜Ｃ 強誘電体層４２ Ｂｉ2Ｓｒ（Ｔａ1.65Ｎｂ0.35）Ｏ9 ７１５゜Ｃ 強誘電体層３２ Ｂｉ2Ｓｒ（Ｔａ1.8Ｎｂ0.2）Ｏ9 ７３０゜Ｃ 強誘電体層２２ Ｂｉ2ＳｒＴａ2Ｏ9 ７５０゜Ｃ
【０２１３】 ［表１１］ 材料 結晶化温度 強誘電体層５２ ＰｂＴｉＯ3 ６００゜Ｃ 強誘電体層４２ Ｐｂ（Ｚｒ0.48Ｔｉ0.52）Ｏ3 ６５０゜Ｃ 強誘電体層３２ Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9 ７００゜Ｃ 強誘電体層２２ Ｂｉ2ＳｒＴａ2Ｏ9 ７５０゜Ｃ
【０２１４】尚、強誘電体薄膜を構成する材料として、
例えば、Ｂｉ2Ｓｒ（Ｔａ1.8Ｎｂ0. 2）Ｏ9を使用する場
合、結晶化促進のための熱処理を、７３０゜Ｃの酸素ガ
ス雰囲気で１時間、行い、例えば、Ｂｉ2Ｓｒ（Ｔａ1.5
Ｎｂ0.5）Ｏ9を使用する場合、結晶化促進のための熱処
理を、７００゜Ｃの酸素ガス雰囲気で１時間、行う。ま
た、強誘電体薄膜を構成する材料として、例えば、Ｂｉ
2Ｓｒ（Ｔａ1.65Ｎｂ0 .35）Ｏ9を使用する場合、結晶化
促進のための熱処理を、７１５゜Ｃの酸素ガス雰囲気で
１時間、行い、例えば、Ｐｂ（Ｚｒ0.48Ｔｉ0.52）Ｏ3
を使用する場合、結晶化促進のための熱処理を、６５０
゜Ｃの酸素ガス雰囲気で１時間、行い、ＰｂＴｉＯ3を
使用する場合、結晶化促進のための熱処理を、６００゜
Ｃの酸素ガス雰囲気で１時間、行う。
【０２１５】（実施の形態４）実施の形態４は、本発明
の第３の態様に係る不揮発性メモリに関する。実施の形
態４の不揮発性メモリの模式的な一部断面図を図１１に
示す。尚、実施の形態４の不揮発性メモリの回路図は、
図９に示したと同様である。
【０２１６】この不揮発性メモリは、センスアンプＳＡ
に接続されているビット線ＢＬ1と、ＭＯＳ型ＦＥＴか
ら構成された２Ｎ個（但し、Ｎ≧１であり、実施の形態
４においてはＮ＝２）の選択用トランジスタＴＲ11，Ｔ
Ｒ12，ＴＲ13，ＴＲ14と、２Ｎ個（実施の形態４におい
てはＮ＝２）のメモリユニットＭＵ11，ＭＵ12，Ｍ
Ｕ 13，ＭＵ14と、プレート線から構成されている。第１
番目のメモリユニットＭＵ 11は、Ｍ個（但し、Ｍ≧２で
あり、実施の形態４においてはＭ＝８）のメモリセルＭ
Ｃ12m（ｍ＝１，２，・・・８）から構成されている。
また、第２番目のメモリユニットＭＵ12も、Ｍ個（Ｍ＝
８）のメモリセルＭＣ12m（ｍ＝１，２・・・８）から
構成されている。更には、第３番目のメモリユニットＭ
Ｕ13も、Ｍ個（Ｍ＝８）のメモリセルＭＣ13m（ｍ＝
１，２・・・８）から構成され、第４番目のメモリユニ
ットＭＵ14も、Ｍ個（Ｍ＝８）のメモリセルＭＣ
14m（ｍ＝１，２・・・８）から構成されている。プレ
ート線の数は、Ｍ本（実施の形態４においては８本）で
あり、ＰＬm（ｍ＝１，２・・・８）で表している。選
択用トランジスタＴＲ1nのゲート電極に接続されたワー
ド線ＷＬ1nは、ワード線デコーダ／ドライバＷＤに接続
されている。一方、各プレート線ＰＬmは、プレート線
デコーダ／ドライバＰＤに接続されている。
【０２１７】また、第１のメモリユニット第１のＭＵ11
を構成する各メモリセルＭＣ11mは、第１の電極２１Ａ
と強誘電体層２２Ａと第２の電極２３とから成り、第２
のメモリユニットＭＵ12を構成する各メモリセルＭＣ
12mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の
電極２３とから成り、第３のメモリユニットＭＵ13を構
成する各メモリセルＭＣ13mは、第１の電極３１Ａと強
誘電体層３２Ａと第２の電極３３とから成り、第４のメ
モリユニットＭＵ14を構成する各メモリセルＭＣ
14mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２の
電極３３とから成る。そして、各メモリユニットＭ
Ｕ11，ＭＵ12，ＭＵ13，ＭＵ14において、メモリセルの
第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通であ
る。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３
１Ｂを、便宜上、共通ノードＣＮ11，ＣＮ12，ＣＮ13，
ＣＮ14と呼ぶ。
【０２１８】ここで、第１番目のメモリユニットＭＵ11
における共通の第１の電極２１Ａ（第１の共通ノードＣ
Ｎ11）は、第１番目の選択用トランジスタＴＲ11を介し
てビット線ＢＬ1に接続されている。また、第２番目の
メモリユニットＭＵ12における共通の第１の電極２１Ｂ
（第２の共通ノードＣＮ12）は、第２番目の選択用トラ
ンジスタＴＲ12を介してビット線ＢＬ1に接続されてい
る。更には、第３番目のメモリユニットＭＵ13における
共通の第１の電極３１Ａ（第３の共通ノードＣＮ13）
は、第３番目の選択用トランジスタＴＲ13を介してビッ
ト線ＢＬ1に接続されている。また、第４番目のメモリ
ユニットＭＵ14における共通の第１の電極３１Ｂ（第４
の共通ノードＣＮ14）は、第４番目の選択用トランジス
タＴＲ14を介してビット線ＢＬ1に接続されている。
【０２１９】また、第１番目のメモリユニットＭＵ11を
構成するメモリセルＭＣ11mと、第２番目のメモリユニ
ットＭＵ12を構成するメモリセルＭＣ12mは、第２の電
極２３を共有しており、この共有された第ｍ番目の第２
の電極２３はプレート線ＰＬ mに接続されている。更に
は、第３番目のメモリユニットＭＵ13を構成するメモリ
セルＭＣ13mと、第４番目のメモリユニットＭＵ14を構
成するメモリセルＭＣ1 4mは、第２の電極３３を共有し
ており、この共有された第ｍ番目の第２の電極３３はプ
レート線ＰＬmに接続されている。
【０２２０】実施の形態４の不揮発性メモリにおいて
は、メモリユニットＭＵ11，ＭＵ12とメモリユニットＭ
Ｕ13，ＭＵ14は、層間絶縁層２６を介して積層されてい
る。メモリユニットＭＵ14は絶縁膜３６Ａで被覆されて
いる。また、メモリユニットＭＵ11は、半導体基板１０
の上方に絶縁層１６を介して形成されている。半導体基
板１０には素子分離領域１１が形成されている。また、
選択用トランジスタＴＲ 11，ＴＲ12，ＴＲ13，ＴＲ
14は、ゲート電極１３、ゲート絶縁膜１２、ソース／ド
レイン領域１４から構成されている。そして、第１の選
択用トランジスタＴＲ 11、第２の選択用トランジスタＴ
Ｒ12、第３の選択用トランジスタＴＲ13、第４の選択用
トランジスタＴＲ14の一方のソース／ドレイン領域１４
はコンタクトホール１５を介してビット線ＢＬ1に接続
されている。また、第１の選択用トランジスタＴＲ11の
他方のソース／ドレイン領域１４は、絶縁層１６に形成
された開口部１７中に設けられた接続孔１８を介して第
１の共通ノードＣＮ11に接続されている。更には、第２
の選択用トランジスタＴＲ12の他方のソース／ドレイン
領域１４は、接続孔１８を介して第２の共通ノードＣＮ
12に接続されている。また、第３の選択用トランジスタ
ＴＲ13の他方のソース／ドレイン領域１４は、接続孔１
８、絶縁層１６上に形成された接続部２５、層間絶縁層
２６に形成された開口部２７中に設けられた接続孔２８
を介して第３の共通ノードＣＮ13に接続されている。更
には、第４の選択用トランジスタＴＲ14の他方のソース
／ドレイン領域１４は、接続孔１８、接続部２５、接続
孔２８を介して第４の共通ノードＣＮ 14に接続されてい
る。
【０２２１】実施の形態４の不揮発性メモリの動作は、
実施の形態２の不揮発性メモリの動作と実質的に同一と
することができるので、詳細な説明は省略する。尚、各
メモリセルＭＣ1nm（ｎ＝１〜４、ｍ＝１〜８）に１ビ
ットがデータとして記憶される。実際の不揮発性メモリ
においては、この３２ビットを記憶するメモリユニット
の集合がアクセス単位ユニットとしてアレイ状に配設さ
れている。
【０２２２】また、実施の形態４の不揮発性メモリにお
いては、第１のメモリユニットＭＵ 11を構成する各メモ
リセルＭＣ11mにおける強誘電体層２２Ａと、第２のメ
モリユニットＭＵ12を構成する各メモリセルＭＣ12mに
おける強誘電体層２２Ｂと、第３のメモリユニットＭＵ
13を構成する各メモリセルＭＣ13mにおける強誘電体層
３２Ａと、第４のメモリユニットＭＵ14を構成する各メ
モリセルＭＣ14mにおける強誘電体層３２Ｂとを、同一
の材料から構成してもよいが、本発明の第６の態様に係
る不揮発性メモリのように、上方に位置するメモリセル
を構成する強誘電体層の結晶化温度は、下方に位置する
メモリセルを構成する強誘電体層の結晶化温度よりも低
い構成とすることが好ましい。具体的には、強誘電体層
２２Ａ，２２Ｂを表２の強誘電体層２２に例示した材料
から構成し、強誘電体層３２Ａ，３２Ｂを表２の強誘電
体層３２に例示した材料から構成することができる。
【０２２３】（実施の形態５）実施の形態５は、実施の
形態２の不揮発性メモリの変形である。実施の形態５に
おいては、実施の形態１と異なり、図１２の回路図に示
すように、プレート線の延びる方向に隣接する２つの不
揮発性メモリＭ1，Ｍ2において、第１の選択用トランジ
スタＴＲ11，ＴＲ21のゲート電極がワード線Ｗ1に接続
され、第２の選択用トランジスタＴＲ12，ＴＲ22のゲー
ト電極がワード線Ｗ2に接続されている。また、ビット
線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されてい
る。その他の構成は、実施の形態２の不揮発性メモリと
同様である。
【０２２４】このような構成の実施の形態５の不揮発性
メモリにおいては、対となったメモリセルＭＣ11m，Ｍ
Ｃ21m、あるいは、対となったメモリセルＭＣ12m，ＭＣ
22mに相補的なデータを書き込むことで１ビットを記憶
する。また、４つの選択用トランジスタＴＲ11，Ｔ
Ｒ12，ＴＲ21，ＴＲ22と、１６個のメモリセルＭ
Ｃ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mによって、１つのメ
モリユニット（アクセス単位ユニット）が構成され、８
ビットを記憶する。実際の不揮発性メモリにおいては、
この８ビットを記憶するメモリユニットの集合がアクセ
ス単位ユニットとしてアレイ状に配設されている。
【０２２５】次に、実施の形態５の不揮発性メモリから
データを読み出し、再書き込みする方法について、以
下、説明する。尚、一例として、対となったメモリセル
ＭＣ11 1，ＭＣ211からデータを読み出すものとし、メモ
リセルＭＣ111にはデータ「１」が、メモリセルＭＣ211
にはデータ「０」が記憶されているとする。図１３に動
作波形を示す。尚、図１３中、括弧内の数字は、以下に
説明する工程の番号と対応している。
【０２２６】（４−１Ａ）待機状態では、全ビット線、
全ワード線、全プレート線が接地されている。
【０２２７】（４−２Ａ）データ読み出しが開始される
と、先ず、選択されたメモリユニット（アクセス単位ユ
ニット）における全プレート線ＰＬm（ｍ＝１，２，
３，４）を（１／２）Ｖcc（但し、Ｖccは電源電圧）に
プレチャージし、更に、ビット線ＢＬ1，ＢＬ2を（１／
２）Ｖccにプレチャージする。その後、ワード線Ｗ
Ｌ1，ＷＬ2をハイレベルとすることによって、選択用ト
ランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22をオン状態
とする。これによって、共通の第１の電極２１（共通ノ
ードＣＮ11，ＣＮ12、ＣＮ21，ＣＮ22）がビット線ＢＬ
1，ＢＬ2に接続され、共通ノードＣＮ11，ＣＮ12，ＣＮ
21，ＣＮ22の電位は（１／２）Ｖccとなる。
【０２２８】（４−３Ａ）次いで、非選択のワード線Ｗ
Ｌ2をロウレベルとすることによって、選択用トランジ
スタＴＲ12，ＴＲ22をオフ状態とする。これによって、
非選択の共通ノードＣＮ12，ＣＮ22は、電位が（１／
２）Ｖccのまま、浮遊状態となる。
【０２２９】（４−４Ａ）その後、選択プレート線ＰＬ
1、及び、ビット線ＢＬ1，ＢＬ2を接地線（図示せず）
を介して０ボルトまで放電させる。このとき、ビット線
ＢＬ1，ＢＬ2に接続されている共通ノードＣＮ11，ＣＮ
21も０ボルトとなる。ビット線ＢＬ1，ＢＬ2の放電が完
了したならば、接地線とビット線ＢＬ1，ＢＬ2との電気
的な接続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とす
る。
【０２３０】（４−５Ａ）次に、選択プレート線ＰＬ1
にＶccを印加する。これによって、データ「１」を記憶
していたメモリセルＭＣ111からは、反転電荷が放出さ
れ、その結果、ビット線ＢＬ1，ＢＬ2の間に電位差が生
じる。次に、センスアンプＳＡを活性化して、かかるビ
ット線ＢＬ1，ＢＬ2の間の電位差をデータとして読み出
す。
【０２３１】（４−６Ａ）その後、ビット線ＢＬ1，Ｂ
Ｌ2を、センスアンプＳＡによって充放電させ、ビット
線ＢＬ1にはＶccを印加し、ビット線ＢＬ2には０ボルト
を印加する。その結果、メモリセルＭＣ211には、デー
タ「０」が再び書き込まれる。
【０２３２】（４−７Ａ）その後、選択プレート線ＰＬ
1を０ボルトとすることによって、メモリセルＭＣ111に
は、データ「１」が再び書き込まれる。
【０２３３】（４−８Ａ）データの読み出しを終了する
場合には、次いで、ビット線ＢＬ1，ＢＬ2を０ボルトま
で放電する。次に、プレート線ＰＬm（ｍ＝１，２，
３，４）を０ボルトまで放電した後、非選択のワード線
ＷＬ2を再びハイレベルとし、選択用トランジスタＴＲ
12，ＴＲ22をオン状態として、メモリユニット（アクセ
ス単位ユニット）の全ての共通ノードＣＮ11，ＣＮ12，
ＣＮ21，ＣＮ22を０ボルトとする。
【０２３４】尚、引き続き、対となった次のメモリセル
のデータを読み出す場合には、再び、全プレート線ＰＬ
m（ｍ＝１，２，３，４）を（１／２）Ｖccにプレチャ
ージし、上述の（４−２Ａ）〜（４−７Ａ）の動作を繰
り返す。
【０２３５】以上のシーケンスに従えば、非選択のメモ
リセルに加わるディスターブは、常に、（１／２）Ｖcc
以下に抑えられる。
【０２３６】尚、非選択状態であって、しかも、浮遊状
態の共通ノードＣＮ21，ＣＮ22の電位は、選択プレート
線ＰＬ1と（１／２）Ｖccに固定された非選択プレート
線ＰＬm（ｍ＝２，３，４）とのカップリング比に従っ
て変動するが、非選択プレート線側のカップリング容量
の方が大きい。従って、共通ノードＣＮ12，ＣＮ22の電
位変動は、（１／２）Ｖcc〜Ｖccの範囲に抑えられ、メ
モリセルＭＣ12m，ＭＣ22m（ｍ＝１〜４）に加わるディ
スターブは、（１／２）Ｖcc以下である。
【０２３７】また、このような回路構成においては、デ
ィスターブ回数を有限回に制限するために、プレート線
又は共通ノードを共有する全メモリセルを一括して、且
つ、連続してシリアルにアクセスする仕様とすることが
望ましい。即ち、ワード線ＷＬ1にアクセスした場合に
は、共通ノードＣＮ11，ＣＮ21に関連したメモリセル1
1m，ＭＣ21m（ｍ＝１，２，３，４）の全てを、順次ア
クセスする。続いて、ワード線ＷＬ2にアクセスし、共
通ノードＣＮ12，ＣＮ22に関連したメモリセルＭ
Ｃ12m，ＭＣ22m（ｍ＝１，２，３，４）の全てを、順次
アクセスする。これにより、メモリユニット（アクセス
単位ユニット）内のメモリセルの全てからデータを読み
出し、その後、再書き込みを行って、ディスターブによ
る劣化を回復させる。このようにすれば、ディスターブ
回数の上限は、メモリユニット（アクセス単位ユニッ
ト）に記憶されるビット数から１を減じた回数となり、
信頼性を保証することができる。以上に説明した実施の
形態５におけるディスターブ回数は７回である。
【０２３８】実施の形態５におけるメモリアレイの構成
上の限界寸法は、プレート線ＰＬmと、ビット線ＢＬ1，
ＢＬ2のピッチによって決定される。そして、プレート
線ＰＬmと、ビット線ＢＬ1，ＢＬ2によって囲まれた領
域に２ビットが格納される。従って、限界寸法は４Ｆ2
である。
【０２３９】また、実施の形態５においては、２本のワ
ード線ＷＬ1，ＷＬ2と４本のプレート線ＰＬm（ｍ＝
１，２，３，４）との２次元マトリックスにより、ロー
・アドレスの選択が行われる。即ち、ワード線２本と、
プレート線４本の組み合わせで、ロー方向の８ビットの
アクセスが可能であり、ロー・アドレスの選択に必要と
されるドライバーは１アドレス当たり０．７５本と少な
い。従って、従来型のメモリセル構造と比較して、駆動
用の信号線を減少させることができ、周辺回路を大幅に
削減することができる。
【０２４０】実施の形態５の不揮発性メモリにおいて
は、対となったメモリセルＭＣ11m，ＭＣ21mによる相補
的なデータ記憶を例に挙げたが、例えば、ダミーセル等
を用いて、参照側ビット線に、データ「１」の読み出し
電位と、データ「０」の読み出し電位の中間の参照電位
を与えることによって、メモリセル毎に１ビットを記憶
することも可能である。
【０２４１】また、先に説明した実施の形態２〜実施の
形態４の不揮発性メモリにおいて、メモリセルを対とし
て（例えば、メモリセルＭＣ11mとメモリセルＭＣ21m、
メモリセルＭＣ12mとメモリセルＭＣ22m）、相補的なデ
ータ記憶を行ってもよい。
【０２４２】また、実施の形態５の不揮発性メモリを実
施の形態１にて説明した不揮発性メモリに適用すること
ができ、この場合の回路図は、図１４に示すとおりとな
る。更には、図１及び図１４に示した等価回路を有する
実施の形態１の不揮発性メモリにおいて、実施の形態５
と同様に、相補的なデータ記憶を行ってもよい。
【０２４３】（実施の形態６）実施の形態６は、本発明
の第４の態様に係る不揮発性メモリに関する。実施の形
態６の不揮発性メモリの回路図を図１５に示し、模式的
な一部断面図を図１６に示す。
【０２４４】実施の形態６の不揮発性メモリは、第１の
メモリユニットＭＵ1及び第２のメモリユニットＭＵ2か
ら構成されている。
【０２４５】そして、第１のメモリユニットＭＵ1は、
（Ａ−１）第１のビット線ＢＬ1と、（Ｂ−１）Ｎ個
（但し、Ｎ≧１であり、実施の形態６においては、Ｎ＝
２）の第１の選択用トランジスタＴＲ11，ＴＲ12と、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２である、実施
の形態６においては、Ｍ＝４）の第１のメモリセルＭＣ
1NMから構成された、Ｎ個の第１のサブメモリユニット
ＳＭＵ1Nと、（Ｄ−１）Ｎ個の第１のサブメモリユニッ
ト間（ＳＭＵ11，ＳＭＵ12）において、Ｎ個の第１のサ
ブメモリユニット（ＳＭＵ11，ＳＭＵ12）のそれぞれを
構成する第１のメモリセルＭＣ1nmで共通とされたＭ本
のプレート線Ｐm、から成る。
【０２４６】また、第２のメモリユニットＭＵ2は、
（Ａ−２）第２のビット線ＢＬ2と、（Ｂ−２）Ｎ個
（実施の形態６においては、Ｎ＝２）の第２の選択用ト
ランジスタＴＲ21，ＴＲ22と、（Ｃ−２）それぞれがＭ
個（実施の形態６においては、Ｍ＝４）の第２のメモリ
セルＭＣ2NMから構成された、Ｎ個の第２のサブメモリ
ユニットＳＭＵ21，ＳＭＵ22と、（Ｄ−２）Ｎ個の第２
のサブメモリユニット（ＳＭＵ21，ＳＭＵ22）間におい
て、Ｎ個の第２のサブメモリユニット（ＳＭＵ21，ＳＭ
Ｕ22）のそれぞれを構成する第２のメモリセルＭＣ2nm
で共通とされ、且つ、前記第１のメモリユニットＭＵ1
を構成するＭ本のプレート線ＰＬmと共通のＭ本のプレ
ート線ＰＬm、から成る。
【０２４７】そして、第１のサブメモリユニットＳＭＵ
11，ＳＭＵ12は、層間絶縁層２６を介して、第２のサブ
メモリユニットＳＭＵ21，ＳＭＵ22と積層されている。
【０２４８】各メモリセルＭＵ1nm，ＭＣ2nmは、第１の
電極２１，３１と強誘電体層２２，３２と第２の電極２
３，３３から成る。
【０２４９】また、第１のメモリユニットＭＵ1におい
て、第１番目の第１のサブメモリユニットＳＭＵ11を構
成する第１のメモリセルＭＣ11mの第１の電極２１は、
第１番目の第１のサブメモリユニットＳＭＵ11において
共通であり、この共通の第１の電極２１（共通ノードＣ
Ｎ11）は、第１番目の第１の選択用トランジスタＴＲ 11
を介して第１のビット線ＢＬ1に接続され、第ｍ番目
（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルＭＣ
11mの第２の電極２３は共通の第ｍ番目のプレート線Ｐ
Ｌmに接続されている。
【０２５０】更には、第１のメモリユニットＭＵ1にお
いて、第２番目の第１のサブメモリユニットＳＭＵ12を
構成する第１のメモリセルＭＣ12mの第１の電極２１
は、第２番目の第１のサブメモリユニットＳＭＵ12にお
いて共通であり、この共通の第１の電極２１（共通ノー
ドＣＮ12）は、第２番目の第１の選択用トランジスタＴ
Ｒ12を介して第１のビット線ＢＬ1に接続され、第ｍ番
目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルＭ
Ｃ12mの第２の電極２３は共通の第ｍ番目のプレート線
ＰＬmに接続されている。尚、これらは図示していない
が、図１６の紙面垂直方向に隣接して設けられている。
【０２５１】第２のメモリユニットＭＵ2において、第
１番目の第２のサブメモリユニットＳＭＵ21を構成する
第２のメモリセルＭＣ21mの第１の電極３１は、第１番
目の第２のサブメモリユニットＳＭＵ21において共通で
あり、この共通の第１の電極３１（共通ノードＣＮ21）
は、第１番目の第２の選択用トランジスタＴＲ21を介し
て第２のビット線ＢＬ2に接続され、第ｍ番目の第２の
メモリセルＭＣ21mの第２の電極３３は共通の第ｍ番目
のプレート線ＰＬmに接続されている。
【０２５２】また、第２のメモリユニットＭＵ2におい
て、第２番目の第２のサブメモリユニットＳＭＵ22を構
成する第２のメモリセルＭＣ22mの第１の電極３１は、
第２番目の第２のサブメモリユニットＳＭＵ22において
共通であり、この共通の第１の電極３１（共通ノードＣ
Ｎ22）は、第２番目の第２の選択用トランジスタＴＲ 22
を介して第２のビット線ＢＬ2に接続され、第ｍ番目の
第２のメモリセルＭＣ2 2mの第２の電極３３は共通の第
ｍ番目のプレート線ＰＬmに接続されている。尚、これ
らは図示していないが、図１６の紙面垂直方向に隣接し
て設けられている。
【０２５３】各選択用トランジスタのゲート電極に接続
されたワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22は、ワ
ード線デコーダ／ドライバＷＤに接続されている。一
方、各プレート線ＰＬmは、プレート線デコーダ／ドラ
イバＰＤに接続されている。更には、ビット線ＢＬ1，
ＢＬ2はセンスアンプＳＡに接続されている。尚、ビッ
ト線ＢＬ2も同じセンスアンプＳＡに接続されている
が、ビット線ＢＬ2は、異なるセンスアンプＳＡに接続
されていてもよい。また、ビット線ＢＬ1，ＢＬ2は、ビ
ット線ＢＬ1，ＢＬ2の延びる方向に隣接する他の不揮発
性メモリとも共有されている。
【０２５４】ここで、ワード線ＷＬ11，ＷＬ12，Ｗ
Ｌ21，ＷＬ22は、図１６の紙面垂直方向に延びている。
また、第２の電極２３，３３は、図１６の紙面垂直方向
に隣接するサブメモリユニットＳＭＵ12，ＳＭＵ22を構
成するメモリセルと共通であり、プレート線ＰＬmを兼
ねている。各メモリセルを結ぶこれらの各プレート線
は、図１６の紙面垂直方向に延びており、図示しない領
域において接続孔を介して接続されている。また、サブ
メモリユニットＳＭＵ11とサブメモリユニットＳＭＣ 21
とは、垂直方向に揃っている。このような構造にするこ
とによって、メモリユニットの占有面積を小さくするこ
とができ、集積度の向上を図ることができる。
【０２５５】実施の形態６の不揮発性メモリにおいて
は、第１のメモリユニットＭＵ1における第１番目の第
１のサブメモリユニットＳＭＵ11を構成する各メモリセ
ルＭＣ 11mの強誘電体層２２と、第２のメモリユニット
ＭＵ2における第１番目の第２のサブメモリユニットＳ
ＭＵ21を構成する各メモリセルＭＣ21mの強誘電体層３
２とを同一の材料から構成してもよいが、本発明の第１
の態様に係る不揮発性メモリのように、上方に位置する
メモリセルを構成する強誘電体層３２の結晶化温度は、
下方に位置するメモリセルを構成する強誘電体層２２の
結晶化温度よりも低い構成とすることが好ましい。具体
的には、強誘電体層２２，３２を、表２に例示した材料
から構成することができる。
【０２５６】実施の形態６においては、２つのサブメモ
リユニットＳＭＵ11，ＳＭＵ21は、それぞれ、層間絶縁
層２６を介して積層されている。また、２つのサブメモ
リユニットＳＭＵ12，ＳＭＵ22も、それぞれ、層間絶縁
層２６を介して積層されている。サブメモリユニットＳ
ＭＵ21，ＳＭＵ22は絶縁膜３６Ａで被覆されている。ま
た、サブメモリユニットＳＭＵ11，ＳＭＵ12は、半導体
基板１０の上方に絶縁層１６を介して形成されている。
半導体基板１０には素子分離領域１１が形成されてい
る。また、ＭＯＳ型ＦＥＴから構成された選択用トラン
ジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22は、ゲート電極
１３、ゲート絶縁膜１２、ソース／ドレイン領域１４か
ら構成されている。そして、第１の選択用トランジスタ
ＴＲ11，ＴＲ21の一方のソース／ドレイン領域１４はコ
ンタクトホール１５を介してビット線ＢＬ1に接続され
ている。更に、第２の選択用トランジスタＴＲ21，ＴＲ
22の一方のソース／ドレイン領域１４はコンタクトホー
ル１５を介してビット線ＢＬ 2に接続されている。
【０２５７】また、第１の選択用トランジスタＴＲ11，
ＴＲ12の他方のソース／ドレイン領域１４は、絶縁層１
６に形成された開口部１７中に設けられた接続孔１８を
介して第１の共通ノードＣＮ11，ＣＮ12に接続されてい
る。更には、第２の選択用トランジスタＴＲ12，ＴＲ22
の他方のソース／ドレイン領域１４は、接続孔１８、絶
縁層１６上に形成された接続部２５、層間絶縁層２６に
形成された開口部２７中に設けられた接続孔２８を介し
て第２の共通ノードＣＮ21，ＣＮ22に接続されている。
尚、第２の選択用トランジスタＴＲ12，ＴＲ22における
接続孔１８、接続部２５、接続孔２８は、第１の選択用
トランジスタＴＲ11，ＴＲ12における接続孔１８と同一
垂直面内に存在しておらず、図１６においては本来見え
ない部分に位置しているが、図１６においてはこれらを
図示した。
【０２５８】尚、実施の形態６の不揮発性メモリにおい
て、サブメモリユニットＳＭＵ12，ＳＭＵ22は、図１６
の模式的な一部断面図において、サブメモリユニットＳ
ＭＵ 11，ＳＭＵ21と紙面垂直方向に隣接している。
【０２５９】そして、各メモリセルＭＣ11m，ＭＣ12m，
ＭＣ21m，ＭＣ22m（ｍ＝１，２，３，４）に１ビットが
データとして記憶される。あるいは又、対となったメモ
リセルＭＣ11m，ＭＣ21m及び対となったメモリセルＭＣ
12m，ＭＣ22mに相補的なデータが記憶される。
【０２６０】実施の形態６の不揮発性メモリの動作は、
実施の形態２あるいは実施の形態５にて説明した動作と
同様とすることができるので、詳細な説明は省略する。
【０２６１】尚、実施の形態６の不揮発性メモリを、図
１２に等価回路を示したと同様の等価回路に変更しても
よい。
【０２６２】また、Ｎ＝４とした例の回路図を図１７に
示し、模式的な一部断面図を図１８に示す。この場合、
ワード線ＷＬ11〜ワード線ＷＬ14を選択した場合、サブ
メモリユニットＳＭＵ11〜サブメモリユニットＳＭＵ14
がアクセスされ、ビット線ＢＬ1にのみ、記憶されたデ
ータに相当する電圧（電位）が出現する。尚、同じセン
スアンプＳＡに接続されたビット線ＢＬ2には、データ
「１」の読み出し電圧（電位）と、データ「０」の読み
出し電圧（電位）の中間の参照電位を与える。一方、ワ
ード線ＷＬ21〜ワード線ＷＬ24を選択した場合、サブメ
モリユニットＳＭＵ21〜サブメモリユニットＳＭＵ24が
アクセスされ、ビット線ＢＬ2にのみ、記憶されたデー
タに相当する電圧（電位）が出現する。尚、同じセンス
アンプＳＡに接続されたビット線ＢＬ1には、データ
「１」の読み出し電圧（電位）と、データ「０」の読み
出し電圧（電位）の中間の参照電位を与える。この場
合、次の図１９を参照して説明する不揮発性メモリの場
合と比較した、信号量（電位差）が約半分となり、しか
も、参照電位のばらつき等から動作マージンは低下する
が、不揮発性メモリの集積度は約２倍になる。尚、例え
ば、ワード線ＷＬ11とワード線ＷＬ21とを同時に選択す
れば、対となったメモリセルＭＣ111，ＭＣ211からデー
タを相補的な読み出すことができる。尚、後述する実施
の形態６の不揮発性メモリの構造に対して、実施の形態
５の不揮発性メモリの変形を適用することもできる。
【０２６３】図１８において、選択用トランジスタＴＲ
21〜ＴＲ24の配置を変更することで、図１９に回路図を
示す構成とすることもできる。この場合には、対となっ
たメモリセルＭＣ11m，ＭＣ21m、対となったメモリセル
ＭＣ12m，ＭＣ22m、対となったメモリセルＭＣ13m，Ｍ
Ｃ23m、対となったメモリセルＭＣ14m，ＭＣ24mに相補
的なデータを書き込むことで１ビットを記憶する。即
ち、８つの選択用トランジスタＴＲ11〜ＴＲ14，ＴＲ21
〜ＴＲ24と、６４個のメモリセルＭＣ11m〜ＭＣ14m，Ｍ
Ｃ21m〜ＭＣ24mによって、１つのメモリユニット（アク
セス単位ユニット）が構成され、３２ビットを記憶す
る。このメモリアレイの構成上の限界寸法は、プレート
線ＰＬmの最小ピッチに基づきロー方向の寸法が規定さ
れ、プレート線１本、及び、ビット線ＢＬ1，ＢＬ2で囲
まれた領域に４ビットが記憶される。従って、限界寸法
は２Ｆ2である。また、４本のワード線ＷＬ1，ＷＬ2，
ＷＬ3，ＷＬ4と８本のプレート線ＰＬMの２次元マトリ
ックスによって、ロー・アドレスの選択が行われる。即
ち、４本のワード線と８本のプレート線によって、ロー
方向の３２ビットのアクセスが可能であり、ロー・アド
レスの選択に必要とされるドライバは、１アドレス当た
り０．３７５本でよい。従って、従来型のメモリセル構
造と比較して、駆動用の信号線を大幅に減少させること
ができ、周辺回路を大幅に削減することができる。
【０２６４】（実施の形態７）実施の形態７は、本発明
の第５の態様に係る不揮発性メモリに関する。実施の形
態７の不揮発性メモリの模式的な一部断面図を図２０に
示す。尚、不揮発性メモリの回路図は図１７と同様であ
る。尚、実施の形態７においては、Ｎ＝４としたが、Ｎ
の値はこのような値に限定するものではない。
【０２６５】実施の形態７の不揮発性メモリは、第１の
メモリユニットＭＵ1及び第２のメモリユニットＭＵ2か
ら構成されている。
【０２６６】そして、第１のメモリユニットＭＵ1は、
（Ａ−１）第１のビット線ＢＬ1と、（Ｂ−１）Ｎ個
（但し、Ｎ≧１であり、実施の形態７においては、Ｎ＝
４）の第１の選択用トランジスタＴＲ1Nと、（Ｃ−１）
それぞれがＭ個（但し、Ｍ≧２であり、実施の形態７に
おいては、Ｍ＝８）の第１のメモリセルＭＣ1NMから構
成された、Ｎ個の第１のサブメモリユニットＳＭＵ
1Nと、（Ｄ−１）Ｎ個の第１のサブメモリユニットＳＭ
Ｕ1n間において、Ｎ個の第１のサブメモリユニットＳＭ
Ｕ1nmのそれぞれを構成する第１のメモリセルＳＭＵ1 n
で共通とされたＭ本のプレート線ＰＬm、から成る。
【０２６７】また、第２のメモリユニットＭＵ2は、
（Ａ−２）第２のビット線ＢＬ2と、（Ｂ−２）Ｎ個
（実施の形態７においては、Ｎ＝４）の第２の選択用ト
ランジスタＴＲ2Nと、（Ｃ−２）それぞれがＭ個（実施
の形態７においては、Ｍ＝８）の第２のメモリセルＭＣ
2NMから構成された、Ｎ個の第２のサブメモリユニット
ＳＭＵ2Nと、（Ｄ−２）Ｎ個の第２のサブメモリユニッ
トＳＭＵ2n間において、Ｎ個の第２のサブメモリユニッ
トＳＭＵ2nのそれぞれを構成する第２のメモリセルＭＣ
2nmで共通とされ、且つ、前記第１のメモリユニットＭ
Ｕ1を構成するＭ本のプレート線ＰＬmと共通のＭ本のプ
レート線ＰＬm、から成る。
【０２６８】そして、メモリセルＭＣ11m，ＭＣ13mは、
第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３
とから成り、メモリセルＭＣ21m，ＭＣ23mは、第１の電
極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成
る。また、メモリセルＭＣ12 m，ＭＣ14mは、第１の電極
３１Ａと強誘電体層３２Ａと第２の電極３３とから成
り、メモリセルＭＣ22m，ＭＣ24mは、第１の電極３１Ｂ
と強誘電体層３２Ｂと第２の電極３３とから成る。
【０２６９】更には、第１のメモリユニットＭＵ1にお
いて、第ｎ番目の第１のサブメモリユニットＳＭＵ1nを
構成する第１のメモリセルＭＣ1nmの第１の電極２１
Ａ，３１Ａは、第ｎ番目の第１のサブメモリユニットＳ
ＭＵ1nにおいて共通であり、これらの共通の第１の電極
２１Ａ，３１Ａ（共通ノードＣＮ1n）は、第ｎ番目の第
１の選択用トランジスタＴＲ1nを介して第１のビット線
ＢＬ1に接続されている。
【０２７０】また、第２のメモリユニットＭＵ2におい
て、第ｎ番目の第２のサブメモリユニットＳＭＵ1nを構
成する第２のメモリセルＭＣ2nmの第１の電極２１Ｂ，
３１Ｂは、第ｎ番目の第２のサブメモリユニットＳＭＵ
2nにおいて共通であり、これらの共通の第１の電極２１
Ｂ，３１Ｂ（共通ノードＣＮ2n）は、第ｎ番目の第２の
選択用トランジスタＴＲ2nを介して第２のビット線ＢＬ
2に接続されている。
【０２７１】更には、第１のメモリユニットＭＵ1にお
ける第ｎ番目の第１のサブメモリユニットＳＭＵ1nを構
成する第ｍ番目の第１のメモリセルＭＣ1nmと、第２の
メモリユニットＭＵ2における第ｎ番目の第２のサブメ
モリユニットＳＭＵ2nを構成する第ｍ番目の第２のメモ
リセルＭＣ2nmは、第２の電極２３，３３を共有してお
り、これらの共有された第２の電極２３，３３は第ｍ番
目のプレート線ＰＬmに接続されている。
【０２７２】各選択用トランジスタのゲート電極に接続
されたワード線ＷＬ11〜ＷＬ14，ＷＬ21〜ＷＬ24は、ワ
ード線デコーダ／ドライバＷＤに接続されている。一
方、各プレート線ＰＬmは、プレート線デコーダ／ドラ
イバＰＤに接続されている。更には、ビット線ＢＬ1，
ＢＬ2はセンスアンプＳＡに接続されている。尚、ビッ
ト線ＢＬ2も同じセンスアンプＳＡに接続されている
が、ビット線ＢＬ2は、異なるセンスアンプＳＡに接続
されていてもよい。また、ビット線ＢＬ1，ＢＬ2は、ビ
ット線ＢＬ1，ＢＬ2の延びる方向に隣接する他の不揮発
性メモリとも共有されている。
【０２７３】ここで、ワード線ＷＬ11〜ＷＬ14，ＷＬ21
〜ＷＬ24は、図２０の紙面垂直方向に延びている。ま
た、第２の電極２３，３３は、図２０の紙面垂直方向に
隣接するサブメモリユニットＳＭＵ13，ＳＭＵ14，ＳＭ
Ｕ23，ＳＭＵ24を構成するメモリセルと共通であり、プ
レート線ＰＬmを兼ねている。各メモリセルを結ぶこれ
らの各プレート線は、図２０の紙面垂直方向に延びてお
り、図示しない領域において接続孔を介して接続されて
いる。また、サブメモリユニットＳＭＵ11，ＳＭＵ12と
サブメモリユニットＳＭＣ21，ＳＭＵ22とは、垂直方向
に揃っている。このような構造にすることによって、メ
モリユニットの占有面積を小さくすることができ、集積
度の向上を図ることができる。
【０２７４】実施の形態７の不揮発性メモリにおいて
は、第１のメモリユニットＭＵ1における第１のサブメ
モリユニットＳＭＵ1nを構成する各メモリセルＭＣ1nm
の強誘電体層２２Ａ，３２Ａと、第２のメモリユニット
ＭＵ2における第２のサブメモリユニットＳＭＵ2nを構
成する各メモリセルＭＣ2nmにの強誘電体層２２Ｂ，３
２Ｂとを同一の材料から構成してもよいが、本発明の第
１の態様に係る不揮発性メモリのように、上方に位置す
るメモリセルを構成する強誘電体層３２Ａ，３２Ｂの結
晶化温度は、下方に位置するメモリセルを構成する強誘
電体層２２Ａ，２２Ｂの結晶化温度よりも低い構成とす
ることが好ましい。具体的には、強誘電体層２２Ａ，２
２Ｂを表２の強誘電体層２２に例示した材料から構成
し、強誘電体層３２Ａ，３２Ｂを表２の強誘電体層３２
に例示した材料から構成することができる。
【０２７５】実施の形態７においては、サブメモリユニ
ットＳＭＵ21〜ＳＭＵ24は、層間絶縁層２６を介して、
サブメモリユニットＳＭＵ11〜ＳＭＵ14の上に積層され
ている。サブメモリユニットＳＭＵ22，ＳＭＵ24は絶縁
膜３６Ａで被覆されている。また、サブメモリユニット
ＳＭＵ11，ＳＭＵ13は、半導体基板１０の上方に絶縁層
１６を介して形成されている。半導体基板１０には素子
分離領域１１が形成されている。また、選択用トランジ
スタＴＲ11〜ＴＲ14，ＴＲ21〜ＴＲ24は、ゲート電極１
３、ゲート絶縁膜１２、ソース／ドレイン領域１４から
構成されている。そして、第１の選択用トランジスタＴ
Ｒ11〜ＴＲ14の一方のソース／ドレイン領域１４はコン
タクトホール１５を介してビット線ＢＬ1に接続されて
いる。更に、第２の選択用トランジスタＴＲ21〜ＴＲ24
の一方のソース／ドレイン領域１４はコンタクトホール
１５を介してビット線ＢＬ2に接続されている。
【０２７６】また、第１の選択用トランジスタＴＲ11，
ＴＲ13の他方のソース／ドレイン領域１４、及び、第２
の選択用トランジスタＴＲ21，ＴＲ23の他方のソース／
ドレイン領域１４は、絶縁層１６に形成された開口部１
７中に設けられた接続孔１８を介して共通ノードＣ
Ｎ11，ＣＮ13，ＣＮ21，ＣＮ23に接続されている。更に
は、第１の選択用トランジスタＴＲ12，ＴＲ14の他方の
ソース／ドレイン領域１４、及び、第２の選択用トラン
ジスタＴＲ22，ＴＲ24の他方のソース／ドレイン領域１
４は、接続孔１８、絶縁層１６上に形成された接続部２
５、層間絶縁層２６に形成された開口部２７中に設けら
れた接続孔２８を介して、共通ノードＣＮ12，ＣＮ14，
ＣＮ22，ＣＮ24に接続されている。
【０２７７】尚、実施の形態７の不揮発性メモリにおい
て、サブメモリユニットＳＭＵ13，ＳＭＵ14，ＳＭ
Ｕ23，ＳＭＵ24は、図２０の模式的な一部断面図におい
て、サブメモリユニットＳＭＵ11，ＳＭＵ12，ＳＭ
Ｕ21，ＳＭＵ22と紙面垂直方向に隣接している。
【０２７８】そして、各メモリセルＭＣ1nm，ＭＣ
2nm（ｎ＝１〜４、ｍ＝１〜８）に１ビットがデータと
して記憶される。この場合、ワード線ＷＬ1nを選択した
場合、サブメモリユニットＳＭＵ1nがアクセスされ、ビ
ット線ＢＬ1にのみ、記憶されたデータに相当する電位
が出現する。尚、同じセンスアンプＳＡに接続されたビ
ット線ＢＬ2には、データ「１」の読み出し電位と、デ
ータ「０」の読み出し電位の中間の参照電位を与える。
一方、ワード線ＷＬ2nを選択した場合、サブメモリユニ
ットＳＭＵ2nがアクセスされ、ビット線ＢＬ2にのみ、
記憶されたデータに相当する電位が出現する。尚、同じ
センスアンプＳＡに接続されたビット線ＢＬ1には、デ
ータ「１」の読み出し電位と、データ「０」の読み出し
電位の中間の参照電位を与える。このような構成におい
ては、次に説明する構成と比較して、信号量（電位差）
が約半分となり、しかも、参照電位のばらつき等から動
作マージンは低下するが、不揮発性メモリの集積度は約
２倍になる。
【０２７９】あるいは又、対となったメモリセル（ＭＣ
11m，ＭＣ21m），（ＭＣ12m，ＭＣ2 2m），（ＭＣ13m，
ＭＣ23m），（ＭＣ14m，ＭＣ24m）に相補的なデータが
記憶される。即ち、８つの選択用トランジスタＴＲ11〜
ＴＲ14，ＴＲ21〜ＴＲ24と、６４個のメモリセルＭＣ
1nm，ＭＣ2nmによって、１つのメモリユニット（アクセ
ス単位ユニット）が構成され、３２ビットを記憶する。
【０２８０】実際の不揮発性メモリにおいては、この３
２ビットあるいは６４ビットを記憶する不揮発性メモリ
の集合がアクセス単位ユニットとしてアレイ状に配設さ
れている。
【０２８１】実施の形態７の不揮発性メモリの動作は、
実施の形態２あるいは実施の形態５にて説明した動作と
同様とすることができるので、詳細な説明は省略する。
【０２８２】尚、メモリセルＭＣ11M，ＭＣ12M，ＭＣ
13M，ＭＣ14M、ＭＣ21M，ＭＣ22M，ＭＣ23M，ＭＣ
24Mは、例えば、 ・第１の電極２１Ａを構成する第１の電極材料層の形成 ・強誘電体層２２Ａを構成する強誘電体薄膜の形成 ・第１の電極２１Ａを構成する第１の電極材料層及び強
誘電体層２２Ａを構成する強誘電体薄膜のパターニング ・第２の電極２３を構成する第２の電極材料層の形成及
びパターニング ・強誘電体層２２Ｂを構成する強誘電体薄膜の形成 ・強誘電体層２２Ａ及び強誘電体層２２Ｂを構成する強
誘電体薄膜の結晶化促進のための熱処理 ・第１の電極２１Ｂを構成する第１の電極材料層の形成
及びパターニング といった工程を経て、ＭＣ11M，ＭＣ13M，ＭＣ21M，Ｍ
Ｃ23Mを形成した後、 ・層間絶縁層２６の形成 ・第１の電極３１Ａを構成する第１の電極材料層の形成 ・強誘電体層３２Ａを構成する強誘電体薄膜の形成 ・第１の電極３１Ａを構成する第１の電極材料層及び強
誘電体層３２Ａを構成する強誘電体薄膜のパターニング ・第２の電極３３を構成する第２の電極材料層の形成及
びパターニング ・強誘電体層３２Ｂを構成する強誘電体薄膜の形成 ・強誘電体層３２Ａ及び強誘電体層３２Ｂを構成する強
誘電体薄膜の結晶化促進のための熱処理 ・第１の電極３１Ｂを構成する第１の電極材料層の形成
及びパターニング といった工程を経て、ＭＣ12M，ＭＣ14M，ＭＣ22M，Ｍ
Ｃ24Mを形成することで、得ることができる。
【０２８３】尚、実施の形態７の不揮発性メモリを、図
１９に等価回路を示したように変更してもよい。この場
合のメモリアレイの構成上の限界寸法は、プレート線Ｐ
Ｌmの最小ピッチに基づきロー方向の寸法が規定され、
プレート線１本、及び、ビット線ＢＬ1，ＢＬ2で囲まれ
た領域に４ビットが記憶される。従って、限界寸法は２
Ｆ2である。また、４本のワード線ＷＬ1〜ＷＬ4と８本
のプレート線ＰＬMの２次元マトリックスによって、ロ
ー・アドレスの選択が行われる。即ち、４本のワード線
と８本のプレート線によって、ロー方向の３２ビットの
アクセスが可能であり、ロー・アドレスの選択に必要と
されるドライバは、１アドレス当たり０．３７５本でよ
い。従って、従来型のメモリセル構造と比較して、駆動
用の信号線を大幅に減少させることができ、周辺回路を
大幅に削減することができる。
【０２８４】（実施の形態８）実施の形態８は、本発明
の第７の態様に係る不揮発性メモリに関する。実施の形
態８の不揮発性メモリにおけるメモリユニットは、具体
的には、特開平９−１２１０３２号公報に開示された構
造を有する。実施の形態８の不揮発性メモリの回路図を
図２１に示す。更には、実施の形態８の不揮発性メモリ
の模式的な一部断面図を図２２に示す。
【０２８５】実施の形態８の不揮発性メモリは、強誘電
体層を有するキャパシタ部を備えたメモリセルＭＣ1Mあ
るいはＭＣ2M（例えば、Ｍ＝４）が、複数、配列されて
成るメモリユニットＭＵ1あるいはＭＵ2を備え、選択さ
れたメモリセルへのアクセス時、非選択のメモリセルに
ディスターブが発生する構造を有する。そして、キャパ
シタ部に接続され、出力が負の温度特性を有する電源電
圧回路６０を備えている。ここで、出力が負の温度特性
を有するとは、不揮発性メモリの動作温度が高くなるに
従い、出力電圧が減少（低下）するような特性を意味す
る。具体的には、メモリセルＭＣ1M，ＭＣ2Mを構成する
それぞれのキャパシタ部の一端はビット線ＢＬ1，ＢＬ2
に接続され、他端はプレート線ＰＬM（Ｍ＝４）に接続
され、ビット線ＢＬ1，ＢＬ2には電源電圧回路６０（具
体的には、センスアンプＳＡに含まれる）が接続され、
プレート線ＰＬMには電源電圧回路６０（具体的には、
プレート線デコーダ／ドライバＰＤに含まれる）が接続
されている。
【０２８６】あるいは又、実施の形態８の不揮発性メモ
リは、ビット線ＢＬ1と、選択用トランジスタＴＲ1と、
Ｍ個（但し、実施の形態８においては、Ｍ＝４）のメモ
リセルＭＣ1m（ｍ＝１，２，３，４）と、Ｍ本のプレー
ト線ＰＬm（ｍ＝１，２，３，４）から構成されてい
る。そして、各メモリセルＭＣ1mは、第１の電極（下部
電極）２１と強誘電体層２２と第２の電極（上部電極）
２３とから成り、メモリセルＭＣ1mを構成するキャパシ
タ部の第１の電極２１は、メモリユニットＭＵ 1におい
て共通であり、共通の第１の電極２１（共通ノードＣＮ
1と呼ぶ場合がある）は、選択用トランジスタＴＲ1を介
してビット線ＢＬ1に接続され、第２の電極２３はプレ
ート線ＰＬmに接続されている。メモリセルＭＣ1mは、
絶縁膜２６Ａによって被覆されている。
【０２８７】あるいは又、実施の形態８の不揮発性メモ
リは、ビット線ＢＬ2と、選択用トランジスタＴＲ2と、
Ｍ個（但し、実施の形態８においては、Ｍ＝４）のメモ
リセルＭＣ2m（ｍ＝１，２，３，４）と、Ｍ本のプレー
ト線ＰＬm（ｍ＝１，２，３，４）から構成されてい
る。そして、各メモリセルＭＣ2mは、第１の電極２１
（下部電極）と強誘電体層２２と第２の電極（上部電
極）２３とから成り、メモリセルＭＣ2mを構成するキャ
パシタ部の第１の電極２１は、メモリユニットＭＵ 2に
おいて共通であり、共通の第１の電極２１（共通ノード
ＣＮ2と呼ぶ場合がある）は、選択用トランジスタＴＲ2
を介してビット線ＢＬ2に接続され、第２の電極２３は
プレート線ＰＬmに接続されている。図２２の模式的な
一部断面図において、これらのビット線ＢＬ2、選択用
トランジスタＴＲ2及びメモリセルＭＣ2mは、ビット線
ＢＬ1、選択用トランジスタＴＲ1及びメモリセルＭＣ1m
と、紙面垂直方向に隣接している。
【０２８８】メモリセルＭＣ2mにおけるプレート線ＰＬ
mは、メモリセルＭＣ1mにおけるプレート線ＰＬmと共通
化されており、プレート線デコーダ／ドライバＰＤに接
続されている。また、選択用トランジスタＴＲ1，ＴＲ2
のゲート電極は共通のワード線ＷＬに接続され、ワード
線ＷＬは、ワード線デコーダ／ドライバＷＤに接続され
ている。更には、ビット線ＢＬ1，ＢＬ2は、センスアン
プＳＡに接続されている。
【０２８９】尚、図２２においては、選択用トランジス
タＴＲ1及びメモリセルＭＣ1m、並びに、ビット線ＢＬ1
の延びる方向に隣接する選択用トランジスタＴＲ’1及
びメモリセルＭＣ’1mの一部分を併せて図示した。ビッ
ト線ＢＬ1の延びる方向に隣接するメモリセルＭＣ1m，
ＭＣ’1m・・・におけるビット線ＢＬ1は共通化されて
いる。
【０２９０】そして、対となったメモリセルＭＣ1m，Ｍ
Ｃ2m（ｍ＝１，２，３，４）に相補的なデータが記憶さ
れる。
【０２９１】実施の形態８の不揮発性メモリからデータ
を読み出す方法の一例を、以下、説明する。尚、一例と
して、対となったメモリセルＭＣ11，ＭＣ21からデータ
を読み出すものとし、メモリセルＭＣ11にはデータ
「１」が、メモリセルＭＣ21にはデータ「０」が記憶さ
れているとする。図２３に動作波形を示す。尚、図２３
中、括弧内の数字は、以下に説明する工程の番号と対応
している。
【０２９２】（８−１）待機状態では、全ビット線、全
ワード線、全プレート線が接地されている。そして、接
地線（図示せず）とビット線ＢＬ1，ＢＬ2との電気的な
接続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０２９３】（８−２）データ読み出しの開始時、ワー
ド線ＷＬをハイレベルとすることによって、選択用トラ
ンジスタＴＲ1，ＴＲ2をオン状態とする。併せて、選択
されたプレート線ＰＬ1にＶCCを印加し、非選択のプレ
ート線ＰＬm（ｍ＝２，３，４）に（１／２）ＶCCを印
加する。これによって、データ「１」を記憶していたキ
ャパシタ部から構成されたメモリセルＭＣ11からは反転
電荷が放出され、その結果、ビット線ＢＬ1，ＢＬ2の間
に電位差が生じる。次に、センスアンプＳＡを活性化し
て、かかるビット線ＢＬ1，ＢＬ2の間の電位差をデータ
として読み出す。
【０２９４】（８−３）その後、ビット線ＢＬ1，ＢＬ2
を、センスアンプＳＡによって充放電させ、ビット線Ｂ
Ｌ1にはＶCCを印加し、ビット線ＢＬ2には０ボルトを印
加する。その結果、メモリセルＭＣ21には、データ
「０」が再び書き込まれる。
【０２９５】（８−４）その後、プレート線ＰＬ1を０
ボルトとすることによって、メモリセルＭＣ11には、デ
ータ「１」が再び書き込まれる。
【０２９６】（８−５）データの読み出しを終了する場
合には、次いで、ビット線ＢＬ1，ＢＬ2を０ボルトまで
放電し、プレート線ＰＬm（ｍ＝２，３，４）を０ボル
トまで放電する。
【０２９７】以上のシーケンスに従えば、非選択のメモ
リセルＭＣ1m，ＭＣ2m（ｍ＝２，３，４）におけるキャ
パシタ部に加わるディスターブは、常に、（１／２）Ｖ
CC以下に抑えられる。
【０２９８】センスアンプＳＡに含まれている、ビット
線ＢＬ1，ＢＬ1に電圧を印加するための電源電圧回路６
０、及び、プレート線デコーダ／ドライバＰＤに含まれ
ている、プレート線ＰＬMに電圧を印加するための電源
電圧回路６０は、出力が負の温度特性を有するが、これ
らの電源電圧回路６０の構成例を以下に説明する。
【０２９９】この電源電圧回路６０は、図２４の（Ａ）
に回路図を示すように、参照電圧回路６１と、参照電圧
回路６１から出力された参照電圧［例えば、Ｖccや（１
／２）Ｖcc］と出力電圧との電位差を検出する比較器７
０と、比較器７０からの出力電圧に従って、比較器７０
からの出力電圧に負のフィードバックをかける回路、例
えば、比較結果に応じてＰＭＯＳ型ＦＥＴ７３を制御す
る帰還ループから構成されている。具体的には、電源電
圧回路６０は、参照電圧回路６１と、参照電圧回路６１
から出力された参照電圧が第１の入力部６１に入力され
る比較器７０と、比較器７０からの出力電圧がゲート部
に入力され、ドレイン領域が比較器７０の第２の入力部
７２及びキャパシタ部に接続されたＰＭＯＳ型ＦＥＴ７
３から成る。ＰＭＯＳ型ＦＥＴ７３のドレイン領域は、
具体的には、ビット線ＢＬ1，ＢＬ2、あるいは、プレー
ト線ＰＬmに接続されている。比較器７０は、例えば、
カレントミラー差動アンプから構成することができる。
【０３００】出力に接続されている負荷にＶDL端子７４
からグランドに向けて過渡電流が流れようとすると、Ｐ
ＭＯＳ型ＦＥＴ７３が或るインピーダンスとして作用
し、ＰＭＯＳ型ＦＥＴ７３のドレイン電圧は負側に変動
する。出力電圧が参照電圧よりも低くなり始めると、Ｐ
ＭＯＳ型ＦＥＴ７３のゲート電圧はより低くなって、Ｐ
ＭＯＳ型ＦＥＴ７３はオン状態となり、負荷に電流を供
給しながら出力を充電し始める。或るレベルまで充電
し、参照電圧よりも出力電圧が高くなり始めると、今度
はＰＭＯＳ型ＦＥＴ７３のゲート電圧が上昇し、ＰＭＯ
Ｓ型ＦＥＴ７３はオフ状態となり、充電が停止する。こ
れによって、ＰＭＯＳ型ＦＥＴ７３からの出力電圧［例
えば、Ｖccや（１／２）Ｖcc］の安定化を図ることがで
きる。
【０３０１】図２４の（Ｂ）に回路図を示すように、参
照電圧回路６１は、一端が電源ＶDDに接続された第１の
抵抗素子６２と、一端が第１の抵抗素子６２の他端に接
続され、他端が接地された第２の抵抗素子６３から成
り、第１の抵抗素子６２と第２の抵抗素子６３との接続
部から参照電圧が出力される。そして、第１の抵抗素子
６２は抵抗体から成り、第２の抵抗素子６３は、ドレイ
ン部とゲート部が短絡された少なくとも１つのＰＭＯＳ
型ＦＥＴから成る。
【０３０２】図２４の（Ｂ）に示した例では、第２の抵
抗素子６３は、３つのＰＭＯＳ型ＦＥＴを直列に接続し
た構造を有し、各ＰＭＯＳ型ＦＥＴの閾値電圧をＶthと
したとき、第１の抵抗素子６２の抵抗値が充分に高い場
合、出力される参照電圧は３Ｖthとなる。ＭＯＳ型ＦＥ
Ｔの閾値電圧Ｖthは、一般に、負の温度特性を有する
（即ち、温度が上昇するに従い、抵抗値が減少する）。
第２の抵抗素子６３を構成するＰＭＯＳ型ＦＥＴの段
数、ＰＭＯＳ型ＦＥＴを構成する各種の半導体領域の不
純物濃度を調整することによって、第２の抵抗素子６３
に所望の抵抗値や所望の負の温度特性を与えることがで
きる。
【０３０３】図２５の（Ａ）には、別の形式の参照電圧
回路６１Ａを示す。この参照電圧回路６１Ａにおいて
は、第１の抵抗素子６４及び第２の抵抗素子６５は負の
温度特性を有し（即ち、温度が上昇するに従い、抵抗値
が減少し）、第２の抵抗素子６５の抵抗値の温度変化量
の絶対値は、第１の抵抗素子６４の抵抗値の温度変化量
の絶対値よりも大きい。具体的には、第１の抵抗素子６
４及び第２の抵抗素子６５は抵抗体から構成されてい
る。より具体的には、例えば、第１の抵抗素子６４は不
純物がドープされた半導体層（例えば、ポリシリコン
層）から成り、第２の抵抗素子６５は、第１の抵抗素子
６４を構成する半導体層の不純物濃度よりも低い濃度の
不純物がドープされた半導体層（例えば、ポリシリコン
層）から成る構成とすることができる。あるいは又、ポ
リシリコン層にＧｅをイオン注入してバンドギャップを
狭めて温度変化量を小さくしたＳｉ−Ｇｅ半導体層から
成る第１の抵抗素子６４と、Ｓｉ半導体層（具体的に
は、ポリシリコン層）から成る第２の抵抗素子６５とか
ら、参照電圧回路６１Ａを構成することもできる。この
ような構成にすることで、不揮発性メモリの動作温度が
上昇すると、第２の抵抗素子６５における電圧降下が、
動作温度上昇前よりも小さくなり、その結果、参照電圧
回路６１Ａから出力される参照電圧が低下する。
【０３０４】図２５の（Ｂ）には、更に別の形式の参照
電圧回路６１Ｂを示す。この参照電圧回路６１Ｂにおい
ては、第１の抵抗素子６６は正の温度特性を有し（即
ち、温度が上昇するに従い、抵抗値が増加し）、第２の
抵抗素子６７は負の温度特性を有する（即ち、温度が上
昇するに従い、抵抗値が減少する）。具体的には、第１
の抵抗素子６６は、ゲート部が接地されたＰＭＯＳ型Ｆ
ＥＴから成り、第２の抵抗素子６７は、不純物がドープ
された半導体層から成る抵抗体から構成されている。第
１の抵抗素子６６は、電圧に依存せず、第１の抵抗素子
６６の抵抗値（具体的には、チャネル抵抗の値）が直線
的に変化し、しかも、正の温度特性を有する。従って、
このような構成にすることで、不揮発性メモリの動作温
度が上昇すると、第２の抵抗素子６７における電圧降下
が、動作温度上昇前よりも小さくなり、その結果、参照
電圧回路６１Ｂから出力される参照電圧が低下する。
【０３０５】電源電圧回路からの出力電圧として、不揮
発性メモリの動作温度が２０゜Ｃのとき１．５ボルト、
１０５゜Ｃのとき１．０ボルトとすれば、いずれの動作
温度においてもメモリセルにおけるキャパシタ部におい
ては６μＣ／ｃｍ2以上の信号電荷を保持することがで
き、且つ、非選択のメモリセルにおけるデータ破壊が生
じることはない。
【０３０６】以上に説明した電源電圧回路及び各種の参
照電圧回路は、周知の方法にて作製することができる。
尚、場合によっては、参照電圧回路６１，６１Ａ，６１
Ｂのいずれかのみから電源電圧回路を構成することもで
きる。また、電源電圧回路をセンスアンプＳＡにのみ含
ませてもよいし、プレート線デコーダ／ドライバＰＤに
のみ含ませてもよいし、電源電圧回路からの出力電圧を
センスアンプＳＡ及び／又はプレート線デコーダ／ドラ
イバＰＤに供給する形態としてもよい。以下の実施の形
態にて説明する不揮発性メモリにおいても同様である。
【０３０７】実施の形態８の不揮発性メモリにおいて
は、対となったメモリセルＭＣ1m，ＭＣ2mによる相補的
なデータ記憶を例に挙げたが、例えば、ダミーセル等を
用いて、参照側ビット線に、データ「１」の読み出し電
位と、データ「０」の読み出し電位の中間の参照電位を
与えることによって、メモリセル毎に１ビットを記憶す
ることも可能である。この場合の回路図を、図２６に示
す。図２１に示した構成と異なり、この不揮発性メモリ
の変形例においては、選択用トランジスタＴＲ1及び選
択用トランジスタＴＲ2のそれぞれは、ワード線ＷＬ1及
びＷＬ2に接続され、これらのワード線ＷＬ1，ＷＬ
2は、ワード線デコーダ／ドライバＷＤに接続されてい
る。
【０３０８】尚、実施の形態８にて説明した不揮発性メ
モリに、実施の形態１〜実施の形態７にて説明した不揮
発性メモリにおけるメモリユニットあるいはサブメモリ
ユニットの構造を適用することができる。
【０３０９】（実施の形態９）実施の形態９は、本発明
の第８の態様に係る不揮発性メモリに関する。実施の形
態９の不揮発性メモリにおけるメモリユニットは、具体
的には、実施の形態８にて説明したメモリユニットと同
様であり、その模式的な一部断面図は図２２に示したと
同様である。それ故、メモリユニットの詳細な説明は省
略する。
【０３１０】実施の形態９の不揮発性メモリの回路図を
図２７に示す。実施の形態９の不揮発性メモリにおいて
は、メモリセルＭＣ1M，ＭＣ2Mを構成するキャパシタ部
のそれぞれの一端はビット線ＢＬ1，ＢＬ2に接続され、
他端はプレート線ＰＬmに接続されている。そして、ビ
ット線ＢＬ1，ＢＬ2には、クランプ電圧（クランプ電
位）が負の温度特性を有するクランプ回路８０が接続さ
れている。このような構成においては、センスアンプＳ
Ａには、実施の形態８にて説明した電源電圧回路６０を
含ませる必要はない。センスアンプＳＡに実施の形態８
にて説明した電源電圧回路６０を含ませた場合、電源電
圧回路の電流供給能力が充分でないと、不要なノイズが
発生し、データの読み出しを誤る虞がある。このような
場合には、センスアンプＳＡとして、従来のセンスアン
プＳＡを用い、ビット線ＢＬ1，ＢＬ2の電圧（電位）を
クランプするクランプ回路８０をビット線ＢＬ1，ＢＬ2
に接続すればよい。
【０３１１】クランプ電圧が負の温度特性を有するクラ
ンプ回路８０は、図２８に回路図を示すように、ドレイ
ン部とゲート部が短絡されたＰＭＯＳ型ＦＥＴ８１を直
列に接続した構造を有する、従来のクランプ回路から構
成することができる。クランプ回路８０を構成するＰＭ
ＯＳ型ＦＥＴ８１の段数、ＰＭＯＳ型ＦＥＴを構成する
各種の半導体領域の不純物濃度を調整することによっ
て、クランプ回路８０に所望のクランプ電圧値や所望の
負の温度特性を与えることができる。
【０３１２】このような、クランプ電圧が負の温度特性
を有するクランプ回路８０をビット線ＢＬ1，ＢＬ2に接
続することによって、不揮発性メモリの動作温度が高い
ときにはビット線が高い電圧（電位）にクランプされ、
動作温度が低いときにはビット線が低い電圧（電位）に
クランプされる。それ故、不揮発性メモリの動作温度が
高くなり、抗電圧が減少しても、ビット線の電圧（電
位）を低い電圧（電位）にクランプすることができる結
果、非選択のメモリセルにおけるキャパシタ部の電荷反
転を防止することができる。
【０３１３】尚、プレート線に電圧を印加するための電
源電圧回路は、出力が負の温度特性を有することが望ま
しい。具体的には、実施の形態８にて説明した電源電圧
回路６０及び各種の参照電圧回路６１，６１Ａ，６１Ｂ
が、実施の形態９の不揮発性メモリに備えられているこ
とが望ましい。
【０３１４】尚、実施の形態９の不揮発性メモリを、実
施の形態８の不揮発性メモリの変形例と同様の構成とす
ることもできる。
【０３１５】また、実施の形態９にて説明した不揮発性
メモリに、実施の形態１〜実施の形態７にて説明した不
揮発性メモリにおけるメモリユニットあるいはサブメモ
リユニットの構造を適用することができる。
【０３１６】（実施の形態１０）実施の形態１０は、本
発明の第９の態様及び第１０の態様に係る不揮発性メモ
リに関する。実施の形態１０の不揮発性メモリの回路図
を図２９に示し、不揮発性メモリを構成する各種のトラ
ンジスタの模式的なレイアウトを図３０に示し、不揮発
性メモリの模式的な一部断面図を図３１及び図３２に示
す。尚、図３０において、各種のトランジスタの領域を
点線で囲み、活性領域及び配線を実線で示し、ゲート電
極あるいはワード線を一点鎖線で示した。また、図３１
に示す不揮発性メモリの模式的な一部断面図は、図３０
の線Ａ−Ａに沿った模式的な一部断面図であり、図３２
に示す不揮発性メモリの模式的な一部断面図は、図３０
の線Ｂ−Ｂに沿った模式的な一部断面図である。
【０３１７】実施の形態１０の不揮発性メモリは、所謂
ゲインセルタイプの不揮発性メモリであり、ビット線Ｂ
Ｌと、書込用トランジスタ（本発明の第１０の態様に係
る不揮発性メモリにおける構成要素であり、本発明の第
９の態様に係る不揮発性メモリにおける選択用トランジ
スタである）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、実
施の形態１０においては、Ｍ＝８）のメモリセルＭＣM
から構成されたメモリユニットＭＵと、Ｍ本のプレート
線ＰＬMから成るメモリユニットＭＵから構成されてい
る。そして、各メモリセルＭＣMは、第１の電極２１と
強誘電体層２２と第２の電極２３とから成り、メモリユ
ニットＭＵを構成するメモリセルＭＣMの第１の電極２
１は、メモリユニットＭＵにおいて共通であり、この共
通の第１の電極（共通ノードＣＮ）は、書込用トランジ
スタＴＲWを介してビット線ＢＬに接続され、各メモリ
セルＭＣmを構成する第２の電極２３はプレート線ＰＬm
に接続されている。メモリセルＭＣMは絶縁膜２６Ａに
よって被覆されている。尚、不揮発性メモリのメモリユ
ニットＭＵを構成するメモリセルの数（Ｍ）は８個に限
定されず、一般には、Ｍ≧２を満足すればよく、２のべ
き数（Ｍ＝２，４，８，１６・・・）とすることが好ま
しい。
【０３１８】更には、実施の形態１０の不揮発性メモリ
は、共通の第１の電極の電位変化を検出し、該検出結果
をビット線に電流又は電圧として伝達する信号検出回路
を備えている。あるいは又、検出用トランジスタＴ
ＲS、及び、読出用トランジスタＴＲRを備えている。信
号検出回路は、検出用トランジスタＴＲS及び読出用ト
ランジスタＴＲRから構成されている。そして、検出用
トランジスタＴＲSの一端は所定の電位Ｖccを有する配
線（例えば、不純物層から構成された電源線）に接続さ
れ、他端は読出用トランジスタＴＲRを介してビット線
ＢＬに接続され、各メモリセルＭＣmに記憶されたデー
タの読み出し時、読出用トランジスタＴＲRが導通状態
とされ、各メモリセルＭＣmに記憶されたデータに基づ
き共通の第１の電極（共通ノードＣＮ）に生じた電位に
より、検出用トランジスタＴＲSの動作が制御される。
【０３１９】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタ（選
択用トランジスタ）ＴＲWの一方のソース／ドレイン領
域は絶縁層１６に形成されたコンタクトホール１５を介
してビット線ＢＬに接続され、他方のソース／ドレイン
領域は、絶縁層１６に形成された開口部１７中に設けら
れた接続孔１８を介して共通の第１の電極（共通ノード
ＣＮ）に接続されている。また、検出用トランジスタＴ
ＲSの一方のソース／ドレイン領域は、所定の電位Ｖcc
を有する配線に接続され、他方のソース／ドレイン領域
は、読出用トランジスタＴＲRの一方のソース／ドレイ
ン領域に接続されている。より具体的には、検出用トラ
ンジスタＴＲSの他方のソース／ドレイン領域と読出用
トランジスタＴＲRの一方のソース／ドレイン領域と
は、１つのソース／ドレイン領域を占めている。更に
は、読出用トランジスタＴＲRの他方のソース／ドレイ
ン領域はコンタクトホール１５を介してビット線ＢＬに
接続され、更に、共通の第１の電極（共通ノードＣＮ、
あるいは、書込用トランジスタＴＲWの他方のソース／
ドレイン領域）は、開口部１７Ａ中に設けられた接続孔
１８Ａ、ワード線ＷＬSを介して検出用トランジスタＴ
ＲSのゲート電極に接続されている。また、書込用トラ
ンジスタＴＲWのゲート電極に接続されたワード線ＷＬW
及び読出用トランジスタＴＲRのゲート電極に接続され
たワード線ＷＬRは、ワード線デコーダ／ドライバＷＤ
に接続されている。一方、各プレート線ＰＬmは、プレ
ート線デコーダ／ドライバＰＤに接続されている。更に
は、ビット線ＢＬはセンスアンプＳＡに接続されてい
る。
【０３２０】先ず、実施の形態１０の不揮発性メモリへ
のデータの書き込み動作を、以下、説明する。尚、一例
として、プレート線ＰＬ1に接続されたメモリセルＭＣ1
にデータを書き込むものとする。図３３に動作波形を示
す。尚、図３３及び後述する図３４中、括弧内の数字
は、以下に説明する工程の番号と対応している。
【０３２１】（１０−１Ａ）待機状態では、ビット線、
ワード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮも０ボルトで浮遊状態となってい
る。
【０３２２】（１０−２Ａ）データ書き込みの開始時、
選択プレート線ＰＬ1の電位をＶccとし、非選択プレー
ト線ＰＬk（ｋ＝２，３・・・８）の電位を（１／２）
Ｖccとする。これによって、浮遊状態の共通ノードＣＮ
の電位は、プレート線ＰＬMとのカップリングにより、
概ね（１／２）Ｖcc近傍まで上昇する。また、選択メモ
リセルにデータ「１」を書き込む場合には、ビット線Ｂ
Ｌの電位をＶccとし、データ「０」を書き込む場合に
は、ビット線ＢＬの電位を０ボルトとする。
【０３２３】（１０−３Ａ）その後、書込用トランジス
タＴＲWをオン状態とする。これによって、共通ノード
の電位は、選択メモリセルにデータ「１」を書き込む場
合には、Ｖccとなり、データ「０」を書き込む場合に
は、０ボルトとなる。尚、選択プレート線ＰＬ1にはＶ
ccが印加された状態にあるので、共通ノードの電位が０
ボルトの場合、選択メモリセルにデータ「０」が書き込
まれる。一方、共通ノードの電位がＶccの場合、選択メ
モリセルには何らデータが書き込まれない。
【０３２４】（１０−４Ａ）次いで、選択プレート線Ｐ
Ｌ1の電位を０ボルトとする。共通ノードの電位がＶcc
の場合、選択メモリセルにデータ「１」が書き込まれ
る。選択メモリセルに既にデータ「０」が書き込まれて
いる場合には、選択メモリセルに何ら変化は生じない。
【０３２５】（１０−５Ａ）その後、ビット線ＢＬを０
ボルトと印加する。
【０３２６】（１０−６Ａ）更に、非選択プレート線Ｐ
Ｌkを０ボルトとし、書込用トランジスタＴＲWをオフ状
態とする。
【０３２７】他のメモリセルＭＣm（ｍ＝２，３・・・
８）にデータを書き込む場合には、同様の操作を繰り返
す。このような書き込み動作においては、非選択メモリ
セルＭＣkに（±１／２）Ｖccのディスターブが発生す
るが、Ｖccの値を適切に設定することによって、非選択
メモリセルＭＣkにおけるデータの破壊を確実に防止す
ることができる。
【０３２８】次に、実施の形態１０の不揮発性メモリか
らデータを読み出し、データを再書き込みする動作を、
以下、説明する。尚、一例として、プレート線ＰＬ1に
接続されたメモリセルＭＣ1からデータを読み出し、デ
ータを再書き込みするものとする。図３４に動作波形を
示す。
【０３２９】（１０−１Ｂ）待機状態では、ビット線、
ワード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮも０ボルトで浮遊状態となってい
る。
【０３３０】（１０−２Ｂ）データ読み出し時、選択プ
レート線ＰＬ1にＶccを印加する。このとき、選択メモ
リセルＭＣ1にデータ「１」が記憶されていれば、強誘
電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノ
ードＣＮの電位が上昇する。一方、選択メモリセルＭＣ
1にデータ「０」が記憶されていれば、強誘電体層に分
極反転が生ぜず、共通ノードＣＮの電位は殆ど上昇しな
い。即ち、共通ノードＣＮは、非選択メモリセルの強誘
電体層を介して複数の非選択プレート線ＰＬkにカップ
リングされているので、共通ノードＣＮの電位は０ボル
トに比較的近いレベルに保たれる。このようにして、選
択メモリセルＭＣ1に記憶されたデータに依存して共通
ノードＣＮの電位に変化が生じる。従って、選択メモリ
セルの強誘電体層には、分極反転に十分な電界を与える
ことができる。
【０３３１】（１０−３Ｂ）次に、ビット線ＢＬを浮遊
状態とし、読出用トランジスタＴＲRをオン状態とす
る。一方、選択メモリセルＭＣ1に記憶されたデータに
基づき共通の第１の電極（共通ノードＣＮ）に生じた電
位により、検出用トランジスタＴＲSの動作が制御され
る。具体的には、選択メモリセルＭＣ1に記憶されたデ
ータに基づき共通の第１の電極（共通ノードＣＮ）に高
い電位が生じれば、検出用トランジスタＴＲSは導通状
態となり、検出用トランジスタＴＲSの一方のソース／
ドレイン領域は所定の電位Ｖccを有する配線に接続され
ているので、かかる配線から、検出用トランジスタＴＲ
S及び読出用トランジスタＴＲRを介してビット線ＢＬに
電流が流れ、ビット線ＢＬの電位が上昇する。即ち、信
号検出回路によって共通の第１の電極（共通ノードＣ
Ｎ）の電位変化が検出され、この検出結果がビット線Ｂ
Ｌに電圧（電位）として伝達される。ここで、検出用ト
ランジスタＴＲSの閾値をＶth、検出用トランジスタＴ
ＲSのゲート電極の電位（即ち、共通ノードＣＮの電
位）をＶgとすれば、ビット線ＢＬの電位は概ね（Ｖg−
Ｖth）となる。尚、検出用トランジスタＴＲSをディプ
レッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負
の値をとる。これにより、ビット線ＢＬの負荷の大小に
拘わらず、安定したセンス信号量を確保できる。尚、検
出用トランジスタＴＲSをＰＭＯＳＦＥＴから構成する
こともできる。
【０３３２】（１０−４Ｂ）次いで、読出用トランジス
タＴＲRをオフ状態とする。そして、ビット線ＢＬの電
位をビット線ＢＬに接続されたセンスアンプＳＡにてラ
ッチし、センスアンプＳＡを活性化してデータを増幅
し、データの読み出し動作を完了する。
【０３３３】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。
【０３３４】（１０−５Ｂ）そのために、先ず、ビット
線ＢＬをセンスアンプＳＡによって充放電させ、ビット
線ＢＬにＶcc又は０ボルトを印加する。
【０３３５】（１０−６Ｂ）次いで、非選択プレート線
ＰＬk（ｋ＝２，３・・・８）の電位を（１／２）Ｖcc
とする。
【０３３６】（１０−７Ｂ）その後、書込用トランジス
タＴＲWをオン状態とする。これによって、共通ノード
ＣＮの電位はビット線ＢＬの電位と等しくなる。即ち、
選択メモリセルＭＣ1に記憶されていたデータが「１」
の場合には、共通ノードＣＮの電位はＶccとなり、選択
メモリセルＭＣ1に記憶されていたデータが「０」の場
合には、共通ノードＣＮの電位は０ボルトとなる。選択
プレート線ＰＬ1の電位はＶccのままであるが故に、共
通ノードＣＮの電位が０ボルトの場合、選択メモリセル
ＭＣ1にはデータ「０」が再書き込みされる。
【０３３７】（１０−８Ｂ）次に、選択プレート線ＰＬ
1の電位を０ボルトとする。これによって、選択メモリ
セルＭＣ1に記憶されていたデータが「１」の場合に
は、共通ノードＣＮの電位がＶccであるが故に、データ
「１」が再書き込みされる。選択メモリセルＭＣ1にデ
ータ「０」が既に再書き込みされていた場合には、選択
メモリセルに変化は生じない。
【０３３８】（１０−９Ｂ）その後、ビット線ＢＬを０
ボルトとする。
【０３３９】（１０−１０Ｂ）最後に、非選択プレート
線ＰＬkを０ボルトとし、書込用トランジスタＴＲWをオ
フ状態とする。
【０３４０】他のメモリセルＭＣm（ｍ＝２，３・・・
８）からデータを読み出し、データを再書き込みする場
合には、同様の操作を繰り返す。
【０３４１】上述の工程（１０−２Ｂ）において、メモ
リユニットＭＵを構成するメモリセルの個数（Ｍ）は、
選択メモリセルの強誘電体層に十分に大きな電界を与え
て、かかる強誘電体層に確実に分極反転が生じるような
個数とする必要がある。即ち、Ｍの値が値が小さ過ぎる
と、工程（１０−２Ｂ）において、選択プレート線ＰＬ
1にＶccを印加したとき、第２の電極と第１の電極との
カップリングによって、浮遊状態にある第１の電極の電
位が大きく上昇してしまい、第２の電極と第１の電極と
の間に十分なる電界が形成されず、強誘電体層に分極反
転が生じなくなる。一方、第１の電極に現れる電位（信
号電位と呼ぶ）は、蓄積電荷量を負荷容量で除したもの
なので、Ｍの値が大き過ぎると、第１の電極に現れる電
位が低くなり過ぎる。
【０３４２】図３５に、Ｍの値と信号電位との関係をシ
ミュレーションした結果を示す。ここでは、メモリセル
における強誘電体層のヒステリシス実測値を基に、図２
９に示した回路におけるメモリセルの個数（Ｍ）と信号
電位の関係を求めた。尚、各メモリセルを構成する強誘
電体層の面積を０．５μｍ2とし、共通ノードＣＮのメ
モリセル以外の負荷容量（主に、検出用トランジスタＴ
ＲSのゲート容量）を２ｆＦ、電源電圧Ｖccを２．５ボ
ルトとした。
【０３４３】選択プレート線ＰＬ1にＶccを印加したと
き、選択メモリセルにデータ「１」が記憶されていれ
ば、第１の電極と第２の電極との間にあっては、強誘電
体層の分極を反転する方向に電界が生じる。従って、こ
のような選択メモリセルからの信号電位（浮遊状態の第
１の電極に現れる電位であり、検出用トランジスタＴＲ
Sのゲート電極に印加される電位Ｖg）は、データ「０」
が記憶されていた場合よりも高くなる。そして、データ
「１」が記憶されていた場合の信号電位と、データ
「０」が記憶されていた場合の信号電位との差が大きい
ほど、データ読み出しの信頼性が高くなる。
【０３４４】Ｍの値が１の場合、図５７の（Ｂ）に示し
た回路と等価となり、共通ノードＣＮにおける負荷容量
が小さ過ぎる結果、データ「１」が記憶されていた場合
の信号電位と、データ「０」が記憶されていた場合の信
号電位は、共に２．２ボルト程度まで上昇してしまい、
選択プレート線ＰＬ1に印加されたＶcc（＝２．５ボル
ト）との間の電位差は、約０．３ボルトしかない。従っ
て、強誘電体層の分極反転が不十分であり、選択メモリ
セルからのデータの読み出しが困難となる。
【０３４５】一方、Ｍの値が２以上となると、選択メモ
リセルにおいては、選択プレート線ＰＬ1に印加された
Ｖcc（＝２．５ボルト）と信号電位との間の電位差（図
３５では、「信号量」で表示する）が十分に大きくな
り、選択メモリセルからデータを確実に読み出すことが
可能となる。尚、Ｍの値を増加させるに従い、共通ノー
ドＣＮの負荷容量が増加し、Ｍの値が或るレベルを超え
ると、今度は、選択プレート線ＰＬ1に印加されたＶcc
と信号電位との間の電位差である信号量の値が低下し始
める。
【０３４６】このように、Ｍの値には最適値が存在し、
かかるＭの最適値は、２≦Ｍ≦１２８、好ましくは、４
≦Ｍ≦３２であることが判った。
【０３４７】実施の形態１にて説明したメモリユニット
の構造を実施の形態１０における不揮発性メモリに適用
することができるし、実施の形態８、実施の形態９にて
説明した不揮発性メモリを実施の形態１０に適用するこ
ともできる。
【０３４８】（実施の形態１１）実施の形態１１は、本
発明の第１１の態様に係る不揮発性メモリに関する。実
施の形態１１の不揮発性メモリの回路図を図３６に示
し、不揮発性メモリを構成する各種のトランジスタの模
式的なレイアウトを図３７に示す。尚、図３７におい
て、各種のトランジスタの領域を点線で囲み、活性領域
及び配線を実線で示し、ゲート電極あるいはワード線を
一点鎖線で示した。
【０３４９】実施の形態１１の不揮発性メモリも、所謂
ゲインセルタイプの不揮発性メモリであり、ビット線Ｂ
Ｌと、書込用トランジスタＴＲWと、Ｍ個（但し、Ｍ≧
２であり、実施の形態１１においては、Ｍ＝８）のメモ
リセルＭＣMから構成されたＮ個（但し、Ｎ≧２であ
り、実施の形態１１においては、Ｎ＝２）のメモリユニ
ットＭＵ1，ＭＵ2と、Ｎ個の選択用トランジスタＴ
Ｒ1，ＴＲ2と、Ｎ個のメモリユニットＭＵ1，ＭＵ2のそ
れぞれを構成するメモリセルＭＣ1m，ＭＣ2mで共通とさ
れたＭ本のプレート線ＰＬmから構成されている。
【０３５０】そして、各メモリセルＭＣmは、第１の電
極２１と強誘電体層２２と第２の電極２３とから成り、
第ｎ番目（ｎ＝１，２・・・Ｎであり、実施の形態１１
においては、ｎ＝１，２）のメモリユニットＭＵ1，Ｍ
Ｕ2を構成するメモリセルＭＣ 1M，ＭＣ2Mの第１の電極
２１は、第ｎ番目のメモリユニットＭＵ1，ＭＵ2におい
て共通であり、この共通の第１の電極（共通ノードＣＮ
1，ＣＮ2）は、第ｎ番目の選択用トランジスタＴＲ1，
ＴＲ2及び書込用トランジスタＴＲWを介してビット線Ｂ
Ｌに接続され、第２の電極２３は共通のプレート線ＰＬ
mに接続されている。尚、不揮発性メモリのメモリユニ
ットＭＵ1，ＭＵ2を構成するメモリセルの数（Ｍ）は８
個に限定されず、一般には、Ｍ≧２を満足すればよく、
２のべき数（Ｍ＝２，４，８，１６・・・）とすること
が好ましい。また、Ｎの数も２に限定されず、例えば２
のべき数（２，４，８・・・）とすることができる。
【０３５１】更には、実施の形態１１の不揮発性メモリ
は、検出用トランジスタＴＲS、及び、読出用トランジ
スタＴＲRを備えている。そして、検出用トランジスタ
ＴＲSの一端は所定の電位Ｖccを有する配線（不純物層
から構成された電源線）に接続され、他端は読出用トラ
ンジスタＴＲRを介してビット線ＢＬに接続され、第ｎ
番目のメモリユニットＭＵ1，ＭＵ2を構成する各メモリ
セルＭＣ1m，ＭＣ2mに記憶されたデータの読み出し時、
第ｎ番目の選択用トランジスタＴＲ1，ＴＲ2及び読出用
トランジスタＴＲRが導通状態とされ、各メモリセルＭ
Ｃ1m，ＭＣ2mに記憶されたデータに基づき共通の第１の
電極（共通ノードＣＮ1，ＣＮ2）に生じた電位により、
検出用トランジスタＴＲSの動作が制御される。
【０３５２】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタＴＲ
Wの一方のソース／ドレイン領域はコンタクトホール１
５を介してビット線ＢＬに接続され、他方のソース／ド
レイン領域は、接続孔１８Ｂ、図示しない副ビット線、
接続孔１８Ｃを介して、選択用トランジスタＴＲ1，Ｔ
Ｒ2のそれぞれの一方のソース／ドレイン領域に接続さ
れている。また、選択用トランジスタＴＲ1，ＴＲ2のそ
れぞれの他方のソース／ドレイン領域は、各メモリユニ
ットＭＵ1，ＭＵ2のそれぞれを構成する共通の第１の電
極（共通ノードＣＮ1，ＣＮ2）に、接続孔１８1，１８2
を介して接続されている。更には、検出用トランジスタ
ＴＲSの一方のソース／ドレイン領域は、所定の電位Ｖ
ccを有する配線に接続され、他方のソース／ドレイン領
域は、読出用トランジスタＴＲRの一方のソース／ドレ
イン領域に接続されている。また、読出用トランジスタ
ＴＲRの他方のソース／ドレイン領域は、コンタクトホ
ール１５を介してビット線ＢＬに接続されている。更
に、各メモリユニットＭＵ1，ＭＵ2を構成する共通の第
１の電極（共通ノードＣＮ1，ＣＮ2、あるいは、書込用
トランジスタＴＲWの他方のソース／ドレイン領域）
は、検出用トランジスタＴＲSのゲート電極に、図示し
ない副ビット線及び接続孔１８Ａを介して接続されてい
る。検出用トランジスタＴＲSの他方のソース／ドレイ
ン領域と読出用トランジスタＴＲRの一方のソース／ド
レイン領域とは、１つのソース／ドレイン領域を占めて
いる。また、書込用トランジスタＴＲWのゲート電極に
接続されたワード線ＷＬW、読出用トランジスタＴＲRの
ゲート電極に接続されたワード線ＷＬR、及び、選択用
トランジスタＴＲ1，ＴＲ2のゲート電極に接続されたワ
ード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷ
Ｄに接続されている。一方、各プレート線ＰＬmは、プ
レート線デコーダ／ドライバＰＤに接続されている。更
には、ビット線ＢＬはセンスアンプＳＡに接続されてい
る。
【０３５３】各メモリユニットＭＵ1，ＭＵ2の構造は、
実質的に、実施の形態１０にて説明したメモリユニット
ＭＵと同様の構造とすることができるので、詳細な説明
は省略する。尚、メモリユニットＭＵ1を構成する共通
の第１の電極（共通ノードＣＮ1）は、選択用トランジ
スタＴＲ1の他方のソース／ドレイン領域と、絶縁層１
６に設けられた接続孔１８1を介して接続されており、
メモリユニットＭＵ2を構成する共通の第１の電極（共
通ノードＣＮ2）は、選択用トランジスタＴＲ2の他方の
ソース／ドレイン領域と、絶縁層１６に設けられた接続
孔１８2を介して接続されている。また、書込用トラン
ジスタＴＲWの一方のソース／ドレイン領域、及び、読
出用トランジスタＴＲRの他方のソース／ドレイン領域
は、下層絶縁層上に形成されたビット線ＢＬに、下層絶
縁層に設けられたコンタクトホール１５を介して接続さ
れている。更には、選択用トランジスタＴＲ1，ＴＲ2の
一方のソース／ドレイン領域、書込用トランジスタＴＲ
Wの他方のソース／ドレイン領域、検出用トランジスタ
ＴＲSのゲート電極（ワード線ＷＬS）は、下層絶縁層に
設けられた接続孔１８Ｃ，１８Ｂ，１８Ａを介して、下
層絶縁層上に形成された副ビット線（図示せず）に接続
されている。ここで、副ビット線は、下層絶縁層上を延
び、ビット線ＢＬに接続されている。
【０３５４】実施の形態１１の不揮発性メモリにおいて
は、複数のメモリユニットが設けられているので、実施
の形態１０にて説明した不揮発性メモリよりも更に１ビ
ット当たりのセル面積の一層の縮小化を図ることができ
る。即ち、実施の形態１１の不揮発性メモリの大きさ
（占有面積）は、基本的には、一方向においては、プレ
ート線ＰＬMのピッチと本数（Ｍの値）で決定され、か
かる方向と直交する方向においては、共通ノードのピッ
チと本数（Ｎの値）で決定される。不揮発性メモリが占
める半導体基板の領域の面積（大きさ）は、選択用トラ
ンジスタＴＲ1，ＴＲ2の占める面積（大きさ）によって
主に決定される。書込用トランジスタＴＲW、読出用ト
ランジスタＴＲR、検出用トランジスタＴＲSは、半導体
基板の空領域に形成すればよく、空領域の面積は、メモ
リユニットの数（Ｎ）、メモリユニットを構成するメモ
リセルの数（Ｍ）が大きくなるほど、広くなる。従っ
て、このように、書込用トランジスタＴＲW、読出用ト
ランジスタＴＲR、検出用トランジスタＴＲSを、半導体
基板の空領域に形成すれば、半導体基板を極めて効果的
に利用することができる。
【０３５５】実施の形態１１の不揮発性メモリにおける
データ書き込み動作、データ読み出し及び再書き込み動
作は、選択用トランジスタＴＲ1，ＴＲ2によってメモリ
ユニットＭＵ1，ＭＵ2を適宜選択することを付加した状
態で、実施の形態１０の不揮発性メモリにて説明したデ
ータ書き込み動作、データ読み出し及び再書き込み動作
と同様の動作を行えばよいので、詳細な説明は省略す
る。
【０３５６】メモリユニットの数Ｎは２に限定されな
い。Ｎ＝４とした場合の不揮発性メモリのメモリユニッ
トの構造は、例えば、図６に示したと同様とすることが
できる。また、実施の形態２〜実施の形態７にて説明し
たメモリユニットの構造を実施の形態１１における不揮
発性メモリに適用することができるし、実施の形態８、
実施の形態９にて説明した不揮発性メモリを実施の形態
１１に適用することもできる。
【０３５７】実施の形態１０あるいは実施の形態１１に
おいて、検出用トランジスタの一端が接続された配線の
所定の電位はＶccに限定されず、例えば、接地されてい
てもよい。即ち、検出用トランジスタの一端が接続され
た配線の所定の電位を０ボルトとしてもよい。但し、こ
の場合には、選択メモリセルにおけるデータの読み出し
時に電位（Ｖcc）がビット線に現れた場合、再書き込み
時には、ビット線の電位を０ボルトとし、選択メモリセ
ルにおけるデータの読み出し時に０ボルトがビット線に
現れた場合、再書き込み時には、ビット線の電位をＶcc
とする必要がある。そのためには、図３８に例示するよ
うな、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲIV-3，Ｔ
ＲIV-4から構成された一種のスイッチ回路（反転回路）
をビット線間に配設し、データの読み出し時には、トラ
ンジスタＴＲIV-2，ＴＲIV-4をオン状態とし，データの
再書き込み時には、トランジスタＴＲIV-1，ＴＲIV-3を
オン状態とすればよい。
【０３５８】（実施の形態１２）実施の形態１２は、本
発明の第１２Ａの態様に係る不揮発性メモリ、及び、本
発明の第１の構成に係る不揮発性メモリの駆動方法に関
する。図３９に実施の形態１２の不揮発性メモリの回路
図を示し、図４０に模式的な一部断面図を示す。
【０３５９】実施の形態１２の不揮発性メモリは、（Ａ
−１）第１のビット線ＢＬ1と、（Ｂ−１）Ｎ個（但
し、実施の形態１２では、Ｎ≧１であり、具体的には、
Ｎ＝１）の第１の選択用トランジスタＴＲ1Nと、（Ｃ−
１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態
１２においては、Ｍ＝４）の第１のメモリセルＭＣ1nm
（ｍ＝１，２・・・Ｍ、ｎ＝１，２・・・Ｎ）から構成
された、Ｎ個の第１のサブメモリユニットＳＭＵ1Nと、
（Ｄ−１）Ｎ個の第１のサブメモリユニットＳＭＵ1Nに
おいて、Ｎ個の第１のサブメモリユニットＳＭＵ1nのそ
れぞれを構成する第１のメモリセルＭＣ1nm（ｍ＝１，
２・・・Ｍ）で共通とされたＭ本のプレート線ＰＬm、
から成る第１のメモリユニットＭＵ1、並びに、（Ａ−
２）第２のビット線ＢＬ2と、（Ｂ−２）Ｎ個の第２の
選択用トランジスタＴＲ2Nと、（Ｃ−２）それぞれがＭ
個の第２のメモリセルＭＣ2nmから構成された、Ｎ個の
第２のサブメモリユニットＳＭＵ2Nと、（Ｄ−２）Ｎ個
の第２のサブメモリユニットＳＭＵ2Nにおいて、Ｎ個の
第２のサブメモリユニットＳＭＵ2nのそれぞれを構成す
る第２のメモリセルＭＣ2nmで共通とされ、且つ、前記
第１のメモリユニットＭＵ1を構成するＭ本のプレート
線ＰＬmと共通のＭ本のプレート線ＰＬm、から成る第２
のメモリユニットＭＵ2から構成されている。
【０３６０】尚、実施の形態１２〜実施の形態１５にお
いては、Ｎ＝１としたが故に、以下においては、添字
「Ｎ」、「ｎ」を省略し、第１の選択用トランジスタＴ
Ｒ1Nを第１の選択用トランジスタＴＲ1と表現し、第１
のメモリセルＭＣ1nM，ＭＣ1nmを第１のメモリセルＭＣ
1M，ＭＣ1mと表現し、第１のサブメモリユニットＳＭＵ
1NをサブメモリユニットＳＭＵ1と表現し、第２の選択
用トランジスタＴＲ2Nを第２の選択用トランジスタＴＲ
2と表現し、第２のメモリセルＭＣ2nM，ＭＣ2nmを第２
のメモリセルＭＣ2M，ＭＣ2mと表現し、第２のサブメモ
リユニットＳＭＵ 2Nを第２のサブメモリユニットＳＭＵ
2と表現する。
【０３６１】図４０の模式的な一部断面図において、こ
れらの第２のビット線ＢＬ2、第２の選択用トランジス
タＴＲ2及び第２のメモリセルＭＣ2mは、第１のビット
線ＢＬ1、第１の選択用トランジスタＴＲ1及び第１のメ
モリセルＭＣ1mと、紙面垂直方向に隣接している。ま
た、図４０においては、第１の選択用トランジスタＴＲ
1及び第１のメモリセルＭＣ1mと、ビット線ＢＬ1の延在
する方向に隣接する第１の選択用トランジスタＴＲ’1
及び第１のメモリセルＭＣ’1mの一部分を併せて図示し
た。ビット線ＢＬ1の延在する方向に隣接する第１のメ
モリセルＭＣ1m，ＭＣ’1m・・・におけるビット線ＢＬ
1は共通化されている。
【０３６２】そして、各メモリセルＭＣ1m，ＭＣ2mは、
第１の電極２１（下部電極）と、強誘電体層２２と、第
２の電極（上部電極）２３とから成る。第１のメモリユ
ニットＭＵ1において、第ｎ番目（但し、ｎ＝１，２・
・・Ｎであり、実施の形態１２においては、ｎ＝１）の
第１のサブメモリユニットＳＭＵ1を構成する第１のメ
モリセルＭＣ1mの第１の電極２１は、第ｎ番目の第１の
サブメモリユニットＳＭＵ1において共通であり、該共
通の第１の電極２１（共通ノードＣＮ1）は、第ｎ番目
の第１の選択用トランジスタＴＲ1を介して第１のビッ
ト線ＢＬ1に接続され、第２の電極２３は共通のプレー
ト線ＰＬmに接続されている。一方、第２のメモリユニ
ットＭＵ2において、第ｎ番目（実施の形態１２におい
ては、ｎ＝１）の第２のサブメモリユニットＳＭＵ2を
構成する第２のメモリセルＭＣ2mの第１の電極２１は、
第ｎ番目の第２のサブメモリユニットＳＭＵ1において
共通であり、該共通の第１の電極２１（共通ノードＣＮ
2）は、第ｎ番目の第２の選択用トランジスタＴＲ2を介
して第２のビット線ＢＬ2に接続され、第２の電極２３
は共通のプレート線ＰＬmに接続されている。
【０３６３】メモリセルＭＣ2mにおけるプレート線ＰＬ
mは、メモリセルＭＣ1mにおけるプレート線ＰＬmと共通
化されており、プレート線デコーダ／ドライバＰＤに接
続されている。更には、第１の選択用トランジスタＴＲ
1のゲート電極はワード線ＷＬ1に接続され、第２の選択
用トランジスタＴＲ2のゲート電極は第２のワード線Ｗ
Ｌ2に接続され、ワード線ＷＬ1，ＷＬ2は、ワード線デ
コーダ／ドライバＷＤに接続されている。
【０３６４】尚、不揮発性メモリのサブメモリユニット
を構成するメモリセルの数（Ｍ）は４個に限定されず、
一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝
２，４，８，１６・・・）とすることが好ましい。
【０３６５】実施の形態１２の不揮発性メモリにおいて
は、更に、第１のビット線ＢＬ1と第２のビット線ＢＬ2
との間に、第１のメモリセルＭＣ1m及び第２のメモリセ
ルＭＣ2mのそれぞれに記憶されたデータをラッチするた
めのＰ個のラッチ回路が設けられている。実施の形態１
２においては、Ｎ＝１であり、Ｐ＝２Ｎを満たす。そし
て、第（２ｎ−１）番目のラッチ回路は、第ｎ番目の第
１のサブメモリユニットを構成する第１のメモリセルに
記憶されたデータをラッチし、第２ｎ番目のラッチ回路
は、第ｎ番目の第２のサブメモリユニットを構成する第
２のメモリセルに記憶されたデータをラッチする。実施
の形態１２の不揮発性メモリにおいては、プレート線を
共有した（即ち、対となった）メモリセルＭＣ1m，ＭＣ
2m（ｍ＝１，２・・・Ｍ）のそれぞれには、１ビットの
データが記憶される。
【０３６６】具体的には、第１のビット線ＢＬ1と第２
のビット線ＢＬ2との間に、第１のメモリセルＭＣ1mに
記憶されたデータをラッチするための第１のラッチ回路
ＬＣ1、及び、第２のメモリセルＭＣ2mに記憶されたデ
ータをラッチするための第２のラッチ回路ＬＣ2が設け
られている。尚、第１のラッチ回路ＬＣ1と第１のビッ
ト線ＢＬ1との間にはスイッチング用のトランジスタＴ
ＲSW11が配設され、第１のラッチ回路ＬＣ1と第２のビ
ット線ＢＬ2との間にはスイッチング用のトランジスタ
ＴＲSW12が配設されている。一方、第２のラッチ回路Ｌ
Ｃ2と第１のビット線ＢＬ1との間にはスイッチング用の
トランジスタＴＲSW21が配設され、第２のラッチ回路Ｌ
Ｃ2と第２のビット線ＢＬ2との間にはスイッチング用の
トランジスタＴＲSW22が配設されている。第１のセンス
アンプＳＡ1は、第１のラッチ回路ＬＣ1から構成されて
おり、第２のセンスアンプＳＡ2は、第２のラッチ回路
ＬＣ2から構成されているが、このような構成に限定す
るものではない。スイッチング用のトランジスタＴＲ
SW11，ＴＲSW12のゲート電極は第１のラッチ制御線ＣＬ
1に接続され、スイッチング用のトランジスタＴ
ＲSW21，ＴＲSW22のゲート電極は第２のラッチ制御線Ｃ
Ｌ2に接続されている。
【０３６７】そして、第（２ｎ−１）番目のラッチ回路
（実施の形態１２においては、具体的には、第１のラッ
チ回路ＬＣ1）にラッチされたデータに基づき、第ｎ番
目の第１のサブメモリユニットＳＭＵ1を構成する第１
のメモリセルＭＣ1mへのデータの再書き込みを行い、第
２ｎ番目のラッチ回路（実施の形態１２においては、具
体的には、第２のラッチ回路ＬＣ2）にラッチされたデ
ータに基づき、第ｎ番目の第２のサブメモリユニットＳ
ＭＵ2を構成する第２のメモリセルＭＣ2mへのデータの
再書き込みを行う。そして、第１のメモリセルＭＣ1mに
記憶されたデータの読み出しを行うとき、第１の選択用
トランジスタＴＲ1をオン状態とし、第２の選択用トラ
ンジスタＴＲ2をオフ状態とし、且つ、第２のビット線
ＢＬ2に参照電位を印加し、第２のメモリセルＭＣ2mに
記憶されたデータの読み出しを行うとき、第２の選択用
トランジスタＴＲ2をオン状態とし、第１の選択用トラ
ンジスタＴＲ1をオフ状態とし、且つ、第１のビット線
ＢＬ1に参照電位を印加する。
【０３６８】ラッチ回路ＬＣ1の回路図を、図４１に例
示する。このラッチ回路は、２つのＣＭＯＳインバータ
の組み合わせから構成されている。尚、それぞれのＣＭ
ＯＳインバータは、ｐチャネル型ＭＯＳトランジスタＴ
ＲＬ1とｎチャネル型ＭＯＳトランジスタＴＲＬ2、及
び、ｐチャネル型ＭＯＳトランジスタＴＲＬ3とｎチャ
ネル型ＭＯＳトランジスタＴＲＬ4から構成されてい
る。また、このラッチ回路には、スイッチング用のトラ
ンジスタＴＲSW11，ＴＲSW12，ＴＲSW-A，ＴＲSW-Bが備
えられている。そして、このラッチ回路ＬＣ1において
は、センスイネーブル信号Φp，Φnを受けて活性化され
ることにより、ビット線ＢＬ1のビット線電位とビット
線ＢＬ2のビット線電位とを比較することで、ビット線
のアナログ電位を２値データ（例えば、Ｖcc及び０ボル
ト）に変換し、保持（ラッチ）することが可能である。
尚、ラッチ回路ＬＣ2も同様の構成とすることができ
る。
【０３６９】実施の形態１２の不揮発性メモリからデー
タを読み出し、データを再書き込みする不揮発性メモリ
の駆動方法を、以下、説明する。尚、一例として、プレ
ート線ＰＬ1を共有した（即ち、対となった）メモリセ
ルＭＣ11，ＭＣ21からデータを読み出し、再書き込みす
るものとし、メモリセルＭＣ11にはデータ「１」が、メ
モリセルＭＣ21にはデータ「０」が記憶されているとす
る。図４２及び図４３に動作波形を示す。尚、図４２及
び図４３中、括弧内の数字は、以下に説明する工程の番
号と対応している。また、動作波形を示す図面における
「センスアンプＳＡ1」及び「センスアンプＳＡ2」は、
これらのセンスアンプの出力部における電位を意味す
る。
【０３７０】先ず、選択された第１のメモリセルＭＣ11
及び第２のメモリセルＭＣ21のデータの読み出しを行う
（図４２参照）。
【０３７１】（１Ａ）待機状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態とな
っている。
【０３７２】（２Ａ）データ読み出しの開始時、選択さ
れたプレート線ＰＬ1の電位立ち上げを行い、即ち、選
択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加
し、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）
をＶPL-L（＝０ボルト）のままとする。このとき、共通
ノードＣＮ1，ＣＮ2は、非選択のプレート線ＰＬm（ｍ
＝２，３・・・Ｍ）とのカップリング要素が強いため、
０ボルトよりの値となる。その結果、データ「１」が書
き込まれていた第１のメモリセルＭＣ11においては、強
誘電体層における分極反転が生じ、共通ノードＣＮ1の
電位は上昇する。併せて、第１のラッチ制御線ＣＬ1を
介してスイッチング用のトランジスタＴＲSW1 1，ＴＲ
SW12をオン状態とし、第１のラッチ回路ＬＣ1を選択す
ると共に、第１のセンスアンプＳＡ1の両端の電位を０
ボルトにイコライズしておく。その後、接地線（図示せ
ず）とビット線ＢＬ1，ＢＬ2との電気的な接続を解き、
ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０３７３】（３Ａ）次いで、ワード線ＷＬ1をハイレ
ベルとすることによって、第１の選択用トランジスタＴ
Ｒ1をオン状態とする。これによって、第１のサブメモ
リユニットＳＭＵ1の共通ノードＣＮ1が第１のビット線
ＢＬ1に接続される。一方、ダミーセル等を用いて、第
２のビット線ＢＬ2に、データ「１」のときのビット線
電位と、データ「０」のときのビット線電位の中間の参
照電位を与える。この場合、第１のビット線ＢＬ1の電
位（ビット線電位）は、第２のビット線ＢＬ2の電位
（ビット線電位）よりも高くなる。
【０３７４】（４Ａ）その後、第１のラッチ制御線ＣＬ
1を介してスイッチング用のトランジスタＴＲSW11，Ｔ
ＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1をビッ
ト線ＢＬ1，ＢＬ2から切り離す。
【０３７５】（５Ａ）そして、第１のラッチ回路ＬＣ1
を活性化して、データを確定し、かかるデータ（この例
では、データ「１」）を第１のセンスアンプＳＡ1内の
第１のラッチ回路ＬＣ1にラッチする。一方、ビット線
ＢＬ1，ＢＬ2を０ボルトにイコライズする。これによっ
て、選択された第１のメモリセルＭＣ11には、データ
「０」が書き込まれる。
【０３７６】（６Ａ）次に、ワード線ＷＬ1をロウレベ
ルとすることによって、第１の選択用トランジスタＴＲ
1をオフ状態とする。これによって、第１のサブメモリ
ユニットＳＭＵ1の共通ノードＣＮ1と第１のビット線Ｂ
Ｌ1との接続が解かれる。併せて、第２のラッチ制御線
ＣＬ2を介してスイッチング用のトランジスタＴ
ＲSW21，ＴＲSW22をオン状態とし、第２のラッチ回路Ｌ
Ｃ2を選択すると共に、第２のセンスアンプＳＡ2の両端
の電位を０ボルトにイコライズしておく。その後、接地
線（図示せず）とビット線ＢＬ1，ＢＬ2との電気的な接
続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０３７７】（７Ａ）次いで、ワード線ＷＬ2をハイレ
ベルとすることによって、第２の選択用トランジスタＴ
Ｒ2をオン状態とする。これによって、第２のサブメモ
リユニットＳＭＵ2の共通ノードＣＮ2が第２のビット線
ＢＬ2に接続される。データ「０」が書き込まれていた
第２のメモリセルＭＣ21においては、強誘電体層におけ
る分極反転が生じない。従って、第２のビット線ＢＬ2
に生じる電位（ビット線電位）は低い。一方、ダミーセ
ル等を用いて、第１のビット線ＢＬ1に、データ「１」
のときのビット線電位と、データ「０」のときのビット
線電位の中間の参照電位を与える。この場合、第１のビ
ット線ＢＬ1の電位（ビット線電位）は、第２のビット
線ＢＬ2の電位（ビット線電位）よりも高い。
【０３７８】（８Ａ）その後、第２のラッチ制御線ＣＬ
2を介してスイッチング用のトランジスタＴＲSW21，Ｔ
ＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2をビッ
ト線ＢＬ1，ＢＬ2から切り離す。
【０３７９】（９Ａ）そして、第２のラッチ回路ＬＣ2
を活性化して、データを確定し、かかるデータ（この例
では、データ「０」）を第２のセンスアンプＳＡ2内の
第２のラッチ回路ＬＣ2にラッチする。一方、ビット線
ＢＬ1，ＢＬ2を０ボルトにイコライズする。これによっ
て、選択された第２のメモリセルＭＣ21には、データ
「０」が書き込まれる。
【０３８０】（１０Ａ）次に、ワード線ＷＬ2をロウレ
ベルとすることによって、選択用トランジスタＴＲ2を
オフ状態とする。これによって、第２のサブメモリユニ
ットＳＭＵ2の共通ノードＣＮ2と第２のビット線ＢＬ2
との接続が解かれる。併せて、選択されたプレート線Ｐ
Ｌ1の電位立ち下げを行う。即ち、選択されたプレート
線ＰＬ1の電位をＶPL-L（＝０ボルト）に戻す。
【０３８１】以上の操作によって、第１のメモリセルＭ
Ｃ11及び第２のメモリセルＭＣ21におけるデータの読み
出しが完了する。この状態においては、第１のメモリセ
ルＭＣ11及び第２のメモリセルＭＣ21には、データ
「０」が書き込まれている。また、第１のラッチ回路Ｌ
Ｃ1及び第２のラッチ回路ＬＣ2には、それぞれ、第１の
メモリセルＭＣ11及び第２のメモリセルＭＣ21に記憶さ
れていたデータがラッチされている。
【０３８２】次に、選択された第１のメモリセルＭＣ11
及び第２のメモリセルＭＣ21におけるデータの再書き込
み、具体的には、データ「１」の再書き込みを行う（図
４３参照）。
【０３８３】（１Ｂ）初期状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態とな
っている。
【０３８４】（２Ｂ）次に、非選択のプレート線ＰＬm
（ｍ＝２，３・・・Ｍ）に（１／２）ＶPL-H［＝（１／
２）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L
（＝０ボルト）のままである。
【０３８５】（３Ｂ）その後、ワード線ＷＬ1をハイレ
ベルとすることによって、第１の選択用トランジスタＴ
Ｒ1をオン状態とする。これによって、第１のサブメモ
リユニットＳＭＵ1の共通ノードＣＮ1が第１のビット線
ＢＬ1に接続される。併せて、第１のラッチ制御線ＣＬ1
を介してスイッチング用のトランジスタＴＲSW11，ＴＲ
SW12をオン状態とし、第１のラッチ回路ＬＣ1をビット
線ＢＬ1，ＢＬ2に接続する。これによって、第１のラッ
チ回路ＬＣ1にラッチされていたデータ（この例では、
データ「１」）に従い、第１のビット線ＢＬ1の電位が
ＶBL-H（＝Ｖcc）に引き上げられる。その結果、選択さ
れた第１のメモリセルＭＣ11は、その分極状態が再度反
転し、データ「１」が書き込まれる。
【０３８６】（４Ｂ）次いで、ビット線ＢＬ1，ＢＬ2を
０ボルトにイコライズし、共通ノードＣＮ1を０ボルト
に戻す。
【０３８７】（５Ｂ）そして、ワード線ＷＬ1をロウレ
ベルとすることによって、第１の選択用トランジスタＴ
Ｒ1をオフ状態とする。これによって、第１のサブメモ
リユニットＳＭＵ1の共通ノードＣＮ1と第１のビット線
ＢＬ1との接続が解かれる。併せて、第１のラッチ制御
線ＣＬ1を介してスイッチング用のトランジスタＴＲSW1
1，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1を
ビット線ＢＬ1，ＢＬ2から切り離す。
【０３８８】（６Ｂ）その後、ワード線ＷＬ2をハイレ
ベルとすることによって、第２の選択用トランジスタＴ
Ｒ2をオン状態とする。これによって、第２のサブメモ
リユニットＳＭＵ2の共通ノードＣＮ2が第２のビット線
ＢＬ2に接続される。併せて、第２のラッチ制御線ＣＬ2
を介してスイッチング用のトランジスタＴＲSW21，ＴＲ
SW22をオン状態とし、第２のラッチ回路ＬＣ2をビット
線ＢＬ1，ＢＬ2に接続する。これによって、第２のラッ
チ回路ＬＣ2にラッチされていたデータ（この例では、
データ「０」）に従い、第１のビット線ＢＬ1の電位が
ＶBL-H（＝Ｖcc）に引き上げられるが、第２のビット線
ＢＬ2の電位はＶBL-L（＝０ボルト）のままである。そ
の結果、選択された第２のメモリセルＭＣ21は、その分
極状態が変化せず、データ「０」のままとなる。
【０３８９】（７Ｂ）次いで、ビット線ＢＬ1，ＢＬ2を
０ボルトにイコライズし、共通ノードＣＮ2を０ボルト
に戻す。
【０３９０】（８Ｂ）そして、ワード線ＷＬ2をロウレ
ベルとすることによって、第２の選択用トランジスタＴ
Ｒ2をオフ状態とする。これによって、第２のサブメモ
リユニットＳＭＵ2と第２のビット線ＢＬ2との接続が解
かれる。併せて、第２のラッチ制御線ＣＬ2を介してス
イッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ
状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，Ｂ
Ｌ2から切り離す。
【０３９１】（９Ｂ）その後、非選択のプレート線ＰＬ
m（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻
す。
【０３９２】以上の操作によって、データ「１」の再書
き込みが完了するが、プレート線ＰＬ1を共有した第１
のメモリセルＭＣ11及び第２のメモリセルＭＣ21に記憶
されたデータの読み出し及びデータの再書き込みを、１
回のプレート線の電位立ち上げ（ＶPL-L→ＶPL-H）［工
程（２Ａ）］及び電位立ち下げ（ＶPL-H→ＶPL-L）［工
程（１０Ａ）］にて行っている。
【０３９３】以降、プレート線ＰＬ2を共有した第１の
メモリセルＭＣ12及び第２のメモリセルＭＣ22、プレー
ト線ＰＬ3を共有した第１のメモリセルＭＣ13及び第２
のメモリセルＭＣ23、プレート線ＰＬ4を共有した第１
のメモリセルＭＣ14及び第２のメモリセルＭＣ24に対し
て、順次、工程（１Ａ）〜（１０Ａ）、工程（１Ｂ）〜
（９Ｂ）の操作を行う。
【０３９４】尚、新たにデータの書き込みを行う場合に
は、先ず、（１Ａ）〜（１０Ａ）の操作を行った後、新
たにデータを書き込むべきメモリセルに関連するラッチ
回路（即ち、第１のメモリセルに対しては第１のラッチ
回路、第２のメモリセルに対しては第２のラッチ回路）
を所望の値に書き換えて、（１Ｂ）〜（９Ｂ）の操作を
行えばよい。
【０３９５】尚、本特許出願人は、平成１１年６月４日
に提出した特願平１１−１５８６３２号においても、同
様の不揮発性メモリを提案した。この特許出願における
不揮発性メモリにおいては、第１のメモリユニットＭＵ
1における第１のメモリセルＭＣ1Mにおいて、ＭＣ11→
ＭＣ12→ＭＣ13→ＭＣ14の順にデータの読み出し、再書
き込みを行った後、第２のメモリユニットＭＵ2におけ
る第２のメモリセルＭＣ2Mにおいて、ＭＣ21→ＭＣ22→
ＭＣ23→ＭＣ24の順にデータの読み出し、再書き込みを
行う。即ち、プレート線ＰＬ1を共有した第１のメモリ
セルＭＣ11及び第２のメモリセルＭＣ21に記憶されたデ
ータの読み出し及びデータの再書き込みを、１回ではな
く、２回のプレート線の電位立ち上げ及び電位立ち下げ
にて行っている。
【０３９６】ところで、複数のメモリセルに接続されて
いるプレート線は負荷容量が大きく、駆動速度が遅い
（即ち、充放電に時間を要する）。また、消費電力も大
きい。従って、２回のプレート線の電位立ち上げ及び電
位立ち下げにてプレート線ＰＬ 1を共有した第１のメモ
リセルＭＣ11及び第２のメモリセルＭＣ21に記憶された
データの読み出し及びデータの再書き込みを行う特願平
１１−１５８６３２号にて提案された不揮発性メモリの
駆動方法よりも、これらを１回のプレート線の電位立ち
上げ及び電位立ち下げにて行う実施の形態１２の不揮発
性メモリの駆動方法の方が、駆動速度、消費電力の観点
から有利である。
【０３９７】また、特願平１１−１５８６３２号にて提
案された不揮発性メモリの駆動方法においては、選択さ
れた第１のメモリセルＭＣ11におけるデータの読み出
し、データの再書き込みを行う際、プレート線ＰＬ1を
共有した非選択の第２のメモリセルＭＣ21はディスター
ブを受けてデータの劣化が生じる虞がある。ここで、デ
ィスターブとは、非選択のメモリセルのキャパシタを構
成する強誘電体層に対して、分極が反転する方向に、即
ち、保存されていたデータが劣化若しくは破壊される方
向に、即ち、保存されていたデータが劣化若しくは破壊
される方向に、電界が加わる現象を指す。
【０３９８】実施の形態１２の不揮発性メモリの駆動方
法においては、（ＭＣ11，ＭＣ21）→（ＭＣ12，Ｍ
Ｃ22）→（ＭＣ13，ＭＣ23）→（ＭＣ14，ＭＣ24）の順
にデータの読み出し、再書き込みを行う。従って、プレ
ート線ＰＬmを共有し、そして、データの読み出し、再
書き込みを行う第１のメモリセルＭＣ1m及び第２のメモ
リセルＭＣ2mにおいてはディスターブが加わらない。
【０３９９】尚、（１Ａ）〜（１０Ａ）の工程におい
て、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）
はＶPL-L（＝０ボルト）に固定されている。また、各ビ
ット線ＢＬ1，ＢＬ2は、０ボルトからビット線電位（読
み出し信号量）の間で変動する。ここで、ビット線電位
（読み出し信号量）は、通常、０．５ボルト程度以下で
ある。従って、（１Ａ）〜（１０Ａ）の工程において
は、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）
に接続されたメモリセルＭＣ1m，ＭＣ2m（ｍ＝２，３・
・・Ｍ）にはディスターブが殆ど発生しない。
【０４００】一方、（１Ｂ）〜（９Ｂ）の工程において
は、選択されたプレート線ＰＬ1の電位はＶPL-L（＝０
ボルト）、非選択のプレート線ＰＬm（ｍ＝２，３・・
・Ｍ）は（１／２）ＶPL-H［＝（１／２）Ｖcc］に固定
されている。また、ビット線ＢＬ1，ＢＬ2の一方はＶ
BL-L（＝０ボルト）、他方はＶBL-H（＝Ｖcc）である。
従って、非選択のプレート線ＰＬm（ｍ＝２，３・・・
Ｍ）に接続されたメモリセルには±（１／２）Ｖccのデ
ィスターブが加わるものの、これらのメモリセルに加わ
る電位は安定しており、抗電圧をそれ以上に設定してあ
れば分極の反転は起こらない。また、選択されたプレー
ト線ＰＬ1に接続されたメモリセルＭＣ11，ＭＣ21には
実効的にディスターブは加わらない。
【０４０１】（実施の形態１３）実施の形態１３は、実
施の形態１２の変形である。実施の形態１３において
は、所謂フラッシュメモリと同様に、選択されたプレー
ト線に接続されたメモリセルを一括して書き換える。こ
の場合には、書き換えの際の読み出し動作を省略して、
動作の簡素化と、書き換えの高速化を図ることができ
る。実施の形態１３における不揮発性メモリの構造は、
実施の形態１２の不揮発性メモリの構造と同様とするこ
とができる。以下、図４４の動作波形を参照して、実施
の形態１３の不揮発性メモリの駆動方法を説明する。
尚、図４４中、括弧内の数字は、以下に説明する工程の
番号と対応している。ここでは、一例として、プレート
線ＰＬ1を共有した（即ち、対となった）メモリセルＭ
Ｃ11，ＭＣ21にデータを書き込むものとし、メモリセル
ＭＣ11にはデータ「１」が、メモリセルＭＣ21にはデー
タ「０」が記憶されているものとする。
【０４０２】（１Ｃ）待機状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態とな
っている。また、第１のラッチ制御線ＣＬ1を介してス
イッチング用のトランジスタＴＲS W11，ＴＲSW12をオフ
状態とし、第２のラッチ制御線ＣＬ2を介してスイッチ
ング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態と
しておく。
【０４０３】（２Ｃ）そして、ビット線ＢＬ1，ＢＬ2を
０ボルトにイコライズする。
【０４０４】（３Ｃ）次に、選択されたプレート線ＰＬ
1の電位立ち上げを行い、即ち、選択されたプレート線
ＰＬ1にＶPL-H（＝Ｖcc）を印加し、非選択のプレート
線ＰＬm（ｍ＝２，３・・・Ｍ）にＶPL-L（＝０ボル
ト）を印加する。併せて、ワード線ＷＬ1，ＷＬ2をハイ
レベルとすることによって、第１の選択用トランジスタ
ＴＲ 1、第２の選択用トランジスタＴＲ2をオン状態とす
る。これによって、第１のサブメモリユニットＳＭＵ1
の共通ノードＣＮ1が第１のビット線ＢＬ1に接続され、
第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2が
第２のビット線ＢＬ2に接続される。その結果、選択さ
れた第１のメモリセルＭＣ11、第２のメモリセルＭＣ21
にデータ「０」が書き込まれる。
【０４０５】（４Ｃ）その後、ワード線ＷＬ1，ＷＬ2を
ロウレベルとすることによって、第１の選択用トランジ
スタＴＲ1、第２の選択用トランジスタＴＲ2をオフ状態
とする。併せて、選択されたプレート線ＰＬ1の電位立
ち下げを行う。即ち、選択されたプレート線ＰＬ1をＶ
PL-L（＝０ボルト）とする。
【０４０６】以上の操作で、選択されたプレート線ＰＬ
1に接続されたメモリセルＭＣ11，ＭＣ21にはデータ
「０」が書き込まれる。尚、これまでの操作の間に、第
１のラッチ回路ＬＣ1、第２のラッチ回路ＬＣ2には所望
の書き込みデータを転送しておく。
【０４０７】（５Ｃ）その後、実施の形態１２の工程
（１Ｂ）〜（９Ｂ）の再書き込みと同じ操作を行う。こ
れにより、データ「１」の書き込みが行われ、書き込み
が完了する。
【０４０８】以降、プレート線ＰＬ2を共有した第１の
メモリセルＭＣ12及び第２のメモリセルＭＣ22、プレー
ト線ＰＬ3を共有した第１のメモリセルＭＣ13及び第２
のメモリセルＭＣ23、プレート線ＰＬ4を共有した第１
のメモリセルＭＣ14及び第２のメモリセルＭＣ24に対し
て、順次、工程（１Ｃ）〜（４Ｃ）、工程（１Ｂ）〜
（９Ｂ）の操作を行う。
【０４０９】（実施の形態１４）実施の形態１４も、実
施の形態１２の変形である。実施の形態１４において
は、データの再書き込み時、非選択のプレート線ＰＬm
（ｍ＝２，３・・・Ｍ）に（２／３）Ｖccを印加する。
また、ビット線ＢＬ1，ＢＬ2を、０ボルトではなく、
（１／３）Ｖccにイコライズする。実施の形態１４にお
ける不揮発性メモリの構造も、実施の形態１２の不揮発
性メモリの構造と同様とすることができる。尚、データ
の読み出しは、実施の形態１２の（１Ａ）〜（１０Ａ）
の工程と同じ工程を実行すればよい。以下、図４５の動
作波形を参照して、実施の形態１４の不揮発性メモリの
駆動方法におけるデータの再書き込み操作を説明する
が、選択された第１のメモリセルＭＣ11及び第２のメモ
リセルＭＣ21にデータの再書き込みを行うものとする。
尚、図４５中、括弧内の数字は、以下に説明する工程の
番号と対応している。
【０４１０】（１Ｄ）初期状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に、
各共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっ
ている。また、第１のラッチ回路ＬＣ1及び第２のラッ
チ回路ＬＣ2のそれぞれには、第１のメモリセルＭ
Ｃ11、第２のメモリセルＭＣ21に関するデータがラッチ
されている。
【０４１１】（２Ｄ）次に、非選択のプレート線ＰＬm
（ｍ＝２，３・・・Ｍ）に（２／３）ＶPL-H［＝（２／
３）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L
（＝０ボルト）のままである。併せて、ビット線Ｂ
Ｌ1，ＢＬ2をＶBL-L［＝（１／３）Ｖcc］にイコライズ
する。尚、図示しないラッチ回路のグランド駆動線は切
り離しておく。
【０４１２】（３Ｄ）その後、ワード線ＷＬ1をハイレ
ベルとすることによって、第１の選択用トランジスタＴ
Ｒ1をオン状態とする。これによって、第１のサブメモ
リユニットＳＭＵ1の共通ノードＣＮ1が第１のビット線
ＢＬ1に接続される。併せて、第１のラッチ制御線ＣＬ1
を介してスイッチング用のトランジスタＴＲSW11，ＴＲ
SW12をオン状態とし、第１のラッチ回路ＬＣ1をビット
線ＢＬ1，ＢＬ2に接続する。これによって、第１のラッ
チ回路ＬＣ1にラッチされていたデータに従い、第１の
ビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げら
れる。その結果、選択された第１のメモリセルＭＣ
11は、その分極状態が再度反転し、データ「１」が書き
込まれる。一方、ラッチ回路のグランド駆動線が切り離
されているので、第２のビット線ＢＬ2の電位はＶBL-L
［＝（１／３）Ｖcc］のままである。
【０４１３】（４Ｄ）次いで、ビット線ＢＬ1，ＢＬ2を
ＶBL-L［＝（１／３）Ｖcc］にイコライズし、共通ノー
ドＣＮ1をＶBL-L［＝（１／３）Ｖcc］に戻す。
【０４１４】（５Ｄ）そして、ワード線ＷＬ1をロウレ
ベルとすることによって、第１の選択用トランジスタＴ
Ｒ1をオフ状態とする。これによって、第１のサブメモ
リユニットＳＭＵ1の共通ノードＣＮ1と第１のビット線
ＢＬ1との接続が解かれる。併せて、第１のラッチ制御
線ＣＬ1を介してスイッチング用のトランジスタＴＲSW1
1，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1を
ビット線ＢＬ1，ＢＬ2から切り離す。
【０４１５】（６Ｄ）その後、ワード線ＷＬ2をハイレ
ベルとすることによって、第２の選択用トランジスタＴ
Ｒ2をオン状態とする。これによって、第２のサブメモ
リユニットＳＭＵ2の共通ノードＣＮ2が第２のビット線
ＢＬ2に接続される。併せて、第２のラッチ制御線ＣＬ2
を介してスイッチング用のトランジスタＴＲSW21，ＴＲ
SW22をオン状態とし、第２のラッチ回路ＬＣ2をビット
線ＢＬ1，ＢＬ2に接続する。これによって、第２のラッ
チ回路ＬＣ2にラッチされていたデータに従い、第１の
ビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げら
れるが、ラッチ回路のグランド駆動線が切り離されてい
るので、第２のビット線ＢＬ2の電位はＶBL-L［＝（１
／３）Ｖcc］のままである。その結果、選択された第２
のメモリセルＭＣ21は、その分極状態が変化せず、デー
タ「０」のままとなる。
【０４１６】（７Ｄ）次いで、ビット線ＢＬ1，ＢＬ2を
ＶBL-L［＝（１／３）Ｖcc］にイコライズし、共通ノー
ドＣＮ2をＶBL-L［＝（１／３）Ｖcc］に戻す。
【０４１７】（８Ｄ）そして、ワード線ＷＬ2をロウレ
ベルとすることによって、第２の選択用トランジスタＴ
Ｒ2をオフ状態とする。これによって、第２のサブメモ
リユニットＳＭＵ2の共通ノードＣＮ2と第２のビット線
ＢＬ2との接続が解かれる。併せて、第２のラッチ制御
線ＣＬ2を介してスイッチング用のトランジスタＴＲSW2
1，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2を
ビット線ＢＬ1，ＢＬ2から切り離す。
【０４１８】（９Ｄ）その後、非選択のプレート線ＰＬ
m（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻
し、ビット線ＢＬ1，ＢＬ2を０ボルトに戻す。
【０４１９】以上の操作によって、データ「１」の再書
き込みが完了する。
【０４２０】以降、プレート線ＰＬ2を共有した第１の
メモリセルＭＣ12及び第２のメモリセルＭＣ22、プレー
ト線ＰＬ3を共有した第１のメモリセルＭＣ13及び第２
のメモリセルＭＣ23、プレート線ＰＬ4を共有した第１
のメモリセルＭＣ14及び第２のメモリセルＭＣ24に対し
て、順次、工程（１Ａ）〜（１０Ａ）、工程（１Ｄ）〜
（９Ｄ）の操作を行う。
【０４２１】実施の形態１４においては、データの再書
き込み時、非選択のプレート線ＰＬ m（ｍ＝２，３・・
・Ｍ）は（２／３）ＶPL-H［＝（２／３）Ｖcc］に固定
されている。一方、ビット線ＢＬ1はＶBL-H（＝Ｖcc）
に、ビット線ＢＬ2はＶBL-L［＝（１／３）Ｖcc］に駆
動される。従って、非選択のプレート線ＰＬm（ｍ＝
２，３・・・Ｍ）に接続されたメモリセルＭＣ1m，ＭＣ
2m（ｍ＝２，３・・・Ｍ）には、±（１／３）Ｖccのデ
ィスターブしか加わらない。尚、選択されたプレート線
ＰＬ1に接続された第２のメモリセルＭＣ21にも（１／
３）Ｖccのディスターブが加わる点が実施の形態１２と
異なっている。しかしながら、この程度のディスターブ
は全く問題とはならない。
【０４２２】実施の形態１４においては、回路の動作中
に２つの中間電位［（１／３）Ｖcc及び（２／３）
Ｖcc］が必要になるものの、ディスターブの最大レベル
は、実施の形態１２の±（１／２）Ｖccから大きく低減
され、安定したデータの読み出しが可能となる。
【０４２３】（実施の形態１５）実施の形態１５も、実
施の形態１２の不揮発性メモリの変形である。実施の形
態１５の不揮発性メモリは、不揮発性メモリを構成する
第１のメモリユニットＭＵ1と、この不揮発性メモリと
第１のビット線ＢＬ1の延在する方向に隣接した不揮発
性メモリを構成する第１のメモリユニットＭＵ’1とを
層間絶縁層２６を介して積層し、不揮発性メモリを構成
する第２のメモリユニットＭＵ2と、この不揮発性メモ
リと第２のビット線ＢＬ2の延在する方向に隣接した不
揮発性メモリを構成する第２のメモリユニットＭＵ’2
とを層間絶縁層２６を介して積層した構成を有する。か
かる実施の形態１５の不揮発性メモリの模式的な一部断
面図を図４６に示す。但し、図４６においては、第１の
メモリユニットＭＵ1，ＭＵ’1のみを図示した。第２の
メモリユニットＭＵ2，ＭＵ’2は、図４６の紙面垂直方
向に隣接している。尚、第１のメモリユニットＭＵ’1
の構成要素に関する参照番号には「’」を付した。
【０４２４】より具体的には、図４６に示す不揮発性メ
モリにおいては、ｐ型のシリコン半導体基板１０に形成
されたＬＯＣＯＳ構造、シャロートレンチ構造、あるい
はＬＯＣＯＳ構造とシャロートレンチ構造の組合せから
成る素子分離領域１１に囲まれた活性領域に、ＭＯＳ型
ＦＥＴから成る選択用トランジスタＴＲ1，ＴＲ’1が形
成されている。選択用トランジスタＴＲ1，ＴＲ’1は、
シリコン半導体基板１０の表面に形成された、例えばシ
リコン酸化膜から成るゲート絶縁膜１２、ゲート絶縁膜
１２上に形成されたゲート電極１３（ワード線ＷＬ1，
ＷＬ’1を兼ねている）、及び、シリコン半導体基板１
０の活性領域に形成され、ｎ+型不純物を含有するソー
ス／ドレイン領域１４から構成されている。
【０４２５】そして、全面に形成された下層絶縁層上に
ビット線ＢＬ1が形成され、ビット線ＢＬ1は、下層絶縁
層に形成された接続孔（コンタクトホール）１５を介し
て、選択用トランジスタＴＲ1，ＴＲ’1の一方のソース
／ドレイン領域１４に接続されている。また、ビット線
ＢＬ1を含む下層絶縁層上には上層絶縁層が形成されて
いる。尚、図面においては、下層絶縁層及び上層絶縁層
を纏めて絶縁層１６で表した。また、ビット線ＢＬ
1は、後述する接続孔（コンタクトホール）１８と接触
しないように、図４６の左右方向に延びている。
【０４２６】絶縁層１６上には第１の電極（下部電極）
２１が形成され、第１の電極２１上に強誘電体層２２が
形成され、強誘電体層２２上に第２の電極（上部電極）
２３が形成され、これらによってメモリセルＭＣ1Mが構
成されている。第１の電極２１は、メモリセルＭＣ1Mに
共通であり、ストライプ状の平面形状を有する。そし
て、第１の電極２１は、絶縁層１６に形成された開口部
１７内に設けられた接続孔１８を介して選択用トランジ
スタＴＲ1の他方のソース／ドレイン領域１４に接続さ
れている。尚、共通の第１の電極２１を、共通ノードＣ
Ｎ1で示す。強誘電体層２２は、第２の電極２３と略同
じパターンにて形成されている。
【０４２７】更に、メモリセルＭＣ1M及び絶縁層１６上
には、層間絶縁層２６が形成されている。そして、層間
絶縁層２６上には第１の電極（下部電極）２１’が形成
され、第１の電極２１’上に強誘電体層２２’が形成さ
れ、強誘電体層２２’上に第２の電極（上部電極）２
３’が形成され、これらによってメモリセルＭＣ’1Mが
構成されている。第１の電極２１’は、メモリセルＭ
Ｃ’1Mに共通であり、ストライプ状の平面形状を有す
る。そして、第１の電極２１’は、層間絶縁層２６に形
成された開口部２７内に設けられた接続孔２８、絶縁層
１６上に形成された接続部２５、及び、接続孔１８を介
して、選択用トランジスタＴＲ’1の他方のソース／ド
レイン領域１４に接続されている。尚、共通の第１の電
極２１’を、共通ノードＣＮ’1で示す。強誘電体層２
２’は、第２の電極２３’と略同じパターンにて形成さ
れている。更には、メモリセルＭＣ’1M及び層間絶縁層
２６上には、絶縁膜３６Ａが形成されている。
【０４２８】ワード線ＷＬ1，ＷＬ’1は、図４６の紙面
垂直方向に延びている。また、第２の電極２３，２３’
は、図４６の紙面垂直方向に隣接するメモリセルＭ
Ｃ2m，ＭＣ’2mと共通であり、プレート線ＰＬmを兼ね
ている。また、メモリセルＭＣ1MとメモリセルＭＣ’1M
とは、垂直方向に揃っている。このような構造にするこ
とによって、メモリセルの占有面積を小さくすることが
でき、集積度の向上を図ることができる。
【０４２９】尚、表２に示したように、上方に位置する
メモリユニットのメモリセルを構成する強誘電体層の結
晶化温度を、下方に位置するメモリユニットのメモリセ
ルを構成する強誘電体層の結晶化温度よりも低くしても
よい。
【０４３０】（実施の形態１６）実施の形態１６は、本
発明の第１２Ｂの態様に係る不揮発性メモリ、及び、本
発明の第２の構成に係る不揮発性メモリの駆動方法に関
する。図４７に実施の形態１６の不揮発性メモリの回路
図を示す。尚、断面構造は図６と同様である。
【０４３１】実施の形態１６の不揮発性メモリは、（Ａ
−１）第１のビット線ＢＬ1と、（Ｂ−１）Ｎ個（但
し、実施の形態１６では、Ｎ≧２であり、具体的には、
Ｎ＝２）の第１の選択用トランジスタＴＲ1Nと、（Ｃ−
１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態
１６においては、Ｍ＝４）の第１のメモリセルＭＣ1nm
（ｍ＝1,２・・・Ｍ、ｎ＝１，２・・・Ｎ）から構成さ
れた、Ｎ個（但し、Ｎ≧２であり、実施の形態１６にお
いては、Ｎ＝２）の第１のサブメモリユニットＳＭＵ1N
と、（Ｄ−１）Ｎ個の第１のサブメモリユニットＳＭＵ
1Nにおいて、Ｎ個の第１のサブメモリユニットＳＭＵ1n
のそれぞれを構成する第１のメモリセルＭＣ1nm（ｍ＝
１，２・・・Ｍ）で共通とされたＭ本のプレート線ＰＬ
m、から成る第１のメモリユニットＭＵ1、並びに、（Ａ
−２）第２のビット線ＢＬ2と、（Ｂ−２）Ｎ個の第２
の選択用トランジスタＴＲ2Nと、（Ｃ−２）それぞれが
Ｍ個の第２のメモリセルＭＣ2nmから構成された、Ｎ個
の第２のサブメモリユニットＳＭＵ2Nと、（Ｄ−２）Ｎ
個の第２のサブメモリユニットＳＭＵ2Nにおいて、Ｎ個
の第２のサブメモリユニットＳＭＵ2nのそれぞれを構成
する第２のメモリセルＭＣ2nmで共通とされ、且つ、前
記第１のメモリユニットＭＵ1を構成するＭ本のプレー
ト線ＰＬmと共通のＭ本のプレート線ＰＬm、から成る第
２のメモリユニットＭＵ2から構成されている。
【０４３２】ここで、これらの第２のビット線ＢＬ2、
第２の選択用トランジスタＴＲ2N及び第２のメモリユニ
ットＭＵ2は、第１のビット線ＢＬ1、第１の選択用トラ
ンジスタＴＲ1N及び第１のメモリユニットＭＵ1と隣接
している。
【０４３３】尚、表２に示したように、上方に位置する
メモリユニットのメモリセルを構成する強誘電体層の結
晶化温度を、下方に位置するメモリユニットのメモリセ
ルを構成する強誘電体層の結晶化温度よりも低くしても
よい。
【０４３４】そして、各メモリセルＭＣ1nm(ｍ＝１，２
・・・Ｍであり、ｎ＝１，２・・・Ｎであり、実施の形
態１６においては、ｍ＝１，２，３，４、ｎ＝１，２）
は、第１の電極（下部電極）２１，３１と、強誘電体層
２２，３２と、第２の電極（上部電極）２３，３３とか
ら成る。そして、第１のメモリユニットＭＵ1におい
て、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサ
ブメモリユニットＳＭＵ 1nを構成する第１のメモリセル
ＭＣ1nmの第１の電極２１，３１は、第ｎ番目の第１の
サブメモリユニットＳＭＵ1nにおいて共通であり、該共
通の第１の電極２１，３１（共通ノードＣＮ1n）は、第
ｎ番目の第１の選択用トランジスタＴＲ1nを介して第１
のビット線ＢＬ1に接続され、第２の電極２３，３３は
共通のプレート線ＰＬmに接続されている。一方、第２
のメモリユニットＭＵ2において、第ｎ番目の第２のサ
ブメモリユニットＳＭＵ2nを構成する第２のメモリセル
ＭＣ2n mの第１の電極２１，３１は、第ｎ番目の第２の
サブメモリユニットＳＭＵ2nにおいて共通であり、該共
通の第１の電極２１，３１（共通ノードＣＮ2n）は、第
ｎ番目の第２の選択用トランジスタＴＲ2nを介して第２
のビット線ＢＬ2に接続され、第２の電極２３，３３は
共通のプレート線ＰＬmに接続されている。
【０４３５】尚、不揮発性メモリのメモリユニットを構
成するメモリセルの数は４個に限定されず、一般には、
Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，
８，１６・・・）とすることが好ましい。
【０４３６】実施の形態１６の不揮発性メモリにおいて
も、更に、第１のビット線ＢＬ1と第２のビット線ＢＬ2
との間に、第１のメモリセルＭＣ1nm及び第２のメモリ
セルＭＣ2nmに記憶されたデータをラッチするためのＰ
個のラッチ回路が設けられている。実施の形態１６にお
いては、Ｎ＝２であり、Ｐ＝Ｎを満たす。そして、第ｎ
番目のラッチ回路は、第ｎ番目の第１のサブメモリユニ
ットＳＭＵ1nを構成する第１のメモリセルＭＣ1nm及び
第ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成す
る第２のメモリセルＭＣ2nmに記憶されたデータをラッ
チする。実施の形態１６の不揮発性メモリにおいては、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメ
モリユニットＳＭＵ1nを構成する第ｍ番目（但し、ｍ＝
１，２・・・Ｍ）の第１のメモリセルＭＣ1nmと、第ｎ
番目の第２のサブメモリユニットＳＭＵ2nを構成する第
ｍ番目の第２のメモリセルＭＣ2nmとは、対となって相
補的なデータを記憶する。
【０４３７】具体的には、第１のビット線ＢＬ1と第２
のビット線ＢＬ2との間には、第１のメモリセルＭＣ1nm
及び第２のメモリセルＭＣ2nmに記憶されたデータをラ
ッチするためのＰ＝Ｎ個のラッチ回路（実施の形態１６
においては、第１のメモリセルＭＣ11m，ＭＣ21mに記憶
されたデータをラッチするための第１のラッチ回路ＬＣ
1、及び、第２のメモリセルＭＣ12m，ＭＣ22mに記憶さ
れたデータをラッチするための第２のラッチ回路Ｌ
Ｃ2）が設けられている。尚、第１のラッチ回路ＬＣ1と
第１のビット線ＢＬ1との間にはスイッチング用のトラ
ンジスタＴＲSW11が配設され、第１のラッチ回路ＬＣ1
と第２のビット線ＢＬ2との間にはスイッチング用のト
ランジスタＴＲSW12が配設されている。一方、第２のラ
ッチ回路ＬＣ2と第１のビット線ＢＬ1との間にはスイッ
チング用のトランジスタＴＲSW21が配設され、第２のラ
ッチ回路ＬＣ2と第２のビット線ＢＬ2との間にはスイッ
チング用のトランジスタＴＲSW22が配設されている。第
１のセンスアンプＳＡ1は、第１のラッチ回路ＬＣ1から
構成されており、第２のセンスアンプＳＡ2は、第２の
ラッチ回路ＬＣ2から構成されているが、このような構
成に限定するものではない。スイッチング用のトランジ
スタＴＲSW11，ＴＲSW12のゲート電極は第１のラッチ制
御線ＣＬ1に接続され、スイッチング用のトランジスタ
ＴＲSW21，ＴＲSW22のゲート電極は第２のラッチ制御線
ＣＬ2に接続されている。
【０４３８】そして、第ｎ番目のラッチ回路にラッチさ
れたデータに基づき、第ｎ番目の第１のサブメモリユニ
ットを構成する第１のメモリセル及び第ｎ番目の第２の
サブメモリユニットを構成する第２のメモリセルへのデ
ータの再書き込みを行う。具体的には、第１のラッチ回
路ＬＣ1にラッチされたデータに基づき、第１番目の第
１のサブメモリユニットＳＭＵ11を構成する第１のメモ
リセルＭＣ11m及び第１番目の第２のサブメモリユニッ
トＳＭＵ21を構成する第２のメモリセルＭＣ21 mへのデ
ータの再書き込みを行い、第２のラッチ回路ＬＣ2にラ
ッチされたデータに基づき、第２番目の第１のサブメモ
リユニットＳＭＵ12を構成する第１のメモリセルＭＣ
12m及び第２番目の第２のサブメモリユニットＳＭＵ22
を構成する第２のメモリセルＭＣ22mへのデータの再書
き込みを行う。
【０４３９】メモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，
ＭＣ22mにおけるプレート線ＰＬmは共通化されており、
プレート線デコーダ／ドライバＰＤに接続されている。
更には、第１の選択用トランジスタＴＲ11のゲート電極
と第２の選択用トランジスタＴＲ21のゲート電極はワー
ド線ＷＬ1に接続され、第１の選択用トランジスタＴＲ
12のゲート電極と第２の選択用トランジスタＴＲ22のゲ
ート電極はワード線ＷＬ2に接続され、ワード線ＷＬ1，
ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続され
ている。
【０４４０】実施の形態１６の不揮発性メモリにおいて
は、第１のメモリユニットＭＵ1を構成する第１のサブ
メモリユニットＳＭＵ11，ＳＭＵ12のそれぞれは層間絶
縁層２６を介して積層されており、第２のメモリユニッ
トＭＵ2を構成する第２のサブメモリユニットＳＭ
Ｕ21，ＳＭＵ22のそれぞれは層間絶縁層２６を介して積
層されている。即ち、第１のメモリユニットＭＵ1を構
成する第１番目のサブメモリユニットＳＭＵ11と第２番
目のサブメモリユニットＳＭＵ12とは層間絶縁層２６を
介して積層されている。更には、第２のメモリユニット
ＭＵ2を構成する第１番目のサブメモリユニットＳＭＵ
21と第２番目のサブメモリユニットＳＭＵ22も層間絶縁
層２６を介して積層されている。これによって、不揮発
性メモリの高集積化を図ることができる。
【０４４１】実施の形態１６の不揮発性メモリからデー
タを読み出し、データを再書き込みする不揮発性メモリ
の駆動方法を、以下、説明する。尚、一例として、プレ
ート線ＰＬ1を共有した（即ち、対となった）メモリセ
ル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，Ｍ
Ｃ221）からデータを読み出し、再書き込みするものと
し、第１のメモリセルＭＣ111，ＭＣ121にはデータ
「１」が記憶され、第２のメモリセルＭＣ211，ＭＣ221
にはデータ「０」が記憶されているものとする。動作波
形は、図４２及び図４３に示したと同様である。尚、図
４２及び図４３中、括弧内の数字は、以下に説明する工
程の番号と対応している。但し、図４２及び図４３中の
括弧内の数字の次のアルファベット「Ａ」及び「Ｂ」
は、以下の説明における工程番号の数字の次のアルファ
ベット「Ｅ」及び「Ｆ」と対応している。
【０４４２】先ず、選択されたメモリセル（ＭＣ111，
ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）のデー
タの読み出しを行う（図４２参照）。
【０４４３】（１Ｅ）待機状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態とな
っている。
【０４４４】（２Ｅ）データ読み出しの開始時、選択さ
れたプレート線ＰＬ1の電位立ち上げを行い、即ち、選
択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加
し、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）
にＶPL-L（＝０ボルト）を印加する。このとき、共通ノ
ードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22は、非選択のプレ
ート線ＰＬm（ｍ＝２，３・・・Ｍ）とのカップリング
要素が強いため、０ボルトよりの値となる。その結果、
データ「１」が書き込まれていた第１のメモリセルＭＣ
111，ＭＣ121においては、強誘電体層における分極反転
が生じ、共通ノードＣＮ11，ＣＮ12の電位は上昇する。
一方、データ「０」が書き込まれていた第２のメモリセ
ルＭＣ211，ＭＣ221においては、強誘電体層における分
極反転が生ぜず、共通ノードＣＮ21，ＣＮ22の電位は変
化しない。併せて、第１のラッチ制御線ＣＬ1を介して
スイッチング用のトランジスタＴＲSW11，ＴＲSW12をオ
ン状態とし、第１のラッチ回路ＬＣ1を選択すると共
に、第１のセンスアンプＳＡ1の両端の電位を０ボルト
にイコライズしておく。その後、接地線（図示せず）と
ビット線ＢＬ1，ＢＬ2との電気的な接続を解き、ビット
線ＢＬ1，ＢＬ2を浮遊状態とする。
【０４４５】（３Ｅ）次いで、ワード線ＷＬ1をハイレ
ベルとすることによって、第１番目の第１の選択用トラ
ンジスタＴＲ11、及び、第１番目の第２の選択用トラン
ジスタＴＲ21をオン状態とする。これによって、第１の
サブメモリユニットＳＭＵ11の共通ノードＣＮ11が第１
のビット線ＢＬ1に接続され、第２のサブメモリユニッ
トＳＭＵ21の共通ノードＣＮ21が第２のビット線ＢＬ2
に接続される。その結果、第１のサブメモリユニットＳ
ＭＵ11の共通ノードＣＮ11が０ボルト近くに低下し、デ
ータ「１」が書き込まれていた第１のメモリセルＭＣ
111においては、強誘電体層における分極反転が一層進
行する。このようにして、第１のビット線ＢＬ1と第２
のビット線ＢＬ2との間には電位差が生じる。
【０４４６】（４Ｅ）その後、第１のラッチ制御線ＣＬ
1を介してスイッチング用のトランジスタＴＲSW11，Ｔ
ＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1をビッ
ト線ＢＬ1，ＢＬ2から切り離す。
【０４４７】（５Ｅ）そして、第１のラッチ回路ＬＣ1
を活性化して、データを確定し、かかるデータ（この例
では、データ「１」）を第１のセンスアンプＳＡ1内の
第１のラッチ回路ＬＣ1にラッチする。一方、ビット線
ＢＬ1，ＢＬ2を０ボルトにイコライズする。これによっ
て、選択された第１のメモリセルＭＣ111及び第２のメ
モリセルＭＣ211には、データ「０」が書き込まれる。
【０４４８】（６Ｅ）次に、ワード線ＷＬ1をロウレベ
ルとすることによって、第１番目の第１の選択用トラン
ジスタＴＲ11、及び、第１番目の第２の選択用トランジ
スタＴＲ21をオフ状態とする。これによって、第１のサ
ブメモリユニットＳＭＵ11の共通ノードＣＮ11と第１の
ビット線ＢＬ1との接続が解かれ、第２のサブメモリユ
ニットＳＭＵ21の共通ノードＣＮ21と第２のビット線Ｂ
Ｌ2との接続が解かれる。併せて、第２のラッチ制御線
ＣＬ2を介してスイッチング用のトランジスタＴ
ＲSW21，ＴＲSW22をオン状態とし、第２のラッチ回路Ｌ
Ｃ2を選択すると共に、第２のセンスアンプＳＡ2の両端
の電位を０ボルトにイコライズしておく。その後、接地
線（図示せず）とビット線ＢＬ1，ＢＬ2との電気的な接
続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０４４９】（７Ｅ）次いで、ワード線ＷＬ2をハイレ
ベルとすることによって、第２番目の第１の選択用トラ
ンジスタＴＲ12、及び、第２番目の第２の選択用トラン
ジスタＴＲ22をオン状態とする。これによって、第１の
サブメモリユニットＳＭＵ12の共通ノードＣＮ12が第１
のビット線ＢＬ1に接続され、第２のサブメモリユニッ
トＳＭＵ22の共通ノードＣＮ22が第２のビット線ＢＬ2
に接続される。データ「１」が書き込まれていた第１の
メモリセルＭＣ121においては、強誘電体層における分
極反転が生じており、共通ノードＣＮ12の電位は高い。
一方、データ「０」が書き込まれた第２のメモリセルＭ
Ｃ221においては、強誘電体層における分極反転が生ぜ
ず、共通ノードＣＮ22の電位は低い。
【０４５０】（８Ｅ）その後、第２のラッチ制御線ＣＬ
2を介してスイッチング用のトランジスタＴＲSW21，Ｔ
ＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2をビッ
ト線ＢＬ1，ＢＬ2から切り離す。
【０４５１】（９Ｅ）そして、第２のラッチ回路ＬＣ2
を活性化して、データを確定し、かかるデータ（この例
では、データ「１」）を第２のセンスアンプＳＡ2内の
第２のラッチ回路ＬＣ2にラッチする。一方、ビット線
ＢＬ1，ＢＬ2を０ボルトにイコライズする。これによっ
て、選択された第１のメモリセルＭＣ121には、データ
「０」が書き込まれる。
【０４５２】（１０Ｅ）次に、ワード線ＷＬ2をロウレ
ベルとすることによって、第２番目の第１の選択用トラ
ンジスタＴＲ12、及び、第２番目の第２の選択用トラン
ジスタＴＲ22をオフ状態とする。これによって、第１の
サブメモリユニットＳＭＵ12の共通ノードＣＮ12と第２
のビット線ＢＬ2との接続が解かれ、第２のサブメモリ
ユニットＳＭＵ22の共通ノードＣＮ22と第２のビット線
ＢＬ2との接続が解かれる。併せて、選択されたプレー
ト線ＰＬ1の電位立ち下げを行う。即ち、選択されたプ
レート線ＰＬ1の電位をＶPL-L（＝０ボルト）に戻す。
【０４５３】以上の操作によって、メモリセル（ＭＣ
111，ＭＣ211）及びメモリセル（ＭＣ 121，ＭＣ221）に
おけるデータの読み出しが完了する。この状態において
は、第１のメモリセルＭＣ111及びメモリセルＭＣ121に
は、データ「０」が書き込まれている。また、第１のラ
ッチ回路ＬＣ1及び第２のラッチ回路ＬＣ2には、それぞ
れ、メモリセル（ＭＣ111，ＭＣ211）及びメモリセル
（ＭＣ121，ＭＣ221）に記憶されていたデータがラッチ
されている。
【０４５４】次に、選択されたメモリセル（ＭＣ111，
ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）におけ
るデータの再書き込み、具体的には、データ「１」の再
書き込みを行う（図４３参照）。
【０４５５】（１Ｆ）初期状態では、全ビット線、全ワ
ード線、全プレート線が接地されている。更には、各共
通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22も０ボルトで
浮遊状態となっている。
【０４５６】（２Ｆ）次に、非選択のプレート線ＰＬm
（ｍ＝２，３・・・Ｍ）に（１／２）ＶPL-H［＝（１／
２）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L
（＝０ボルト）のままである。
【０４５７】（３Ｆ）その後、ワード線ＷＬ1をハイレ
ベルとすることによって、第１番目の第１の選択用トラ
ンジスタＴＲ11、及び、第１番目の第２の選択用トラン
ジスタＴＲ21をオン状態とする。これによって、第１の
サブメモリユニットＳＭＵ11の共通ノードＣＮ11が第１
のビット線ＢＬ1に接続され、第２のサブメモリユニッ
トＳＭＵ21の共通ノードＣＮ21が第２のビット線ＢＬ2
に接続される。併せて、第１のラッチ制御線ＣＬ1を介
してスイッチング用のトランジスタＴＲSW11，ＴＲSW12
をオン状態とし、第１のラッチ回路ＬＣ1をビット線Ｂ
Ｌ1，ＢＬ2に接続する。これによって、第１のラッチ回
路ＬＣ1にラッチされていたデータ（この例では、デー
タ「１」）に従い、第１のビット線ＢＬ1の電位がＶ
BL-H（＝Ｖcc）に引き上げられる。その結果、選択され
た第１のメモリセルＭＣ111は、その分極状態が再度反
転し、データ「１」が書き込まれる。一方、選択された
第２のメモリセルＭＣ211は、その分極状態がそのまま
であり、データ「０」が保持される。
【０４５８】（４Ｆ）次いで、ビット線ＢＬ1，ＢＬ2を
０ボルトにイコライズし、各共通ノードＣＮ11，ＣＮ21
を０ボルトに戻す。
【０４５９】（５Ｆ）そして、ワード線ＷＬ1をロウレ
ベルとすることによって、第１番目の第１の選択用トラ
ンジスタＴＲ11、及び、第１番目の第２の選択用トラン
ジスタＴＲ21をオフ状態とする。これによって、第１の
サブメモリユニットＳＭＵ11の共通ノードＣＮ11と第１
のビット線ＢＬ1との接続が解かれ、第２のサブメモリ
ユニットＳＭＵ21の共通ノードＣＮ21と第２のビット線
ＢＬ2との接続が解かれる。併せて、第１のラッチ制御
線ＣＬ1を介してスイッチング用のトランジスタＴＲ
SW11，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ
1をビット線ＢＬ1，ＢＬ2から切り離す。
【０４６０】（６Ｆ）その後、ワード線ＷＬ2をハイレ
ベルとすることによって、第２番目の第１の選択用トラ
ンジスタＴＲ12、及び、第２番目の第２の選択用トラン
ジスタＴＲ22をオン状態とする。これによって、第１の
サブメモリユニットＳＭＵ12の共通ノードＣＮ12が第１
のビット線ＢＬ1に接続され、第２のサブメモリユニッ
トＳＭＵ22の共通ノードＣＮ22が第２のビット線ＢＬ2
に接続される。併せて、第２のラッチ制御線ＣＬ2を介
してスイッチング用のトランジスタＴＲSW21，ＴＲSW22
をオン状態とし、第２のラッチ回路ＬＣ2をビット線Ｂ
Ｌ1，ＢＬ2に接続する。これによって、第２のラッチ回
路ＬＣ2にラッチされていたデータ（この例では、デー
タ「０」）に従い、第１のビット線ＢＬ1の電位がＶ
BL-H（＝Ｖcc）に引き上げられるが、第２のビット線Ｂ
Ｌ2の電位はＶBL-L（＝０ボルト）のままである。その
結果、選択された第１のメモリセルＭＣ121は、その分
極状態が再度反転し、データ「１」が書き込まれる。一
方、選択された第２のメモリセルＭＣ221は、その分極
状態がそのままであり、データ「０」が保持される。
【０４６１】（７Ｆ）次いで、ビット線ＢＬ1，ＢＬ2を
０ボルトにイコライズし、各共通ノードＣＮ12，ＣＮ22
を０ボルトに戻す。
【０４６２】（８Ｆ）そして、ワード線ＷＬ2をロウレ
ベルとすることによって、第２番目の第１の選択用トラ
ンジスタＴＲ12、及び、第２番目の第２の選択用トラン
ジスタＴＲ22をオフ状態とする。これによって、第１の
サブメモリユニットＳＭＵ12の共通ノードＣＮ12と第１
のビット線ＢＬ1との接続が解かれ、第２のサブメモリ
ユニットＳＭＵ22の共通ノードＣＮ22と第２のビット線
ＢＬ2との接続が解かれる。併せて、第２のラッチ制御
線ＣＬ2を介してスイッチング用のトランジスタＴＲ
SW21，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ
2をビット線ＢＬ1，ＢＬ2から切り離す。
【０４６３】（９Ｆ）その後、非選択のプレート線ＰＬ
m（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻
す。
【０４６４】以上の操作によって、データ「１」の再書
き込みが完了するが、プレート線ＰＬ1を共有した第１
のメモリセルＭＣ111，ＭＣ121及び第２のメモリセルＭ
Ｃ211，ＭＣ221に記憶されたデータの読み出し及びデー
タの再書き込みを、１回のプレート線の電位立ち上げ
（ＶPL-L→ＶPL-H）［工程（２Ｅ）］及び電位立ち下げ
（ＶPL-H→ＶPL-L）［工程（１０Ｅ）］にて行ってい
る。
【０４６５】以降、プレート線ＰＬ2を共有した第１の
メモリセルＭＣ112，ＭＣ122及び第２のメモリセルＭＣ
212，ＭＣ222、プレート線ＰＬ3を共有した第１のメモ
リセルＭＣ113，ＭＣ123及び第２のメモリセルＭ
Ｃ213、ＭＣ223、プレート線ＰＬ4を共有した第１のメ
モリセルＭＣ114，ＭＣ124及び第２のメモリセルＭＣ
214，ＭＣ224に対して、順次、工程（１Ｅ）〜（１０
Ｅ）、工程（１Ｆ）〜（９Ｆ）の操作を行う。
【０４６６】尚、新たにデータの書き込みを行う場合に
は、先ず、工程（１Ｅ）〜（１０Ｅ）の操作を行った
後、新たにデータを書き込むべきメモリセルに関連する
ラッチ回路を所望の値に書き換えて、工程（１Ｆ）〜
（９Ｆ）の操作を行えばよい。
【０４６７】（実施の形態１７）実施の形態１７は、実
施の形態１６の変形である。実施の形態１７において
は、所謂フラッシュメモリと同様に、選択されたプレー
ト線に接続されたメモリセルを一括して書き換える。こ
の場合には、書き換えの際の読み出し動作を省略して、
動作の簡素化と、書き換えの高速化を図ることができ
る。実施の形態１７における不揮発性メモリの構造は、
実施の形態１６の不揮発性メモリの構造と同様とするこ
とができる。動作波形は、図４４に示したと同様であ
る。尚、図４４中、括弧内の数字は、以下に説明する工
程の番号と対応している。但し、図４４中の括弧内の数
字の次のアルファベット「Ｃ」は、以下の説明における
工程番号の数字の次のアルファベット「Ｇ」と対応して
いる。以下の説明においては、一例として、プレート線
ＰＬ1を共有した（即ち、対となった）メモリセル（Ｍ
Ｃ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）
にデータを書き込むものとし、メモリセルＭＣ111，Ｍ
Ｃ121にはデータ「１」が、メモリセルＭＣ211，ＭＣ2
21にはデータ「０」が記憶されているとする。
【０４６８】（１Ｇ）待機状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22も０ボ
ルトで浮遊状態となっている。また、第１のラッチ制御
線ＣＬ1を介してスイッチング用のトランジスタＴＲ
SW11，ＴＲSW12をオフ状態とし、第２のラッチ制御線Ｃ
Ｌ2を介してスイッチング用のトランジスタＴＲSW21，
ＴＲSW22をオフ状態としておく。
【０４６９】（２Ｇ）そして、ビット線ＢＬ1，ＢＬ2を
０ボルトにイコライズする。
【０４７０】（３Ｇ）次に、選択されたプレート線ＰＬ
1の電位立ち上げを行い、即ち、選択されたプレート線
ＰＬ1にＶPL-H（＝Ｖcc）を印加し、非選択のプレート
線ＰＬm（ｍ＝２，３・・・Ｍ）にＶPL-L（＝０ボル
ト）を印加する。併せて、ワード線ＷＬ1，ＷＬ2をハイ
レベルとすることによって、第１番目の第１の選択用ト
ランジスタＴＲ11、及び、第１番目の第２の選択用トラ
ンジスタＴＲ21をオン状態とする。これによって、第１
のサブメモリユニットＳＭＵ11，ＳＭＵ12の共通ノード
ＣＮ11，ＣＮ12が第１のビット線ＢＬ1に接続され、第
２のサブメモリユニットＳＭＵ21，ＳＭＵ22の共通ノー
ドＣＮ21，ＣＮ22が第２のビット線ＢＬ2に接続され
る。その結果、選択された第１のメモリセルＭＣ111，
ＭＣ121、及び、第２のメモリセルＭＣ211，ＭＣ221に
データ「０」が書き込まれる。
【０４７１】（４Ｇ）その後、ワード線ＷＬ1，ＷＬ2を
ロウレベルとすることによって、第１番目の第１の選択
用トランジスタＴＲ11、及び、第１番目の第２の選択用
トランジスタＴＲ21をオフ状態とする。併せて、選択さ
れたプレート線ＰＬ1の電位立ち下げを行う。即ち、選
択されたプレート線ＰＬ1をＶPL-L（＝０ボルト)とす
る。
【０４７２】以上の操作で、選択されたプレート線ＰＬ
1に接続されたメモリセルＭＣ111，ＭＣ121，ＭＣ211，
ＭＣ221にはデータ「０」が書き込まれる。尚、これま
での操作の間に、第１のラッチ回路ＬＣ1、第２のラッ
チ回路ＬＣ2には所望の書き込みデータを転送してお
く。
【０４７３】（５Ｇ）その後、実施の形態１６の工程
（１Ｆ）〜（９Ｆ）の再書き込みと同じ操作を行う。こ
れにより、データ「１」の書き込みが行われ、書き込み
が完了する。
【０４７４】以降、プレート線ＰＬ2を共有した第１の
メモリセルＭＣ112，ＭＣ122及び第２のメモリセルＭＣ
212，ＭＣ222、プレート線ＰＬ3を共有した第１のメモ
リセルＭＣ113，ＭＣ123及び第２のメモリセルＭ
Ｃ213、ＭＣ223、プレート線ＰＬ4を共有した第１のメ
モリセルＭＣ114，ＭＣ124及び第２のメモリセルＭＣ
214，ＭＣ224に対して、順次、工程（１Ｇ）〜（４
Ｇ）、工程（１Ｆ）〜（９Ｆ）の操作を行う。
【０４７５】（実施の形態１８）実施の形態１８も、実
施の形態１６の変形である。実施の形態１８において
は、データの再書き込み時、非選択のプレート線ＰＬm
（ｍ＝２，３・・・Ｍ）に（２／３）Ｖccを印加する。
また、ビット線ＢＬ1，ＢＬ2を、０ボルトではなく、
（１／３）Ｖccにイコライズする。実施の形態１８にお
ける不揮発性メモリの構造も、実施の形態１６の不揮発
性メモリの構造と同様とすることができる。尚、データ
の読み出しは、実施の形態１６の（１Ｅ）〜（１０Ｅ）
の工程と同じ工程を実行すればよい。動作波形は、図４
５に示したと同様である。尚、図４５中、括弧内の数字
は、以下に説明する工程の番号と対応している。但し、
図４５中の括弧内の数字の次のアルファベット「Ｄ」
は、以下の説明における工程番号の数字の次のアルファ
ベット「Ｈ」と対応している。以下の説明においては、
一例として、プレート線ＰＬ1を共有した（即ち、対と
なった）メモリセル（ＭＣ111，ＭＣ211）及びメモリセ
ル（ＭＣ121，ＭＣ221）からデータを読み出し、再書き
込みするものとし、メモリセルＭＣ111，ＭＣ121にはデ
ータ「１」が、メモリセルＭＣ211，ＭＣ221にはデータ
「０」が記憶されているとする。
【０４７６】（１Ｈ）初期状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に、
各共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22も０ボル
トで浮遊状態となっている。また、第１のラッチ回路Ｌ
Ｃ1及び第２のラッチ回路ＬＣ2のそれぞれには、メモリ
セル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，
ＭＣ221）に関するデータがラッチされている。
【０４７７】（２Ｈ）次に、非選択のプレート線ＰＬm
（ｍ＝２，３・・・Ｍ）に（２／３）ＶPL-H［＝（２／
３）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L
（＝０ボルト）のままである。併せて、ビット線Ｂ
Ｌ1，ＢＬ2をＶBL-L［＝（１／３）Ｖcc］にイコライズ
する。尚、図示しないラッチ回路のグランド駆動線は切
り離しておく。
【０４７８】（３Ｈ）その後、ワード線ＷＬ1をハイレ
ベルとすることによって、第１番目の第１の選択用トラ
ンジスタＴＲ11、及び、第１番目の第２の選択用トラン
ジスタＴＲ21をオン状態とする。これによって、第１の
サブメモリユニットＳＭＵ11の共通ノードＣＮ11が第１
のビット線ＢＬ1に接続され、第２のサブメモリユニッ
トＳＭＵ21の共通ノードＣＮ21が第２のビット線ＢＬ2
に接続される。併せて、第１のラッチ制御線ＣＬ1を介
してスイッチング用のトランジスタＴＲSW11，ＴＲSW12
をオン状態とし、第１のラッチ回路ＬＣ1をビット線Ｂ
Ｌ1，ＢＬ2に接続する。これによって、第１のラッチ回
路ＬＣ1にラッチされていたデータに従い、第１のビッ
ト線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられ
る。その結果、選択された第１のメモリセルＭＣ
111は、その分極状態が再度反転し、データ「１」が書
き込まれる。一方、ラッチ回路のグランド駆動線が切り
離されているので、第２のビット線ＢＬ2の電位はＶ
BL-L［＝（１／３）Ｖcc］のままであり、選択された第
２のメモリセルＭＣ211は、その分極状態が変化せず、
データ「０」のままとなる。
【０４７９】（４Ｈ）次いで、ビット線ＢＬ1，ＢＬ2を
ＶBL-L［＝（１／３）Ｖcc］にイコライズし、各共通ノ
ードＣＮ11，ＣＮ21をＶBL-L［＝（１／３）Ｖcc］に戻
す。
【０４８０】（５Ｈ）そして、ワード線ＷＬ1をロウレ
ベルとすることによって、第１番目の第１の選択用トラ
ンジスタＴＲ11、及び、第１番目の第２の選択用トラン
ジスタＴＲ21をオフ状態とする。これによって、第１の
サブメモリユニットＳＭＵ11の共通ノードＣＮ11と第１
のビット線ＢＬ1との接続が解かれ、第２のサブメモリ
ユニットＳＭＵ21の共通ノードＣＮ21と第２のビット線
ＢＬ2との接続が解かれる。併せて、第１のラッチ制御
線ＣＬ1を介してスイッチング用のトランジスタＴＲ
SW11，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ
1をビット線ＢＬ1，ＢＬ2から切り離す。
【０４８１】（６Ｈ）その後、ワード線ＷＬ2をハイレ
ベルとすることによって、第２番目の第１の選択用トラ
ンジスタＴＲ12、及び、第２番目の第２の選択用トラン
ジスタＴＲ22をオン状態とする。これによって、第１の
サブメモリユニットＳＭＵ12の共通ノードＣＮ12が第１
のビット線ＢＬ1に接続され、第２のサブメモリユニッ
トＳＭＵ22の共通ノードＣＮ22が第２のビット線ＢＬ2
に接続される。併せて、第２のラッチ制御線ＣＬ2を介
してスイッチング用のトランジスタＴＲSW21，ＴＲSW22
をオン状態とし、第２のラッチ回路ＬＣ2をビット線Ｂ
Ｌ1，ＢＬ2に接続する。これによって、第２のラッチ回
路ＬＣ2にラッチされていたデータに従い、第１のビッ
ト線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられ
る。その結果、選択された第１のメモリセルＭＣ
121は、その分極状態が再度反転し、データ「１」が書
き込まれる。一方、ラッチ回路のグランド駆動線が切り
離されているので、第２のビット線ＢＬ2の電位はＶ
BL-L［＝（１／３）Ｖcc］のままであり、選択された第
２のメモリセルＭＣ221は、その分極状態が変化せず、
データ「０」のままとなる。
【０４８２】（７Ｈ）次いで、ビット線ＢＬ1，ＢＬ2を
ＶBL-L［＝（１／３）Ｖcc］にイコライズし、各共通ノ
ードＣＮ12，ＣＮ22をＶBL-L［＝（１／３）Ｖcc］に戻
す。
【０４８３】（８Ｈ）そして、ワード線ＷＬ2をロウレ
ベルとすることによって、第２番目の第１の選択用トラ
ンジスタＴＲ12、及び、第２番目の第２の選択用トラン
ジスタＴＲ22をオフ状態とする。これによって、第１の
サブメモリユニットＳＭＵ12の共通ノードＣＮ12と第１
のビット線ＢＬ1との接続が解かれ、第２のサブメモリ
ユニットＳＭＵ22の共通ノードＣＮ22と第２のビット線
ＢＬ2との接続が解かれる。併せて、第２のラッチ制御
線ＣＬ2を介してスイッチング用のトランジスタＴＲ
SW21，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ
2をビット線ＢＬ1，ＢＬ2から切り離す。
【０４８４】（９Ｈ）その後、非選択のプレート線ＰＬ
m（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻
し、ビット線ＢＬ1，ＢＬ2を０ボルトに戻す。
【０４８５】以上の操作によって、データ「１」の再書
き込みが完了する。
【０４８６】以降、プレート線ＰＬ2を共有した第１の
メモリセルＭＣ112，ＭＣ122及び第２のメモリセルＭＣ
212，ＭＣ222、プレート線ＰＬ3を共有した第１のメモ
リセルＭＣ113，ＭＣ123及び第２のメモリセルＭ
Ｃ213，ＭＣ223、プレート線ＰＬ4を共有した第１のメ
モリセルＭＣ114，ＭＣ124及び第２のメモリセルＭＣ
214，ＭＣ224に対して、順次、工程（１Ｅ）〜（１０
Ｅ）、工程（１Ｈ）〜（９Ｈ）の操作を行う。
【０４８７】実施の形態１８においては、データの再書
き込み時、非選択のプレート線ＰＬ m（ｍ＝２，３・・
・Ｍ）は（２／３）ＶPL-H［＝（２／３）Ｖcc］に固定
されている。一方、ビット線ＢＬ1はＶBL-H（＝Ｖcc）
に、ビット線ＢＬ2はＶBL-L［＝（１／３）Ｖcc］に駆
動される。従って、非選択のプレート線ＰＬm（ｍ＝
２，３・・・Ｍ）に接続されたメモリセルＭＣ11m，Ｍ
Ｃ12m，ＭＣ21m，ＭＣ22m（ｍ＝２，３・・・Ｍ）に
は、±（１／３）Ｖccのディスターブしか加わらない。
尚、選択されたプレート線ＰＬ1に接続された第２のメ
モリセルＭＣ211，ＭＣ22 1にも（１／３）Ｖccのディス
ターブが加わる点が実施の形態１６と異なっている。し
かしながら、この程度のディスターブは全く問題とはな
らない。
【０４８８】実施の形態１８においては、回路の動作中
に２つの中間電位［（１／３）Ｖcc及び（２／３）
Ｖcc］が必要になるものの、ディスターブの最大レベル
は、実施の形態１６の±（１／２）Ｖccから大きく低減
され、安定したデータの読み出しが可能となる。
【０４８９】（実施の形態１９）実施の形態１９の不揮
発性メモリも、実施の形態１６の不揮発性メモリの変形
である。実施の形態１９の不揮発性メモリの断面構造は
図１０と同じであり、等価回路は図１９と同じである。
尚、図１９に示したビット線ＢＬ1，ＢＬ2には、図３９
に示したと同様のラッチ回路ＬＣn（ｎ＝１，２・・・
Ｎであり、実施の形態１９においては、Ｎ＝４）、スイ
ッチング用のトランジスタＴＲSWn1，ＴＲ SWn2、ラッチ
制御線ＣＬn、センスアンプＳＡnが配設されているが、
図１９においては、これらの図示は省略した。
【０４９０】実施の形態１９の不揮発性メモリにおいて
は、第１のメモリユニットＭＵ1を構成するサブメモリ
ユニットＳＭＵ11，ＳＭＵ12，ＳＭＵ13，ＳＭＵ14が４
段に積層されている。また、図示しないが、第２のメモ
リユニットＭＵ2を構成するサブメモリユニットＳＭＵ
21，ＳＭＵ22，ＳＭＵ23，ＳＭＵ24も４段に積層されて
いる。
【０４９１】実施の形態１９の不揮発性メモリは、（Ａ
−１）第１のビット線ＢＬ1と、（Ｂ−１）Ｎ個（但
し、実施の形態１９では、Ｎ≧２であり、具体的には、
Ｎ＝４）の第１の選択用トランジスタＴＲ1N（ＴＲ11，
ＴＲ12，ＴＲ13，ＴＲ14）と、（Ｃ−１）それぞれがＭ
個（但し、Ｍ≧２であり、実施の形態１９においては、
Ｍ＝８）の第１のメモリセルＭＣ1nM（ＭＣ11M，ＭＣ
12M，ＭＣ13M，ＭＣ14M）から構成された、Ｎ個の第１
のサブメモリユニットＳＭＵ1N（ＳＭＵ11，ＳＭＵ12，
ＳＭＵ13，ＳＭＵ14）と、（Ｄ−１）Ｎ個の第１のサブ
メモリユニットＳＭＵ1Nにおいて、Ｎ個の第１のサブメ
モリユニットＳＭＵ1nのそれぞれを構成する第１のメモ
リセルＭＣ1nm（ＭＣ11m，ＭＣ12m，ＭＣ12m，Ｍ
Ｃ14m）で共通とされたＭ本のプレート線ＰＬm、から成
る第１のメモリユニットＭＵ1、並びに、（Ａ−２）第
２のビット線ＢＬ2と、（Ｂ−２）Ｎ個の第２の選択用
トランジスタＴＲ2N（ＴＲ21，ＴＲ22，ＴＲ23，Ｔ
Ｒ24）と、（Ｃ−２）それぞれがＭ個の第２のメモリセ
ルＭＣ2nM（ＭＣ21M，ＭＣ22M，ＭＣ23M，ＭＣ24M）か
ら構成された、Ｎ個の第２のサブメモリユニットＳＭＵ
2N（ＳＭＵ21，ＳＭＵ22，ＳＭＵ23，ＳＭＵ24）と、
（Ｄ−２）Ｎ個の第２のサブメモリユニットＳＭＵ2Nに
おいて、Ｎ個の第２のサブメモリユニットＳＭＵ2nのそ
れぞれを構成する第２のメモリセルＭＣ2nm（ＭＣ21m，
ＭＣ22m，ＭＣ22m，ＭＣ24m）で共通とされ、且つ、前
記第１のメモリユニットを構成するＭ本のプレート線と
共通のＭ本のプレート線ＰＬm、から成る第２のメモリ
ユニットＭＵ2から構成されている。
【０４９２】即ち、実施の形態１９の不揮発性メモリ
は、メモリユニットを構成するサブメモリユニットが４
層構成である。尚、サブメモリユニットを構成するメモ
リセルの数は８個に限定されず、また、メモリユニット
を構成するメモリセルの数は３２個に限定されない。
【０４９３】尚、表１０や表１１に示したように、上方
に位置するメモリユニットのメモリセルを構成する強誘
電体層の結晶化温度を、下方に位置するメモリユニット
のメモリセルを構成する強誘電体層の結晶化温度よりも
低くしてもよい。
【０４９４】そして、各メモリセルは、第１の電極と強
誘電体層と第２の電極とから成る。具体的には、メモリ
セルＭＣ11M及びメモリセルＭＣ21Mのそれぞれは、第１
の電極２１と、強誘電体層２２と、第２の電極２３とか
ら成る。また、メモリセルＭＣ12M及びメモリセルＭＣ
22Mのそれぞれは、第１の電極３１と、強誘電体層３２
と、第２の電極３３とから成る。更には、メモリセルＭ
Ｃ13M及びメモリセルＭＣ23Mのそれぞれは、第１の電極
４１と、強誘電体層４２と、第２の電極４３とから成
る。また、メモリセルＭＣ14M及びメモリセルＭＣ24Mの
それぞれは、第１の電極５１と、強誘電体層５２と、第
２の電極５３とから成る。
【０４９５】第１のメモリユニットＭＵ1において、第
ｎ番目（ｎ＝１，２・・・Ｎ）の第１のサブメモリユニ
ットＳＭＵ1nを構成する第１のメモリセルＭＣ1nmの第
１の電極２１，３１，４１，５１は、第ｎ番目の第１の
サブメモリユニットＳＭＵ1nにおいて共通であり、該共
通の第１の電極２１，３１，４１，５１は、第ｎ番目の
第１の選択用トランジスタＴＲ1nを介して第１のビット
線ＢＬ1に接続され、第２の電極２３，３３，４３，５
３は共通のプレート線ＰＬmに接続されている。
【０４９６】第２のメモリユニットＭＵ2において、第
ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成する
第２のメモリセルＭＣ2nmの第１の電極２１，３１，４
１，５１は、第ｎ番目の第２のサブメモリユニットＳＭ
Ｕ2nにおいて共通であり、該共通の第１の電極２１，３
１，４１，５１は、第ｎ番目の第２の選択用トランジス
タＴＲ2nを介して第２のビット線ＢＬ2に接続され、第
２の電極２３，３３，４３，５３は共通のプレート線Ｐ
Ｌmに接続されている。
【０４９７】そして、第１のビット線ＢＬ1と第２のビ
ット線ＢＬ2との間には、第１のメモリセルＭＣ11mと第
２のメモリセルＭＣ21mに記憶されたデータをラッチす
るための第１のラッチ回路ＬＣ1、第１のメモリセルＭ
Ｃ12mと第２のメモリセルＭＣ22 mに記憶されたデータを
ラッチするための第２のラッチ回路ＬＣ2、第１のメモ
リセルＭＣ13mと第２のメモリセルＭＣ23mに記憶された
データをラッチするための第３のラッチ回路ＬＣ3、並
びに、第１のメモリセルＭＣ14mと第２のメモリセルＭ
Ｃ24mに記憶されたデータをラッチするための第４のラ
ッチ回路ＬＣ4が設けられている。
【０４９８】そして、プレート線ＰＬ1を共有したメモ
リセルＭＣ11m，ＭＣ21m、プレート線ＰＬ2を共有した
メモリセルＭＣ12m，ＭＣ22m、プレート線ＰＬ3を共有
したＭＣ13m，ＭＣ23m、プレート線ＰＬ4を共有したメ
モリセルＭＣ14m，ＭＣ24mに相補的なデータを書き込む
ことで、それぞれに、１ビットを記憶する。また、８つ
の選択用トランジスタＴＲ11〜ＴＲ14，ＴＲ21〜ＴＲ24
と、６４個のメモリセルＭＣ11m〜ＭＣ14m，ＭＣ21m〜
ＭＣ24mによって、１つのメモリユニット（アクセス単
位ユニット）が構成され、３２ビットを記憶する。
【０４９９】センスアンプＳＡ1，ＳＡ2，ＳＡ3，ＳＡ4
は、ラッチ回路ＬＣ1，ＬＣ2，ＬＣ 3，ＬＣ4から構成さ
れている。
【０５００】実際の不揮発性メモリにおいては、この３
２ビットを記憶する不揮発性メモリの集合がアクセス単
位ユニットとしてアレイ状に配設されている。
【０５０１】実施の形態１９の不揮発性メモリからデー
タを読み出す方法は、実施の形態１６にて説明したと実
質的に同じであるが故に、詳細な説明は省略する。
【０５０２】実施の形態１９のメモリアレイの構成上の
限界寸法は、プレート線ＰＬmの最小ピッチに基づきロ
ー方向の寸法が規定され、プレート線１本、及び、ビッ
ト線ＢＬ1，ＢＬ2で囲まれた領域に４ビットが記憶され
る。従って、限界寸法は２Ｆ 2である。また、４本のワ
ード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4と８本のプレート線
ＰＬMの２次元マトリックスによって、ロー・アドレス
の選択が行われる。即ち、４本のワード線と８本のプレ
ート線によって、ロー方向の３２ビットのアクセスが可
能であり、ロー・アドレスの選択に必要とされるドライ
バは、１アドレス当たり０．３７５本でよい。従って、
従来型のメモリセル構造と比較して、駆動用の信号線を
大幅に減少させることができ、周辺回路を大幅に削減す
ることができる。
【０５０３】（実施の形態２０）実施の形態２０におい
ては、実施の形態１９の不揮発性メモリの構造を変更
し、実施の形態１２にて説明した不揮発性メモリの構造
と同様とする。即ち、図１７に示した等価回路と同様
に、メモリユニットＭＵ21，ＭＵ22，ＭＵ23，ＭＵ24に
接続された選択用トランジスタＴＲ21，ＴＲ22，Ｔ
Ｒ23，ＴＲ24のゲート電極のそれぞれを、ワード線ＷＬ
1，ＷＬ2，ＷＬ3，ＷＬ4ではなく、ワード線ＷＬ21，Ｗ
Ｌ22，ＷＬ23，ＷＬ24に接続する。そして、プレート線
ＰＬmを共有した第１のメモリセル及び第２のメモリセ
ルの数の合計と一致する数のラッチ回路が、第１のビッ
ト線ＢＬ1と第２のビット線ＢＬ2の間に設けられてい
る。
【０５０４】即ち、第１のビット線ＢＬ1と第２のビッ
ト線ＢＬ2との間には、図３９に示したと同様の第１の
ラッチ回路ＬＣP、スイッチング用のトランジスタＴＲ
SWP1，ＴＲSWP2、ラッチ制御線ＣＬP、センスアンプＳ
ＡP（但し、Ｐ＝２Ｎであり、実施の形態２０において
は、Ｐ＝８）が配設されている。尚、図１７において
は、これらの図示は省略した。
【０５０５】この実施の形態２０の不揮発性メモリにお
いて、ワード線ＷＬ11〜ワード線ＷＬ14を選択した場
合、メモリユニットＭＵ11〜メモリユニットＭＵ14がア
クセスされ、ビット線ＢＬ1にのみ、記憶されたデータ
に相当する電圧（ビット線電位）が出現する。尚、同じ
センスアンプＳＡ1〜ＳＡ8に接続されたビット線ＢＬ2
には、データ「１」の読み出し電圧（ビット線電位）
と、データ「０」の読み出し電圧（ビット線電位）の中
間の参照電位を与える。一方、ワード線ＷＬ21〜ワード
線ＷＬ24を選択した場合、メモリユニットＭＵ21〜メモ
リユニットＭＵ24がアクセスされ、ビット線ＢＬ2にの
み、記憶されたデータに相当する電圧（ビット線電位）
が出現する。尚、同じセンスアンプＳＡ1〜ＳＡ8に接続
されたビット線ＢＬ1には、データ「１」の読み出し電
圧（ビット線電位）と、データ「０」の読み出し電圧
（ビット線電位）の中間の参照電位を与える。
【０５０６】そして、第（２ｎ−１）番目のラッチ回路
は、第ｎ番目の第１のサブメモリユニットを構成する第
１のメモリセルに記憶されたデータをラッチし、第２ｎ
番目のラッチ回路は、第ｎ番目の第２のサブメモリユニ
ットを構成する第２のメモリセルに記憶されたデータを
ラッチする。具体的には、第１番目のラッチ回路ＬＣ 1
は、第１番目の第１のサブメモリユニットＳＭＵ11を構
成する第１のメモリセルＭＣ11mに記憶されたデータを
ラッチし、第２番目のラッチ回路ＬＣ2は、第１番目の
第２のサブメモリユニットＳＭＵ21を構成する第２のメ
モリセルＭＣ21mに記憶されたデータをラッチする。ま
た、第３番目のラッチ回路ＬＣ3は、第２番目の第１の
サブメモリユニットＳＭＵ12を構成する第１のメモリセ
ルＭＣ12mに記憶されたデータをラッチし、第４番目の
ラッチ回路ＬＣ4は、第２番目の第２のサブメモリユニ
ットＳＭＵ22を構成する第２のメモリセルＭＣ22mに記
憶されたデータをラッチする。更には、第５番目のラッ
チ回路ＬＣ5は、第３番目の第１のサブメモリユニット
ＳＭＵ13を構成する第１のメモリセルＭＣ13mに記憶さ
れたデータをラッチし、第６番目のラッチ回路ＬＣ
6は、第３番目の第２のサブメモリユニットＳＭＵ23を
構成する第２のメモリセルＭＣ23mに記憶されたデータ
をラッチする。更には、第７番目のラッチ回路ＬＣ
7は、第４番目の第１のサブメモリユニットＳＭＵ14を
構成する第１のメモリセルＭＣ14mに記憶されたデータ
をラッチし、第８番目のラッチ回路ＬＣ8は、第４番目
の第２のサブメモリユニットＳＭＵ24を構成する第２の
メモリセルＭＣ24mに記憶されたデータをラッチする。
【０５０７】この実施の形態２０の不揮発性メモリにお
いては、信号量（電位差）が実施の形態１９と比較して
約半分となり、しかも、参照電位のばらつき等から動作
マージンは低下するが、不揮発性メモリの集積度は約２
倍になる。実施の形態２０の不揮発性メモリにおいて、
例えば、ワード線ＷＬ11とワード線ＷＬ21とを同時に選
択すれば、プレート線ＰＬmを共有した（対となった）
メモリセルＭＣ1nm，ＭＣ2nmからデータを読み出すこと
ができ、実質的に、実施の形態１９にて説明した不揮発
性メモリと同様の動作を行うことができる。
【０５０８】尚、実施の形態１６の不揮発性メモリの構
造を同様に変更し、実施の形態１２にて説明した不揮発
性メモリの構造と同様とすることもできる。即ち、メモ
リユニットＭＵ21，ＭＵ22に接続された選択用トランジ
スタＴＲ21，ＴＲ22のゲート電極のそれぞれを、ワード
線ＷＬ1，ＷＬ2ではなく、図５に示したと同様に、ワー
ド線ＷＬ21，ＷＬ22に接続すればよい。この場合には、
第１のビット線ＢＬ1と第２のビット線ＢＬ2との間に
は、図３９に示したと同様の第１のラッチ回路ＬＣP、
スイッチング用のトランジスタＴＲSWP1，ＴＲSWP2、ラ
ッチ制御線ＣＬP、センスアンプＳＡP（但し、Ｐ＝２Ｎ
であり、Ｐ＝４）を配設すればよい。そして、第（２ｎ
−１）番目のラッチ回路は、第ｎ番目の第１のサブメモ
リユニットを構成する第１のメモリセルに記憶されたデ
ータをラッチし、第２ｎ番目のラッチ回路は、第ｎ番目
の第２のサブメモリユニットを構成する第２のメモリセ
ルに記憶されたデータをラッチする。具体的には、第１
番目のラッチ回路ＬＣ1は、第１番目の第１のサブメモ
リユニットＳＭＵ11を構成する第１のメモリセルＭＣ
11mに記憶されたデータをラッチし、第２番目のラッチ
回路ＬＣ2は、第１番目の第２のサブメモリユニットＳ
ＭＵ21を構成する第２のメモリセルＭＣ21mに記憶され
たデータをラッチする。また、第３番目のラッチ回路Ｌ
Ｃ3は、第２番目の第１のサブメモリユニットＳＭＵ12
を構成する第１のメモリセルＭＣ12mに記憶されたデー
タをラッチし、第４番目のラッチ回路ＬＣ4は、第２番
目の第２のサブメモリユニットＳＭＵ22を構成する第２
のメモリセルＭＣ22mに記憶されたデータをラッチす
る。
【０５０９】尚、面積的には不利になるが、絶縁層１６
上にサブメモリユニットＳＭＵ11，ＳＭＵ12，ＳＭ
Ｕ21，ＳＭＵ22を形成し、層間絶縁層２６をその上に形
成し、層間絶縁層２６上にサブメモリユニットＳＭ
Ｕ13，ＳＭＵ14，ＳＭＵ23，ＳＭＵ24を形成する構造と
してもよい。
【０５１０】実施の形態１〜実施の形態１１にて説明し
たメモリユニットの構造を実施の形態１２〜実施の形態
２０における不揮発性メモリに適宜適用することができ
る。
【０５１１】（実施の形態２１）実施の形態２１は、本
発明の第１３の態様に係る不揮発性メモリ、並びに、本
発明の第２の態様及び第３の態様に係る駆動方法に関す
る。図４８に実施の形態２１の不揮発性メモリの回路図
を示し、図４９に模式的な一部断面図を示す。
【０５１２】実施の形態２１の不揮発性メモリは、
（Ａ）ビット線ＢＬと、（Ｂ）Ｎ個（但し、Ｎ≧２であ
り、実施の形態２１においては、具体的には、Ｎ＝２）
の選択用トランジスタＴＲ1，ＴＲ2と、（Ｃ）それぞれ
がＭ個（但し、Ｍ≧２であり、実施の形態２１において
は、具体的には、Ｍ＝８）のメモリセルＭＣnm（ｎ＝
１，２、ｍ＝１，２・・・Ｍ）から構成された、Ｎ個の
メモリユニットＭＵ1，ＭＵ2と、（Ｄ）Ｍ本のプレート
線ＰＬm、から構成されている。
【０５１３】そして、各メモリセルＭＣnmは、第１の電
極２１，３１と強誘電体層２２，３２と第２の電極２
３，３３とから成る。また、第１番目のメモリユニット
ＭＵ1を構成するメモリセルＭＣ1mの第１の電極２１
は、第１番目のメモリユニットＭＵ1において共通であ
り、この共通の第１の電極（共通ノードＣＮ1）は、第
１番目の選択用トランジスタＴＲ1を介してビット線Ｂ
Ｌに接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）
のメモリセルＭＣ1mの第２の電極２３は、メモリユニッ
ト間で共通とされた共通の第ｍ番目のプレート線ＰＬm
に接続されている。一方、第２番目のメモリユニットＭ
Ｕ2を構成するメモリセルＭＣ2mの第１の電極３１は、
第２番目のメモリユニットＭＵ2において共通であり、
この共通の第１の電極（共通ノードＣＮ2）は、第２番
目の選択用トランジスタＴＲ2を介してビット線ＢＬに
接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメ
モリセルＭＣ2mの第２の電極３３は、メモリユニット間
で共通とされた共通の第ｍ番目のプレート線ＰＬmに接
続されている。
【０５１４】尚、不揮発性メモリのメモリユニットを構
成するメモリセルの数（Ｍ）は８個に限定されず、一般
には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，
４，８，１６・・・）とすることが好ましい。
【０５１５】そして、ビット線ＢＬには、メモリセルに
記憶されたデータをラッチするため、少なくともＮ個の
ラッチ回路が接続されている。具体的には、実施の形態
２１においては、第ｎ番目（但し、ｎ＝１，２・・・
Ｎ）のラッチ回路ＬＣnは、第ｎ番目のメモリユニット
ＭＵnのそれぞれを構成するメモリセルＭＣnmに記憶さ
れたデータをラッチする。尚、第１のラッチ回路ＬＣ1
とビット線ＢＬとの間には第１のスイッチング用のトラ
ンジスタＴＲSW1が配設され、第２のラッチ回路ＬＣ2と
ビット線ＢＬとの間には第２のスイッチング用のトラン
ジスタＴＲSW2が配設されている。第１のセンスアンプ
ＳＡ1は、第１のラッチ回路ＬＣ1から構成されており、
第２のセンスアンプＳＡ2は、第２のラッチ回路ＬＣ2か
ら構成されているが、このような構成に限定するもので
はない。スイッチング用のトランジスタＴＲSW1，ＴＲ
SW2のゲート電極は、それぞれ、第１のラッチ制御線Ｃ
Ｌ1、第２のラッチ制御線ＣＬ2に接続されている。ラッ
チ回路は、図４１に示したと同様の回路とすればよいの
で、詳細な説明は省略する。
【０５１６】メモリセルＭＣ2mにおけるプレート線ＰＬ
mは、メモリセルＭＣ1mにおけるプレート線ＰＬmと共通
化されており、プレート線デコーダ／ドライバＰＤに接
続されている。更には、第１番目の選択用トランジスタ
ＴＲ1のゲート電極は第１のワード線ＷＬ1に接続され、
第２番目の選択用トランジスタＴＲ2のゲート電極は第
２のワード線ＷＬ2に接続され、ワード線ＷＬ1，ＷＬ2
は、ワード線デコーダ／ドライバＷＤに接続されてい
る。
【０５１７】実施の形態２１の不揮発性メモリからデー
タを読み出し、データを再書き込みする不揮発性メモリ
の駆動方法を、以下、説明する。尚、一例として、プレ
ート線ＰＬ1を共有したメモリセルＭＣ11，ＭＣ21から
データを読み出し、再書き込みするものとし、メモリセ
ルＭＣ11にはデータ「１」が、メモリセルＭＣ21にはデ
ータ「０」が記憶されているとする。図５０及び図５１
に動作波形を示す。尚、図５０及び図５１中、括弧内の
数字は、以下に説明する工程の番号と対応している。ま
た、動作波形を示す図面における「センスアンプＳ
Ａ1」及び「センスアンプＳＡ2」は、これらのセンスア
ンプの出力部における電位を意味する。
【０５１８】先ず、選択されたメモリセルＭＣ11及びメ
モリセルＭＣ21のデータの読み出しを行う（図５０参
照）。
【０５１９】（１Ａ）待機状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態とな
っている。
【０５２０】（２Ａ）データ読み出しの開始時、選択さ
れたプレート線ＰＬ1の電位立ち上げを行い、即ち、選
択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加
し、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）
をＶPL-L（＝０ボルト）のままとする。このとき、共通
ノードＣＮ1，ＣＮ2は、非選択のプレート線ＰＬm（ｍ
＝２，３・・・Ｍ）とのカップリング要素が強いため、
０ボルトよりの値となる。その結果、データ「１」が書
き込まれていたメモリセルＭＣ11においては、強誘電体
層における分極反転が生じ、共通ノードＣＮ1の電位は
上昇する。併せて、第１のラッチ制御線ＣＬ1を介して
第１のスイッチング用のトランジスタＴＲSW1をオン状
態とし、第１のラッチ回路ＬＣ1を選択すると共に、第
１のセンスアンプＳＡ1の電位を０ボルトとしておく。
その後、接地線（図示せず）とビット線ＢＬとの電気的
な接続を解き、ビット線ＢＬを浮遊状態とする。
【０５２１】（３Ａ）次いで、第１のワード線ＷＬ1を
ハイレベルとすることによって、第１番目の選択用トラ
ンジスタＴＲ1をオン状態とする。これによって、第１
番目のメモリユニットＭＵ1の共通ノードＣＮ1がビット
線ＢＬに接続される。
【０５２２】（４Ａ）その後、第１のラッチ制御線ＣＬ
1を介して第１のスイッチング用のトランジスタＴＲSW1
をオフ状態とし、第１のラッチ回路ＬＣ1をビット線Ｂ
Ｌから切り離す。
【０５２３】（５Ａ）そして、第１のラッチ回路ＬＣ1
を活性化して、データを確定し、かかるデータ（この例
では、データ「１」）を第１のセンスアンプＳＡ1内の
第１のラッチ回路ＬＣ1にラッチする。一方、ビット線
ＢＬを０ボルトとする。これによって、選択されたメモ
リセルＭＣ11には、データ「０」が書き込まれる。
【０５２４】（６Ａ）次に、第１のワード線ＷＬ1をロ
ウレベルとすることによって、第１番目の選択用トラン
ジスタＴＲ1をオフ状態とする。これによって、第１番
目のメモリユニットＭＵ1の共通ノードＣＮ1とビット線
ＢＬとの接続が解かれる。併せて、第２のラッチ制御線
ＣＬ2を介して第２のスイッチング用のトランジスタＴ
ＲSW2をオン状態とし、第２のラッチ回路ＬＣ2を選択す
ると共に、第２のセンスアンプＳＡ2の電位を０ボルト
としておく。その後、接地線（図示せず）とビット線Ｂ
Ｌとの電気的な接続を解き、ビット線ＢＬを浮遊状態と
する。
【０５２５】（７Ａ）次いで、第２のワード線ＷＬ2を
ハイレベルとすることによって、第２番目の選択用トラ
ンジスタＴＲ2をオン状態とする。これによって、第２
番目のメモリユニットＭＵ2の共通ノードＣＮ2がビット
線ＢＬに接続される。データ「０」が書き込まれていた
メモリセルＭＣ21においては、強誘電体層における分極
反転が生じない。従って、ビット線ＢＬに生じる電位
（ビット線電位）は低い。
【０５２６】（８Ａ）その後、第２のラッチ制御線ＣＬ
2を介して第２のスイッチング用のトランジスタＴＲSW2
をオフ状態とし、第２のラッチ回路ＬＣ2をビット線Ｂ
Ｌから切り離す。
【０５２７】（９Ａ）そして、第２のラッチ回路ＬＣ2
を活性化して、データを確定し、かかるデータ（この例
では、データ「０」）を第２のセンスアンプＳＡ2内の
第２のラッチ回路ＬＣ2にラッチする。一方、ビット線
ＢＬを０ボルトとする。これによって、選択されたメモ
リセルＭＣ21には、データ「０」が書き込まれる。
【０５２８】（１０Ａ）次に、第２のワード線ＷＬ2を
ロウレベルとすることによって、第２番目の選択用トラ
ンジスタＴＲ2をオフ状態とする。これによって、第２
番目のメモリユニットＭＵ2の共通ノードＣＮ2とビット
線ＢＬとの接続が解かれる。併せて、選択されたプレー
ト線ＰＬ1の電位立ち下げを行う。即ち、選択されたプ
レート線ＰＬ1の電位をＶPL-L（＝０ボルト）に戻す。
【０５２９】以上の操作によって、メモリセルＭＣ11及
びメモリセルＭＣ21におけるデータの読み出しが完了す
る。この状態においては、メモリセルＭＣ11及びメモリ
セルＭＣ21には、データ「０」が書き込まれている。ま
た、第１のラッチ回路ＬＣ1及び第２のラッチ回路ＬＣ2
には、それぞれ、第１番目のメモリユニットを構成する
メモリセルＭＣ11及び第２番目のメモリユニットを構成
するメモリセルＭＣ 21に記憶されていたデータがラッチ
されている。
【０５３０】次に、選択されたメモリセルＭＣ11及びメ
モリセルＭＣ21におけるデータの再書き込み、具体的に
は、データ「１」の再書き込みを行う（図５１参照）。
【０５３１】（１Ｂ）初期状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態とな
っている。
【０５３２】（２Ｂ）次に、非選択のプレート線ＰＬm
（ｍ＝２，３・・・Ｍ）に（１／２）ＶPL-H［＝（１／
２）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L
（＝０ボルト）のままである。
【０５３３】（３Ｂ）その後、第１のワード線ＷＬ1を
ハイレベルとすることによって、第１番目の選択用トラ
ンジスタＴＲ1をオン状態とする。これによって、第１
番目のメモリユニットＭＵ1の共通ノードＣＮ1がビット
線ＢＬに接続される。併せて、第１のラッチ制御線ＣＬ
1を介して第１のスイッチング用のトランジスタＴＲSW1
をオン状態とし、第１のラッチ回路ＬＣ1をビット線Ｂ
Ｌに接続する。これによって、第１のラッチ回路ＬＣ1
にラッチされていたデータ（この例では、データ
「１」）に従い、ビット線ＢＬの電位がＶBL-H（＝
Ｖcc）に引き上げられる。その結果、選択されたメモリ
セルＭＣ11は、その分極状態が再度反転し、データ
「１」が書き込まれる。
【０５３４】（４Ｂ）次いで、ビット線ＢＬを０ボルト
とし、共通ノードＣＮ1を０ボルトに戻す。
【０５３５】（５Ｂ）そして、第１のワード線ＷＬ1を
ロウレベルとすることによって、第１番目の選択用トラ
ンジスタＴＲ1をオフ状態とする。これによって、第１
番目のメモリユニットＭＵ1の共通ノードＣＮ1とビット
線ＢＬとの接続が解かれる。併せて、第１のラッチ制御
線ＣＬ1を介して第１のスイッチング用のトランジスタ
ＴＲSW1をオフ状態とし、第１のラッチ回路ＬＣ1をビッ
ト線ＢＬから切り離す。
【０５３６】（６Ｂ）その後、第２のワード線ＷＬ2を
ハイレベルとすることによって、第２番目の選択用トラ
ンジスタＴＲ2をオン状態とする。これによって、第２
番目のメモリユニットＭＵ2の共通ノードＣＮ2がビット
線ＢＬに接続される。併せて、第２のラッチ制御線ＣＬ
2を介して第２のスイッチング用のトランジスタＴＲSW2
をオン状態とし、第２のラッチ回路ＬＣ2をビット線Ｂ
Ｌに接続する。これによって、第２のラッチ回路ＬＣ2
にラッチされていたデータ（この例では、データ
「０」）に従い、ビット線ＢＬの電位はＶBL-L（＝０ボ
ルト）のままである。その結果、選択されたメモリセル
ＭＣ21は、その分極状態が変化せず、データ「０」のま
まとなる。
【０５３７】（７Ｂ）次いで、ビット線ＢＬを０ボルト
とし、共通ノードＣＮ2を０ボルトに戻す。
【０５３８】（８Ｂ）そして、第２のワード線ＷＬ2を
ロウレベルとすることによって、第２番目の選択用トラ
ンジスタＴＲ2をオフ状態とする。これによって、第２
番目のメモリユニットＭＵ2とビット線ＢＬとの接続が
解かれる。併せて、第２のラッチ制御線ＣＬ2を介して
第２のスイッチング用のトランジスタＴＲSW2をオフ状
態とし、第２のラッチ回路ＬＣ2をビット線ＢＬから切
り離す。
【０５３９】（９Ｂ）その後、非選択のプレート線ＰＬ
m（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻
す。
【０５４０】以上の操作によって、データ「１」の再書
き込みが完了するが、２個のメモリユニットＭＵ1，Ｍ
Ｕ2において、プレート線ＰＬ1を共有したメモリセルＭ
Ｃ11及びメモリセルＭＣ21に記憶されたデータの読み出
し及びデータの再書き込みを、１回のプレート線の電位
立ち上げ（ＶPL-L→ＶPL-H）［工程（２Ａ）］及び電位
立ち下げ（ＶPL-H→ＶPL-L）［工程（１０Ａ）］にて行
っている。
【０５４１】また、２個のメモリユニットＭＵ1，ＭＵ2
において、プレート線ＰＬ1を共有したメモリユニット
におけるメモリセルに記憶されたデータの読み出しを、
先ず、該プレート線にパルスを与え［工程（２Ａ）］、
次いで、Ｎ個の選択用トランジスタを順次選択して行
う。即ち、工程（３Ａ）〜（５Ａ）及び工程（７Ａ）〜
（９Ａ）を行っている。
【０５４２】以降、プレート線ＰＬ2を共有したメモリ
セルＭＣ12及びメモリセルＭＣ22、プレート線ＰＬ3を
共有したメモリセルＭＣ13及びメモリセルＭＣ23、プレ
ート線ＰＬ4を共有したメモリセルＭＣ14及びメモリセ
ルＭＣ24等に対して、順次、工程（１Ａ）〜（１０
Ａ）、工程（１Ｂ）〜（９Ｂ）の操作を行う。
【０５４３】尚、新たにデータの書き込みを行う場合に
は、先ず、（１Ａ）〜（１０Ａ）の操作を行った後、新
たにデータを書き込むべきメモリセルに関連するラッチ
回路（即ち、第１番目のメモリユニットを構成するメモ
リセルに対しては第１のラッチ回路、第２番目のメモリ
ユニットを構成するメモリセルに対しては第２のラッチ
回路）を所望の値に書き換えて、（１Ｂ）〜（９Ｂ）の
操作を行えばよい。
【０５４４】ところで、複数のメモリセルに接続されて
いるプレート線は負荷容量が大きく、駆動速度が遅い
（即ち、充放電に時間を要する）。また、消費電力も大
きい。従って、２回のプレート線の電位立ち上げ及び電
位立ち下げにてプレート線ＰＬ 1を共有したメモリセル
ＭＣ11及びメモリセルＭＣ21に記憶されたデータの読み
出し及びデータの再書き込みを行う特願平１１−１５８
６３２号にて提案された不揮発性メモリの駆動方法より
も、これらを１回のプレート線の電位立ち上げ及び電位
立ち下げにて行う実施の形態２１の不揮発性メモリの駆
動方法の方が、駆動速度、消費電力の観点から有利であ
る。
【０５４５】実施の形態２１の不揮発性メモリの駆動方
法においては、（ＭＣ11，ＭＣ21）→（ＭＣ12，Ｍ
Ｃ22）→（ＭＣ13，ＭＣ23）→（ＭＣ14，ＭＣ24）・・
・の順にデータの読み出し、再書き込みを行う。従っ
て、プレート線ＰＬmを共有し、そして、データの読み
出し、再書き込みを行うメモリセルＭＣ1m及びメモリセ
ルＭＣ2mにおいてはディスターブが加わらない。
【０５４６】尚、（１Ａ）〜（１０Ａ）の工程におい
て、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）
はＶPL-L（＝０ボルト）に固定されている。また、各ビ
ット線ＢＬは、０ボルトからビット線電位（読み出し信
号量）の間で変動する。ここで、ビット線電位（読み出
し信号量）は、通常、０．５ボルト程度以下である。従
って、（１Ａ）〜（１０Ａ）の工程においては、非選択
のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に接続され
たメモリセルＭＣ1m，ＭＣ2m（ｍ＝２，３・・・Ｍ）に
はディスターブが殆ど発生しない。
【０５４７】一方、（１Ｂ）〜（９Ｂ）の工程において
は、選択されたプレート線ＰＬ1の電位はＶPL-L（＝０
ボルト）、非選択のプレート線ＰＬm（ｍ＝２，３・・
・Ｍ）は（１／２）ＶPL-H［＝（１／２）Ｖcc］に固定
されている。また、ビット線ＢＬＶBL-L（＝０ボルト）
あるいはＶBL-H（＝Ｖcc）である。従って、非選択のプ
レート線ＰＬm（ｍ＝２，３・・・Ｍ）に接続されたメ
モリセルには±（１／２）Ｖccのディスターブが加わる
ものの、これらのメモリセルに加わる電位は安定してお
り、抗電圧をそれ以上に設定してあれば分極の反転は起
こらない。また、選択されたプレート線ＰＬ1に接続さ
れたメモリセルＭＣ11，ＭＣ21には実効的にディスター
ブは加わらない。
【０５４８】実施の形態１〜実施の形態１１にて説明し
たメモリユニットの構造を実施の形態２１における不揮
発性メモリに適宜適用することができる。また、実施の
形態１３にて説明した所謂フラッシュメモリと同様に選
択されたプレート線に接続されたメモリセルを一括して
書き換える不揮発性メモリの駆動方法を実施の形態２１
に適用することもできるし、更には、実施の形態１４に
て説明した不揮発性メモリの駆動方法を実施の形態２１
に適用することもできる。
【０５４９】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。
【０５５０】一般に、単位ユニットの駆動用の信号線の
合計本数をＡ本、その内のワード線本数をＢ本、プレー
ト線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここ
で、合計本数Ａを一定とした場合、単位ユニットの総ア
ドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足
すればよい。従って、最も効率良く周辺回路を配置する
ためには、単位ユニットにおけるワード線本数Ｂとプレ
ート線の本数Ｃとを等しくすればよい。また、ロー・ア
ドレスのアクセス単位ユニットにおけるワード線本数は
メモリセルの積層段数に一致し、プレート線本数はメモ
リユニットあるいはサブメモリユニットを構成するメモ
リセルの数に一致するが、これらのワード線本数、プレ
ート線本数が多いほど、実質的な不揮発性メモリの集積
度は向上する。そして、ワード線本数とプレート線本数
の積がアクセス可能なアドレス回数である。ここで、一
括して、且つ、連続したアクセスを前提とすると、その
積から「１」を減じた値がディスターブ回数である。従
って、ワード線本数とプレート線本数の積の値は、メモ
リセルのディスターブ耐性、プロセス要因等から決定さ
れる。
【０５５１】例えば、図５２に示すように、実施の形態
２の不揮発性メモリの変形例として、第１の電極２１’
を上部電極とし、第２の電極２３’を下部電極とするこ
ともできる。このような構造は、他の発明の実施の形態
における不揮発性メモリにも適用することができる。
尚、図５２中、参照番号２６Ｂ，２６Ｃは、それぞれ、
第１の層間絶縁層の下層及び上層を示し、参照番号３６
Ｂ，３６Ｃは、それぞれ、上部絶縁層の下層及び上層を
示す。
【０５５２】強誘電体層２２，３２，４２，５２は、不
揮発性メモリの製造方法に依って、第１の電極と略同じ
平面形状を有し、第１の電極を覆うように形成されてい
てもよい。あるいは又、強誘電体層をパターニングしな
い構成としてもよい。
【０５５３】また、発明の実施の形態においては、専
ら、１つの選択用トランジスタに複数のメモリセルが接
続された構成の不揮発性メモリを説明したが、本発明の
第７の態様若しくは第８の態様に係る不揮発性メモリの
構成は、非選択のメモリセルにディスターブが発生する
構造を有する如何なる形式、構成の不揮発性メモリにも
適用することができる。例えば、選択用トランジスタと
キャパシタ部とが一体になった構成の不揮発性メモリ、
具体的には、電界効果型トランジスタのゲート絶縁膜の
代わりに、強誘電体薄膜が形成された構造のメモリセル
が、複数、配列されて成るメモリユニットから構成され
た不揮発性メモリに、本発明の第７の態様若しくは第８
の態様に係る不揮発性メモリを適用することもできる。
【０５５４】
【発明の効果】本発明の第１の態様〜第５の態様に係る
不揮発性メモリによれば、複数のメモリセルが設けられ
ているが故に、１ビット当たりのセル面積の減少を図る
ことができ、しかも、メモリユニットやサブメモリユニ
ットが積層されているが故に、より一層、高集積化され
た、例えば、ギガバイト級の不揮発性メモリを実現する
ことが可能となる。また、最小加工寸法に制限されず
に、不揮発性メモリの大容量化を図ることができる。更
には、アドレス選択における駆動配線数を削減すること
で周辺回路の縮小を図ることができる。しかも、メモリ
セルの縮小と周辺回路の削減とを両立させることがで
き、デバイス全体として整合のとれた集積度向上が可能
となる。
【０５５５】また、本発明の第６の態様に係る不揮発性
メモリによれば、各段に位置するキャパシタ部やメモリ
ユニット、サブメモリユニットを構成するメモリセルの
強誘電体層の結晶化温度を規定することによって、積層
されたキャパシタ部やメモリユニット、サブメモリユニ
ットの段数だけ結晶化熱処理を行っても、下方に位置す
るキャパシタ部やメモリユニット、サブメモリユニット
を構成するメモリセルやキャパシタ部の特性劣化といっ
た問題が生ぜず、優れた性能を有する不揮発性メモリを
得ることができる。
【０５５６】また、本発明の第７の態様〜第８の態様に
係る不揮発性メモリにおいては、出力が負の温度特性を
有する電源電圧回路を備え、あるいは又、クランプ電圧
が負の温度特性を有するクランプ回路を備えているが故
に、不揮発性メモリの動作温度が高くなり、強誘電体層
の抗電圧が減少しても、非選択のメモリセルにおける強
誘電体層に加わる電界を緩和することができる結果、非
選択のメモリセルにおける強誘電体層の電荷反転を確実
に防止することができる。それ故、要求される温度範囲
での不揮発性メモリの動作を確実に保証することが可能
となり、安定した特性を有する不揮発性メモリを提供す
ることができる。
【０５５７】更には、本発明の第９の態様〜第１１の態
様に係る不揮発性メモリにおいては、第１の電極は、メ
モリユニットあるいは又サブメモリユニットを構成する
複数のメモリセルに共通であるが故に、第１の電極に一
種の追加の負荷容量が付加された状態にあり、データの
読み出し時、プレート線に電圧を印加した際、浮遊状態
にある第１の電極の電位上昇を抑制することができ、第
１の電極と第２の電極との間に十分な電位差を生じさせ
ることができるので、強誘電体層に分極反転を確実に発
生させることが可能となる。
【０５５８】本発明第１２の態様〜第１３の態様に係る
不揮発性メモリ及び本発明第１の態様〜第３の態様に係
る駆動方法においては、不揮発性メモリの高集積化を達
成することができる。しかも、本発明の第１の態様〜第
２の態様に係る不揮発性メモリの駆動方法においては、
プレート線を共有した第１のメモリセル及び第２のメモ
リセルに記憶されたデータの読み出し及びデータの再書
き込みを１回のプレート線の電位立ち上げ及び電位立ち
下げにて行い、第３の態様に係る不揮発性メモリの駆動
方法においては、プレート線を共有したメモリセルに記
憶されたデータの読み出しを、先ず、該プレート線にパ
ルスを与え、次いで、Ｎ個の選択用トランジスタを順次
選択して行うので、このとき、プレート線を共有したメ
モリセル、あるいは又、第１のメモリセル及び第２のメ
モリセルがディスターブを受けることがなく、各メモリ
セルがディスターブを受ける回数を少なくすることがで
きる。また、複数のメモリセルに接続されているプレー
ト線は負荷容量が大きく、駆動速度が遅い（即ち、充放
電に時間を要する）が、メモリセル、あるいは、第１の
メモリセル及び第２のメモリセルに記憶されたデータの
読み出し及びデータの再書き込みを１回のプレート線の
電位立ち上げ及び電位立ち下げにて行うので、高速動
作、低消費電力が可能となる。また、本発明の第１２の
態様〜第１３の態様に係る不揮発性メモリにおいては、
ラッチ回路、あるいは、第１のラッチ回路及び第２のラ
ッチ回路を備えているので、メモリセル、あるいは、第
１及び第２のメモリセルへのデータの再書き込みを確実
に行うことができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの回路図である。
【図２】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの模式的な一部断面図である。
【図３】発明の実施の形態１の強誘電体型不揮発性半導
体メモリへのデータ書き込み時の動作波形を示す図であ
る。
【図４】発明の実施の形態１の強誘電体型不揮発性半導
体メモリからデータを読み出し、データを再書き込みす
るときの動作波形を示す図である。
【図５】発明の実施の形態２の強誘電体型不揮発性半導
体メモリの回路図である。
【図６】発明の実施の形態２の強誘電体型不揮発性半導
体メモリの模式的な一部断面図である。
【図７】発明の実施の形態２の強誘電体型不揮発性半導
体メモリへのデータ書き込み時の動作波形を示す図であ
る。
【図８】発明の実施の形態２の強誘電体型不揮発性半導
体メモリからデータを読み出し、データを再書き込みす
るときの動作波形を示す図である。
【図９】発明の実施の形態３の強誘電体型不揮発性半導
体メモリの回路図である。
【図１０】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。
【図１１】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。
【図１２】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの回路図である。
【図１３】発明の実施の形態５の強誘電体型不揮発性半
導体メモリからデータを読み出し、データを再書き込み
するときの動作波形を示す図である。
【図１４】発明の実施の形態５の強誘電体型不揮発性半
導体メモリに発明の実施の形態１にて説明した強誘電体
型不揮発性半導体メモリを適用したときの回路図であ
る。
【図１５】発明の実施の形態６の強誘電体型不揮発性半
導体メモリの回路図である。
【図１６】発明の実施の形態６の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。
【図１７】発明の実施の形態６の強誘電体型不揮発性半
導体メモリの変形例（Ｎ＝４）の回路図である。
【図１８】図１６に回路図を示した発明の実施の形態６
の強誘電体型不揮発性半導体メモリの変形例（Ｎ＝４）
の模式的な一部断面図である。
【図１９】発明の実施の形態６の強誘電体型不揮発性半
導体メモリの別の変形例（Ｎ＝４）の回路図である。
【図２０】発明の実施の形態７の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。
【図２１】発明の実施の形態８の強誘電体型不揮発性半
導体メモリの回路図である。
【図２２】発明の実施の形態８の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。
【図２３】発明の実施の形態８の強誘電体型不揮発性半
導体メモリの動作波形を示す図である。
【図２４】発明の実施の形態８の強誘電体型不揮発性半
導体メモリにおける電源電圧回路、及び、参照電圧回路
の一例を示す回路図である。
【図２５】発明の実施の形態８の強誘電体型不揮発性半
導体メモリにおける参照電圧回路の変形例を示す回路図
である。
【図２６】発明の実施の形態８の強誘電体型不揮発性半
導体メモリの変形例の回路図である。
【図２７】発明の実施の形態９の強誘電体型不揮発性半
導体メモリの回路図である。
【図２８】発明の実施の形態９の強誘電体型不揮発性半
導体メモリにおけるクランプ回路の回路図である。
【図２９】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリの回路図である。
【図３０】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリにおけるレイアウト図である。
【図３１】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリの模式的な一部断面図である。
【図３２】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリの、図３１とは異なる断面で見たときの模
式的な一部断面図である。
【図３３】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリのデータ書き込み動作における動作波形を
示す図である。
【図３４】発明の実施の形態１０の強誘電体型不揮発性
半導体メモリのデータ読み出し及び再書き込み動作にお
ける動作波形を示す図である。
【図３５】発明の実施の形態１０において、サブメモリ
ユニットを構成するメモリセルの個数（Ｍ）の値と信号
電位との関係をシミュレーションした結果を示すグラフ
である。
【図３６】発明の実施の形態１１の強誘電体型不揮発性
半導体メモリの回路図である。
【図３７】発明の実施の形態１１の強誘電体型不揮発性
半導体メモリにおけるレイアウト図である。
【図３８】検出用トランジスタの一端が接続された配線
の所定の電位を０ボルトとした場合の、ビット線間に配
設された一種のスイッチ回路を示す回路図である。
【図３９】発明の実施の形態１２の強誘電体型不揮発性
半導体メモリの回路図である。
【図４０】発明の実施の形態１２の強誘電体型不揮発性
半導体メモリの模式的な一部断面図である。
【図４１】ラッチ回路の回路図の一例である。
【図４２】発明の実施の形態１２及び発明の実施の形態
１６の強誘電体型不揮発性半導体メモリの動作波形を示
す図である。
【図４３】発明の実施の形態１２及び発明の実施の形態
１６の強誘電体型不揮発性半導体メモリの動作波形を示
す図である。
【図４４】発明の実施の形態１３び発明の実施の形態１
７の強誘電体型不揮発性半導体メモリの動作波形を示す
図である。
【図４５】発明の実施の形態１４及び発明の実施の形態
１８の強誘電体型不揮発性半導体メモリの動作波形を示
す図である。
【図４６】発明の実施の形態１５の強誘電体型不揮発性
半導体メモリの模式的な一部断面図である。
【図４７】発明の実施の形態１６の強誘電体型不揮発性
半導体メモリの回路図である。
【図４８】発明の実施の形態２１の強誘電体型不揮発性
半導体メモリの回路図である。
【図４９】発明の実施の形態２１の強誘電体型不揮発性
半導体メモリの模式的な一部断面図である。
【図５０】発明の実施の形態２１の強誘電体型不揮発性
半導体メモリの動作波形を示す図である。
【図５１】発明の実施の形態２１の強誘電体型不揮発性
半導体メモリの動作波形を示す図である。
【図５２】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの変形例の模式的な一部断面図である。
【図５３】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
【図５４】米国特許第４８７３６６４号に開示された強
誘電体型不揮発性半導体メモリの回路図である。
【図５５】特開平９−１２１０３２号公報に開示された
強誘電体型不揮発性半導体メモリの回路図である。
【図５６】２０゜Ｃ及び１０５゜Ｃにおける強誘電体材
料のＰ−Ｅヒステリシスループを例示した図である。
【図５７】ＤＲＡＭにおけるゲインセルの回路図、及
び、従来の米国特許第４８７３６６４号に開示された強
誘電体型不揮発性半導体メモリにこのゲインセルを適用
した場合の回路図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領
域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、
１４・・・ソース／ドレイン領域、１５・・・コンタク
トホール、１６・・・絶縁層、１７，２７，３７、４７
・・・開口部、１８，１８1，１８2，１８Ａ，１８Ｂ，
１８Ｃ，２８，３８，４８・・・接続孔、２１，２１
Ａ，２１Ｂ・・・第１の電極、２２，２２Ａ，２２Ｂ，
３２，３２Ａ，３２Ｂ，４２，５２・・・強誘電体層、
２３，３３，４３，５３・・・第２の電極、２５，３
５，４５・・・接続部、２６，３６，４６・・・層間絶
縁層、２６Ａ，３６Ａ，５６Ａ・・・層間絶縁層、６
１，６１Ａ，６１Ｂ・・・参照電圧回路、６２，６４，
６６・・・第１の抵抗素子、６３，６５，６７・・・第
２の抵抗素子、７０・・・比較器、７１・・・第１の入
力部、７２・・・第２の入力部、７３，８１・・・ＰＭ
ＯＳ型ＦＥＴ、７４・・・ＶDL端子、８０・・・クラン
プ回路、ＭＵ・・・メモリユニット、ＳＭＵ・・・サブ
メモリユニット、ＭＣ・・・メモリセル、ＴＲ・・・選
択用トランジスタ、ＴＲW・・・書込用トランジスタ、
ＴＲR・・・読出用トランジスタ、ＴＲS・・・検出用ト
ランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット
線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコー
ダ／ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プ
レート線デコーダ／ドライバ、ＣＮ・・・共通ノード、
ＬＣ・・・ラッチ回路、ＣＬ・・・ラッチ制御線、ＴＲ
SW・・・スイッチング用のトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 27/10 ４４４Ｂ (31)優先権主張番号 特願2000−262755(P2000−262755) (32)優先日 平成12年８月31日(2000．8．31) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2000−317880(P2000−317880) (32)優先日 平成12年10月18日(2000．10．18) (33)優先権主張国 日本（ＪＰ） Ｆターム(参考） 5F083 AD10 AD48 AD49 AD54 AD69 FR01 FR10 GA01 GA05 GA09 GA10 GA11 JA17 JA35 JA38 JA39 JA40 JA43 JA53 LA02 LA08 LA10 LA19 MA04 MA05 MA06 PR21 PR22 PR33 PR39 PR40 ZA28

Claims (53)

    【特許請求の範囲】
  1. 【請求項１】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
    と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、該共通の第１の電極は、選択用トランジス
    タを介してビット線に接続され、 第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニッ
    トにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の
    メモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番
    目のプレート線に接続されていることを特徴とする強誘
    電体型不揮発性半導体メモリ。
  2. 【請求項２】上方に位置するメモリユニットのメモリセ
    ルを構成する強誘電体層の結晶化温度は、下方に位置す
    るメモリユニットのメモリセルを構成する強誘電体層の
    結晶化温度よりも低いことを特徴とする請求項１に記載
    の強誘電体型不揮発性半導体メモリ。
  3. 【請求項３】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニッ
    トにおける共通の第１の電極は、第ｎ番目の選択用トラ
    ンジスタを介してビット線に接続され、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メ
    モリユニット間で共通とされた第ｍ番目のプレート線に
    接続されていることを特徴とする強誘電体型不揮発性半
    導体メモリ。
  4. 【請求項４】Ｎ個のメモリユニットは層間絶縁層を介し
    て積層されていることを特徴とする請求項３に記載の強
    誘電体型不揮発性半導体メモリ。
  5. 【請求項５】上方に位置するメモリユニットのメモリセ
    ルを構成する強誘電体層の結晶化温度は、下方に位置す
    るメモリユニットのメモリセルを構成する強誘電体層の
    結晶化温度よりも低いことを特徴とする請求項４に記載
    の強誘電体型不揮発性半導体メモリ。
  6. 【請求項６】（Ａ）ビット線と、 （Ｂ）２Ｎ個（但し、Ｎ≧１）の選択用トランジスタ
    と、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、２Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第（２ｎ−１）番目（但し、ｎ＝１，２・・・Ｎ）のメ
    モリユニットにおける共通の第１の電極は、第（２ｎ−
    １）番目の選択用トランジスタを介してビット線に接続
    され、 第２ｎ番目のメモリユニットにおける共通の第１の電極
    は、第２ｎ番目の選択用トランジスタを介してビット線
    に接続され、 第（２ｎ−１）番目のメモリユニットを構成する第ｍ番
    目（但し、ｍ＝１，２・・・Ｍ）のメモリセルと、第２
    ｎ番目のメモリユニットを構成する第ｍ番目のメモリセ
    ルは、第２の電極を共有しており、該共有された第ｍ番
    目の第２の電極は第ｍ番目のプレート線に接続されてい
    ることを特徴とする強誘電体型不揮発性半導体メモリ。
  7. 【請求項７】（Ａ−１）第１のビット線と、 （Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トラン
    ジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメ
    モリセルから構成された、Ｎ個の第１のサブメモリユニ
    ットと、 （Ｄ−１）Ｎ個の第１のサブメモリユニット間におい
    て、Ｎ個の第１のサブメモリユニットのそれぞれを構成
    する第１のメモリセルで共通とされたＭ本のプレート
    線、から成る第１のメモリユニット、並びに、 （Ａ−２）第２のビット線と、 （Ｂ−２）Ｎ個の第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個の第２のメモリセルから構成
    された、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）Ｎ個の第２のサブメモリユニット間におい
    て、Ｎ個の第２のサブメモリユニットのそれぞれを構成
    する第２のメモリセルで共通とされ、且つ、前記第１の
    メモリユニットを構成するＭ本のプレート線と共通のＭ
    本のプレート線、から成る第２のメモリユニットから構
    成され、 第１のサブメモリユニットは、層間絶縁層を介して、第
    ２のサブメモリユニットと積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝
    １，２・・・Ｎ）の第１のサブメモリユニットを構成す
    る第１のメモリセルの第１の電極は、第ｎ番目の第１の
    サブメモリユニットにおいて共通であり、該共通の第１
    の電極は、第ｎ番目の第１の選択用トランジスタを介し
    て第１のビット線に接続され、第ｍ番目（但し、ｍ＝
    １，２・・・Ｍ）の第１のメモリセルの第２の電極は共
    通の第ｍ番目のプレート線に接続されており、 第２のメモリユニットにおいて、第ｎ番目の第２のサブ
    メモリユニットを構成する第２のメモリセルの第１の電
    極は、第ｎ番目の第２のサブメモリユニットにおいて共
    通であり、該共通の第１の電極は、第ｎ番目の第２の選
    択用トランジスタを介して第２のビット線に接続され、
    第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ
    番目のプレート線に接続されていることを特徴とする強
    誘電体型不揮発性半導体メモリ。
  8. 【請求項８】上方に位置するサブメモリユニットのメモ
    リセルを構成する強誘電体層の結晶化温度は、下方に位
    置するサブメモリユニットのメモリセルを構成する強誘
    電体層の結晶化温度よりも低いことを特徴とする請求項
    ７に記載の強誘電体型不揮発性半導体メモリ。
  9. 【請求項９】第１のビット線及び第２のビット線は同一
    のセンスアンプに接続されていることを特徴とする請求
    項７に記載の強誘電体型不揮発性半導体メモリ。
  10. 【請求項１０】第ｎ番目の第１の選択用トランジスタ
    と、第ｎ番目の第２の選択用トランジスタとは、同一の
    ワード線に接続されていることを特徴とする請求項９に
    記載の強誘電体型不揮発性半導体メモリ。
  11. 【請求項１１】第ｎ番目の第１の選択用トランジスタ
    と、第ｎ番目の第２の選択用トランジスタとは、異なる
    ワード線に接続されていることを特徴とする請求項９に
    記載の強誘電体型不揮発性半導体メモリ。
  12. 【請求項１２】（Ａ−１）第１のビット線と、 （Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トラン
    ジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメ
    モリセルから構成された、Ｎ個の第１のサブメモリユニ
    ットと、 （Ｄ−１）Ｎ個の第１のサブメモリユニット間におい
    て、Ｎ個の第１のサブメモリユニットのそれぞれを構成
    する第１のメモリセルで共通とされたＭ本のプレート
    線、から成る第１のメモリユニット、並びに、 （Ａ−２）第２のビット線と、 （Ｂ−２）Ｎ個の第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個の第２のメモリセルから構成
    された、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）Ｎ個の第２のサブメモリユニット間におい
    て、Ｎ個の第２のサブメモリユニットのそれぞれを構成
    する第２のメモリセルで共通とされ、且つ、前記第１の
    メモリユニットを構成するＭ本のプレート線と共通のＭ
    本のプレート線、から成る第２のメモリユニットから構
    成され、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝
    １，２・・・Ｎ）の第１のサブメモリユニットを構成す
    る第１のメモリセルの第１の電極は、第ｎ番目の第１の
    サブメモリユニットにおいて共通であり、該共通の第１
    の電極は、第ｎ番目の第１の選択用トランジスタを介し
    て第１のビット線に接続され、 第２のメモリユニットにおいて、第ｎ番目の第２のサブ
    メモリユニットを構成する第２のメモリセルの第１の電
    極は、第ｎ番目の第２のサブメモリユニットにおいて共
    通であり、該共通の第１の電極は、第ｎ番目の第２の選
    択用トランジスタを介して第２のビット線に接続され、 第１のメモリユニットにおける第ｎ番目の第１のサブメ
    モリユニットを構成する第ｍ番目（但し、ｍ＝１，２・
    ・・Ｍ）の第１のメモリセルと、第２のメモリユニット
    における第ｎ番目の第２のサブメモリユニットを構成す
    る第ｍ番目の第２のメモリセルは、第２の電極を共有し
    ており、該共有された第２の電極は第ｍ番目のプレート
    線に接続されていることを特徴とする強誘電体型不揮発
    性半導体メモリ。
  13. 【請求項１３】第１のビット線及び第２のビット線は同
    一のセンスアンプに接続されていることを特徴とする請
    求項１２に記載の強誘電体型不揮発性半導体メモリ。
  14. 【請求項１４】第ｎ番目の第１の選択用トランジスタ
    と、第ｎ番目の第２の選択用トランジスタとは、同一の
    ワード線に接続されていることを特徴とする請求項１３
    に記載の強誘電体型不揮発性半導体メモリ。
  15. 【請求項１５】第ｎ番目の第１の選択用トランジスタ
    と、第ｎ番目の第２の選択用トランジスタとは、異なる
    ワード線に接続されていることを特徴とする請求項１３
    に記載の強誘電体型不揮発性半導体メモリ。
  16. 【請求項１６】第１の電極と強誘電体層と第２の電極と
    から成るメモリセルが、層間絶縁層を介して積層されて
    成る強誘電体型不揮発性半導体メモリであって、 上方に位置するメモリセルを構成する強誘電体層の結晶
    化温度は、下方に位置するメモリセルを構成する強誘電
    体層の結晶化温度よりも低いことを特徴とする強誘電体
    型不揮発性半導体メモリ。
  17. 【請求項１７】強誘電体層を有するキャパシタ部を備え
    たメモリセルが、複数、配列されて成るメモリユニット
    を備え、選択されたメモリセルへのアクセス時、非選択
    のメモリセルにディスターブが発生する構造を有する強
    誘電体型不揮発性半導体メモリであって、 キャパシタ部に接続され、出力が負の温度特性を有する
    電源電圧回路を備えていることを特徴とする強誘電体型
    不揮発性半導体メモリ。
  18. 【請求項１８】キャパシタ部の一端はビット線に接続さ
    れ、他端はプレート線に接続され、 電源電圧回路は、ビット線に接続され、若しくは、プレ
    ート線に接続され、若しくは、ビット線及びプレート線
    に接続されていることを特徴とする請求項１７に記載の
    強誘電体型不揮発性半導体メモリ。
  19. 【請求項１９】電源電圧回路は、 （ａ）参照電圧回路と、 （ｂ）参照電圧回路から出力された参照電圧が第１の入
    力部に入力される比較器と、 （ｃ）比較器からの出力電圧に従って、比較器からの出
    力電圧に負のフィードバックをかける回路、から成るこ
    とを特徴とする請求項１７に記載の強誘電体型不揮発性
    半導体メモリ。
  20. 【請求項２０】参照電圧回路は、一端が電源に接続され
    た第１の抵抗素子と、一端が第１の抵抗素子の他端に接
    続され、他端が接地された第２の抵抗素子から成り、 第１の抵抗素子と第２の抵抗素子との接続部から参照電
    圧が出力されることを特徴とする請求項１９に記載の強
    誘電体型不揮発性半導体メモリ。
  21. 【請求項２１】第１の抵抗素子及び第２の抵抗素子は負
    の温度特性を有し、 第２の抵抗素子の抵抗値の温度変化量の絶対値は、第１
    の抵抗素子の抵抗値の温度変化量の絶対値よりも大きい
    ことを特徴とする請求項２０に記載の強誘電体型不揮発
    性半導体メモリ。
  22. 【請求項２２】第１の抵抗素子及び第２の抵抗素子は抵
    抗体から成ることを特徴とする請求項２１に記載の強誘
    電体型不揮発性半導体メモリ。
  23. 【請求項２３】第１の抵抗素子は抵抗体から成り、 第２の抵抗素子は、ドレイン部とゲート部が短絡された
    少なくとも１つのＰＭＯＳ型ＦＥＴから成ることを特徴
    とする請求項２０に記載の強誘電体型不揮発性半導体メ
    モリ。
  24. 【請求項２４】第１の抵抗素子は正の温度特性を有し、 第２の抵抗素子は負の温度特性を有することを特徴とす
    る請求項２０に記載の強誘電体型不揮発性半導体メモ
    リ。
  25. 【請求項２５】第１の抵抗素子は、ゲート部が接地され
    たＰＭＯＳ型ＦＥＴから成り、 第２の抵抗素子は抵抗体から成ることを特徴とする請求
    項２４に記載の強誘電体型不揮発性半導体メモリ。
  26. 【請求項２６】強誘電体層を有するキャパシタ部を備え
    たメモリセルが、複数、配列されて成るメモリユニット
    を備え、選択されたメモリセルへのアクセス時、非選択
    のメモリセルにディスターブが発生する構造を有する強
    誘電体型不揮発性半導体メモリであって、 キャパシタ部の一端はビット線に接続され、他端はプレ
    ート線に接続され、 ビット線に接続された、クランプ電圧が負の温度特性を
    有するクランプ回路を備えていることを特徴とする強誘
    電体型不揮発性半導体メモリ。
  27. 【請求項２７】プレート線に接続された電源電圧回路を
    更に備え、 該電源電圧回路の出力は負の温度特性を有することを特
    徴とする請求項２６に記載の強誘電体型不揮発性半導体
    メモリ。
  28. 【請求項２８】クランプ回路は、ドレイン部とゲート部
    が短絡されたＰＭＯＳ型ＦＥＴを直列に接続した構造を
    有することを特徴とする請求項２６に記載の強誘電体型
    不揮発性半導体メモリ。
  29. 【請求項２９】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
    たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
    通であり、該共通の第１の電極は、選択用トランジスタ
    を介してビット線に接続され、各メモリセルを構成する
    第２の電極はプレート線に接続されている強誘電体型不
    揮発性半導体メモリであって、 （Ｅ）共通の第１の電極の電位変化を検出し、該検出結
    果をビット線に電流又は電圧として伝達する信号検出回
    路、を備えていることを特徴とする強誘電体型不揮発性
    半導体メモリ。
  30. 【請求項３０】選択用トランジスタ及び信号検出回路は
    半導体基板上に設けられており、メモリユニットは半導
    体基板上に形成された絶縁層上に設けられていることを
    特徴とする請求項２９に記載の強誘電体型不揮発性半導
    体メモリ。
  31. 【請求項３１】（Ａ）ビット線と、 （Ｂ）書込用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
    たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
    通であり、該共通の第１の電極は、書込用トランジスタ
    を介してビット線に接続され、各メモリセルを構成する
    第２の電極はプレート線に接続されている強誘電体型不
    揮発性半導体メモリであって、 （Ｅ）検出用トランジスタ、及び、 （Ｆ）読出用トランジスタ、を更に備え、 検出用トランジスタの一端は所定の電位を有する配線に
    接続され、他端は読出用トランジスタを介してビット線
    に接続され、 各メモリセルに記憶されたデータの読み出し時、読出用
    トランジスタが導通状態とされ、各メモリセルに記憶さ
    れたデータに基づき共通の第１の電極に生じた電位によ
    り、検出用トランジスタの動作が制御されることを特徴
    とする強誘電体型不揮発性半導体メモリ。
  32. 【請求項３２】Ｍの値は、２≦Ｍ≦１２８を満足するこ
    とを特徴とする請求項３１に記載の強誘電体型不揮発性
    半導体メモリ。
  33. 【請求項３３】（Ａ）ビット線と、 （Ｂ）書込用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
    と、 （Ｄ）Ｎ個の選択用トランジスタと、 （Ｅ）Ｎ個のメモリユニットのそれぞれを構成するメモ
    リセルで共通とされたＭ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第ｎ番目（ｎ＝１，２・・・Ｎ）のメモリユニットにお
    いて、メモリセルの第１の電極は共通であり、該共通の
    第１の電極は、第ｎ番目の選択用トランジスタ及び書込
    用トランジスタを介してビット線に接続され、第ｍ番目
    （ｍ＝１，２・・・Ｍ）メモリセルを構成する第２の電
    極は共通の第ｍ番目のプレート線に接続されている強誘
    電体型不揮発性半導体メモリであって、 （Ｆ）検出用トランジスタ、及び、 （Ｇ）読出用トランジスタ、を更に備え、 検出用トランジスタの一端は所定の電位を有する配線に
    接続され、他端は読出用トランジスタを介してビット線
    に接続され、 第ｎ番目のメモリユニットを構成する各メモリセルに記
    憶されたデータの読み出し時、第ｎ番目の選択用トラン
    ジスタ及び読出用トランジスタが導通状態とされ、各メ
    モリセルに記憶されたデータに基づき共通の第１の電極
    に生じた電位により、検出用トランジスタの動作が制御
    されることを特徴とする強誘電体型不揮発性半導体メモ
    リ。
  34. 【請求項３４】Ｍの値は、２≦Ｍ≦１２８を満足するこ
    とを特徴とする請求項３３に記載の強誘電体型不揮発性
    半導体メモリ。
  35. 【請求項３５】（Ａ−１）第１のビット線と、 （Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トラン
    ジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメ
    モリセルから構成された、Ｎ個の第１のサブメモリユニ
    ットと、 （Ｄ−１）Ｎ個の第１のサブメモリユニット間におい
    て、Ｎ個の第１のサブメモリユニットのそれぞれを構成
    する第１のメモリセルで共通とされたＭ本のプレート
    線、から成る第１のメモリユニット、並びに、 （Ａ−２）第２のビット線と、 （Ｂ−２）Ｎ個の第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個の第２のメモリセルから構成
    された、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）Ｎ個の第２のサブメモリユニット間におい
    て、Ｎ個の第２のサブメモリユニットのそれぞれを構成
    する第２のメモリセルで共通とされ、且つ、前記第１の
    メモリユニットを構成するＭ本のプレート線と共通のＭ
    本のプレート線、から成る第２のメモリユニットから構
    成され、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝
    １，２・・・Ｎ）の第１のサブメモリユニットを構成す
    る第１のメモリセルの第１の電極は、第ｎ番目の第１の
    サブメモリユニットにおいて共通であり、該共通の第１
    の電極は、第ｎ番目の第１の選択用トランジスタを介し
    て第１のビット線に接続され、第ｍ番目（但し、ｍ＝
    １，２・・・Ｍ）の第１のメモリセルの第２の電極は共
    通の第ｍ番目のプレート線に接続されており、 第２のメモリユニットにおいて、第ｎ番目の第２のサブ
    メモリユニットを構成する第２のメモリセルの第１の電
    極は、第ｎ番目の第２のサブメモリユニットにおいて共
    通であり、該共通の第１の電極は、第ｎ番目の第２の選
    択用トランジスタを介して第２のビット線に接続され、
    第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ
    番目のプレート線に接続されている強誘電体型不揮発性
    半導体メモリの駆動方法であって、 プレート線を共有した第１のサブメモリユニットにおけ
    る第１のメモリセル及び第２のサブメモリユニットにお
    ける第２のメモリセルに記憶されたデータの読み出し及
    びデータの再書き込みを、１回のプレート線の電位立ち
    上げ及び電位立ち下げにて行うことを特徴とする強誘電
    体型不揮発性半導体メモリの駆動方法。
  36. 【請求項３６】第１のビット線と第２のビット線との間
    には、第１のメモリセル及び第２のメモリセルのそれぞ
    れに記憶されたデータをラッチするための２Ｎ個のラッ
    チ回路が設けられており、 第（２ｎ−１）番目のラッチ回路にラッチされたデータ
    に基づき、第ｎ番目の第１のサブメモリユニットを構成
    する第１のメモリセルへのデータの再書き込みを行い、
    第２ｎ番目のラッチ回路にラッチされたデータに基づ
    き、第ｎ番目の第２のサブメモリユニットを構成する第
    ２のメモリセルへのデータの再書き込みを行うことを特
    徴とする請求項３５に記載の強誘電体型不揮発性半導体
    メモリの駆動方法。
  37. 【請求項３７】第１のメモリセルに記憶されたデータの
    読み出しを行うとき、第１の選択用トランジスタをオン
    状態とし、第２の選択用トランジスタをオフ状態とし、
    且つ、第２のビット線に参照電位を印加し、 第２のメモリセルに記憶されたデータの読み出しを行う
    とき、第２の選択用トランジスタをオン状態とし、第１
    の選択用トランジスタをオフ状態とし、且つ、第１のビ
    ット線に参照電位を印加することを特徴とする請求項３
    ６に記載の強誘電体型不揮発性半導体メモリの駆動方
    法。
  38. 【請求項３８】Ｎ≧２であり、 第１のビット線と第２のビット線との間には、第１のメ
    モリセル及び第２のメモリセルに記憶されたデータをラ
    ッチするためのＮ個のラッチ回路が設けられており、 第ｎ番目のラッチ回路にラッチされたデータに基づき、
    第ｎ番目の第１のサブメモリユニットを構成する第１の
    メモリセル及び第ｎ番目の第２のサブメモリユニットを
    構成する第２のメモリセルへのデータの再書き込みを行
    うことを特徴とする請求項３５に記載の強誘電体型不揮
    発性半導体メモリの駆動方法。
  39. 【請求項３９】第ｎ番目の第１のサブメモリユニットを
    構成する第ｍ番目の第１のメモリセルと、第ｎ番目の第
    ２のサブメモリユニットを構成する第ｍ番目の第２のメ
    モリセルとは、対となって相補的なデータを記憶するこ
    とを特徴とする請求項３８に記載の強誘電体型不揮発性
    半導体メモリの駆動方法。
  40. 【請求項４０】（Ａ−１）第１のビット線と、 （Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トラン
    ジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメ
    モリセルから構成された、Ｎ個の第１のサブメモリユニ
    ットと、 （Ｄ−１）Ｎ個の第１のサブメモリユニット間におい
    て、Ｎ個の第１のサブメモリユニットのそれぞれを構成
    する第１のメモリセルで共通とされたＭ本のプレート
    線、から成る第１のメモリユニット、並びに、 （Ａ−２）第２のビット線と、 （Ｂ−２）Ｎ個の第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個の第２のメモリセルから構成
    された、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）Ｎ個の第２のサブメモリユニット間におい
    て、Ｎ個の第２のサブメモリユニットのそれぞれを構成
    する第２のメモリセルで共通とされ、且つ、前記第１の
    メモリユニットを構成するＭ本のプレート線と共通のＭ
    本のプレート線、から成る第２のメモリユニットから構
    成され、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝
    １，２・・・Ｎ）の第１のサブメモリユニットを構成す
    る第１のメモリセルの第１の電極は、第ｎ番目の第１の
    サブメモリユニットにおいて共通であり、該共通の第１
    の電極は、第ｎ番目の第１の選択用トランジスタを介し
    て第１のビット線に接続され、第ｍ番目（但し、ｍ＝
    １，２・・・Ｍ）の第１のメモリセルの第２の電極は共
    通の第ｍ番目のプレート線に接続されており、 第２のメモリユニットにおいて、第ｎ番目の第２のサブ
    メモリユニットを構成する第２のメモリセルの第１の電
    極は、第ｎ番目の第２のサブメモリユニットにおいて共
    通であり、該共通の第１の電極は、第ｎ番目の第２の選
    択用トランジスタを介して第２のビット線に接続され、
    第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ
    番目のプレート線に接続されている強誘電体型不揮発性
    半導体メモリであって、 更に、第１のビット線と第２のビット線との間には、第
    １のメモリセル及び第２のメモリセルに記憶されたデー
    タをラッチするためのＰ個のラッチ回路が設けられてい
    ることを特徴とする強誘電体型不揮発性半導体メモリ。
  41. 【請求項４１】Ｎ≧１であり、Ｐ＝２Ｎを満たすことを
    特徴とする請求項４０に記載の強誘電体型不揮発性半導
    体メモリ。
  42. 【請求項４２】第（２ｎ−１）番目のラッチ回路は、第
    ｎ番目の第１のサブメモリユニットを構成する第１のメ
    モリセルに記憶されたデータをラッチし、 第２ｎ番目のラッチ回路は、第ｎ番目の第２のサブメモ
    リユニットを構成する第２のメモリセルに記憶されたデ
    ータをラッチすることを特徴とする請求項４１に記載の
    強誘電体型不揮発性半導体メモリ。
  43. 【請求項４３】Ｎ≧２であり、Ｐ＝Ｎを満たすことを特
    徴とする請求項４０に記載の強誘電体型不揮発性半導体
    メモリ。
  44. 【請求項４４】第ｎ番目のラッチ回路は、第ｎ番目の第
    １のサブメモリユニットを構成する第１のメモリセル及
    び第ｎ番目の第２のサブメモリユニットを構成する第２
    のメモリセルに記憶されたデータをラッチすることを特
    徴とする請求項４３に記載の強誘電体型不揮発性半導体
    メモリ。
  45. 【請求項４５】第１のメモリユニットを構成する第１の
    サブメモリユニットのそれぞれは層間絶縁層を介して積
    層されており、第２のメモリユニットを構成する第２の
    サブメモリユニットのそれぞれは層間絶縁層を介して積
    層されていることを特徴とする請求項４０に記載の強誘
    電体型不揮発性半導体メモリ。
  46. 【請求項４６】第１のメモリユニットを構成する第１の
    サブメモリユニットと第２のメモリユニットを構成する
    第２のサブメモリユニットとは、層間絶縁層を介して積
    層されていることを特徴とする請求項４０に記載の強誘
    電体型不揮発性半導体メモリ。
  47. 【請求項４７】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニッ
    トにおける共通の第１の電極は、第ｎ番目の選択用トラ
    ンジスタを介してビット線に接続され、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メ
    モリユニット間で共通とされた第ｍ番目のプレート線に
    接続されている強誘電体型不揮発性半導体メモリの駆動
    方法であって、Ｎ個のメモリユニットにおいて、プレー
    ト線を共有したメモリセルに記憶されたデータの読み出
    し及びデータの再書き込みを、１回のプレート線の電位
    立ち上げ及び電位立ち下げにて行うことを特徴とする強
    誘電体型不揮発性半導体メモリの駆動方法。
  48. 【請求項４８】Ｎ個のメモリユニットは層間絶縁層を介
    して積層されていることを特徴とする請求項４７に記載
    の強誘電体型不揮発性半導体メモリの駆動方法。
  49. 【請求項４９】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニッ
    トにおける共通の第１の電極は、第ｎ番目の選択用トラ
    ンジスタを介してビット線に接続され、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メ
    モリユニット間で共通とされた第ｍ番目のプレート線に
    接続されている強誘電体型不揮発性半導体メモリの駆動
    方法であって、 Ｎ個のメモリユニットにおいて、プレート線を共有した
    メモリセルに記憶されたデータの読み出しを、先ず、該
    プレート線にパルスを与え、次いで、Ｎ個の選択用トラ
    ンジスタを順次選択して行うことを特徴とする強誘電体
    型不揮発性半導体メモリの駆動方法。
  50. 【請求項５０】Ｎ個のメモリユニットは層間絶縁層を介
    して積層されていることを特徴とする請求項４９に記載
    の強誘電体型不揮発性半導体メモリの駆動方法。
  51. 【請求項５１】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニッ
    トにおける共通の第１の電極は、第ｎ番目の選択用トラ
    ンジスタを介してビット線に接続され、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メ
    モリユニット間で共通とされた第ｍ番目のプレート線に
    接続されている強誘電体型不揮発性半導体メモリであっ
    て、 更に、ビット線には、メモリセルに記憶されたデータを
    ラッチするため、少なくともＮ個のラッチ回路が接続さ
    れていることを特徴とする強誘電体型不揮発性半導体メ
    モリ。
  52. 【請求項５２】第ｎ番目（但し、ｎ＝１，２・・・Ｎ）
    のラッチ回路は、第ｎ番目のメモリユニットのそれぞれ
    を構成するメモリセルに記憶されたデータをラッチする
    ことを特徴とする請求項５１に記載の強誘電体型不揮発
    性半導体メモリ。
  53. 【請求項５３】Ｎ個のメモリユニットは層間絶縁層を介
    して積層されていることを特徴とする請求項５１に記載
    の強誘電体型不揮発性半導体メモリ。
JP2001147475A 2000-05-26 2001-05-17 強誘電体型不揮発性半導体メモリ及びその駆動方法 Expired - Fee Related JP4670177B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001147475A JP4670177B2 (ja) 2000-05-26 2001-05-17 強誘電体型不揮発性半導体メモリ及びその駆動方法

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
JP2000-156089 2000-05-26
JP2000156089 2000-05-26
JP2000-247143 2000-08-17
JP2000247143 2000-08-17
JP2000-252080 2000-08-23
JP2000252080 2000-08-23
JP2000262755 2000-08-31
JP2000-262755 2000-08-31
JP2000-317880 2000-10-18
JP2000317880 2000-10-18
JP2001147475A JP4670177B2 (ja) 2000-05-26 2001-05-17 強誘電体型不揮発性半導体メモリ及びその駆動方法

Publications (3)

Publication Number Publication Date
JP2002197857A true JP2002197857A (ja) 2002-07-12
JP2002197857A5 JP2002197857A5 (ja) 2008-03-06
JP4670177B2 JP4670177B2 (ja) 2011-04-13

Family

ID=27554790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001147475A Expired - Fee Related JP4670177B2 (ja) 2000-05-26 2001-05-17 強誘電体型不揮発性半導体メモリ及びその駆動方法

Country Status (1)

Country Link
JP (1) JP4670177B2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004227724A (ja) * 2003-01-27 2004-08-12 Sony Corp 半導体記憶装置とデータ読み出し方法
JP2004362753A (ja) * 2003-06-03 2004-12-24 Hitachi Global Storage Technologies Netherlands Bv 超低コストの固体メモリ
US7142444B2 (en) 2003-03-27 2006-11-28 Sony Corporation Data reading method, data writing method, and semiconductor memory device
US7184293B2 (en) 2003-10-29 2007-02-27 Seiko Epson Corporation Crosspoint-type ferroelectric memory
JP2007273990A (ja) * 2006-03-31 2007-10-18 Seiko Epson Corp 交差型単純マトリクス素子のインクジェット印刷
US7310262B2 (en) 2005-08-22 2007-12-18 Sony Corporation Ferroelectric memory capable of continuously fast transferring data words in a pipeline
US7623384B2 (en) 2006-06-22 2009-11-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
WO2010103609A1 (ja) * 2009-03-09 2010-09-16 株式会社 東芝 情報記録再生装置
JP2016184452A (ja) * 2010-10-05 2016-10-20 株式会社半導体エネルギー研究所 半導体装置
WO2022106956A1 (ja) * 2020-11-20 2022-05-27 株式会社半導体エネルギー研究所 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0490189A (ja) * 1990-08-03 1992-03-24 Hitachi Ltd 半導体装置、その駆動方法、その読み出し方法
JPH07235648A (ja) * 1994-02-24 1995-09-05 Hitachi Ltd 半導体記憶装置
JPH09116107A (ja) * 1995-10-16 1997-05-02 Sony Corp 強誘電体記憶装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0490189A (ja) * 1990-08-03 1992-03-24 Hitachi Ltd 半導体装置、その駆動方法、その読み出し方法
JPH07235648A (ja) * 1994-02-24 1995-09-05 Hitachi Ltd 半導体記憶装置
JPH09116107A (ja) * 1995-10-16 1997-05-02 Sony Corp 強誘電体記憶装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004227724A (ja) * 2003-01-27 2004-08-12 Sony Corp 半導体記憶装置とデータ読み出し方法
US7142444B2 (en) 2003-03-27 2006-11-28 Sony Corporation Data reading method, data writing method, and semiconductor memory device
US7203086B2 (en) 2003-03-27 2007-04-10 Sony Corporation Data reading method, data writing method, and semiconductor memory device
JP2004362753A (ja) * 2003-06-03 2004-12-24 Hitachi Global Storage Technologies Netherlands Bv 超低コストの固体メモリ
US7184293B2 (en) 2003-10-29 2007-02-27 Seiko Epson Corporation Crosspoint-type ferroelectric memory
US7310262B2 (en) 2005-08-22 2007-12-18 Sony Corporation Ferroelectric memory capable of continuously fast transferring data words in a pipeline
JP2007273990A (ja) * 2006-03-31 2007-10-18 Seiko Epson Corp 交差型単純マトリクス素子のインクジェット印刷
US7623384B2 (en) 2006-06-22 2009-11-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
WO2010103609A1 (ja) * 2009-03-09 2010-09-16 株式会社 東芝 情報記録再生装置
JP5337234B2 (ja) * 2009-03-09 2013-11-06 株式会社東芝 情報記録再生装置及びその製造方法
US8581424B2 (en) 2009-03-09 2013-11-12 Kabushiki Kaisha Toshiba Information recording/reproducing device
JP2016184452A (ja) * 2010-10-05 2016-10-20 株式会社半導体エネルギー研究所 半導体装置
WO2022106956A1 (ja) * 2020-11-20 2022-05-27 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JP4670177B2 (ja) 2011-04-13

Similar Documents

Publication Publication Date Title
KR100803642B1 (ko) 강유전체형 비휘발성 반도체 메모리 및 이의 동작 방법
JP3591497B2 (ja) 強誘電体型不揮発性半導体メモリ
KR100895740B1 (ko) 강유전체형 불휘발성 반도체 메모리
US6950329B2 (en) Digital to analog converter including a ferroelectric non-volatile semiconductor memory, and method for converting digital data to analog data
JP4670177B2 (ja) 強誘電体型不揮発性半導体メモリ及びその駆動方法
US6956759B2 (en) Ferrodielectric non-volatile semiconductor memory
US7002836B2 (en) Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
JP4069607B2 (ja) 強誘電体型不揮発性半導体メモリ
JP4661006B2 (ja) 強誘電体型不揮発性半導体メモリ及びその製造方法
JP3918515B2 (ja) 強誘電体型不揮発性半導体メモリ
JP4720046B2 (ja) 強誘電体型不揮発性半導体メモリの駆動方法
JP2003046067A (ja) 半導体メモリ及びその製造方法
JP2003046065A (ja) 強誘電体型不揮発性半導体メモリ及びその製造方法
JP4706141B2 (ja) 強誘電体型不揮発性半導体メモリ、及び、半導体装置
JP2003158247A (ja) 強誘電体型不揮発性半導体メモリの製造方法
JP2003123467A (ja) 強誘電体型不揮発性半導体メモリアレイ及びその駆動方法
JP2002184170A (ja) 強誘電体型不揮発性半導体メモリ、及び、印加電圧パルス幅制御回路
JP4604414B2 (ja) 強誘電体型不揮発性半導体メモリ及びその製造方法
JP2003179211A (ja) 強誘電体型不揮発性半導体メモリ及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110103

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140128

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees