JP2007273990A - 交差型単純マトリクス素子のインクジェット印刷 - Google Patents

交差型単純マトリクス素子のインクジェット印刷 Download PDF

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Abstract

【課題】単純マトリクス有機強誘電体メモリアレイ又は他のアレイ素子の生産を、インクジェット印刷を用いて金属又は金属に類似した材料、必要に応じて強誘電体及び絶縁性材料をも堆積することによって行うための製造工程及び交差型素子を提供する。
【解決手段】交差型素子であって、複数の底部電極１００と、底部電極１００と交差する複数の上部電極２００と、底部電極１００及び上部電極２００の間に設けられた強誘電体層１５０の複数の領域とを有し、少なくとも二の交差部が、強誘電体層１５０の分離された領域を底部電極１００及び上部電極２００の電極間に有する。
【選択図】図４

Description

本発明は、特に、単純マトリクスメモリアレイに応用する交差部構造の形成に関する。
インクジェット印刷技術は研究開発の規模で、長年にわたり電子部品の製造に応用されてきた。とりわけ、有機半導体高分子で製造される発光ダイオードは、インクジェット印刷を用いて大規模に生産されてきている。特に、フラットパネル型有機発光ディスプレイ（ＯＬＥＤ）や薄膜トランジスタ（ＴＦＴ）は、インクジェット印刷技術と、バンク構造の形成などの他の技術とを組み合わせて用いることによって開発されてきている。
上記の部品に加え、メモリシステムを生産する同様の製造技術に大きな関心が寄せられている。他方の無機の発光ダイオードやトランジスタについては、無機のメモリセルやメモリチップの製造過程で高温工程や高真空の成膜装置が必要となる。このような製造過程は設置に多くの費用がかかり、また高度の保守が必要であるため、更に多くの費用がかかる。このような出費を最小限に抑え、効率を改善することが望ましい。
交差部アレイはメモリシステムの形成に用いることができる。強誘電体メモリ交差部アレイの基本的な構造は、その最も単純な形態では、図１に示す薄膜「キャパシタ」のアレイである。それぞれの「キャパシタ」は書き込まれた極性を記憶する。
具体的には、図１（ａ）には二つの電極１０，１１を有する交差部構造が示されており、二つの電極１０，１１は通常２００ｎｍから２ミクロンの厚さで、金属材料を用いて、薄い強誘電体膜２０の両面に付与されている。電極１０，１１間に電界が印加されると、分極応答を電界の関数として計測できる。電界に対する分極のヒステリシス特性により、その材料がメモリ素子に適しているか否かが分かる。
強誘電体メモリの例を図１（ｂ）に示す。図中、複数行の電極１０ａが、強誘電体膜２０の下方に設けられ、複数列の電極１０ｂが、その強誘電体膜２０の上方に設けられている。当業者に周知の方法により、行及び列の電極が指定され、指定された行及び指定された列の交点にある強誘電体材料を分極させ、これによりデータを書き込むことができる。このデータは、その指定された行及び列の交点における強誘電体材料の分極を判断することによって、後に読み出すことができる。
更に具体的には、それぞれの交差点において、上下の電極がメモリ素子の「ビット」を形成し、強誘電体材料の自発的な分極に応じて、「１」又は「０」として読み出すことができる。強誘電体材料の自発的な分極は、材料の単位体積当たりの双極子モーメントの量により与えられる。強誘電体材料において、自発的な分極の方向は電界により切り替えることができ、従って、分極ヒステリシスを測定することができる。
有機高分子材料では、強誘電体材料はポリフッ化ビニリデン（ＰＶＤＦ）、フッ化ビニリデン−トリフルオロエチレン共重合体（Ｐ（ＶＤＦ−ＴｒＦＥ））、フッ化ビニリデン−テトラフルオロエチレン共重合体（Ｐ（ＶＤＦ−ＴｅＦＥ））等となる。材料の通常の膜厚は２００〜２０００ｎｍの範囲である。この材料のスピンコーティングには極性溶媒が用いられる。このような塗布工程には、スピンコーティング工程の後に含まれていた溶媒の大半が自然に揮発するように、８０〜１４０℃の範囲の沸点を有する溶媒が好ましい。２−ブタノン（メチルエチルケトンとしても知られている）のような溶媒を用いることができる。このような溶媒を用いることにより、厚さの均一性の高い膜を形成することができる。
強誘電体キャパシタの領域を画定する電極は、多くの材料を用いて形成することができる。金属蒸着の場合には、金、アルミニウム、銀等が容易に熱蒸着可能である。金属のこの選択は、利用できる多くの材料の内の極わずかでしかない。コスト削減の観点からは、アルミニウムが第一の選択である。溶解処理による強誘電体材料の障害を最小化するために、上部電極の形成を、シャドウマスクを介した金属の蒸着によるダイレクトパターニングにより行うことが最も好ましい。フォトリソグラフィにより上部電極を形成するためには、フォトレジスト材料を強誘電体層に直接接触させる必要がある。このような材料の組み合わせにより、フォトレジスト内の溶媒やフォトレジスト用の現像液や除去液による内部拡散や混合が起こる可能性がある。この電極形成にシャドウマスクを用いることにより、強誘電体層への障害を最小化できる。金属材料の蒸着の性質上、膜への多少の加熱が発生し得る。
有機メモリ素子は、有機材料を活性層に用いて、すなわち高分子材料をキャパシタ構造中の強誘電性誘電体として用いて、既に製造されている。高分子を強誘電体層として用いる利点は、材料を溶液からスピンコーティングによって、通常の環境条件で成膜できる点である。更に、主溶媒を除去する工程は、低温乾燥工程（＜１５０℃）を用いて実現できる。この技術は強誘電体層の形成に用いられてきたが、金属電極の形成は熱蒸着を用いて広く行われており、これによりキャパシタの容量が決定されている。この電極形成技術によれば高い素子性能を期待できるが、この場合には、完全なコストの最小化は未だ達成されていない。
特許文献１には、有機高分子交差部アレイ用の無機電極の形成法について（特に、上部電極の形成について）記載されている。素子の電極は真空蒸着によって成膜された金属（すなわち、チタン）からなる。しかし、この開示ではインクジェット印刷技術は用いられていない。
特許文献２には、有機半導体上の誘電体として高分子強誘電体材料を用いて、有機強誘電体薄膜トランジスタを形成することが記載されている。このような「Ｆｅｒｒｏ−OTFT」はアクティブマトリクスアレイにおいても用いることができる。
特許文献３には強誘電体材料ではなく有機半導体膜を単純マトリクス交差部アレイの活性媒体として用いることが概略記載されている。この半導体膜は有機添加物を含んでおり、その濃度を変えることにより、交差部の所望の特性を「調整」する。
上述したようなフッ化高分子は強誘電体キャパシタにおいて使用することができ、また、２-ブタノンのような極性溶媒に可溶である。構造内でのフッ素原子の高い電気陰性度により、この材料の高い極性、すなわちそのような溶媒への可溶性がもたらされる。高い極性に加えて、これらの高分子にフッ素が含有されていることにより、十分にフッ素処理された材料では強い疎水性と疎油性とがもたらされる。この種の高分子の薄膜表面上の水滴の接触角は９０度以上である。このような高い接触角を示すことから、このような表面上に材料の水ベースの分散液又は溶液を塗布又は印刷することは困難である。
ＰＥＤＯＴ：ＰＳＳは、以上説明したように、多くの有機素子において導電性高分子として広く用いられている。ＰＥＤＯＴ：ＰＳＳは、例えば、スタルク株式会社（Ｈ．Ｃ． Ｓｔａｒｃｋ Ｌｔｄ）製のバイトロンＰ溶液などの形態で広く市販されている。市販のバイトロンＰ溶液は、ポリスチレンスルホン酸（ＰＳＳ）を含むポリエチレンジオキシチオフェン（ＰＥＤＯＴ）の水性溶液であり、コロイド安定剤及び添加物として作用する。これにより、材料は水に分散した（ナノメータサイズの）粒子となり、従って、この材料がＰＶＤＦ（又はその共重合体）膜上に堆積された場合、同様の撥水作用が現れる。
この問題は以前から認識されており、特許文献４において取り上げられている。具体的には、特許文献４においては、強誘電体薄膜の両側に第１及び第２の電極が設けられた形態の強誘電体メモリセルを有する強誘電体メモリ回路が開示されている。その電極は導電性高分子の電極であり、スタルク社のバイトロンＰ溶液のスピンコーティングや、そのような溶液へのディッピングにより、強誘電体薄膜の上面に堆積されている。特許文献４には、均一で平坦なＰＥＤＯＴ／ＰＳＳ膜の形成を可能とするためには、スピンコーティングの際に一定量の界面活性剤をバイトロンＰ溶液に添加しなければならない旨が開示されている。しかしながら、特許文献４には、スピンコーティング溶液に添加すべき界面活性剤の量についても、性質についても開示されていない。
特許文献５においても、ＰＥＤＯＴ：ＰＳＳ水溶液が強誘電高分子層上にスピンコーティングにより堆積された強誘電体素子が開示されている。強誘電高分子層の撥水性を克服するために、表面張力低下剤として３％以下の濃度のｎ−ブタノールを水溶液に添加して、溶液が単一の層として残留できるようにする。加えて、架橋剤をその水溶液に添加してもよい。
従来、及び特許文献４、特許文献５において、ＰＥＤＯＴ：ＰＳＳはスピンコーティングやディッピングにより、強誘電体層の表面全体が覆われるように、強誘電体層上に堆積される。その後、ＰＥＤＯＴ：ＰＳＳ層は、フォトリソグラフィなどの公知の技術を用いてパターニングされる。
しかしながら、そのようなパターニング技術では、パターニングされる層の上にマスクを高精度に位置決めしなくてはならないため、それらのパターニング技術の利用は好ましくない。トランジスタや強誘電体素子などの電子素子や電子回路の形成では一般的であるように、何層かの層のパターニングが必要な場合には、位置決めは一層困難なものとなる。これにより、製造速度は低下し、素子のコストは上昇する。
更に、真空中で熱蒸着した金属の代替として、インクジェット印刷可能な分散液や溶液をインクジェット印刷してもよい。加えて、十分に微小な構成粒子サイズ（通常は１００ｎｍより小）の金属コロイド分散を溶媒中に用意して、それらを通常の環境条件下でインクジェット印刷することも可能である。
強誘電体キャパシタの上部及び底部の端子に用いる蒸着金属を溶液処理可能な導電性材料で置き換えることにより、十分に機能する交差型素子を実現することが可能である。電極用の材料の選択は、コロイドが用意されるインクの組成によって、主として決定される。ポリスチレンスルホン酸（ＰＳＳ）の添加されたポリエチレンジオキシチオフェン（ＰＥＤＯＴ）の場合は、水性懸濁液が通常である。ＰＳＳは水溶性であり、従って、ＰＥＤＯＴ（本来、嫌水性である）を懸濁液中に分散させるように作用する。このような材料は、底部電極として多くの表面に容易に印刷できる。
強誘電体材料の疎水性に対処するための水性懸濁液の変更は、特許文献６に開示されている。ここでは、疎水性表面に対する接触角を減少させるために、表面張力低下剤を水性溶液に添加する。この方法を用いれば、スピンコーティングされた強誘電体膜上に材料の連続した線路を堆積させることが可能となり、これにより、上部電極を完成させることが可能となる。
水性導電性インクに対して十分な濡れ性を有する表面を作成する第２の技術は、親水性の層を溶液からスピンコーティングによって堆積することである。強誘電体Ｐ（ＶＤＦ−ＴｒＦＥ）層上面に形成したポリビニルフェノール（ＰＶＰ）膜を用いることにより、接触角を変化させることができ、ＰＥＤＯＴ：ＰＳＳや金属コロイドのような水性導電性材料の線路を印刷することができる。このような層の厚さは非常に薄く（すなわち、１０ｎｍ程の薄さ）でき、広い面積（すなわち、数平方センチ程度）にわたって効果が及ぶ。Ｐ（ＶＤＦ−ＴｒＦＥ）表面上での水性材料の本来の接触角は９０度である。ＰＶＰの層を堆積することにより、この接触角を３０度に減少させることができる。極端に濡れ性の高い表面（接触角が１０度未満）ではインクジェット印刷された液滴が横に広がって幅の広い線路となってしまうことから、このような接触角は理想的な値である。このような広がりは、例えば表示素子の画素電極等の領域を塗りつぶすためには有用であるが、導線や交差型素子の配線には必ずしも好ましくない。
有機材料を用いて電子素子を形成することの魅力的な側面は、可撓性を有する基板を利用することが可能であり、また、巻き取り生産処理（リールツーリール処理）が可能なことである。しかしながら、パターンニング技術で必要となる位置決めの困難さは深刻であり、克服できない。
交差型素子の公知の製造工程では、電気的機能を有する活性材料（すなわち、強誘電体又は半導体材料）は、スピンコーティングその他の従来のＣＭＯＳ型の製造工程を用いて堆積される。また、電極等の素子の他の層の堆積は、通常、スピンコーティング及び／又はＣＶＤ、他の蒸着又はフォトリソグラフィ技術を用いて行われる。
米国特許出願公開第２００４／０２０９４２０号明細書 米国特許出願公開第２００４／００４００９４号明細書 国際特許公開第ＷＯ０３／１０７４２６号パンフレット 国際特許公開第ＷＯ０２／４３０７１号パンフレット 国際特許公開第ＷＯ２００５／０６４７０５号パンフレット 英国特許出願公開第０５２５４４９．５号明細書
交差型素子は、それぞれの部品を層毎に堆積して形成する「縦型」素子である。層毎のリソグラフィに基づく従来の製造方法（ＣＭＯＳ技術で行われるような）では、層平坦化等の技術が必要となる。その代わりとして、上述のように、溶液中の強誘電体材料をスピンコーティングした後、溶媒を揮発させることによって、強誘電体材料の平坦な層を得ることができる。このように、従来の技術は、多数の材料、それらの準備、及び成膜工程を含み、また、種々の異なった製造装置を必要とする。
本発明の目的は、単純マトリクス有機強誘電体メモリアレイ又は他のアレイ素子の生産を、インクジェット印刷を用いて金属又は金属に類似した材料、必要に応じて強誘電体及び絶縁性材料をも堆積することによって行うための製造工程及び交差型素子を提供することにある。本発明の更なる目的は、通常の環境条件で製造を行い、特に溶液からのインクジェット印刷によって、製造コストの最小化を実現することである。
上記課題を解決するために、本発明に係る交差型素子は、複数の第１の電極と、前記第１の電極と交差する複数の第２の電極と、前記第１及び前記第２の電極の間に設けられた電気的機能材料の複数の領域とを有し、少なくとも二の交差部が、電気的機能材料の分離された領域を前記第１及び前記第２の電極間に有することを特徴とする。
上記の発明に係る交差型素子は、それぞれの交差部が前記電気的機能材料の分離された領域を前記第１及び前記第２の電極間に有することを特徴とする。
上記の発明に係る交差型素子は、更に、前記第１の電極間又は前記第２の電極間の隙間に配置され、前記第１又は前記第２の電極から電気的に絶縁された複数の第３の電極と、前記第２の電極間又は前記第１の電極間の隙間に配置され、前記第１又は前記第２の電極から電気的に絶縁され、前記複数の第３の電極と交差する複数の第４の電極と、前記第３と前記第４との電極の交差部であって、前記第１の電極間の隙間、前記第２の電極間の隙間、及び前記電気的機能材料の前記第１の領域間の隙間における前記電気的機能材料の複数の第２の領域とを有し、少なくとも二の交差部が、前記電気的機能材料の分離された領域を前記第１及び前記第２の電極間に有することを特徴とする。
上記の発明に係る交差型素子は、前記第３及び前記第４の電極が、前記第３及び第４の電極の交差部のそれぞれと前記第１及び前記第２の電極の交差部との間に配置された誘電体材料によって、前記第１及び前記第２の電極と電気的に絶縁されていることを特徴とする。
上記の発明に係る交差型素子は、更に互いに交差する電極であって、前記電気的機能材料の更なる領域を、当該交差部において当該電極間に有する電極のグループの更なる組と、前記電極グループの前記更なる組は、前記基板上の、互いに交差する電極のグループが既に形成された領域以外の領域の上方に形成され、前記電気的機能材料の前記更なる領域は、前記基板上の、電気的機能材料の領域が既に形成された領域以外の領域の上方に形成されることを特徴とする。
上記の発明に係る交差型素子は、更に、前記第２の電極及び前記電気的機能材料の前記第１の領域の両方の上方に設けられた、前記電気的機能材料の更なる領域と、前記電気的機能材料の前記更なる領域の上方に設けられた更なる電極とを有し、これにより、前記第２の電極と前記更なる電極とが、前記電気的機能材料の前記更なる領域を挟持する交差部を形成することを特徴とする。
上記の発明に係る交差型素子は、前記電極と前記電気的機能材料の前記領域とをアレイと称し、更に、前記アレイ上方に設けた保護層と、前記保護層の上方に形成された更なるアレイとを有することを特徴とする。
上記の発明に係る交差型素子は、更なる保護層とアレイとを更に有することを特徴とする。
上記の発明に係る交差型素子は、少なくとも一の前記アレイの前記電極が、少なくとも一の他の前記アレイの電極と平行又は直交以外の角度を成すことを特徴とする。
本発明に係る交差型素子は、第１の電極の上方の電気的機能材料と、前記電気的機能材料の上方の濡れ特性層と、前記濡れ特性層の上方の第２の電極とを有し、第１及び第２の電極は互いに交差することを特徴とする。
上記の発明に係る交差型素子は、前記第１及び前記第２の電極が、互いに平行又は垂直以外の角度を成していることを特徴とする。
本発明に係る交差型素子は、少なくとも一の第１の電極を有する基板と、前記少なくとも一の第１の電極の上方の電気的機能材料と、前記電気的機能材料の上方の少なくとも一の第２の電極とを有し、前記第１及び前記第２の電極は、少なくとも一の交差部を形成し、交差部において、前記電気的機能材料を、前記第１及び前記第２の電極の間に有し、前記第１及び前記第２の電極は、互いに平行、あるいは直交する以外の角を成すことを特徴とする。
上記の発明に係る交差型素子は、更に、前記電気的機能材料と前記第２の電極との間に、濡らし層を有することを特徴とする。
上記の発明に係る交差型素子は、少なくとも二の交差部が、前記電気的機能材料の分離された領域を、前記第１及び前記第２の電極の間に有することを特徴とする。
上記の発明に係る交差型素子は、前記電気的機能材料の前記それぞれの領域が、複数の前記第１の電極上に設けられ、単一の前記第２の電極が前記電気的機能材料のそれぞれの領域上に設けられたことを特徴とする。
上記の発明に係る交差型素子は、少なくとも第２の電極がＰＥＤＯＴを有することを特徴とする。
上記の発明に係る交差型素子は、前記電気的機能材料が、少なくとも、強誘電体材料、発光材料、及び容量性材料の一であることを特徴とする。
上記の発明に係る交差型素子は、前記電気的機能材料が、Ｐ（ＶＤＦ−ＴｒＦＥ）を有することを特徴とする。
交差型素子の製造方法であって、基板上に少なくとも一の第１の電極を設ける工程と、電気的機能材料の第１の領域を前記少なくとも一の第１の電極の上方に設ける工程と、少なくとも一の第２の電極を前記少なくとも一の第１の電極、及び前記電気的機能材料の前記第１の領域の上方に設け、これにより、前記第１及び前記第２の電極が、前記電気的機能材料を前記第１及び前記第２の電極の間に有する少なくとも一の交差部を形成する工程とを有し、少なくとも二の交差部が、電気的機能材料の分離された領域を前記第１及び前記第２の電極間に有することを特徴とする。
好ましくは、第１及び第２の電極は複数形成され、更に好ましくは、それぞれの交差部においては電気的機能材料の領域が分離されており、第１及び第２の電極によって挟持される。
第２の電極を設けた後、更に、少なくとも一の第３の電極を前記第１の電極間の隙間又は前記第２の電極間の隙間に設ける工程と、前記電気的機能材料の第２の領域を、前記少なくとも一の前記第３の電極の上方であって、前記第１及び前記第２の電極の間の隙間に設ける工程と、少なくとも一の第４の電極を、前記少なくとも一の前記第３の電極の上方であって、前記第２の電極間の隙間、又は前記第１の電極間の隙間に設け、これにより、前記第３及び前記第４の電極が、前記電気的機能材料の前記第２の領域を前記第３及び前記第４の電極の間に有して交差する工程とを有し、少なくとも二の交差部が、前記電気的機能材料の分離した前記第２の領域を、前記第３及び前記第４の電極の間に有することが好ましい。このようにして、織り交ぜられた電極の配列が得られる。
この場合にも、第３及び第４の電極は複数設けられることが好ましい。更に、少なくとも一の第３の電極を設ける前に、誘電体材料の領域を、少なくとも前記第１及び前記第２の電極の部分であって、前記電気的機能材料の前記第１の領域間に露出している部分の上方に設ける工程を更に有することが好ましい。
この方法は、更に、互いに交差する電極であって、前記電気的機能材料の更なる領域を、当該交差部において当該電極間に有する電極のグループの更なる組を形成する工程を更に有する方法であって、前記電極グループの前記更なる組は、前記基板上の、互いに交差する電極のグループが既に形成された領域以外の領域の上方に形成され、前記電気的機能材料の前記更なる領域は、前記基板上の、電気的機能材料の領域が既に形成された領域以外の領域の上方に形成されることが好ましい。
更に、前記電気的機能材料の更なる領域を少なくとも一の前記第２の電極と前記電気的機能材料の前記第１の領域との両方の上方に設ける工程と、少なくとも一の更なる電極を、前記電気的機能材料の前記更なる領域の上方に設け、これにより、前記少なくとも一の前記第２の電極と、前記更なる電極とが、交差部を形成し、当該交差部において、前記電気的機能材料の前記更なる領域を、前記少なくとも一の前記第２の電極と、前記更なる電極との間に有するようにすることが好ましい。
電極と電気的機能材料の領域とが、アレイを形成する場合には、更に、保護層を前記アレイ上方に設ける工程と、上記の工程を繰り返し、更なるアレイを前記保護層上に形成する工程とを有することが好ましい。
また、保護層及びアレイを更に設けることが好ましい。少なくとも一のアレイの電極は、少なくとも一の他のアレイの電極と平行又は直交以外の角度を成すことが好ましい。
交差型素子の製造方法であって、電気的機能材料を複数の第１の電極に堆積する工程と、複数の第２の電極を、前記第１と前記第２の電極が複数の交差部を形成するように、前記電気的機能材料の上方に堆積する工程とを有し、前記電気的機能材料と前記第２の電極とが印刷工程によって堆積されることを特徴とする。なお、インクジェット印刷によって堆積を行うことが好ましい。
上記交差型素子の製造方法において、前記電気的機能材料の複数の領域を堆積する工程を更に有することが好ましい。
上記交差型素子の製造方法において、前記少なくとも一の第１の電極を基板上に印刷する工程を更に有することが好ましい。
交差型素子の製造方法であって、電気的機能材料を第１の電極の上方に堆積する工程と、濡れ特性層を前記電気的機能材料の上方に堆積する工程と、第２の電極を前記濡れ特性層の上方に堆積する工程であって、第１及び第２の電極は互いに交差する工程を有することを特徴とする。
交差型素子の製造方法であって、基板上に少なくとも一の第１の電極を設ける工程と、電気的機能材料を前記少なくとも一の第１の電極の上方に設ける工程と、少なくとも一の第２の電極を前記電気的機能材料の上方に設ける工程とを有し、前記第１及び前記第２の電極は、少なくとも一の交差部を形成し、交差部において、前記電気的機能材料を、前記第１及び前記第２の電極の間に有し、前記第１及び前記第２の電極は、互いに平行、あるいは直交する以外の角を成すことを特徴とする。
上記交差型素子の製造方法において、前記少なくとも一の第２の電極は、インクジェット印刷によって堆積されることが好ましい。
上記交差型素子の製造方法において、前記電気的機能材料は、インクジェット印刷によって堆積されることが好ましい。
上記交差型素子の製造方法において、前記少なくとも一の第１の電極は、インクジェット印刷によって堆積されることが好ましい。
上記交差型素子の製造方法において、複数の織り交ぜられた第２の電極を設ける工程を有することが好ましい。
上記交差型素子の製造方法において、少なくとも二の交差部は、前記電気的機能材料の分離された領域を、前記第１及び前記第２の電極の間に有することが好ましい。
上記交差型素子の製造方法において、それぞれの交差部は前記電気的機能材料の分離された領域を前記第１及び前記第２の電極間に有することが好ましい。
上記交差型素子の製造方法において、前記第１及び前記第２の電極は、互いに平行及び直交以外の角を成して配置されることが好ましい。
上記交差型素子の製造方法において、更に、濡らし層を、前記電気的機能材料の前記第１の領域に、前記第２の電極を堆積する前に、堆積する工程を更に有することが好ましい。
上記交差型素子の製造方法において、前記第１の電極は、ソフトリソグラフィ技術によって堆積されることが好ましい。
上記交差型素子の製造方法において、前記第１の電極は、少なくともスタンピング又はエンボシングの一方によって堆積されることが好ましい。
上記交差型素子の製造方法において、前記第１の電極は、少なくとも化学気相堆積又は熱蒸着のいずれか一によって堆積され、更にリソグラフィ技術によってパターニングされることが好ましい。
上記交差型素子の製造方法において、少なくとも前記第２の電極はＰＥＤＯＴ：ＰＳＳ水溶液を用いて印刷されることが好ましい。
上記交差型素子の製造方法において、前記電気的機能材料は、少なくとも、強誘電体材料、発光材料、及び容量性材料の一であることが好ましい。
上記交差型素子の製造方法において、前記電気的機能材料は、Ｐ（ＶＤＦ−ＴｒＦＥ）を有することが好ましい。
以上説明したような技術及びインク組成を用いることにより、単層、多層、又は織り交ぜ多層の交差部アレイを製造することが可能となる。このような製造技術によれば、交差部の電極を蒸着により形成する際のコストの問題を克服できる。更に、ポジティブデポジション技術としてインクジェット印刷を用いることにより、材料の堆積を直接観察できるようになる。このような技術は、電極をシャドウマスクを用いたデポジションで形成する場合には位置決めが非常に困難であるとわかるような、高密度の構造の形成に有用である。更に、このようにプロセス中の観察ができることによって、プラスチック基板上に素子を形成する場合においても正確な位置決めが可能となる。
以下、本発明の実施形態を、単なる実施例の形態で、添付の図面を参照しながら説明する。
本明細書において、「電気的機能材料」の語は、アレイ素子における材料であって所望の電気的効果を奏する材料、すなわち、強誘電体材料、発光材料、容量性材料、及び半導体材料等を示すことを意図している。しかしながら、電極その他の、所望の電気的特性を有する材料をも示すことができる。
本発明の一の側面では、強誘電体メモリ素子等のアレイ素子はインクジェット堆積技術を用いて全て製造することができるか、又は少なくともインクジェット技術を用いて電気的機能材料（例えば、強誘電体材料等）及び上部電極を印刷可能である。特に、従来の技術と異なり、本発明のこの側面では、インクジェット印刷を電気的機能材料のパターニングに用いることができる。更に、スピンコーティングによる場合も、他の技術による場合も、製造工程において平坦化を行う必要がない。
このように、従来の層毎にリソグラフィを行うことに基づく製造技術（ＣＭＯＳ技術において行われるような）と比較して、本発明のインクジェット印刷製造方法によれば、層平坦化のような技術の必要性が克服される。これにより、材料の数及びその準備、また、成膜工程の数をも低減できる。
本発明に係るインクジェット印刷によって実現される交差部アレイ（以下、単にアレイという）の基本的な構造の平面図を図３に示す。簡単に言えば、図３のアレイは基板１０００（図２参照）上に配置された複数の底部電極１００を有している。それぞれの底部電極１００は、基板１０００上に設けられたコンタクトパッド１１０にそれぞれ接続されている。強誘電体材料１５０の領域はそれぞれの底部電極１００上に間隔を置いて設けられている。複数の上部電極２００は底部電極１００と直角に配置されており、それぞれの強誘電体材料１５０の領域がそれらの交差部に、且つ底部電極１００及び上部電極２００の間に配置されている。
以下、インクジェット印刷によってこのような素子を実現するための製造工程について説明する。始めに、基板１０００表面又は基板１０００の上に付与された材料の上での液滴の本来の接触角を本質的に用いて線路の幅寸法を画定する「フリーフォーマット」のインクジェット印刷工程により、底部電極１００を形成できる。線路幅は表面上に印刷された材料が示す接触角に反比例する。フリーフォーマット技術は、インクジェット印刷する線路を画定するために予備パターニングを必要としないため、非常に有用であり、また、膜を素子上に塗布するだけで良く、直接インクジェット印刷できる多層構造に本質的に応用可能である。層間の予備パターニングの位置合わせ（フォトリソグラフィには必要である）の必要性は、この処理により回避される。
底部電極１００をインクジェット印刷する際に用いられる溶液に対する基板１０００の濡れ性によっては、基板１０００表面への直接印刷のみで底部電極１００を基板１０００表面上に要求どおりに画定できないこともある。インクジェット印刷する線路の濡れ特性を調節するために、基板１０００表面を表面「濡らし」層で覆う必要がある場合も少なくない。なお、「濡らし層」の語は、本明細書においては濡れ性を調節する層を意味すること、従って濡れ性を増加する層及び濡れ性を減少する層の両者を含むことを意図している。ＰＥＤＯＴ：ＰＳＳ等の水性導電性材料、及びガラスやポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）等の基板１０００を例にとれば、印刷可能な導線の基板１０００上での異なる濡れ性を得ることができる。ＰＶＰ等の親水性物質の薄膜を用いることにより、スピンコーティングされた膜から一様な濡れ性を得ることができる。あるいは、濡らし材料を基板１０００上の必要な箇所にインクジェット印刷してもよい。これにより、規則性の高い印刷線路を得ることができる。このことは、いかなる水性導電性材料を用いても実現可能である。溶液に対する基板１０００の濡れ性が許容できる箇所には、濡らし層を設ける必要はないことは言うまでもない。
図３に示すコンタクトパッド１１０はインクジェット印刷してもよく、また、金属蒸着等の前工程で予備パターニングされた接点であってもよい。
底部電極１００を堆積した後、線路から残留溶媒を除去するため、又は線路の導電性の増加を助長するために、乾燥工程又はアニーリング工程が必要となるであろう。この工程で用いられる温度は、材料に応じて異なる。通常は、可撓性基板へのインクジェット印刷については、１５０℃の上限温度が許容できる。
電極のアニーリング工程を行った後、強誘電体材料（以下、強誘電体層ともいう）１５０（多くの異なる領域の形態で）を堆積する。高分子強誘電体Ｐ（ＶＤＦ−ＴｒＦＥ）（以下、Ｐ（ＶＤＦ−ＴｒＦＥ）という）の例では、この材料は多くの溶液からインクジェット印刷可能である。溶媒への高い溶解性とは別に、インクジェット印刷に用いる溶媒を選択する上で、沸点（すなわち、溶媒の蒸気圧）が重要なパラメータである。このような工程でＰ（ＶＤＦ−ＴｒＦＥ）を印刷するための主要な溶媒は、それぞれの沸点が２２５℃及び２０２℃であることから、１，３−ジメチル−２−イミダゾリジノン（ＤＭＩ）及び１−メチル−２−ピロリジノン（ＮＭＰ）である。シクロヘキサン（沸点１６８℃）、１−アセチル−１−シクロヘキサン（沸点２０１℃）、及びベンジルアセトン（沸点２３５℃）等の他の溶媒も適合する候補となり得る。それぞれの強誘電体層１５０は１滴のインクジェット塗布材料で形成されることが好ましい。
強誘電体層１５０の堆積を行った後、残留溶媒の除去を行う必要があるであろう。インクジェット印刷に用いられる溶媒は通常より高い乾燥温度を有し、印刷工程により長い期間を必要とする場合がある。インクジェット印刷の際に多少の乾燥は行われるが、乾燥した膜の実現を確実にするために、加熱による主溶媒の更なる除去が必要となるであろう。これは試料をホットプレート上で加熱（２−ブタノン中から形成される膜では、６０℃で２０分間加熱すれば十分）することによって行われる。更に、材料の結晶化作用によって材料の強誘電性を増加させるために、試料のアニーリングを行ってもよい。材料の秩序化によるかかる増加を達成するためには、１４０℃で１時間のアニーリングを行えば十分である。
次に、上部電極２００を堆積する。しかしながら、上述したように、そのままのＰ（ＶＤＦ−ＴｒＦＥ）表面上では、水性導電体の接触角が高い接触角を示す。ＰＶＰ濡らし層（再び１０ｎｍ程度の厚さである）をインクジェット印刷又はスピンコーティングで形成することができる。スピンコーティングによってＰＶＰ濡らし層を形成するための溶媒としては、エタノール又はイソプロパノールを用いることができる。それぞれのＰＶＰ領域をそれぞれの電気的機能領域にインクジェット印刷する場合には、低蒸気圧の溶媒が必要である。ベンジルアルコール（沸点２０５℃）等の溶媒を印刷可能なインクの作成に用いることができる。
ＰＶＰ濡らし層はそれぞれの強誘電体層１５０の領域の上（スピンコーティングにより堆積した場合には、更に基板１０００表面上にも）に連続しているため、上部電極２００を個々の強誘電体層１５０とＰＶＰ濡らし層との積層の上に堆積させることができ、これにより、強誘電体キャパシタ構造が完成する。
あるいはその代替として、疎水性表面との接触角を減少させるために、トリトンＸ界面活性剤等の表面張力低下剤を水性溶液に添加してもよい。
本発明に係る単純アレイは従来のＣＭＯＳ型の方法（図２（ａ））及び本発明のインクジェット印刷（図２（ｂ））により製造できるが、それらの比較を図２に示す。図２（ａ）には素子構造の多層状態を示し、ここでは、底部電極１１００は基板１０００上に堆積され、リフトオフ技術やエッチングによってパターニングされる。同様の技術が強誘電体層１１５０についても採用される（この場合には、無機のセラミックが用いられる）。上部電極１２００を正常に堆積するためには、パターニング工程に加えて、誘電体層１３００が必要である。上部電極１２００を堆積する前に滑らかで平坦な表面を実現するために、誘電体層１３００（二酸化ケイ素等の材料が一般的）も化学機械研磨によって平坦化しなければならない。更に、層間接続部１２１０を強誘電体層１１５０にパターニングすることも必要であろう。このような製造方法によれば、それぞれの材料の層が互いに縦方向に分割された、純粋に縦型の構造となる。この種の製造方法の制限、及び以降の層に対する必要条件のため、所望の構造が制約を受け、また、製造に多くの費用がかかる。
図２（ｂ）に示す素子構造は、図２（ａ）の構造と同一の機能を実現するアレイのものである。図からわかるように、上部電極２００（左から右に走っている）は、交差部の中間位置において底部電極１００（紙面の中に向かって走っている）と縦方向のレベルが同一であり、従って前述したように、「横方向」積層素子となっているので、構造の平坦化は必要ない。このような素子の製造方法は、従来の感覚の多層素子を、必要に応じて横方向に形成できることを意味している。このパターニング技術は、多層素子のための厳格な製造工程（及び付随する要求事項）にこだわることなく、異なる機能素子を必要に応じて基板１０００上の同一のレベルに形成できることを意味している。
異なる機能材料を任意の順序及び位置に印刷することが可能であるため、集積化や配線を任意の時期に形成できる。この製造工程は、素子のどの一の縦方向のレベルにおいても唯一の材料しか堆積できない従来のＣＭＯＳ型製造工程におけるものより柔軟性が高い。
印刷によるアレイの密度を高めるために、多重アレイ、横方向積層構造を形成してもよい。これは、印刷による強誘電体層１５０の横方向の寸法が、底部電極１００の横方向のピッチよりも大きい場合には、好ましいであろう。印刷された強誘電体層１５０の一つの液滴の上に二つの交差部を形成するのではなく、第２のアレイを第１のアレイ上に形成して、織り交ぜ構造とすることができる。「コーヒーの染み」効果と呼ばれる乾燥現象により、印刷された液滴の断面形状は一定の厚さとはならない。従って、印刷された強誘電体層１５０の一つの液滴を用いて二つの交差部を形成した場合には、強誘電体層１５０の厚さの差のために、その二つは同一の特性を有しないかもしれない。一つの交差部につき一つの印刷液滴を用いる織り交ぜ構造によれば、このような問題を克服できる。織り交ぜ構造によれば、インクジェット印刷によって達成可能な最大の解像度を実現できる。
本発明によって得られる横方向構造によれば、第一にいかなる平坦化をも行うことなく、また、素子構造全体にわたる保護層を設けることなく、強誘電体層を挟んだ第１及び第２の電極の更なる組を交差部分に形成可能となる。特に、本発明によれば、複数の第１の電極と、この第１の電極と直角をなし、第１電極と交差する複数の第２の電極と、それぞれの交差部における第１及び第２の電極のそれぞれの間にある強誘電体層の別々の領域とによって第１のサブアレイが形成されているという構造が得られる。このようなサブアレイは、図３に示すアレイと類似している。その後、平坦化を行うことなく、素子の第２のサブアレイが設けられる。具体的には、第２のサブアレイは第１のサブアレイの直上に設けられるのではなく、第１のサブアレイの第１の電極間、第２の電極間、及び強誘電体層の領域間の隙間に設けられる。第３以降のサブアレイは、その後必要に応じて、やはり平坦化を行うことなく残りの隙間に形成される。このようにして、異なるサブアレイ及びサブアレイ内の異なる層が基板から等しい距離に存在しうる、「横方向」素子構造が実現される。
図４にこのような織り交ぜアレイ構造の製造工程を示す。図４（ａ）には図３に示す単層のアレイの平面図を示すが、アレイの中間位置には、追加される上部及び底部の接点１３０，２３０の組が示されている。図４（ｂ）には図４（ａ）の一部の断面を概略断面図として示してある。具体的には、底部電極１００と上部電極２００との間に強誘電体層１５０の液滴が示されている。
第２サブアレイ用の底部電極１２０を形成するために、図５に示すように、第１のサブアレイの底部電極１００、上部電極２００の残りの露出領域上に誘電体材料としての誘電体層１６０を堆積する。図５（ｂ）の概略断面図には、強誘電体層１５０の液滴の左及び右の誘電体層１６０の二つの液滴１６０ａ，１６０ｃが強誘電体層１５０の液滴と同一のレベルにある様子を示してある。
これとは逆に、図５（ａ）の平面図において強誘電体層１５０の液滴の上下にある二つの誘電体層１６０の液滴１６０ｂ，１６０ｄは、上部電極２００上に堆積されているため、少なくとも部分的に、強誘電体層１５０の液滴より高い位置にある。
この誘電体層１６０は多くの材料から選択することが可能である。いくつかを例示すれば、ポリビニルフェノール、ポリメチルメタクリレート、ポリスチレン、ポリイソブチレン、ポリイミド、及びベンゾシクロブテン等である。上記に例示の材料は全てインクジェット印刷可能な溶媒によって溶解可能（又は処理可能）である。アルコール、ケトン、及び極性又は無極性の有機溶媒（ある材料に全てが使用できるわけではない）等の溶媒も、インクジェット印刷可能な溶液の作成に利用可能であろう。誘電体層１６０は、インクジェット印刷によって堆積することが好ましい。しかしながら、スピンコーティングによって誘電体膜を形成することも可能である。また、図５では上部電極２００及び底部電極１００の露出している部分が全て誘電体により覆われているが、サブアレイとしての第１及び第２の電極（底部電極１００及び上部電極２００）の露出部の内、その上に更に電極が印刷される部分が覆われていればよい。
誘電体層１６０が堆積され、乾燥した後、図６に示すように、次のアレイ用の底部電極１２０を印刷してもよい。この場合も、強誘電体層１５０上に電極を堆積する場合と同様に、例えば上記に示したリストからの材料の選択によっては、誘電体層１６０の上面に濡らし層が必要となるかもしれない。例えば、ポリメチルメタクリレート、ポリイソブチレン、及びポリスチレン等の誘電体層１６０は、水性導電性材料に対する濡れ性が比較的劣っている。この場合には、上述のとおり、誘電体層１６０に加えて親水性の層が必要となる。しかしながら、これらの無極性の誘電体層１６０は、無極性有機溶媒ベースの導電性材料に対して強い濡れ性を示す。従って、それらを用いる場合には濡らし層は必要ないであろう。この場合にも、必要な濡らし材料を必要な箇所にインクジェット印刷によって堆積することが好ましい。しかしながら、濡らし層はスピンコーテイングによって形成してもよい。
強誘電体層１５１の第２の領域を図７に示す位置に堆積する。この場合も、図８に示す上部電極２２０に印刷に先立って濡らし層が必要となる場合があるが、これによって、横方向に織り交ぜられた二重のアレイが完成する。この横方向に織り交ぜられた二重のアレイは、第１のサブアレイ（底部電極１００、強誘電体層１５０、上部電極２００）と、第２のサブアレイ（底部電極１２０、強誘電体層１５１、上部電極２２０）とを有し、第１のサブアレイは第２のサブアレイと織り交ぜられており、少なくともいくつかの部分は縦方向に同一のレベルに配置されている。
電極１００，１２０，２００、及び２２０のピッチと、強誘電体層１５０，１５１及び誘電体層１６０のサイズとによっては、第３及びそれ以降のサブアレイを積層して、高密度の横方向織り交ぜ配列を形成することができる。
３つのサブアレイを有し、横方向に織り交ぜられた三重アレイ構造を形成する例を図１３〜図２１に示す。図１３は第１及び第２のサブアレイ用の底部電極１００及び上部電極２００のコンタクトパッド１１０，１３０，２１０、及び２３０を有する点において図４と同様であるが、本図の場合底部電極２００は紙面の上部から底部へ走っており、また、上部電極１００は紙面左から右へ走っている。更に、図１３には第３のサブアレイ用のコンタクトパッド１４５，２５０が含まれている。
図１４において、誘電体層１６０は連続した３つの液滴として堆積されており、第１のサブアレイを第２のサブアレイから絶縁している。この例では、３つの液滴は直線状に堆積されている。誘電体層１６０は短い線路を印刷してもよく、異なる数の液滴を堆積してもよく、異なるパターンを用いてもよく、又はスピンコーティングにより誘電体層１６０を堆積してもよいことは言うまでもない。
図１５には第１のサブアレイの底部電極２００に平行な第２サブアレイの底部電極２２０を示す。しかしながら、他の例と同様に、第２のサブアレイの底部電極２２０を第１のサブアレイの上部電極１００と平行に設けてもよいことに留意する必要がある。
図１６には堆積された強誘電体層１５１の第２の液滴を示す。図１７には堆積され、コンタクトパッド１３０に接続された第２のサブアレイの上部電極１２０を示す。図１８には第２と第３のサブアレイを分離するために、誘電体層１６０と同様にして堆積された誘電体層１６１を示す。また、図１９〜図２１には、底部電極２４０、強誘電体層１５２、及び上部電極１４０を有するように堆積された第３のサブアレイを示す。
単層のアレイ構造、又は二重（又はそれ以上）の織り交ぜアレイ構造が完成した後、保護膜を堆積して工程を繰り返すことにより、アレイを更に追加することができる。このような例を図９に示す。特に、図９には更に二重の横方向織り交ぜアレイを図４に示す構造と類似の構造の上に形成するために、基板１０００上に設けられた追加のコンタクトパッドの組１３５，２３５を示す。この追加のコンタクトパッドの組１３５，２３５は、第１のアレイに用いられているコンタクトパッドの組１１０，１３０，２１０、及び２３０とアレイを隔てて反対の側に設けられる。
図４の横方向織り交ぜアレイが完成した後、図９に示すように、保護層３００を設ける。このような保護層３００はインクジェット印刷された材料の多くの層により生じた素子形状における表面の凹凸を減少させ、また、下部に形成されているアレイからの電気絶縁性を確保する。このような保護層３００は、必要に応じて、インクジェット印刷又はスピンコーティングにより堆積することができる。このアレイは素子中の個々の交差部と比べて大規模な構造体であり、また、コンタクトパッドの組はアレイと重ならない位置にあるので、保護層３００を堆積する際に要求される精度の程度は比較的低い。従って、このような技術は重大な困難性を生じることがなく、また、重大なコストへの影響も生じない。
続いて、図１０に示すように、底部及び上部電極がパッドの組１３５，２３５にそれぞれ接続された更なる横方向織り交ぜアレイを、図４に最初に示した方法と同一の方法で堆積することができる。
必要なメモリサイズを作成するために、保護層３００を堆積して更なるアレイを形成するという、この工程を必要なだけ繰り返すことができる。このような手順により、メモリチップの横方向のサイズを効率的に縮小することができる。織り交ぜアレイ用にここに示した素子の製作の例は、重畳したアレイ構造やそのアレイ内の他のいかなる位置や角度にも適用することができる。
更なる例として、図２２〜図４６に三重のアレイを有するメモリ素子の段階的な製造過程を示す。それぞれのアレイは第１及び第２のサブアレイを有する二重のアレイである。
具体的には、図２２には第１のアレイ用のコンタクトパッドの組１１０ａ，１３０ａ，２１０ａ、及び２３０ａ、第２のアレイ用のコンタクトパッドの組１１０ｂ，１３０ｂ，２１０ｂ、及び２３０ｂ、第３のアレイ用のコンタクトパッドの組１１０ｃ，１３０ｃ，２１０ｃ、及び２３０ｃを示す。
図２３〜図３０には第１のアレイの堆積を示す。具体的には、図２３には第１のアレイの第１のサブアレイ用の底部電極１００ａの堆積を示す。図２４には第１のサブアレイの強誘電体層１５０ａの堆積を示す。図２５には第１のサブアレイの上部電極２００ａの堆積を示す。図２６には第１及び第２のサブアレイを分離するための第１のアレイの誘電体層１６０ａの堆積を示す。図２７には第１のアレイの第２のサブアレイの底部電極１２０ａの堆積を示す。図２８には第２のサブアレイの強誘電体層１５１ａの堆積を示す。図２９には第２のサブアレイの上部電極２２０ａの堆積を示す。図３０には第１及び第２のアレイを分離するための第１の保護層３００ａの堆積を示す。
図３１〜図３８には第２のアレイの堆積を示す。具体的には、図３１には第２のアレイの第１のサブアレイ用の底部電極１００ｂの堆積を示す。図３２には第１のサブアレイの強誘電体層１５０ｂの堆積を示す。図３３には第１のサブアレイの上部電極２００ｂの堆積を示す。図３４には第１及び第２のサブアレイを分離するための第２のアレイの誘電体層１６０ｂの堆積を示す。図３５には第２のアレイの第２のサブアレイの底部電極１２０ｂの堆積を示す。図３６には第２のサブアレイの強誘電体層１５１ｂの堆積を示す。図３７には第２のサブアレイの上部電極２２０ｂの堆積を示す。図３８には第２及び第３のアレイを分離するための第２の保護層３００ｂの堆積を示す。
最後に、図３９〜図４６には第３のアレイの堆積を示す。具体的には、図３９には第３のアレイの第１のサブアレイ用の底部電極１００ｃの堆積を示す。図４０には第１のサブアレイの強誘電体層１５０ｃの堆積を示す。図４１には第１のサブアレイの上部電極２００ｃの堆積を示す。図４２には第１及び第２のサブアレイを分離するための第３のアレイの誘電体層１６０ｃの堆積を示す。図４３には第３のアレイの第２のサブアレイの底部電極１２０ｃの堆積を示す。図４４には第２のサブアレイの強誘電体層１５１ｃの堆積を示す。図４５には第２のサブアレイの上部電極２２０ｃの堆積を示す。図４６には第３のアレイを絶縁するための第３の保護層３００ｃを必要に応じて堆積する様子を示す。
上部及び底部の電極を互いに角度を有して堆積することには、より多くの織り交ぜられたアレイを保護層を用いることなく堆積できるという利点と、交差部の面積を調節し増加することができるという利点とがある。例えば、上部及び底部の電極のそれぞれの幅をＷであり、上部及び底部の電極の成す角がθである場合には、交差部における面積はＷ２／ｓｉｎθとなる。上部及び底部の電極に角度をつけて配置することの利点は、従って、多層構造に対する解決策を与えるだけでなく、交差部の面積を増大することでもあり、これによりそれぞれの強誘電体キャパシタの切替え電荷を増加させることができる。
素子全体のサイズ及び複雑さを低減する他の素子形成方法は、交差型素子において「共有」の底部及び上部電極を用いることである。このような素子の断面及び平面図を図１１に示す。図１１には底部電極ＢＥと上部電極ＴＥとが強誘電体層ＦＥによって分割され、これによって一組の交差部が形成される様子を示してある。更に、他の組の電極ＢＥ’を用いることにより、上部電極ＴＥが第２の強誘電体層ＦＥ’を有する第２の組の交差部の電極としても作用することができる。このような構造を駆動する方法の一つは、ＴＥに固定した電位を保持し、従来のセルの単一の組の電極の場合と同様に、ＢＥ及びＢＥ’の電位を正又は負に掃引することである。
濡らし層及び誘電体層をスピンコーティングやその他の適切な方法により堆積することは可能であるが、アレイの形成はインクジェット印刷に基づく技術についてのみ説明した。この技術は複雑な製造装置を必要とせず、また、製造工程において基板を異なる装置間で入れ替える必要もなく、素子を完全に溶液から製造することが可能であるため、製造コストを低減する最も効率のよい方法と見られている。
しかしながら、蒸着やリソグラフィ等の従来の工程と、インクジェット印刷を用いた工程とを組み合わせて電極を形成することも考えられる。このような場合には、このようなリソグラフィに基づく技術によって形成された底部電極の組は、必要なリソグラフィ工程が一つだけであり、素子のコストの観点から許容できるものである。上部電極をインクジェット印刷により形成できるため、マスクアライナによるこれらのパターンの位置合わせは必要ない。更に、製造工程中の装置間の移動も最小限である。
リソグラフィによって形成された電極の組と、インクジェット印刷によって形成されたものとを組み合わせることにより、フリーフォーマットのインクジェット印刷単独の場合より高い交差部の解像度を得ることができる。図１２にはこのような素子の構造を示し、底部電極３１００がリソグラフィによって画定されている。強誘電体材料３１５０の領域は、それぞれの領域が全ての底部電極３１００を覆うように、インクジェット印刷されている。強誘電体材料３１５０の領域を、全てではなく複数の底部電極３１００を覆うように堆積してもよいことは言うまでもない。それぞれの強誘電体材料３１５０の領域上には、一つの上部電極２００がインクジェット印刷されている。上部電極２００はインクジェット印刷されているので、その線幅はフォトリソグラフィによって画定された底部電極３１００の線幅より広い。従って、底部電極３１００はより高密度に詰め込まれ、より多くの電極を形成できる。このようにして、インクジェット印刷された一つの上部電極２００とリソグラフィにより画定された底部電極３１００とによって、純粋にインクジェット印刷のみによる場合よりも多くの交差部を形成することができる。インクジェット印刷された一連の強誘電体材料３１５０の外観を図示してあるが、このとおりである必要はなく、スピンコーティングされた膜を用いることも可能である。上述したとおり、アレイを形成するために、強誘電体材料３１５０と上部電極２００との間に濡らし層が必要な場合がある。
更なる置き換え、又は追加として、コンタクトパッドをリソグラフィ技術、スタンプ、マイクロエンボシング、フラッド印刷等の任意の適した技術により予め形成し、電極をインクジェット印刷して、コンタクトパッドと接続してもよい。
要するに、インクジェット印刷という柔軟性の高いパターニング工程を追加することにより、本発明は種々の基板上で用いることができ、また、必要なアレイの解像度の要求に合わせるように調節することができる。
本発明は多数の交差部のアレイを横方向及び縦方向に積層された状態で形成できる技術を提供するものである。この技術の効果は、通常の環境条件において材料を液相から堆積することによって、低コストで信頼性の高い交差部アレイを製造可能なことである。後の材料に適するように調整した濡らし層を用いることにより、上記の材料を用いて、多数の異なる基板材料の上に素子を形成することができる。
以上の説明は例示のみを目的として行われたものであり、当業者であれば、本発明の技術的範囲を逸脱することなく変形が可能であることが理解されるであろう。
特に、本発明は強誘電体メモリに関連して説明した。しかしながら、電気的機能材料は強誘電体に限られず、交差型素子の用途に適した他の、又は追加の特性を有していてもよい。例えば、電気的機能材料は発光材料であってもよく、また、交差型素子はＬＥＤやＯＬＥＤディスプレイ又は光起電素子であってもよい。または、電気的機能材料は交差部においてキャパシタを形成するのに適した材料であってもよい。なお、二つ又はそれ以上の異なる電気的機能材料を一つの交差型素子内に用いてもよい。
強誘電体アレイ素子の概略を示す図。 （ａ）は従来のＣＭＯＳ型技術を用いて製造された交差部構造の概略を示す図、（ｂ）は本発明によって製造される交差部構造の概略を示す図。 本発明に係るアレイ素子構造の基本構成の概略を示す図。 本発明に係る更なるアレイ素子構造の製造方法を示す図。 本発明に係る更なるアレイ素子構造の製造方法を示す図。 本発明に係る更なるアレイ素子構造の製造方法を示す図。 本発明に係る更なるアレイ素子構造の製造方法を示す図。 本発明に係る更なるアレイ素子構造の製造方法を示す図。 本発明に係る更なるアレイ素子構造の製造方法を示す図。 本発明に係る更なるアレイ素子構造の製造方法を示す図。 本発明の更なるアレイ素子構造の概略断面図。 本発明に係る更なるアレイ素子構造の基本構成の概略を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。 本発明に係るアレイ素子構造の更なる製造方法を示す図。
符号の説明
１００…底部電極、１１０，１３０，２１０，２３０…コンタクトパッド、１５０…強誘電体層、２００…上部電極。

Claims (18)

  1. 交差型素子であって、
    複数の第１の電極と、
    前記第１の電極と交差する複数の第２の電極と、
    前記第１及び前記第２の電極の間に設けられた電気的機能材料の複数の領域とを有し、
    少なくとも二の交差部が、電気的機能材料の分離された領域を前記第１及び前記第２の電極間に有する交差型素子。
  2. 請求項１に記載の交差型素子において、それぞれの交差部は前記電気的機能材料の分離された領域を前記第１及び前記第２の電極間に有する交差型素子。
  3. 請求項１又は２に記載の交差型素子において、更に、
    前記第１の電極間又は前記第２の電極間の隙間に配置され、前記第１又は前記第２の電極から電気的に絶縁された複数の第３の電極と、
    前記第２の電極間又は前記第１の電極間の隙間に配置され、前記第１又は前記第２の電極から電気的に絶縁され、前記複数の第３の電極と交差する複数の第４の電極と、
    前記第３と前記第４との電極の交差部であって、前記第１の電極間の隙間、前記第２の電極間の隙間、及び前記電気的機能材料の前記第１の領域間の隙間における前記電気的機能材料の複数の第２の領域とを有し、
    少なくとも二の交差部が、前記電気的機能材料の分離された領域を前記第１及び前記第２の電極間に有する交差型素子。
  4. 請求項３に記載の交差型素子において、前記第３及び前記第４の電極は、前記第３及び第４の電極の交差部のそれぞれと前記第１及び前記第２の電極の交差部との間に配置された誘電体材料によって、前記第１及び前記第２の電極と電気的に絶縁されている交差型素子。
  5. 請求項３又は４に記載の交差型素子において、更に
    互いに交差する電極であって、前記電気的機能材料の更なる領域を、当該交差部において当該電極間に有する電極のグループの更なる組と、
    前記電極グループの前記更なる組は、前記基板上の、互いに交差する電極のグループが既に形成された領域以外の領域の上方に形成され、
    前記電気的機能材料の前記更なる領域は、前記基板上の、電気的機能材料の領域が既に形成された領域以外の領域の上方に形成される交差型素子。
  6. 請求項１乃至５のいずれか一項に記載の交差型素子において、更に、
    前記第２の電極及び前記電気的機能材料の前記第１の領域の両方の上方に設けられた、前記電気的機能材料の更なる領域と、
    前記電気的機能材料の前記更なる領域の上方に設けられた更なる電極とを有し、これにより、前記第２の電極と前記更なる電極とが、前記電気的機能材料の前記更なる領域を挟持する交差部を形成する交差型素子。
  7. 請求項１乃至６のいずれか一項に記載の交差型素子において、前記電極と前記電気的機能材料の前記領域とをアレイと称し、更に、
    前記アレイ上方に設けた保護層と、
    前記保護層の上方に形成された更なるアレイとを有する交差型素子。
  8. 請求項７に記載の交差型素子において、更なる保護層とアレイとを更に有する交差型素子。
  9. 請求項７又は８に記載の交差型素子において、少なくとも一の前記アレイの前記電極は、少なくとも一の他の前記アレイの電極と平行又は直交以外の角度を成す交差型素子。
  10. 交差型素子であって、
    第１の電極の上方の電気的機能材料と、
    前記電気的機能材料の上方の濡れ特性層と、
    前記濡れ特性層の上方の第２の電極とを有し、第１及び第２の電極は互いに交差する交差型素子。
  11. 交差型素子であって、
    少なくとも一の第１の電極を有する基板と、
    前記少なくとも一の第１の電極の上方の電気的機能材料と、
    前記電気的機能材料の上方の少なくとも一の第２の電極とを有し、
    前記第１及び前記第２の電極は、少なくとも一の交差部を形成し、交差部において、前記電気的機能材料を、前記第１及び前記第２の電極の間に有し、
    前記第１及び前記第２の電極は、互いに平行、あるいは直交する以外の角を成す交差型素子。
  12. 請求項１乃至１０のいずれか一項に記載の交差型素子において、前記第１及び前記第２の電極は、互いに平行又は垂直以外の角度を成している交差型素子。
  13. 請求項１乃至９、請求項１１のいずれか一項に記載の交差型素子において、更に、前記電気的機能材料と前記第２の電極との間に、濡らし層を有する交差型素子。
  14. 請求項１１又は１２に記載の交差型素子において、少なくとも二の交差部は、前記電気的機能材料の分離された領域を、前記第１及び前記第２の電極の間に有する交差型素子。
  15. 請求項１乃至１４のいずれか一項に記載の交差型素子において、前記電気的機能材料の前記それぞれの領域は、複数の前記第１の電極上に設けられ、単一の前記第２の電極が前記電気的機能材料のそれぞれの領域上に設けられた交差型素子。
  16. 請求項１乃至１５のいずれか一項に記載の交差型素子において、少なくとも第２の電極はＰＥＤＯＴを有する交差型素子。
  17. 請求項１乃至１６のいずれか一項に記載の交差型素子において、前記電気的機能材料は、少なくとも、強誘電体材料、発光材料、及び容量性材料の一である交差型素子。
  18. 請求項１乃至１７のいずれか一項に記載の交差型素子において、前記電気的機能材料は、Ｐ（ＶＤＦ−ＴｒＦＥ）を有する交差型素子。
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