JPH06204424A

JPH06204424A - 強誘電体集積回路

Info

Publication number: JPH06204424A
Application number: JP5243289A
Authority: JP
Inventors: Bruce E Gnade; イー．グナーデブルース; Russell F Pinizzotto; エフ．ピニゾットラッセル; Christopher L Littler; エル．リットラークリストファー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-09-30
Filing date: 1993-09-29
Publication date: 1994-07-22
Also published as: US5487031A; US5375085A

Abstract

(57)【要約】【目的】超高密度のメモリセルデバイスを実現するた
めの強誘電体三次元集積回路を得る。【構成】本強誘電体集積回路では導電ラインの第１層
（１４）が絶縁性ベース層（１０）を覆って形成されて
いる。導電ラインの第１層（１４）を覆って第１の強誘
電体層（１６）が形成される。第１の強誘電体層（１
６）を覆って導電ラインの第２層（１８）が形成され、
導電ラインの第２層（１８）中の各導電ラインが導電ラ
インの第１層（１４）中の導電ラインに対して直交する
ようにされる。導電ラインの第１および第２層（１４お
よび１８）中の選ばれた導電ライン上へ供給された電位
は、選ばれた導電ラインの交差点間の第１の強誘電体層
（１６）のエリアを分極させる。複数の層が積層されて
三次元的な強誘電体集積回路が構築される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的には電子回路に関
するものであり、更に詳細には三次元的な強誘電体集積
回路とそれを製造する方法とに関するものである。

【０００２】

【従来の技術】ランダムアクセスメモリすなわちＲＡＭ
は集積化された電子システムの基本的な構築ブロックと
なってきている。多くの応用において、メモリ密度の最
大化は、例えば、電力や空間の制約が厳しい状況におい
て非常に重要な課題である。従って、ＲＡＭ密度を増大
させようとする要求は益々高まっている。

【０００３】理論的には、ランダムアクセスメモリの密
度はメモリセルの層をメモリセルの他の層の上へ構築し
て、三次元的な（３Ｄ）ＲＡＭを形成することによって
増大させることが可能である。しかし、例えばシリコン
やガリウム砒素技術を用いたランダムアクセスメモリの
ための従来の集積回路技術では、メモリセルは電荷を蓄
積するコンデンサーへの電流の流れに対するスイッチと
して働くトランジスタで構成されている。そのようなト
ランジスタを作製する場合、ドーピング分布、損傷の除
去、および導体膜堆積は高温において行われ、その結
果、ドーパントの拡散が発生する。従って、第１のメモ
リセルの層を覆って第２の層を作製することは、前記第
１の層に回復不能の損傷を与える恐れがある。更に、第
３の層は第１および第２の層に対して損傷を与えること
になろう。

【０００４】更に、例えば神経回路網、スマートメモ
リ、あるいはファジー論理等に基づく進歩した処理シス
テムの到来によって、メモリチップの機能性に対する要
求も増大してきている。例えば、既存のニューロンモデ
ルの組み込みに関して、主たる未解決の問題は、単一の
ニューロン様の要素へ結合する重み付けされた非常に数
多くの入力を含む簡単な積分方式を実現することに関す
るものである。この問題は部分的には、メモリ位置間で
の漏話を許容する、ランダムアクセスメモリによって解
決できる。既存のＲＡＭはこの問題、あるいは関連する
問題に対して解答を与えるものではない。

【０００５】従って、３−Ｄ構造を許容することによっ
てメモリ密度を増大させた集積回路に対する需要が発生
する。更に、進歩した処理システムにおける応用のため
の、メモリ位置間での漏和を許容する集積回路に対する
需要が発生する。

【０００６】

【発明の概要】本発明の教えるところに従えば、従来技
術のデバイスに付随する欠点や問題点を本質的に解消も
しくは低減化する強誘電体集積回路が提供される。特
に、絶縁性のベース層が与えられ、それの上に導電ライ
ンの第１層が形成される。次に第１の強誘電体層がこの
導電ラインの第１層を覆って形成される。この第１の強
誘電体層を覆って導電層の第２層が形成され、前記導電
ラインの第２層の導電ラインの各々は前記導電ラインの
第１層の導電ラインに直交している。導電ラインの前記
第１と第２の層中の選ばれた導電ラインに供給される電
位は、前記選ばれた導電ラインの交差点間の前記強誘電
体層のエリアを分極化する。

【０００７】本発明の別の実施例においては、既述のよ
うなメモリセルの複数個の層がそれぞれ他の層の上に積
層され、三次元的な強誘電体集積回路を提供する。

【０００８】本発明の重要な技術的な特長は、メモリセ
ルの層をメモリセルの他の層の上へ積層して三次元的な
ランダムアクセスメモリを形成することができるため、
ランダムアクセスメモリ回路の大幅に進歩した密度が実
現できるという事実である。

【０００９】本発明の別の１つの技術的な特長は、本発
明の強誘電体集積回路のメモリセル間の双極子から双極
子への相互作用が制御されて、神経回路網等の進歩した
処理システム中に使用できることであろう。

【００１０】本発明および本発明の特長をより完全に理
解するために、以下に図面を参照しながら詳細な説明を
行う。図面においては、同様な特徴を指し示すために同
じ参照符号を付した。

【００１１】

【実施例】本発明の好適実施例が図１ないし図７に示さ
れ、それぞれの図面においては同様な部品、対応する部
品を示すために同じ参照符号が使用されている。

【００１２】本発明は、導電性薄膜と強誘電体薄膜とを
交互に堆積させることによって、強誘電体集積回路（”
ＦＥＩＣ”）および三次元的強誘電体集積回路（”３−
ＤＦＥＩＣ”）を作製することを含んでいる。これらの
デバイスは導電層間に強誘電体分域（ドメイン）を定義
することによって動作する。そのようなＦＥＩＣの用途
としては、以下に述べるように、ランダムアクセスメモ
リシステムや進歩した処理システムが含まれる。

【００１３】図１ａと図１ｂは本発明の教えるところに
従って構築されたＦＥＩＣの第１のメモリセル層の模式
的な表現である。図示されたように、基板１０が提供さ
れ、それの上に絶縁層として誘電体膜１２が形成され
る。基板層１０は、例えば、もしメモリセルにアクセス
するための読み出し／書き込みセンス回路をも同じデバ
イス中へ集積するつもりならば、シリコンやガリウム砒
素のような半導体材料がよい。基板層１０はまた、もし
エピタキシャルな被覆層が望ましければ、強誘電体材料
を含むことができる。もしこの基板層１０が絶縁性層で
あれば、誘電体層１２は省略できる。

【００１４】図１ａに示されたように、誘電体層１２を
覆って第１の導電層１４が形成される。図１ｂおよび図
２に示されたように、標準的なリソグラフィとエッチン
グ処理を用いて、導電層１４は本質的に平行な一連の導
電ライン１４ａ、１４ｂ、および１４ｃにパターン加工
される。ここでは分かり易いように３本の導電ラインだ
けを示したが、もっと数多くの導電ラインを形成するこ
とも可能である。

【００１５】次に図１ｂを参照すると、この構造全体を
覆って薄い強誘電体層１６が堆積される。ＫＮＯ₃、Ｂ
ａＴｉＯ₃、ＴＧＳ、ＰＺＴ、ＬｉＮｂＯ₃およびＳｂ
ＳＩを含む任意の強誘電体材料が使用できるが、これら
に限られる訳ではない。強誘電体層１６を覆って第２の
導電層１８が堆積される。導電層１８は標準的なリソグ
ラフィとエッチング法を用いて、導電層１４から加工さ
れて形成された導電ラインと本質的に直交する、本質的
に平行な導電ラインにパターン加工される。図２は導電
層１４と１８からそれぞれ３本の導電ラインが形成され
るように示している。具体的には、図２では、導電層１
４からは導電ライン１４ａ、１４ｂ、および１４ｃ、そ
して導電層１８からは導電ライン１８ａ、１８ｂ、およ
び１８ｃが示されている。図２に示されたように、これ
らの導電ラインは本質的に直交している。分かり易いよ
うに、それぞれの導電層について３本の導電ラインが示
されている。導電層１４および１８中に作成されたライ
ンの交差点はコンデンサーセルを定義し、それらの面積
は、導電層１４から作製された各導電ラインの幅に層１
８から作製された各導電ラインの幅を乗じた値に等し
い。図１ｂには代表的なコンデンサーセル２０が示さ
れ、これは導電層１８の導電ライン１８ａと導電層１４
の導電ライン１４ｂとの間に形成されている。

【００１６】このコンデンサーの誘電体は強誘電体層１
６の強誘電体材料である。このコンデンサーセルの厚さ
は強誘電体層１６の厚さである。強誘電体層１６の厚さ
は数百オングストロームから数マイクロメートルのオー
ダーである。導電層の厚さは数千オングストロームのオ
ーダーである。

【００１７】導電層１４と１８との間に形成された各コ
ンデンサーは１つのメモリセルを構成する。各セルは導
電層１４の１本の導電ラインと導電層１８の１本の導電
ラインとによって番地指定される。これらのセルは強誘
電体層１６を構成する強誘電体材料の残留分極のために
動作できる。適当な導電ライン、導電ライン１８ａと１
４ｂをバイアスすることによって、メモリセル２０中に
電界が誘起される。もしこの電界がメモリセル２０の強
誘電体分域を揃えるための臨界電界Ｅｃよりも強けれ
ば、このコンデンサー全体が”上方”へ分極される（電
気力線は正の電荷が移動する方法を差し示すという通常
の表記法に従っている）。これを実現するには、導電ラ
イン１４ｂは正に帯電し、導電ライン１８ａは負に帯電
しなければならないであろう。もしこの電位が逆方向で
その電界が−Ｅｃを越えていれば、この分域はその方向
を逆転させ、”下方”へ向かう。これら２つの方向
は、”１”と”０”の２進数に対応させることができ
る。センス回路によって読み出される容量は、後に述べ
るが、残留分極が逆の符号を有するのでこれら２つの場
合で異なっている。

【００１８】図３は強誘電体材料の典型的なヒステリシ
スループを示す。図には強誘電体材料の分極Ｐと電界Ｅ
との関係が示されている。分極の値は電界の最後の変化
の方向に依存する。Ｅが大きな正の値へ増大すると、分
極も大きな正の値へ急激に増大する。Ｅが大きな負の値
へ減少すると、−Ｅ_cまでは分極は本質的に不変のまま
に留まり、−Ｅ_cにおいて分極は大きな負の値へ変化す
る。この値はＥが増加して＋Ｅc を越えるまで保たれ
る。分極の値は図３に示された方向に、ループ状に循環
する。各メモリセルの容量は分極の符号に依存する。そ
れは強誘電体層１６の誘電率が、次の式で表されるよう
に、その材料の線形誘電率とそれの分極との和であるか
らである。

【００１９】

【数１】ε＝ε₀＋Ｐ／Ｅここで、εは誘電率、ε₀は自由空間の誘電率、Ｐは分
極、そしてＥは電界である。このように、各セルの容量
は分極に依存して変化する。図３に示されたように、読
み出しサイクルの間、すなわち電界が零である間は＋Ｐ
_rまたは−Ｐ_rに等しい。この原則のために、各メモリ
セルは独立的にプログラムおよび読み出しされ得る。

【００２０】本発明に従うＦＥＩＣ中のメモリセルのた
めの典型的なスイッチング電圧は５ないし１０ボルトの
範囲にある。更に、本発明に現れる典型的な容量は平方
マイクロメートル当たり５０フェムト・ファラッドのオ
ーダーである。

【００２１】強誘電体層は数多くの方法によって堆積す
ることができる。それらの内には、同時／蒸着（ｃｏ／
ｅｖａｐｏｒａｔｉｏｎ）、直流スパッタリング、高周
波二極スパッタリング、ゾル−ゲル法、分子線エピタキ
シー、スピン塗布、レーザー蒸着、電子ビーム蒸着、熱
分解法、有機金属堆積ＣＶＤ法、液相エピタキシー、お
よび気相エピタキシーが含まれるが、これらに限定され
ない。導電層も同様にして形成される。

【００２２】本発明に従えば、ＦＥＩＣは三次元的な配
列を形成する能力を有するために、既存のメモリセルに
比べて密度を大幅に向上させることができる。図４は本
発明に従って構築された三次元的強誘電体集積回路の一
例を示す。特に、図４は各二次元のメモリセル層を層間
の分離層によって隣のメモリセル層から分離した構成の
３−ＤＦＥＩＣを示している。

【００２３】図４に示されたように、層１０から１８ま
での図１ｂに示された構造が繰り返されている。その次
に、導電層１８がパターン化され、エッチングされて導
電ラインの形に加工された後に、導電層１８を覆って層
間分離層２２が堆積される。分離層２２は、メモリセル
の層間の電気的な分離を提供する。分離層２２の上に導
電層が形成され、パターン化され、エッチされて導電ラ
イン２４ａ、２４ｂ、および２４ｃが形成される。ここ
では分かり易いように３本の導電ラインだけが示されて
いるが、各々の導電層当たりにもっと数多くの導電ライ
ンを設けることもできることを理解されたい。

【００２４】導電ライン２４ａ、２４ｂ、および２４ｃ
を覆って第２の強誘電体層２６が形成される。強誘電体
層２６の上には導電層２８が形成される。導電層２８は
パターン化され、エッチされて複数本の導電ラインに加
工される。図４には導電ライン２８ａが示されている。
このプロセスが繰り返されて、３−ＤＦＥＩＣのその
他の層が作製される。各層は各メモリセルの層間に挿入
された層間分離層によって分離される。図４に示される
ように、導電ラインと強誘電体層とを含むメモリセル層
３０は、層間分離層３２と３４との間に形成されてい
る。更に、メモリセル層３６は分離層３４と３８との間
に形成されている。

【００２５】図５は本発明の別の実施例を示しており、
そこにおいては三次元的ＦＥＩＣが層間分離なしで構築
されている。具体的には、層１０から１８を含む図１ｂ
に示されたメモリセル層が繰り返される。層１８がエッ
チされ、導電ラインの形に加工された後に、導電層１８
から作成された導電ラインの上に第２の強誘電体層４０
が形成される。強誘電体層４０の上には導電層４２が堆
積される。導電層４２はパターン化され、エッチされ
て、導電ライン４２ａ、４２ｂ、４２ｃ、および４２ｄ
が形成される。既に図１ｂに関して説明したように、メ
モリセルの第１層中の記憶セルが定義される。導電層１
８から作成された導電ライン、強誘電体層４０、および
導電ライン４２ａないし４２ｄを含む第２の導電層のメ
モリセルは、導電層１８中に形成された導電ラインと導
電層４２中に形成された導電ラインとの交差点によって
定義される。これらのセルは、導電層１８の導電ライン
と導電層４２の導電ラインに供給される電界によって番
地指定される。この電界は導電層１８と４２の導電ライ
ン間にあるので、導電層１４と１８との間に形成される
強誘電体デバイス中の記憶ステージは影響を受けない。

【００２６】図６は、図５のメモリセル層をどのように
積層して、層間分離なしで３−ＤＦＥＩＣのための複数
のメモリセル層を作製するのかを示している。図６に示
されたように、図５中に示した構造が繰り返されて、次
に導電層４２から作成された導電ラインを覆って別の強
誘電体層４４が形成されている。強誘電体層４４の上に
は別の導電層４６が形成される。この導電層４６から
は、導電層４６をパターン化し、エッチすることによっ
て複数本の導電ラインが作成される。図６には導電ライ
ン４６ａが示されている。

【００２７】別の強誘電体層４８が導電層４６を覆って
形成され、更に別の導電層５０が強誘電体層４８を覆っ
て形成される。次に導電層５０はエッチされ、パターン
化されて導電ライン５０ａ、５０ｂ、および５０ｃが作
成される。次に、もし別の層を望むのであれば、別の強
誘電体層５２が導電層５０から作成された導電ラインを
覆って配置される。次に別の導電層５４が強誘電体層５
２の上に配置され、導電層５４はパターン化され、エッ
チされて導電ラインに加工される。図６には導電ライン
５４ａが示されている。このプロセスは必要なメモリセ
ル層の数だけ任意の回数繰り返すことができ、引き続く
導電ラインの層間に強誘電体層が挿入される。導電ライ
ンの各々の隣接する層の交差点間の領域がメモリセルと
なるコンデンサーを構成する。

【００２８】図７に示されたように、本発明に従う３−
ＤＦＥＩＣ５６の導電ラインは読み出し／書き込み回
路５８へつながれる。読み出し／書き込み回路５８は強
誘電体ランダムアクセスメモリ５６と同じ集積回路中に
作製されるのが望ましい。書き込み動作に関して、読み
出し／書き込み回路５８は特別なメモリセルを形成する
導電ライン上へ適当な電位を与えて、それらのメモリセ
ルを特別な方向へ分極させる。読み出し動作では、読み
出し／書き込み回路５８は特別なメモリセルの容量を検
出して、その容量値に基づいて論理”１”または論理”
０”のいずれかを読み出す。例えば、この容量値は、１
つのセルを特定の状態へ置くために必要とされる電流の
量から測ることができる。そのセルがもし、既にその状
態にあれば、その電流は少ない。もしそのセルがその状
態になければ、必要とされる電流は大きなものとなる。
このような読み出し法は破壊的であり、従ってもしその
読み出し動作によってそれらのセルの状態が変化した場
合には、それらのセルを書き直さなければならないであ
ろう。このように、例えば、ＣＰＵ７０をＦＥＩＣ５６
と接続することによって、標準的な処理応用が実現す
る。図７に示したその他のＦＥＩＣについては以下で説
明する。

【００２９】本発明に従って構築される三次元的ＦＥＩ
Ｃは、既存のメモリ技術に比べて圧倒的に有利な特長を
有する。現状で実現可能な６４メガビットレベルまでの
メモリは本質的に二次元的である。この制限によって、
メモリデバイスのサイズを増大させるためには、各メモ
リセルの寸法を縮小するか、あるいはチップ面積を増大
するしかない。西暦２０００年におけるＩＣメモリの大
きさを現状で予測すると、それは１ギガデバイスで５０
０ないし８００ｍｍ²の付近にある。これと対照的に、
本発明の教えるところに従って構築される三次元的な１
００層のＦＥＩＣはこれを１０ないし２０ｍｍ²に改善
し、更に欠陥によって制限される収率や利益率を増大さ
せることができる。

【００３０】更に、三次元的な強誘電体メモリデバイス
の応用は広く広がっている。個々のメモリセルへのラン
ダムなアクセスを必要とする従来の処理システムへの応
用の他に、３−ＤＦＥＩＣは複雑な処理システムへ応
用することができる。例えば、本発明に従う三次元的な
ＦＥＩＣは、高密度のシナプスを有するアナログ的なニ
ューロンモデルとして、神経回路網システムに利用で
き、あるいは能動フィルターシステムのような数多くの
並列入出力を有するその他のシステムに利用できる。図
７にはニューロンモデルのＦＥＩＣ６０、６２、６４、
６４、および６８と、中央演算装置７０とを有する神経
回路網処理システムが示されている。

【００３１】図７に示されたように、それぞれ１００メ
モリセルを３層備えたＦＥＩＣ６０、６２、６４、６
４、および６８は、それぞれ３００個のシナプス結合に
よって番地指定されるニューロンに対応し、これらのシ
ナプス結合信号の非線形的な積分器として機能する。各
ＦＥＩＣ中でメモリセルの各々を適当な間隔で配置する
ことによって、シナプス結合へつながる何らかの臨界的
な数のセルが同じように分極化された時に、番地指定さ
れていないセルも同様に分極化するといった長距離での
セル間の双極子−双極子相互作用が利用できる。すなわ
ち、ＦＥＩＣ全体が一様な分極状態にスイッチされ、そ
の分極をＣＰＵ７０によって検出できるわけである。こ
の作用は神経回路網システムで有効である。

【００３２】別の例として、本発明に従うＦＥＩＣ中で
メモリセルの寸法と間隔とを調節することによって、セ
ル間での双極子−双極子相互作用に起因するセル間の漏
話を制御することができる。例えば、セルを他のセルに
近接させることによって、１つのセルを分極化すること
で、それらが同じ層中にあるか、あるいは特定の番地指
定されたセルの上または下の隣接層中にあるかに依存し
て、その周りの他のセルに影響を及ぼすことができる。
このように、番地指定されていないセルは実効的にそれ
らの状態に依存してそれらの近隣のセルの効果を積分す
ることになる。そのような影響は、間接的な入力に依存
して決定がなされるような神経回路網システムでの要求
に合致するものである。

【００３３】本発明について詳細に説明してきたが、特
許請求の範囲に定義された本発明の範囲から外れること
なしに、各種の変更、置換、修正が可能であることを理
解されたい。

【００３４】以上の説明に関して更に以下の項を開示す
る。（１）強誘電体集積回路であって：ベース層、前記ベー
ス層を覆う第１のメモリセル層であって：前記ベース層
を覆う導電ラインの第１層、前記第導電ラインの第１層
を覆う第１の強誘電体層、および前記第１の強誘電体層
を覆う導電ラインの第２層であって、前記導電ラインの
第２層の前記導電ラインが前記導電ラインの第１層の前
記導電ラインに対して本質的に直交している導電ライン
の第２層、を含む第１のメモリセル層、を含み、それに
よって、前記導電ラインの第１と第２層中の導電ライン
上へ供給された電位が、電位を供給された導電ラインの
交差点間の前記第１の強誘電体層のエリアを分極するこ
とができるようになった、強誘電体集積回路。

【００３５】（２）第１項記載の集積回路であって、更
に、前記メモリセル層の交差する導電ライン間の前記第
１の強誘電体層の前記エリアとの間でデータの記憶と読
み出しを行うための読み出し／書き込み回路を前記強誘
電体集積回路へつながれて含んでいる集積回路。

【００３６】（３）第２項記載の集積回路であって、前
記読み出し／書き込み回路が前記メモリセル層の交差す
る導電ライン間の容量を検出することでデータの読み出
しを行い、また前記読み出し／書き込み回路が交差する
導電ライン間の前記第１の強誘電体層の前記エリアを分
極することによって前記メモリセル層中へデータを記憶
させることを行うことができるようになった集積回路。

【００３７】（４）第２項記載の集積回路であって、前
記前記読み出し／書き込み回路が前記集積回路中に形成
されている集積回路。

【００３８】（５）第１項記載の集積回路であって、更
に、前記ベース層と前記第１のメモリセル層との間に取
り付けられた誘電体層を含む集積回路。

【００３９】（６）第１項記載の集積回路であって、更
に：前記第１のメモリセル層を覆って形成された複数個
の三次元的メモリセル層であって、各々が：第１の三次
元的導電ライン層、前記第１の三次元的導電ライン層を
覆う三次元的強誘電体層、および前記三次元的強誘電体
層を覆う第２の三次元的導電ライン層であって、前記第
２の三次元的導電ライン層の各々の導電ラインが前記第
１の三次元的導電ライン層の前記導電ラインに対して本
質的に直交している第２の三次元的導電ライン層、を含
んでいる複数個の三次元的メモリセル層、および複数個
の層間分離層であって、各々が引き続くメモリセル層間
に挿入された複数個の層間分離層、を含み、それによっ
て、各々のメモリセル層中で、導電ラインの前記層中の
導電ライン上へ供給された電位が、電位を与えられた交
差する導電ライン間の前記強誘電体層のエリアを分極で
きるようになった、集積回路。

【００４０】（７）第６項記載の集積回路であって、前
記メモリセル層の各々が複数個のメモリセルを含み、前
記メモリセルが相互作用して、特別な１つのメモリセル
の分極が、前記特別なメモリセルに近接する他のメモリ
セルの分極を引き起こすことができるようになった集積
回路。

【００４１】（８）第６項記載の集積回路であって、更
に、各メモリセル層の交差する導電ライン間の前記強誘
電体層の前記エリアとの間でデータの記憶と読み出しを
行うための読み出し／書き込み回路を前記強誘電体集積
回路へつながれて含んでいる集積回路。

【００４２】（９）第８項記載の集積回路であって、前
記読み出し／書き込み回路が各メモリセル層の交差する
導電ライン間の容量を検出することでデータの読み出し
を行い、また前記読み出し／書き込み回路が電位を与え
られた交差する導電ライン間の前記強誘電体層の前記エ
リアを分極することによって各メモリセル層中へデータ
を記憶させることを行うことができるようになった集積
回路。

【００４３】（１０）第８項記載の集積回路であって、
前記読み出し／書き込み回路が前記集積回路中に形成さ
れている集積回路。

【００４４】（１１）第６項記載の集積回路であって、
更に前記ベース層と前記第１のメモリセル層との間に取
り付けられた誘電体層を含む集積回路。

【００４５】（１２）強誘電体集積回路であって：ベー
ス層、第１の導電ラインの複数個の層、第２の導電ライ
ンの複数個の層であって、前記第２の導電ラインが前記
第１の導電ラインに対して本質的に直交しており、前記
第２の導電ラインの前記層の各々が引き続く第１の導電
ラインの層間に挿入されている第２の導電ラインの複数
の層、および第１の導電ラインの各々の層と第２の導電
ラインの各々の層との間に挿入された複数個の強誘電体
層、を含み、それによって、前記第１と第２の導電ライ
ンの前記層中の導電ライン上へ供給された電位が、電位
を与えられた交差する導電ライン間の前記強誘電体層中
のエリアを分極できるようになった、集積回路。

【００４６】（１３）第１２項記載の集積回路であっ
て、前記エリアが相互作用によって分極され得、特別な
１つのエリアの分極が、前記特別なエリアに近接する他
のエリアの分極を引き起こすことができるようになった
集積回路。

【００４７】（１４）第１２項記載の集積回路であっ
て、更に、導電ラインの前記層中の交差する導電ライン
間の前記強誘電体層の前記エリアの各々との間でデータ
の記憶と読み出しを行うための読み出し／書き込み回路
を前記強誘電体集積回路へつながれて含んでいる集積回
路。

【００４８】（１５）第１４項記載の集積回路であっ
て、前記読み出し／書き込み回路が各メモリセル層の交
差する導電ライン間の容量を検出することでデータの読
み出しを行い、また前記読み出し／書き込み回路が電位
を与えられた交差する導電ライン間の前記強誘電体層の
前記エリアを分極することによって各メモリセル層中へ
データを記憶させることを行うことができるようになっ
た集積回路。

【００４９】（１６）第１４項記載の集積回路であっ
て、前記読み出し／書き込み回路が前記集積回路中に形
成されている集積回路。

【００５０】（１７）第１２項記載の集積回路であっ
て、更に、前記ベース層を覆って取り付けられた誘電体
層を含む集積回路。

【００５１】（１８）強誘電体集積回路を作製する方法
であって：ベース層を供給すること、前記ベース層を覆
って第１のメモリセル層を形成することであって、次の
工程：前記ベース層を覆って導電ラインの第１層を形成
すること、導電ラインの前記第１層を覆って第１の強誘
電体層を形成すること、および前記第１の強誘電体層を
覆って導電ラインの第２層を形成することであって、導
電ラインの前記第２層の導電ラインが、導電ラインの前
記第１層の導電ラインに対して本質的に直交するように
導電ラインの前記第２層を形成すること、を含む、第１
のメモリセル層を形成すること、の工程を含み、それに
よって、導電ラインの前記第１と第２の層中の導電ライ
ン上に供給された電位が、電位を与えられた交差する導
電ライン間の前記強誘電体層のエリアを分極できるよう
になった、方法。

【００５２】（１９）第１８項記載の方法であって、更
に：前記第１のメモリセル層を覆って複数個の三次元的
メモリセル層を形成することであって、各々のメモリセ
ル層に対して、次の工程：導電ラインの第１の三次元的
層を形成すること、導電ラインの前記第１の三次元的層
を覆って、三次元的強誘電体層を形成すること、および
前記三次元的強誘電体層を覆って導電ラインの第２の三
次元的層を形成することであって、導電ラインの前記第
２の三次元的層の導電ラインの各々が導電ラインの前記
第１の三次元的層の導電ラインに対して本質的に直交す
るように第２の三次元的層を形成すること、を含む、複
数個の三次元的メモリセル層を形成すること、および引
き続くメモリセル層間に複数個の層間分離層を挿入する
こと、の工程を含み、それによって、各メモリセル層中
において、導電ラインの層中の導電ライン上へ供給され
た電位が、電位を与えられた交差する導電ライン間の前
記強誘電体層のエリアを分極することができるようにな
った、方法。

【００５３】（２０）強誘電体集積回路を作製する方法
であって：ベース層を供給すること、第１の導電ライン
の複数個の層を形成すること、引き続く前記第１の導電
ラインの層間に第２の導電ラインの複数個の層を挿入す
ることであって、前記第２の導電ラインが前記第１の導
電ラインに対して本質的に直交するように第２の導電ラ
インの複数個の層を挿入すること、および第１の導電ラ
インの各層と第２の導電ラインの各層との間に複数個の
強誘電体層を挿入すること、の工程を含み、それによっ
て、第１と第２の導電ラインの前記層中の導電ライン上
へ供給された電位が、電位を与えられた交差する導電ラ
イン間の強誘電体層中のエリアを分極することができる
ようになった、方法。

【００５４】（２１）処理システムであって：プロセッ
サ、および前記プロセッサへつながれた複数個の三次元
的強誘電体集積回路であって、前記三次元的強誘電体集
積回路の各々が複数個のメモリセルを有しており、前記
メモリセルとの間で情報が読み書きされるようになって
おり、前記メモリセルが近接して位置する他のメモリセ
ルと相互作用することができるようになった複数個の三
次元的強誘電体集積回路、を含む処理システム。

【００５５】（２２）強誘電体集積回路が提供され、そ
こにおいては導電ラインの第１層１４が絶縁性ベース層
１０を覆って形成されている。導電ラインの第１層１４
を覆って第１の強誘電体層１６が形成される。第１の強
誘電体層１６を覆って導電ラインの第２層１８が形成さ
れ、導電ラインの第２層１８中の各導電ラインが導電ラ
インの第１層１４中の導電ラインに対して直交するよう
にされる。導電ラインの第１および第２層１４および１
８中の選ばれた導電ライン上へ供給された電位は、選ば
れた導電ラインの交差点間の第１の強誘電体層１６のエ
リアを分極させる。複数の層が積層されて三次元的な強
誘電体集積回路が構築される。

【図面の簡単な説明】

【図１】ａおよびｂは、本発明の教えるところに従って
構築された三次元的強誘電体集積回路の第１のメモリセ
ル層。

【図２】本発明の教えるところに従って構築されたメモ
リセル層の導電層。

【図３】強誘電体材料の典型的なヒステリシスループ。

【図４】本発明の教えるところに従って層間分離を備え
て構築された三次元的強誘電体集積回路の複数個のメモ
リセル層。

【図５】本発明の教えるところに従って層間分離なしで
構築された三次元的強誘電体集積回路の２個のメモリセ
ル層。

【図６】本発明の教えるところに従って層間分離なしで
構築された三次元的強誘電体集積回路の複数個のメモリ
セル層。

【図７】本発明に従う三次元的強誘電体集積回路を採用
した処理システム。

【符号の説明】

１０基板１２誘電体層１４第１の導電層１４ａ，１４ｂ，１４ｃ導電ライン１６第１の強誘電体層１８第２の導電層１８ａ，１８ｂ，ａ８ｃ導電ライン２０メモリセル２２層間分離層２４ａ，２４ｂ，２４ｃ導電ライン２６第２の強誘電体層２８導電層２８ａ導電ライン３０メモリセル層３２，３４，３８層間分離層３６メモリセル層４０第２の強誘電体層４２導電層４２ａ，４２ｂ，４２ｃ，４２ｄ導電ライン４４強誘体層４６導電層４６ａ導電ライン４８強誘電体層５０導電層５０ａ，５０ｂ，５０ｃ導電ライン５２強誘電体層５４導電層５４ａ導電ライン５６３−ＤＦＥＩＣ５８読み出し／書き込み回路６０，６２，６４，６６，６８ＦＥＩＣ７０ＣＰＵ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/00 ３０１Ａ 8418−4Ｍ 27/108 (72)発明者クリストファーエル．リットラーアメリカ合衆国テキサス州デントン，ウオーターフォードウエイ 3830

Claims

【特許請求の範囲】

【請求項１】強誘電体集積回路であって：ベース層、前記ベース層を覆う第１のメモリセル層であって：前記
ベース層を覆う導電ラインの第１層、前記第導電ラインの第１層を覆う第１の強誘電体層、お
よび前記第１の強誘電体層を覆う導電ラインの第２層で
あって、前記導電ラインの第２層の前記導電ラインが前
記導電ラインの第１層の前記導電ラインに対して本質的
に直交している導電ラインの第２層、を含む第１のメモリセル層、を含み、それによって、前記導電ラインの第１と第２層中の導電
ライン上へ供給された電位が、電位を供給された導電ラ
インの交差点間の前記第１の強誘電体層のエリアを分極
することができるようになった、強誘電体集積回路。
【請求項２】強誘電体集積回路を作製する方法であっ
て：ベース層を供給すること、前記ベース層を覆って第１のメモリセル層を形成するこ
とであって次の工程：前記ベース層を覆って導電ライン
の第１層を形成すること、導電ラインの前記第１層を覆って第１の強誘電体層を形
成すること、および前記第１の強誘電体層を覆って導電
ラインの第２層を形成することであって、導電ラインの
前記第２層の導電ラインが、導電ラインの前記第１層の
導電ラインに対して本質的に直交するように導電ライン
の前記第２層を形成すること、を含む、第１のメモリセル層を形成すること、の工程を含み、それによって、導電ラインの前記第１と第２の層中の導
電ライン上に供給された電位が、電位を与えられた交差
する導電ライン間の前記強誘電体層のエリアを分極でき
るようになった、方法。