JP2005136071A - クロスポイント型強誘電体メモリ - Google Patents
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Abstract
【課題】 強誘電体キャパシタからなるメモリセルアレイが、複数層積層されたクロスポイント型強誘電体メモリにおいて、層間絶縁層を介して各層に配置されたメモリセルアレイが、隣接するメモリセルアレイから受けるノイズを防止して、高品質なクロスポイント型強誘電体メモリを提供する。
【解決手段】 クロスポイント型強誘電体メモリ１００は、第１メモリセルアレイ３０と第２メモリセルアレイ６０とが、第１層間絶縁層２０と第２層間絶縁層５０とを介して積層されている。第１メモリセルアレイ３０は、ストライプ状に形成された下部電極３６と、下部電極３６と交叉する方向にストライプ状に形成された上部電極３８と、下部電極３６と、上部電極３８との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。第１層間絶縁層２０は、第１絶縁層２４と、第２絶縁層２６との間に導電層２２を有している。
【選択図】 図２
【解決手段】 クロスポイント型強誘電体メモリ１００は、第１メモリセルアレイ３０と第２メモリセルアレイ６０とが、第１層間絶縁層２０と第２層間絶縁層５０とを介して積層されている。第１メモリセルアレイ３０は、ストライプ状に形成された下部電極３６と、下部電極３６と交叉する方向にストライプ状に形成された上部電極３８と、下部電極３６と、上部電極３８との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。第１層間絶縁層２０は、第１絶縁層２４と、第２絶縁層２６との間に導電層２２を有している。
【選択図】 図２
Description
本発明は、強誘電体キャパシタを有するメモリセルアレイ、特に、セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリックス型のクロスポイント型強誘電体メモリに関する。
セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリックス型のメモリセルアレイは、非常に簡単な構造を有し、高い集積度を得ることができることから、その開発が期待されている。近年、集積度を更に高める開発が進められているが、その一例として、強誘電体キャパシタからなるメモリセルアレイを複数層積層することにより集積度を高める工夫がなされてきている。（特許文献１参照）
特開２００２−１９７８５７（第11頁−第22頁、図２）
高集積化のために、強誘電体キャパシタからなるメモリセルアレイを複数層積層させる場合、隣接するメモリセルアレイ層間の電気的絶縁性を確保するため、層間絶縁層を介してメモリセルアレイを形成することが必要とされる。
この状態で、たとえば、同時に上下のメモリセルアレイを動作させると、層間絶縁層を介して隣接するメモリセルアレイの相互間にノイズが発生する。また、どちらか一方のメモリセルアレイを動作させる場合、他方のメモリセルアレイに記憶させているデータに悪影響を及ぼすという問題を有していた。
本発明の目的は、強誘電体キャパシタからなるメモリセルアレイが、複数層積層されたクロスポイント型強誘電体メモリにおいて、層間絶縁層を介して各層に配置されたメモリセルアレイが、隣接するメモリセルアレイから受けるノイズを防止して、高品質なクロスポイント型強誘電体メモリを提供することにある。
本発明のクロスポイント型強誘電体メモリは、
複数のメモリセルアレイが、層間絶縁層を介して積層され、
前記メモリセルアレイは、
ストライプ状に形成された下部電極と、
前記下部電極と交叉する方向にストライプ状に形成された上部電極と、
前記下部電極と、前記上部電極との、少なくとも交叉部分に配置される強誘電体部とを含む強誘電体キャパシタと、
前記強誘電体キャパシタの相互間に形成された埋め込み絶縁層と、を含み、
前記層間絶縁層は、第１絶縁層と、第２絶縁層との間に導電層を有している。
複数のメモリセルアレイが、層間絶縁層を介して積層され、
前記メモリセルアレイは、
ストライプ状に形成された下部電極と、
前記下部電極と交叉する方向にストライプ状に形成された上部電極と、
前記下部電極と、前記上部電極との、少なくとも交叉部分に配置される強誘電体部とを含む強誘電体キャパシタと、
前記強誘電体キャパシタの相互間に形成された埋め込み絶縁層と、を含み、
前記層間絶縁層は、第１絶縁層と、第２絶縁層との間に導電層を有している。
本発明のクロスポイント型強誘電体メモリによれば、前記層間絶縁層に隣接するメモリセルアレイの間に発生する動作ノイズを、前記層間絶縁層内部の導電層が遮断するため、誤動作を生じない高品質なクロスポイント型型強誘電体メモリを提供することができる。
本発明のメモリセルアレイは、少なくとも次のいずれかの態様をとることができる。
（１）前記層間絶縁層は、前記第１絶縁層と、前記導電層と、前記第２絶縁層とが、互いに概略同一の外形状を有し、上層に隣接する前記メモリセルアレイの形成領域と概略一致して形成させることができる。これにより、前記層間絶縁層を介して積層された各メモリセルアレイは、隣接するメモリセルアレイや周辺回路等から受けるノイズの影響を防止することができる。
（２）前記第１絶縁層と、前記第２絶縁層とは、前記層間絶縁層の形成領域の一部で、互いに接触部分を有することができる。これにより、前記第１絶縁層と前記第２絶縁層との接触面積が確保され、前記導電層と、前記第１絶縁層および前記第２絶縁層との密着性を向上することができる。
（３）前記導電層は、酸化物導電材料からなることを含む。これにより、前記導電層と、前記第１絶縁層および前記第２絶縁層との密着性を確実なものとすることができる。
（４）前記導電層は、光を透過する導電材料からなることを含む。これにより、光のエネルギーにより強誘電体部を結晶化することができる。
（５）前記導電層は、所定電位に設定されることを含む。これにより、ノイズをシールドすることができる。
（６）前記電位は、周辺回路のグランドレベルであることを含む。これにより、ノイズを効率よくシールドすることができる。
（７）前記強誘電体キャパシタは、前記層間絶縁層を形成した後、光を照射して、結晶化させることを含む。これにより、複数層のメモリセルアレイを形成した後、強誘電体キャパシタを一括して結晶化することができる。
以下、本発明の実施の形態について図面を用いて説明する。
１. 第１の実施の形態
図１は、第１の実施の形態に係るクロスポイント型強誘電体メモリを模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿ってクロスポイント型強誘電体メモリの一部を模式的に示す断面図である。図３（ａ）は、第１の実施の形態に係るクロスポイント型強誘電体メモリの層間絶縁層を模式的に示す平面図であり、図３（ｂ）は、図３（ａ）のＡ−Ａにおける断面を模式的に示す断面図である。図４は、強誘電体キャパシタを模式的に示す斜視図である。
１. 第１の実施の形態
図１は、第１の実施の形態に係るクロスポイント型強誘電体メモリを模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿ってクロスポイント型強誘電体メモリの一部を模式的に示す断面図である。図３（ａ）は、第１の実施の形態に係るクロスポイント型強誘電体メモリの層間絶縁層を模式的に示す平面図であり、図３（ｂ）は、図３（ａ）のＡ−Ａにおける断面を模式的に示す断面図である。図４は、強誘電体キャパシタを模式的に示す斜視図である。
本実施の形態のクロスポイント型強誘電体メモリ１００は、図２に示すように、基体１０上に第１層間絶縁層２０が形成され、第１層間絶縁層２０の上には、第１メモリセルアレイ３０形成される。この第１層間絶縁層２０と第１メモリセルアレイ３０からなる層構成をベースとして、さらに上には、第２層間絶縁層５０を介して、第２メモリセルアレイ６０が形成されている。第２メモリセルアレイ６０の上には、保護層８０が形成されている。
図示されていないが、基体１０には、半導体基板上に例えばＭＯＳトランジスタなどの半導体素子を含む周辺回路等が形成されている。
第１メモリセルアレイ３０は、ストライプ状に形成された下部電極３６と、下部電極３６に交叉する方向にストライプ状に形成された上部電極３８と、下部電極３６と上部電極３８との交叉部分に配置された強誘電体部とを含む強誘電体キャパシタ３４と、埋め込み絶縁層３２とを含む。
すなわち、上部電極３８と下部電極３６で形成されるマトリックスの交叉部分に強誘電体キャパシタ３４が形成される。また、埋め込み絶縁層３２は、第１メモリセルアレイ３０の下および上に存在する、第１層間絶縁層２０と第２層間絶縁層５０とに挟まれた領域で、かつ強誘電体キャパシタ３４の存在しない領域に形成されている。
図４に示すように、強誘電体キャパシタ３４は、下部電極３６と、上部電極３８と、強誘電体部４０とを含む。下部電極３６と上部電極３８との間に強誘電体部４０が設けられている。また、強誘電体部４０は、下部電極３６と上部電極３８の交叉部分に一致する形状に形成されている。
強誘電体キャパシタ３４には、図示しない周辺回路部から下部電極３６および上部電極３８を通じて、書き込み信号や読み出し信号が付与され、強誘電体メモリとしての機能が発揮される。
埋め込み絶縁層３２には電気的絶縁層を有する物質が用いられ、第１メモリセルアレイ３０内に存在する、下部電極３６と上部電極３８との電気的絶縁性を確保している。
第１層間絶縁層２０は、基体１０と第１メモリセルアレイ３０の間に配置され、基体１０上に形成された図示しない周辺回路部と、第１メモリセルアレイ３０の下部電極３６との電気的絶縁性を確保している。
図１に示すように、第１層間絶縁層２０の形成領域は、第１メモリセルアレイ３０の形成領域に概略一致している。
図３に示すように、第１層間絶縁層２０は、第１絶縁層２４と、導電層２２と、第２絶縁層２６とを含む。第１絶縁層２４と第２絶縁層２６との間に、導電層２２が設けられている。また、第１絶縁層２４と、第２絶縁層２６と、導電層２２とは、概略同じ平面形状を有する。
また、図１および図３に示すように、導電層２２の一端から配線部２２ａが形成されており、図示しない周辺回路部に接続され、導電層２２が所定の電位に設定されるように周辺回路部から制御されている。
図２に示すように、第２層間絶縁層５０は、隣接する第１メモリセルアレイ３０と第２メモリセルアレイ６０の間に配置され、第１メモリセルアレイ３０の上部電極３８と、第２メモリセルアレイ６０の下部電極６６との電気的絶縁性を確保している。また、図示されていないが、第２層間絶縁層５０の形成領域は、第２メモリセルアレイ６０の形成領域に概略一致している。
図２に示すように、第２層間絶縁層５０は、第１絶縁層５４と、導電層５２と、第２絶縁層５６とを含む。第１絶縁層５４と第２絶縁層５６との間に、導電層５２が設けられている。また、図示されていないが、第１絶縁層５４と、第２絶縁層５６と、導電層５２は、第１層間絶縁層２０において説明した内容と同様に、概略同じ平面形状を有する。
また、図示されていないが、導電層５２の一端から配線部５２ａが形成されており、図示しない周辺回路部に接続され、導電層５２が所定の電位に設定されるように周辺回路部から制御されている点についても、第１層間絶縁層２０において説明した内容と同様である。
第２メモリセルアレイ６０は、第１メモリセルアレイ３０と同様の構成で、第２層間絶縁層５０上に形成されている。第２メモリセルアレイ６０は、ストライプ状に形成された下部電極６６と、下部電極６６に交叉する方向にストライプ状に形成された上部電極６８と、下部電極６６と上部電極６８との交叉部分に配置された強誘電体部とを含む強誘電体キャパシタ６４と、埋め込み絶縁層６２とを含む。
すなわち、上部電極６８と下部電極６６で形成されるマトリックスの交点部分に強誘電体キャパシタ６４が存在する。また、埋め込み絶縁層６２は、第２層間絶縁層５０と保護層８０とに挟まれた領域で、かつ強誘電体キャパシタ６４の存在しない領域に形成されている。
強誘電体キャパシタ６４は、下部電極６６と、上部電極６８と、強誘電体部７０とを含む。下部電極６６と上部電極６８との間に強誘電体部７０が設けられている。
強誘電体キャパシタ６４には、図示しない周辺回路部から下部電極６６および上部電極６８を通じて、書き込み信号や読み出し信号が付与され、強誘電体メモリとしての機能が発揮される。
次に第１の実施の形態に係るクロスポイント型強誘電体メモリ１００の製造工程の一例について説明する。図６〜図１２は、クロスポイント型強誘電体メモリ１００の製造工程を模式的に示す断面図であり、第１層間絶縁層２０および第１メモリセルアレイ３０の形成領域のみに着目して示した断面図である。
図２において、まず、公知のＬＳＩプロセスを用いて、基体１０上に、図示しない周辺回路を構成する領域との電気的絶縁性を確保するため、たとえば、ＣＶＤ法により、プラズマＴＥＯＳ、または、オゾンＴＥＯＳを用いて第１絶縁層２４を形成する。
次に、第１絶縁層２４の上に、導電層２２を、スパッタリング、真空蒸着、ＣＶＤなどの方法により一様に形成する。導電層２２の材質としては、単一元素導電材料として、Ｉｒ、Ｐｔ、Ｒｕ、Ｃｕ、Ｔｉ、Ａｌなどが挙げられる。これらの単一元素導電材料を用いて、単層の導電層２２として形成することもできるし、たとえば、Ｔｉからなる導電層を形成したのち、その上に、たとえば、Ｐｔからなる導電層を形成して、二層からなる導電層とすることもできる。
また、酸化物導電材料としては、ＩＴＯ（Indium Tin Oxide：Ｉｎ２Ｏ３−ＳｎＯ２）、ＳＲＯ（ＳｒＲｕＯＸ）、ＬＳＣＯ（ＬａＸＳｒ１−ＸＣｏＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）、ＩｒＯＸ などを挙げることができる。
また、光を透過する性質を有する導電性材料としては、ＩＴＯ（Indium Tin Oxide：Ｉｎ２Ｏ３−ＳｎＯ２）、ＳＲＯ（ＳｒＲｕＯＸ）、ＬＳＣＯ（ＬａＸＳｒ１−ＸＣｏＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）、ＩｒＯＸ などを挙げることができる。
次に、導電層２２の上に、第２絶縁層２６を、第１絶縁層２４と同様な方法で形成する。以上の製造工程により、第１層間絶縁層２０を形成することができる。 ここで、第１層間絶縁層２０を、特定領域に限定して形成する必要がある場合には、第２絶縁層２６の上に、前記の特定領域に対応した形状となるようにレジスト層を形成し、さらに、第１層間絶縁層２０をエッチングしてパターニングすることにより実現することができる。
次に、図６に示すように、下部電極３６のための導電層３６ａを、スパッタリング、真空蒸着、ＣＶＤなどの方法により一様に形成する。導電層３６ａの材質としては、Ｉｒ、ＩｒＯＸ、Ｐｔ、ＲｕＯＸ、ＳｒＲｕＯＸ、ＬａＳｒＣｏＯＸを挙げることができる。なお、図６〜図１２では、基体１０を図示していない。
次に、導電層３６ａの上に、強誘電体部４０のための強誘電体層４０ａを、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザーアブレーション法を用いて一様に形成する。強誘電体層４０ａの材質としては、強誘電性を示して、キャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体材料としては、たとえば、ＰＺＴ（ＰｂＺｒＺＴｉ１−ＺＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）を挙げることができる。
次に、強誘電体層４０ａの上に、全面にマスク層２８を形成し、リソグラフィおよびエッチングにより所定のパターンを有するマスク層２８をパターニングする。すなわち、下部電極３６を形成しようとする領域上にマスク層２８を形成する。
次に、図７に示すように、パターニングされたマスク層２８をマスクとして、強誘電体層４０ａ、および導電層３６ａをパターニングする。エッチングの方法としては、ＲＩＥ、イオンミリング、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）等の高密度プラズマエッチングなどの方法を挙げることができる。
次に、図８に示すように、埋め込み絶縁層３２ａを全面に形成する。埋め込み絶縁層３２ａの材質は、たとえば、酸化シリコン、酸化アルミニウムからなる。埋め込み絶縁層３２ａの形成方法としては、たとえばＣＶＤ法を挙げることができる。埋め込み絶縁層３２ａは、下部電極３６と強誘電体層４０ａ、マスク層２８の積層体の相互間を充填するように形成される。
次に、埋め込み絶縁層３２ａの上に、必要に応じてレジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。
次に、図９に示すように、埋め込み絶縁層３２ａおよびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層２８を除去し、強誘電体層４０ａの表面を露出させる。エッチバックの方法は、公知の方法をとることができる。このエッチバックの際に、埋め込み絶縁層３２ａは、下部電極３６と、強誘電体層４０ａの側面を覆うように形成される。
次に、全面に、導電層３８ａを形成する。導電層３８ａの材質および形成方法は、たとえば、下部電極３６の材質および形成方法と同様であることができる。
次に、図１０に示すように、導電層３８ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極３８を形成しようとする領域上に形成される。
次に、図１１に示すように、レジスト層Ｒ２をマスクとして、導電層３８ａ、強誘電体層４０ａおよび埋め込み絶縁層３２ａをエッチングする。こうして、導電層３８ａ、強誘電体層４０ａがパタ−ニングされることにより、下部電極３６と上部電極３８の交叉領域に強誘電体キャパシタ４０が形成される。
次に、図１２に示すように、埋め込み絶縁層３２ｂを、上部電極３８の上面とほぼ同一となるように形成する。埋め込み絶縁層３２ｂは、たとえば、図８および図９に示す埋め込み絶縁層３２ａと同様の方法で形成することができる。これにより、埋め込み絶縁層３２ｂと上部電極３８の上面は平坦化された面となる。ここまでの工程で、第１層間絶縁層２０の上に、第１メモリセルアレイ３０が形成される。
次に、第１メモリセルアレイ３０の上に第２層間絶縁層５０を形成する。第２層間絶縁層５０は、たとえば、第１層間絶縁層２０と同様な方法で形成することができる。
次に、第２層間絶縁層５０の上に、第２メモリセルアレイ６０を形成する。第２メモリセルアレイ６０は、たとえば、第１メモリセルアレイ３０と同様な方法で形成することができる。
次に、第１メモリセルアレイ３０および第２メモリセルアレイ６０の内部にクロスポイントで形成された、強誘電体キャパシタ３４の強誘電体部４０、および強誘電体キャパシタ６４の強誘電体部７０を結晶化させ、良好な特性を発揮させるため、第２メモリセルアレイ６０の上方から、たとえば、レーザー光、ランプ光を照射する。この際、照射する光のエネルギーは、強誘電体部４０および強誘電体部７０に用いられている強誘電体材料を結晶化するのに適切なエネルギーとすることができる。
最後に、第２メモリセルアレイ６０の上に、保護層８０を形成させて、クロスポイント型強誘電体メモリ１００が完成される。
以下、本実施の形態に係るクロスポイント型強誘電体メモリ１００の作用効果を説明する。
第１層間絶縁層２０は、第１絶縁層２４と第２絶縁層２６との間に導電層２２を有する。このため、基体１０の上に形成された、図示しない周辺回路等の配線層と、第１メモリセルアレイ３０の下部電極３６との間で発生する電気的ノイズは、導電層２２によって遮断され、周辺回路等の動作や、第１メモリセルアレイ３０に配置された強誘電体キャパシタ３４の動作に影響を及ぼすことはない。
また、第２層間絶縁層５０は、第１絶縁層５４と第２絶縁層５６との間に導電層５２を有する。このため、第１メモリセルアレイ３０の上部電極３８と、第２メモリセルアレイ６０の下部電極６６との間で発生する電気的ノイズは、導電層５２によって遮断され、第１メモリセルアレイ３０に配置された強誘電体キャパシタ３４の動作や第２メモリセルアレイ６０に配置された強誘電体キャパシタ６４の動作に影響を及ぼすことはない。したがって、積層された、強誘電体キャパシタ３４と６４とは、互いに電気的に干渉しあうことなく独立して動作するので、高品質なクロスポイント型強誘電体メモリ１００を提供することができる。
また、導電層２２および５２は酸化物導電材料からなることを含む。これにより、第１絶縁層２４および第２絶縁層２６と、導電層２２とは材質的な親和性が高まり、確実に固着する。第１絶縁層５４および第２絶縁層５６と、導電層５２についても同様である。
さらに、導電層２２および５２は、光を透過する導電性材料からなることを含む。これにより、第２メモリセルアレイを形成したのち、第１メモリセルアレイ３０に配置された強誘電体部４０と、第２メモリセルアレイ６０に配置された強誘電体部７０を、一括して結晶化することができる。したがって、積層されたクロスポイント型強誘電体メモリの製造工程を簡略化することができる。
２. 第２の実施の形態
図５（ａ）は、第２の実施形態に係るクロスポイント型強誘電体メモリの層間絶縁層を模式的に示す平図面であり、図５（ｂ）は、図５（ａ）のＡ−Ａにおける断面を模式的に示す断面図である。
図５（ａ）は、第２の実施形態に係るクロスポイント型強誘電体メモリの層間絶縁層を模式的に示す平図面であり、図５（ｂ）は、図５（ａ）のＡ−Ａにおける断面を模式的に示す断面図である。
図５（ａ）および図５（ｂ）に示されるように、第２の実施の形態は、層間絶縁層２０の一部の領域で、第１絶縁層２４と、第２絶縁層２６とが、互いに接触部分を有する点で、第１の実施の形態とは異なる。第１の実施の形態と実質的に同じ部分には同一符号を付して、その詳細な説明を省略する。
本実施の形態において、第１絶縁層２４と、第２絶縁層２６とは層間絶縁層２０の一部の領域において、互いに接触する部分を有する。層間絶縁層２０の外形形状と形成領域については、第１の実施の形態で説明した層間絶縁層２０と同様である。
本実施例において、導電層２２は、第１メモリセルアレイ３０の、ストライプ状に形成された下部電極３６と、下部電極３６に交叉する方向にストライプ状に形成された上部電極３８の形成領域に概略一致するように形成されている。層間絶縁層２０の形成領域のうち、導電層２２が形成されていない領域においては、第１絶縁層２４と、第２絶縁層２６とが、互いに接触して形成されている。
本実施の形態によれば、第１絶縁層２４と、第２絶縁層２６とが互いに接触する部分を有する。したがって、親和性の高い材質が接触するように形成されることによって、第１絶縁層２４と、第２絶縁層２６とは強固に固着される。
また、導電層２２の一部分が第１絶縁層２４、または第２絶縁層２６におきかわることによって、導電層２２を形成する際に内部に発生する応力も緩和されるので、高品質なクロスポイント型強誘電体メモリ１００を提供することが可能となる。
さらに、導電層２２の形成領域は、下部電極３６および上部電極３８に概略一致するように形成されるので、ノイズを遮断する性能にはなんら影響を及ぼすことはない。
次に第２の実施の形態の製造工程について説明する。
第２の実施の形態では、層間絶縁層２０の一部の領域において、第１絶縁層２４と、第２絶縁層２６とが互いに接触する部分を有するように形成されていることが、第１の実施の形態と異なる。したがって、製造工程も、層間絶縁層２０を形成する工程のみが第１の実施の形態とは異なるので、この部分に限って説明する。
図５において、まず、公知のＬＳＩプロセスを用いて、基体１０上に、図示しない周辺回路を構成する領域との電気的絶縁性を確保するため、たとえば、ＣＶＤ法により、プラズマＴＥＯＳ、または、オゾンＴＥＯＳを用いて第１絶縁層２４を形成する。
次に、第１絶縁層２４の上に、全面にマスク層を形成し、リソグラフィおよびエッチングにより、所定のパターンを有するマスク層をパターニングする。すなわち、下部電極３６および上部電極３８を形成しない領域に一致するようにマスク層をパターニングする。
次に、第１絶縁層２４の上に、導電層２２を、スパッタリング、真空蒸着、ＣＶＤなどの方法により形成する。導電層２２の材質は、第１の実施の形態において説明した内容と同様である。
次に、マスク層を剥離する。その上に第２絶縁層２６を、第１絶縁層２４と同様な方法で形成する。この際、第２絶縁層２６は、導電層２２の相互間を充填するように形成され、一部の領域において、第１絶縁層２４と接触する。
以上、本発明の実施の形態では、層間絶縁層と、メモリセルアレイが、各２層形成された場合で説明したが、各３層以上形成された場合においても、本発明の思想を展開していくことが可能であることはいうまでもない。
また、本発明は、以上説明した実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
１０ 基体、２０ 第１層間絶縁層、２２、５２ 導電層、２４、５４ 第１絶縁層、２６、５６ 第２絶縁層、２８ マスク層、３０ 第１メモリセルアレイ、３２、６２ 埋め込み絶縁層、３４、６４ 強誘電体キャパシタ、３６、６６ 下部電極、３８、６８ 上部電極、４０、７０ 強誘電体部、５０ 第２層間絶縁層、６０ 第２メモリセルアレイ、８０ 保護層、１００ クロスポイント型強誘電体メモリ。
Claims (8)
- 複数のメモリセルアレイが、層間絶縁層を介して積層され、
前記メモリセルアレイは、
ストライプ状に形成された下部電極と、
前記下部電極と交叉する方向にストライプ状に形成された上部電極と、
前記下部電極と、前記上部電極との、少なくとも交叉部分に配置される強誘電体部とを含む強誘電体キャパシタと、
前記強誘電体キャパシタの相互間に形成された埋め込み絶縁層と、を含み、
前記層間絶縁層は、第１絶縁層と、第２絶縁層との間に導電層を有するクロスポイント型強誘電体メモリ。 - 請求項１において、
前記層間絶縁層は、前記第１絶縁層と、前記導電層と、前記第２絶縁層とが、互いに概略同一の外形状を有し、上層に隣接する前記メモリセルアレイの形成領域と概略一致して形成させたクロスポイント型強誘電体メモリ。 - 請求項１および２において、
前記第１絶縁層と、前記第２絶縁層とは、前記層間絶縁層の形成領域の一部で、互いに接触部分を有するクロスポイント型強誘電体メモリ。 - 請求項１〜３において、
前記導電層は、酸化物導電材料からなるクロスポイント型強誘電体メモリ。 - 請求項１〜３において、
前記導電層は、光を透過する導電材料からなるクロスポイント型強誘電体メモリ。 - 請求項１〜５において、
前記導電層は、所定電位に設定されたクロスポイント型強誘電体メモリ。 - 請求項１〜６において、
前記電位は、周辺回路のグランドレベルであるクロスポイント型強誘電体メモリ。 - 請求項５において、
前記強誘電体キャパシタは、前記層間絶縁層を形成した後、光を照射して、結晶化させることを含むクロスポイント型強誘電体メモリ。
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