JP2010161137A - 半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】相変化メモリやＲｅＲＡＭなどの記憶素子と半導体デバイスの積層により構成される半導体記憶装置を製造する際、微細化に伴い素子分離幅のバラツキが書込みディスターブ耐性に大きな悪影響を与えるようになる。
【解決手段】半導体基板上に形成された被加工材料、若しくは複数の積層膜から構成される被加工材料を所望のダブルパターンニング法を用いて加工する製造方法において、パターンを形成する際、素子分離幅を規定する加工を２回行うことで解決できる
【選択図】図６

Description

本発明は、半導体記憶装置の製造方法に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の高集積化、高性能化を実現する技術に関する。

電気的書き換えが可能な不揮発性半導体記憶装置は、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の大容量記憶装置として急速に需要が拡大している。大容量の不揮発性半導体記憶装置としては、蓄積ノードにキャリアを閉じ込め情報を記憶する浮遊ゲート型フラッシュメモリ、チャージトラップメモリ、また可変抵抗素子を用いたメモリが検討されている。
我々は、将来の大容量メモリの候補の１つとして、可変抵抗素子とダイオードを用いた積層クロスポイント型セルの開発を行っている。具体的には、可変抵抗素子に相変化素子をダイオードに多結晶Siを用いたクロスポイント型の素子からなる不揮発性大容量メモリである。

一般的に大容量メモリは、大容量化を実現するため最小加工寸法（Ｆ）でメモリセルを形成する。現在、最先端の大容量メモリはプロセスルールが約４０ｎｍの製品が開発されている。最小加工寸法を規定するリソグラフィーは、液浸型のArFエキシマレーザー露光が用いられている。

一方、Ｆ＞４０ｎｍの世代では、半導体製造方法に大きな変革が必要となる。これまで微細加工技術はリソグラフィー技術の進歩により牽引されてきたが、現状の露光技術は物理的限界に近づいている。具体的には、Ｆ＞４０ｎｍの世代では最小加工寸法で設計されたライン/スペースのレジストパターン(ピッチ＞８０ｎｍ)を１回の露光で形成してきたが、Ｆ＜４０ｎｍ世代ではパターンピッチを維持したままではレジストパターンを解像できない。このため、Ｆ＜３２ｎｍの世代では一括でパターン形成する方法として、EUV（極紫外線）露光法、ナノインプリント法が検討されている。但し、両者ともに開発段階であり量産適用へは更に時間が必要とされている。現在、最も現実的な方法として、既存の液浸型のArFエキシマレーザー露光装置を用いたダブルパターンニングという手法が最有力となっている。ダブルパターンニング法はプロセス数が増加するが、高額な露光装置を新たに投資する必要がない点が大きな利点であり、原理的には２２ｎｍの世代まで適用可能である。

ダブルパターンニング法は、ダブルリソ方式とスペーサー方式の２つに大別される。ダブルリソ方式もいくつかの手法があるが基本的には２回の露光で所望のパターンを形成する方式である。一方、スペーサー方式は１回の露光と１回のサイドスペーサー形成を用いて所望のパターンを形成する方式である。以下、図を用いて各方式の概要を説明する。
図４７〜図４９にダブルリソ方式の概要を示す。２０１は支持基板、２０３は被加工材料(被エッチング材料)、２０４はハードマスク、２０５ａ、２０５ｂはレジストパターンである。ここでは、一例として、最小加工寸法；Ｆを３２ｎｍとし、２０１を単結晶シリコン基板、２０２をシリコン酸化膜、２０３を多結晶シリコン膜、２０４をシリコン酸化膜として説明する。

最初に、ハードマスクとなるシリコン酸化膜２０４上にライン幅：Ｆ、スペース：３Ｆのライン/スペースのレジストパターン２０５ａ（ピッチ：４Ｆ）を形成する（図４７（ａ））。続いて、所定の熱処理を行い、上記レジストパターン２０５ａを硬化させる（図４７（ｂ））。
次に、上記レジストパターン２０５ａ上に第２のレジストパターンとなるレジスト２０５ｂを塗布した後（図４７(ｃ)）、先のレジストパターン２０５ａの間に、ライン幅：Ｆ、スペース：３Ｆのライン/スペースのレジストパターン２０５ｂ（ピッチ：４Ｆ）を形成する（図４８（ａ））。続いて、上記レジストパターン２０５ａ、２０５ｂをマスクとして、下地のシリコン酸化膜２０４をドライエッチング法により加工し、ライン幅：Ｆ、スペース：Ｆのライン/スペースのシリコン酸化膜パターン２０４（ピッチ：２Ｆ）を形成する（図４８（ｂ））。
次に、酸素アッシングによりレジストパターン２０５を除去した後、上記シリコン酸化膜２０４をハードマスクとして下層の多結晶シリコン膜２０３を加工し、ライン幅：Ｆ、スペース： Ｆのライン/スペースパターン（ピッチ：２Ｆ）を形成する（図４８（ｃ））。
この後、配線を分離するためのシリコン酸化膜２０６をパターン上に形成した後（図４９（ａ））、CMP研磨により平坦化する（図４９（ｂ））。

ここでは、レジストを２回塗布して２回の露光でライン幅：Ｆ、スペース：Ｆのライン/スペースパターンを形成する方法を示したが、同一レジストに２回の露光を行い一括して現像することで、ライン幅：Ｆ、スペース：Ｆのライン/スペースパターンを形成する方法も検討されている。両方法共に、１回の露光では最小加工寸法；Ｆ=３２ｎｍのライン/スペースパターン（２Ｆピッチ）を形成することが出来ないために、露光を２回に分けて行う点で共通している。

次に、図５０〜図５２を用いてスペーサー方式の説明を行う。３０１は支持基板、３０３は被加工材料(被エッチング材料)、３０４〜３０７はハードマスク、３０８はレジストパターンである。ここでは、一例として、最小加工寸法；ｆを３２ｎｍとし、３０１を単結晶シリコン基板、３０２をシリコン酸化膜、３０３を多結晶シリコン膜、３０４、３０６をカーボン膜、３０５をシリコン酸化膜、３０７をシリコン窒化膜として説明する。
最初に、ハードマスクとなるシリコン酸化膜３０７上にライン幅：Ｆ、スペース：３Ｆのライン/スペースのレジストパターン３０８（ピッチ：４Ｆ）を形成する（図５０（ａ））。続いて、上記、レジストパターン３０８を用いて、下層のシリコン窒化膜３０７、及びカーボン膜３０６を加工する。レジストパターン３０８は、下層のカーボン膜３０６エッチング時に消失する（図５０（ｂ））。

次に、化学気相成長法（CVD；Chemical Vapor Deposition）を用いて上記パターン上にシリコン窒化膜３０９を所定の厚さに形成した後、異方性ドライエッチング法により上記シリコン窒化膜３０９をエッチングして、カーボンパターン３０６側壁部にシリコン窒化膜のスペーサー３０９を形成する。ハードマスクとして形成した最上層のシリコン窒化膜３０７は、サイドスペーサー形成時に消失する（図５１（ａ））。
次に、酸素プラズマによるドライエッチング法でカーボンパターン３０６をエッチングして、シリコン窒化膜のサイドスペーサー３０９のみを残す。上記、シリコン窒化膜のサイドスペーサーは幅；Ｆ、スペース；Ｆとすれば、自己整合的に２Ｆピッチのライン/スペースが形成される（図５１（ｂ））。

この後、上記シリコン窒化膜３０９のサイドスペーサーをマスクとして、下地のシリコン酸化膜３０５、及びカーボン膜３０４をエッチングする（図５１（ｃ））。続いて、上記シリコン酸化膜３０５、カーボン膜９０４をハードマスクとして多結晶Si膜３０３をエッチングする（図５２（ａ））。次に、配線間を分離するためのシリコン酸化膜３１０を全面に形成した後（図５２（ｂ））、CMP研磨を行って表面を平坦化する（図５２（ｃ））。
ハードマスクとして用いる材料の組み合わせは多数存在するが、１回の露光で形成した４Fピッチのライン/スペースパターンの側壁にスペーサーを形成し、自己整合的に２Fピッチのライン/スペースを形成する方法がスペーサー方式と呼ばれる。但し、スペーサー方式は、ラインパターンに対してスペーサーを形成する必要があるため、ラインパターンのエッジ部分が円周状に繋がってしまう。このため、もう１回露光、エッチングを追加して、エッジ部分を切り離す工程が必要となる。

上記、サイドスペーサーを用いたNAND型フラッシュメモリの形成方法が、特許文献１や特許文献２に公開されている。

特開２００７−３３５７６３号公報 特開２００２−２８０３８８号公報

先に記述したように、我々は、最小加工寸法：Ｆ＜３２ｎｍ世代の大容量メモリの候補の１つとして、抵抗可変素子(相変化材料)とダイオード(多結晶Siダイオード)を用いた積層クロスポイント型のセル開発を行っている。これまで大容量メモリにおいては、各セル特性のバラツキを抑制するために、活性領域となる素子寸法のバラツキを最小にすることが重要とされてきた。しかし、最小加工寸法：Ｆ＜３２ｎｍ世代では、活性領域の寸法バラツキと同等以上に素子分離領域の寸法バラツキがメモリセル特性に大きな影響を与えることが顕在化してきた。

相変化メモリは、Ge₂Sb₂Te₅などの相変化材料がアモルファス状態と結晶状態で抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態／低抵抗状態を判別することで行える。

相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き込み行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、結晶化温度に保持するのに十分な電流を長時間流すことにより行う。ここで問題となるのが、ジュール熱によって発熱させたセルの温度が、隣接するセルへ悪影響を与えることである。

我々は、ハーフピッチ３２ｎｍルールで形成した相変化メモリが、隣接するセルへ与える熱の影響について詳細に検討した。図５３、図５４にその一例を示す。図５４は、図５３に示したように、３２ｎｍ□（角）の相変化材料をシリコン酸化膜で覆い、そのセルを発熱させたときの温度シミュレーションを行った結果である。図５４のX軸は、発熱セル側壁部からの距離をY軸は、その場所の温度を示している。セルの発熱温度は四角の端部が６００℃になるように設定した。図５４から明らかなように、発熱セルに近くなると温度は急激に上昇することが分かる。すなわち、素子分離寸法の微細化が進むと、隣接するセルへの熱拡散の影響は著しく大きくなる。この結果、以下のような問題が発生する。

相変化メモリのセット/リセット温度は採用する相変化材料により異なるが、GeSbTeをベースとした材料の場合は、融点(Tm)は約６３０℃以上、結晶化温度は約１５０℃〜２００℃である。従って、リセット電流は融点を超える温度に、セット電流は結晶化温度を超える温度に設定される。製品の仕様により異なるが、一般的には時間がかかるセット動作は、結晶化温度の１．５〜２倍の温度に設定される。

ここで、図５５に示したように、最小加工寸法：Ｆで配置されたメモリアレイで、選択セルにリセットパルスを印加する場合を考える。隣接するセルＡとセルＢは高抵抗状態(非晶質)で、選択セルに対し素子分離寸法が±ΔＸだけ変動したとする。この場合、図５４のシミュレーション結果から明らかなように、選択セルを加熱すると隣接する非選択セルの温度は、選択セルの間隔に対応して上昇する。つまり、ΔＸだけ間隔が短いセルＢの温度は、ΔＸだけ間隔の長いセルＡよりセル温度が上昇する。この動作を繰り返すと、高抵抗状態（非晶質）のセルの相変化材料は結晶化が進行し、最終的には低抵抗状態（結晶）に変化する。すなわち、書込み動作の繰り返しにより情報が失われる書込みディスターブが発生する。

例えば、図５６に示したように選択セルにリセットパルス（融点：Tm以上の温度に設定）を印加した場合、非選択セルの温度が相変化材料の結晶化温度：Tcを超えないセルAは、ディスターブ耐性は大きいが、Tcを超えるセルＢのディスターブ耐性は非常に小さくなり大きな問題となる。
以上示したように、最小加工寸法：Ｆが小さくなると素子分離幅の変動は大容量メモリを実現する上で大きな障害となる。更に、Ｆ＜３２ｎｍを実現するためのダブルパターンニング法では、上記問題がより顕在化するようになる。

ダブルリソ方式は、既に説明したように２回の露光を行う方法である。１回目のパターン、もしくは露光に対して、機械的合わせで２回目のパターンを形成する。図５７にダブルリソ方式の合わせずれによる問題点を示す。ダブルリソ法では、１回目の露光と２回目の露光は機械的合わせで実施するため、必然的に合わせずれ：ΔＸが発生する。通常、レジストパターン幅は、活性領域の幅で規定するため、上記合わせずれ：ΔＸは素子分離幅の変動になる。そのため、図５７に示したように、分離領域Ａの寸法がＦ−ΔＸになれば必然的に分離領域Ｂの寸法はＦ+ΔＸとなる。

最先端のリソグラフィーに要求される露光の合わせ精度：ΔＸは、最小加工寸：Ｆの１／５以下とされている。その合わせ精度を実現できた場合の、各プロセス世代の寸法精度を図５７（ｂ）の表１に示す。上述したように、相変化メモリにおいては隣接するセルの間隔も縮小されるため、非選択の隣接セルの温度上昇の絶対値は大きくなる。微細化に伴い素子分離寸法の変動量：ΔＦは小さくなるが、非選択セルの温度の最大値と最小値の差は一定（約９５℃）なので、微細化が進むほど素子分離寸法のバラツキが問題となる。
同様に、スペーサー方式も同じ問題を抱えている。図５８に示したように、スペーサー方式の活性領域の寸法は最終的なスペーサー幅で規定される。通常、スペーサーはＣＶＤ法で形成した薄膜とドライエッチングにより形成される。このためスペーサーの膜厚バラツキとドライエッチングの寸法バラツキを合わせた寸法変動；±Δｄが必然的に存在する。図５８においては、活性領域の寸法が設計の数値に対し±Δｄ変動した場合を示している。この場合、リソグラフィーで規定される分離領域；Ａの寸法はＦとなるが、スペーサー形成で±Δｄの影響を受ける分離領域；Ｂの寸法は、Ｆ±２・Δｄとなる。

以上説明したように、抵抗可変素子とダイオードを用いた大容量不揮発性メモリにおいては、微細化が進むほど素子分離領域の寸法バラツキが書き込みディスターブ耐性を劣化させる原因となり大きな問題となる。特に、ダブルパターンニング法が必要となるＦ＜４０ｎｍ世代においては、上記問題がより顕在化するようになる。ここでは、可変抵抗素子として相変化材料を例に挙げて説明したが、相変化材料に限らずNiO、CuO、TiO_２などReRAMとなる記録材料も同様に現象が問題となる。また、ＮＡＮＤ型メモリにおいても、素子分離領域の寸法変動は隣接する浮遊ゲート間の寄生容量の影響が著しく大きくなるので、素子の安定動作としては大きな問題となる。

そこで、本発明の目的は、大容量メモリの微細化に伴う素子分離寸法変動のデバイス特性への影響を抑制する技術を提供することにある。特に、ダブルパターンニング法を採用する、最小加工寸法Ｆ＜４０ｎｍ世代の、抵抗可変素子とポリシリコン材料を用いた半導体デバイスを積層するメモリの製造プロセスにおいて、書込みディスターブ耐性劣化を抑制することで半導体記憶装置の高集積化、高性能化を推進する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

上記問題は、ダブルパターンニング法によりパターンを形成する際、素子分離幅を規定する加工を２回行うことで解決できる。以下、図を用いて詳細な内容を説明する。
図５９〜図６０に本発明の概要を示す。図は断面構造を示しており、４０１が支持基板、４０２が下地絶縁膜、４０３が被加工材料、４０４がハードマスク、４０５と４０７がレジストパターン、４０６と４０８が埋め込み絶縁膜（分離絶縁膜）である。ここでは、一例として、４０１を単結晶シリコン基板、４０２と４０４をシリコン酸化膜、４０３を多結晶シリコン膜、４０６と４０８を素子分離絶縁膜として説明する。
まず、ハードマスクとなるシリコン酸化膜４０４上に、ライン/スペースのレジストパターン４０５を形成する。ここで、例えば、レジストのスペースを最小加工寸法：Ｆ、レジストのパターン幅を３Ｆとする（図５９（ａ））。

次に、上記レジストパターン４０５を用いて、シリコン酸化膜４０４、多結晶シリコン膜４０３を加工して、パターン幅：３Ｆ、スペース：Ｆのスクライブ状のパターンを形成する（図５９（ｂ））。
続いて、例えば、ＣＶＤ法によりシリコン酸化膜４０６を全面に形成した後、化学的機械研磨法（ＣＭＰ法）により上記シリコン酸化膜４０６をスクライブパターンのスペース部分に埋め込む（図５９（ｃ））。

次に、上記スクライブパターン上に、ライン/スペースのレジストパターン４０７を形成する。ここで、例えば、レジストのスペースを最小加工寸法：Ｆ、レジストのパターン幅を３Ｆとする（図６０（ａ））。但し、このレジストパターンは、図６０（ａ）のスクライブラインパターンの短辺方向に対して、２Ｆずれた位置に配置する。言い換えれば、３Ｆ幅で加工された被加工材４０３のパターン中央部に、レジストパターン４０７のスペース部分が配置されるようにする。

次に、上記レジストパターン４０７をマスクとして、下地のシリコン酸化膜４０４と多結晶シリコン膜４０３を加工する（図６０（ｂ））。
次に、例えば、ＣＶＤ法によりシリコン酸化膜４０８を全面に形成した後、ＣＭＰ法により上記シリコン酸化膜４０８をスクライブパターンのスペース部分に埋め込み、素子分離膜とする（図６０（ｃ））。

図６１に本発明の特徴を示す。本発明においてはダブルリソ法の合わせずれ：ΔＸは存在するが、レジストパターンのスペース部分を規定してパターンを形成するので、合わせずれが存在しても、素子分離幅は一定となる。言い換えれば、合わせずれ：ΔＸの影響は活性領域側に影響する。無論、活性領域のパターン寸法のバラツキも大容量メモリでは素子間バラツキの原因となるが、その殆どはベリファイ動作により補正できる。一方、素子分離寸法のバラツキはベリファイ動作などの電気的保証が出来ない場合が殆どであり、今後は、素子分離幅のバラツキ低減がより重要となる。

本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
３次元積層化した抵抗可変素子と選択素子の両方の高性能化、高信頼化を実現することで、大容量、高性能かつ高信頼な不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

図１〜図２２を用いて、本発明の実施例１（クロスポイント型PNダイオード）である半導体記憶装置の実施例を説明する。ここでは、ダブルパターンニング法を用いたP/i/N型の多結晶シリコンダイオードの形成方法を例に挙げている。
先ず、単結晶シリコン基板１０１上に、１００ｎｍのシリコン酸化膜(SiO₂)１０２、５０ｎｍのチタンナイトライド膜(TiN)１０３、１５０ｎｍの多結晶シリコンダイオード１０４、５０ｎｍのチタンナイトライド膜１０５、１００ｎｍのシリコン酸化膜(SiO₂)１０６を順次形成した。
なお、ここで、多結晶シリコンダイオード１０４は、加工後にダイオードとなる層を示し、加工前は、多結晶シリコンの薄膜層を指すものとする。

多結晶シリコンダイオード１０４は、例えば、化学気相成長法（CVD法）で形成した、ボロン（B)ドープ非晶質シリコン、ノンドープ非晶質シリコン、リン（P）ドープ非晶質シリコンを連続で成膜した後、８００℃、３０秒程度の熱処理を行うことでP/i/N型の多結晶シリコンダイオード１０４を形成した。ここでは、各層の膜厚を５０ｎｍとし、多結晶シリコンダイオード１０４のトータル膜厚を１５０ｎｍとした。

続いて、液浸型のArFエキシマレーザーを用いて、レジストパターン１０７を形成した。図１（ａ）はレジストパターン形成時の平面図、図１（ｂ）は、図１（ａ）のＣ−Ｃ断面図、図１（ｃ）はＡ−Ａ断面図である。本実施例ではレジストパターン１０７の最小加工寸法；Ｆを３２ｎｍとした。但し、３２ｎｍのライン／スペースパターンは形成できないため、最小加工寸法はレジストパターン間のスペースだけで、レジストパターンのライン幅は３Ｆ(９６ｎｍ)とした。

露光を２回に分けて一括現像によりレジストパターンを形成するダブルリソ法では、ライン／スペースは３２ｎｍ／３２ｎｍである。レジストパターンのアスペクト比が大きくなるとレジストパターンが転倒する不良が発生し易いため、レジスト膜厚を厚く出来ない課題がある。しかし、本発明ではレジストパターンのスペース幅が９６ｎｍと比較的広いため転倒不良は殆ど発生せず、レジスト膜厚を厚く出来る利点がある。
ここでは、図１（ａ）のｙ方向（図１（ｃ）Ａ−Ａ）には２本のレジストパターン１０７だけを記載しているが、実際のメモリアレイでは繰り返しパターンとなる。図１に示したように、メモリ領域の周辺（図１では左右）には、周辺回路を配置している。周辺回路のレジストパターン間のスペースは最小加工寸法；Ｆとしたが、パターン幅は２Ｆ(６４ｎｍ)とした。

次に、図２に示したように、上記レジストマスク１０７を用いて、下層の積層膜を順次ドライエッチングし、最下層のチタンナイトライド膜１０３まで加工した。本実施例では、レジストマスク１０７で下層のシリコン酸化膜１０６を加工した後、一度レジスト１０７を酸素アッシングで除去し、上記シリコン酸化膜１０６をハードマスクとして、下層の積層膜０３〜１１０５を加工した。
次に、炭素を５％含有した塗布ガラス（SOG）を全面に塗布した後、４００℃の窒素アニールを行い、SOG膜をシリコン酸化膜１０８に改質した。この後、機械的化学研磨法（CMP）でシリコン酸化膜１０８の研磨を行い、加工した積層膜のスペース部分にシリコン酸化膜１０８を埋め込んだ（図３）。

スペース部分に埋め込んだシリコン酸化膜１０８は、隣接するシリコンダイオードを電気的に分離するための素子分離絶縁膜である。本実施例では、炭素を５％含有した塗布ガラス（SOG）を用いたが、ポリシラザン（PSZ）を回転塗布した後、４００℃程度の低水分雰囲気中で改質したシリコン酸化膜を用いることも可能である。また、通常のCVD法によるシリコン酸化膜を用いることも無論可能である。但し、CVD法はパターン開口幅が４０ｎｍ以下の領域では、一般的なCVD法で完全に埋め込むことは非常に困難なので、エアーギャップを積極的に利用する場合は有利であるが完全に埋め込んで用いる場合は、塗布系の絶縁膜が有効である。

次に、ライン／スペース=３２ｎｍ／３２ｎｍのパターンを形成するため、２回目のリソグラフィーと加工を行った。図４に２層目のレジストパターンの平面図を示す。図５（ａ）〜（ｃ）には、図４の各領域の断面図を示した。２層目のレジストパターン１０９は、図４のy方向に２Ｆだけずらしたスペース；Ｆの穴パターン１０９となる。図５(c)に示すように、先に形成した幅３Ｆの積層膜の中央部の表面が露出するようにレジスト穴パターン１０９を形成した。

続いて、上記レジスト穴パターン１０９をマスクトして、下層のシリコン酸化膜１０６、上部電極となるチタンナイトライド膜１０５、多結晶シリコンダイオード１０４、下部電極となるチタンナイトライド膜１０３を順次加工した。図６に各領域の断面図を示す。図６（ｃ）に示したように、A−A断面は２Ｆピッチ(６４ｎｍ)の多結晶Siダイオードのライン/スペースパターンが形成される。

次に、炭素を５％含有した塗布ガラス（SOG）を全面に塗布した後、４００℃の窒素アニールを行い、SOG膜をシリコン酸化膜１１０に改質した。この後、機械的化学研磨法（CMP）でシリコン酸化膜１１０の研磨を行い、先に加工したスペース部分にシリコン酸化膜１１０を埋め込んだ（図７）。ここでは、多結晶シリコンダイオード１０４の上部側の電極であるチタンナイトライド１０５表面が露出するまでCMP研磨を行った。図７（ａ）Ｄ−Ｄ断面、及び図７（ｃ）Ａ−Ａ断面に示したように、シリコン酸化膜で埋め込まれた領域は、同じ方法で形成したシリコン酸化膜であるが、厳密には１回目のシリコン酸化膜１０８と２回目のシリコン酸化膜１１０の違いがある。図７（ｃ）Ａ−Ａ断面に示したように繰り返しパターンの領域は、１回目で埋め込んだシリコン酸化膜１０８と２回目に埋め込んだシリコン酸化膜１１０が交互に配置されるが、本方法で形成した場合の分離幅は、リソグラフィー工程の合わせずれが発生しても同じ分離幅になっていることが特徴である。
次に、上記ストライプ状に形成した１層目の多結晶シリコンダイオード１０３〜１０５上に２層目の多結晶シリコンダイオードを形成し、１層目のダイオードをクロスポイント型に、２層目のダイオードをストライプ状に加工する。ここでは図示していないが、２層目のダイオードを形成する前に、周辺回路部分の接続を行うためのコンタクト穴形成や、引き出し配線となるプラグの形成があるが、ここでは割愛する。

次に、先に形成した１層目の多結晶シリコンダイオード１０３〜１０５と同じ膜種と形成方法で２層目のダイオードの各層を成膜した。図８に平面図を、図９に各領域の断面図を示した。下部電極となるチタンナイトライド膜１１１の膜厚は５０ｎｍ、上部電極となるチタンナイトライド膜１１３の膜厚は５０ｎｍとした。N/i/P型の多結晶シリコンダイオードのトータル膜厚は１５０ｎｍで、各層の膜厚はそれぞれ５０ｎｍ成膜した。但し、２層目の多結晶シリコン領域１１２は、下層側よりリンドープ多結晶シリコン、ノンドープ多結晶シリコン、ボロンドープ多結晶シリコンの順で、１層目のダイオードとは逆となる。２層目の多結晶シリコンダイオードの上部電極であるチタンナイトライド１１３の上部に、シリコン酸化膜１１４を１００ｎｍ形成した後、リソグラフィー法によりレジストパターン１１５を形成する。図１０（ｂ）Ｃ−Ｃ断面、図１１（ｂ）Ｄ−Ｄ断面に示したように、レジストパターンのスペースを；Ｆ、パターン幅を３Ｆで形成した。

次に、上記レジストパターン１１５をマスクとして、２層目のダイオード、及び１層目のダイオードの一部を加工した。図１２、図１３に平面図と各領域の断面図を示した。図１２（ｂ）Ｃ−Ｃ断面、図１３（ｃ）Ｂ−Ｂ断面に示すように、ドライエッチングは、1層目のダイオードの下部電極１０３表面が露出するまで行った。図１２（ｃ）Ａ−Ａ断面、及び図１３Ｄ−Ｄ断面部分は、１層目のダイオードの素子分離膜であるシリコン酸化膜１０８、１１０表面が露出した時点でエッチングは自己整合的に停止させた。

続いて、炭素を５％含有した塗布ガラス（SOG）を全面に塗布した後、４００℃の窒素アニールを行い、SOG膜をシリコン酸化膜１１６に改質した。この後、機械的化学研磨法（CMP）でシリコン酸化膜１１６の研磨を行い、先に加工したスペース部分にシリコン酸化膜１１６を埋め込んだ。図１４、図１５にその断面図を示した。シリコン酸化膜１１６のCMP研磨は、ハードマスクとして用いたシリコン酸化膜１１４表面が露出した時点で停止させた。図に示したように、各断面は完全に平坦化させた。

次に、１層目のダイオード形成と同様に、最小加工寸法；Ｆを有するレジスト穴パターン１１７を形成した。図１６、図１７に示したように、先に形成した２層目のダイオードの３Ｆ幅の中央部に、レジスト穴が来るように配置する。すなわち、図１６、図１７の平面図に示したように、２層目のダイオードのスクライブ状に形成した下層パターンに対し、ｘ方向に２Ｆずれた穴パターン１１７を形成する。

続いて、上記レジスト穴パターン１１７を用いて、下層膜をドライエッチングし、２層目のダイオード、及び１層目のダイオードの一部を加工した。図１７、図１８に平面図と各領域の断面図を示した。図１８（ｂ）Ｃ−Ｃ断面、図１８（ｃ）Ａ’−Ａ’断面に示すように、ドライエッチングは、１層目のダイオードの下部電極１０３表面が露出するまで行った。図１９（ｃ）Ｄ−Ｄ断面部分は、１層目のダイオードの素子分離膜であるシリコン酸化膜１１０表面が露出した時点でエッチングは自己整合的に停止させた。

続いて、炭素を５％含有した塗布ガラス（SOG）を全面に塗布した後、４００℃の窒素アニールを行い、SOG膜をシリコン酸化膜１１７に改質した。この後、機械的化学研磨法（CMP）でシリコン酸化膜１１７の研磨を行い、先に加工したスペース部分にシリコン酸化膜１１７を埋め込んだ。図２０、図２１にその断面図を示した。シリコン酸化膜１１７のCMP研磨は２層目のダイオード上部電極１１３表面が露出した時点で停止させた。
図２２に平面図（ａ）とＢ−Ｂ断面図（ｂ）、及びＡ’−Ａ’断面図（ｃ）を比較して示す。１層目のダイオード下部電極１０３がシリコン酸化膜で底部に埋め込まれている形状は同じであるが、厳密には、異なる工程で形成された埋め込み絶縁膜１０８、１１０、１１６、１１７の４つのシリコン酸化膜が共存している。この部分が、本方法の特徴的な部分である。
以上の工程で、２層目のシリコンダイオードがストライプ状にパターニングされ、１層目のシリコンダイオードがクロスポイント構造となる。本実施例では、２層目までのシリコンダイオード作製工程を示したが、同様の方法を用いて３層目以降も形成することができる。

本実施例で示したように、本方法によれば、隣接するシリコンダイオードの素子分離間隔を、リソグラフィーの合わせ精度に関係なく同じ分離幅にすることができる。また、非常に微細でアスペクト比の大きいパターンを形成する場合でも、常に絶縁膜が側壁に存在した形状であるため、パターン倒れ不良を飛躍的に抑制できる利点もある。

次に、本発明の第２の実施例（クロスポイント型相変化メモリ）について説明する。
図２３は、本発明の実施例２である半導体記憶装置の一例を示した一部平面であり、図２４〜２７は、それぞれ図２３におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線断面図である。また図２８は、メモリアレイ部分だけを示した立体図である。なお、図２３の平面図、図２８の立体図において、図面を見やすくするために一部の部材は省略している。

本実施例の半導体記憶装置は、メモリ素子に抵抗可変素子（例えば相変化メモリ）、選択素子にポリシリコンダイオードを用いていて、これらが積層クロスポイント型にアレイを構成している。半導体主面内のｘ方向にワード線、ｙ方向にビット線が延在しており、それぞれアレイ端のコンタクト孔を介して選択トランジスタＳＴの拡散層に接続されている。選択トランジスタの他方の拡散層はコンタクト孔を介してグローバルワード線ＧＷＬ、グローバルビット線ＧＢＬに接続されている。隣接するメモリ層はビット線かワード線のいずれかを共用する構造になっていて、これを実現するために選択素子となるダイオードの極性は隣接メモリ層で、逆向きである（図２８）。図２３から図２８では４層積層の場合のメモリアレイを示しているが、５層以上を積層することももちろん可能である。

相変化メモリは、Ge₂Sb₂Te₅などの相変化材料がアモルファス状態と結晶状態で抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態／低抵抗状態を判別することで行える。

相変化材料を高抵抗のアモルファス状態から低抵抗の結晶状態に変化させる動作、逆に低抵抗の結晶状態から高抵抗のアモルファス状態に変化させる動作は、図２９のような温度変化を相変化材料に与えることで行える。アモルファス状態の相変化材料は結晶化温度以上に加熱し１０⁻⁶ 秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。

相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き込み行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、結晶化温度に保持するのに十分な電流を長時間流すことにより行う。

図３０の等価回路図を用いて、本実施例の半導体装置の読出し動作を説明する。メモリアレイ中から１セルを選択して読出しを行なうには、選択セルが接続されているワード線（SWL：選択ワード線）、選択セルが接続されていないワード線（USWL：非選択ワード線）、選択セルが接続されているビット線（SBL：選択ビット線）、選択セルが接続されていないビット線（USBL：非選択ビット線）に、例えばそれぞれ、１Ｖ、０Ｖ、０Ｖ、１Ｖの電圧を印加する。ダイオードが逆向き電圧のリーク電流をほとんど流さないおかげで、選択セルＳＭＣだけに電流が流れ、センスアンプで測定することで抵抗状態を判定できる。

図３１の等価回路図を用いて、本実施例の半導体装置のセット／リセット動作を説明する。メモリアレイ中から１セルを選択してセット動作を行うには、選択セルが接続されているワード線（SWL：選択ワード線）、選択セルが接続されていないワード線（USWL：非選択ワード線）、選択セルが接続されているビット線（SBL：選択ビット線）、選択セルが接続されていないビット線（USBL：非選択ビット線）に例えばそれぞれ、２．５Ｖ、0Ｖ、０Ｖ、２．５Ｖの電圧を印加する。この時、非選択ワード線、非選択ビット線に接続されたＣｅｌｌＤは、ダイオードに印加される電圧が逆方向電圧であるために電流が流れない。また、選択ワード線、非選択ビット線に接続されたＣｅｌｌＢ，非選択ワード線、選択ビット線に接続されたＣｅｌｌＤはビット線とワード線が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により相変化材料が加熱される。選択ビット線、選択ワード線に印加する電圧は選択メモリセルの相変化材料を結晶化温度に加熱するのに充分な電圧であれば良い。結晶化に充分な時間（１０⁻⁶ 秒程度以上）電圧を印加すると、選択セルの相変化素子は低抵抗の結晶状態になり、それ以外のセルは状態を変化させない。

メモリアレイ中から１セルを選択してリセット動作を行うには、選択セルが接続されているワード線（SWL：選択ワード線）、選択セルが接続されていないワード線（USWL：非選択ワード線）、選択セルが接続されているビット線（SBL：選択ビット線）、選択セルが接続されていないビット線（USBL：非選択ビット線）に例えばそれぞれ、３Ｖ、０Ｖ、３Ｖ、０Ｖの電圧を印加する。この時、非選択ワード線、非選択ビット線に接続されたＣｅｌｌＤは、ダイオードに印加される電圧が逆方向電圧であるために電流が流れない。また、選択ワード線、非選択ビット線に接続されたＣｅｌｌＢ，非選択ワード線、選択ビット線に接続されたＣｅｌｌＤはビット線とワード線が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により相変化材料が加熱される。選択ビット線、選択ワード線に印加する電圧は選択メモリセルの相変化材料を融点以上の温度に加熱するのに充分な電圧であれば良い。印加電圧を急速に０にし相変化材料を急冷すると選択セルの相変化素子は高抵抗のアモルファス状態になり、それ以外のセルは状態を変化させない。

次に、図３２〜図３４を用いて上記積層相変化メモリの製造方法を説明する。
まず、シリコン基板上に公知の技術を用いて図２４のＡ−Ａ断面、図２６のＣ−Ｃ断面に見られる選択トランジスタＳＴを形成する。メモリアレイの駆動に必要な周辺回路を形成するシリコン基板上のデバイスに関しても同様に形成する。
ＳＴ形成後に絶縁膜２１でＳＴおよび、周辺回路のデバイスを埋め込み、必要に応じて化学的機械研磨法（ＣＭＰ法）などで表面を平坦化、更にこの後形成するメモリアレイのワード線２とＳＴの拡散層Ｄｉｆを接続するＣＯＮＴを形成したのが図３２（ａ）の状態である。次にワード線となる例えばタングステン２を成膜した後、メモリアレイ単位でタングステン２を加工する。次に、Ｂドープアモルファスシリコン１４、Ｐドープアモルファスシリコン１５を成膜する（図３２（ｂ））。タングステン膜２の成膜にはスパッタ法、Ｂドープアモルファスシリコン１４、Ｐドープアモルファスシリコン１５の成膜には減圧ＣＶＤ法を用いた。タングステン成膜温度は２００℃以下、Ｂドープアモルファスシリコンの成膜温度は４００℃程度、リンドープアモルファスシリコン１５の成膜温度は５２０℃程度である。

次に例えばCO₂レーザーアニールにより、Ｂドープアモルファスシリコン１４、Ｐドープアモルファスシリコン１５を結晶化し不純物の活性化を行う（図３３（ａ））。この時点では、相変化メモリ材料は含まれていないので、熱負荷低減の目的で行うレーザーアニールは必須ではなく、通常の加熱炉によるポリシリコンの結晶化、不純物の活性化を行うことも可能であるが、後述するように２層目以降のメモリアレイを製造する際には、レーザーアニールが必須である。本実施例では、１層目と２層目以降の選択素子の特性を同等にそろえるために、図３３（ａ）の工程で２層目以降に用いるのと同じレーザーアニールを用いた。

次に、WSi、TiSi₂などのシリサイド１０をＰドープポリシリコン５の表面に形成し、相変化素子の下部電極となる８（TiN、Wなど）、相変化材料６（Ge₂Sb₂Te₅など）、相変化素子の上部電極となる７（TiN、Wなど）を順に成膜した（図３３（ｂ））。
次に、実施例１に示した方法と同様に、本発明であるダブルパターンニング法を用いて、上部電極材料７、相変化材料６、下部電極材料８、シリサイド膜１０、Ｐドープポリシリコン５、Ｂドープポリシリコン４、ワード線材料２をｘ方向に延在するストライプ状にパターニングし、その分離領域に絶縁膜を埋め込みＣＭＰ法で表面を平坦化した。この時、ＷＬ、ＧＷＬに至るコンタクト孔が形成される部分にはパターンを残す（図３４（ａ））。この工程でのＡ−Ａ断面を示したのが図３４（ｂ）である。パターンの平面図は図３５である。またメモリアレイ部分の立体図は図３６となる（分離絶縁膜２２は記載なし）。
次に、ビット線と選択トランジスタの拡散層を接続するためのコンタクト孔１５０を形成する（図３７（ａ）（ｂ））。

次に、例えば孔１５０内に例えばＣＶＤ法でW、またはTi、TiN、Wを順に埋め込む。上表面に堆積したＷを例えばＣＭＰ法で除去することでｐｌｕｇを形成する。次にビット線３となる材料（例えばタングステン）を成膜し、TiNなどのバリアメタル、またはWSi、TiSi₂などのシリサイド膜、またバリアメタルとシリサイド膜を順に成膜し１０を形成した。続いて、Ｐをドープしたアモルファスシリコン１５、Ｂをドープしたアモルファスシリコン１４を連続して成膜する（図３８）。

次に、例えばCO₂レーザーアニールにより、アモルファスシリコン１４、１５を結晶化し不純物の活性化を行う（図３９（ａ））。
レーザーアニールは、アモルファスシリコンの結晶化と不純物の活性化を充分に行い、選択素子となるダイオードの電流駆動能力を充分なものにすること、１層目のメモリアレイを構成する相変化メモリ材料６への熱負荷を低減し歩留りを低下させないことを目的に行う。
通常、炉体によるポリシリコンの結晶化には７００℃以上の長時間熱処理が必要であり、この熱負荷で相変化素子の歩留りはほぼ０％にまで低下してしまう。相変化材料６と結晶化を行う２層目のアモルファスシリコンの間に、ビット線材料３が存在する状態で、レーザーアニールによる短時間アニールを行なうと、炉対加熱の場合と比較して、２層目のアモルファスシリコンを結晶化する際の相変化材料６の温度上昇を抑制でき熱負荷を低減できる。

次に、WSi、TiSi₂などのシリサイド９をＢドープポリシリコン４の表面に形成し、相変化素子の下部電極となる８（TiN、Wなど）、相変化材料６（Ge₂Sb₂Te₅など）、相変化素子の上部電極となる７（TiN、Wなど）を順に成膜した（図３９（ｂ））。
次に、実施例１に示した、本発明のダブルパターンニング法を用いて、上部電極材料７、相変化材料６、下部電極材料８、シリサイド膜９、Ｂドープポリシリコン４、Ｐドープポリシリコン５、TiNなどのバリアメタル、またはWSi、TiSi₂などのシリサイド膜、またバリアメタルとシリサイド膜を順に成膜し形成した１０、ビット線材料３、１層目のメモリアレイの上部電極７、１層目のメモリアレイの相変化材料６、１層目のメモリアレイの下部電極８、１層目のメモリアレイの膜１０、１層目のメモリアレイのＰドープポリシリコン５、１層目のメモリアレイのＢドープポリシリコン４をｙ方向に延在するストライプ状にパターニングし、スペース部分をシリコン酸化膜２３で埋め込み平坦化した。この時、ＢＬ、ＧＢＬに至るコンタクト孔が形成される部分にはパターンを残す（図４０（ａ））。この工程でのＣ−Ｃ断面を示したのが図４０（ｂ）である。パターンの平面図は図４１である。またメモリアレイ部分の立体図は図４２（ａ）がパターニングされて図４２（ｂ）となる（絶縁膜は図示せず）。２層目のメモリアレイがストライプ状にパターニングされ、１層目のメモリアレイのクロスポイント構造が完成する。

次に、ワード線１層目のパターンに至るコンタクト孔１５０を形成、その後、例えば孔１５０内に例えばＣＶＤ法でＷを埋め込む。上表面に堆積したＷを例えばＣＭＰ法で除去することでｐｌｕｇを形成した。次にワード線となる例えばタングステン２、Ｂドープアモルファスシリコン１４、Ｐドープアモルファスシリコン１５を成膜する（図４３（ａ））。
次に例えばCO₂レーザーアニールにより、アモルファスシリコン１４、１５を結晶化し不純物の活性化を行う（図４３（ｂ））。

次に、TiNなどのバリアメタル、またはWSi、TiSi₂などのシリサイド膜１０をＰドープポリシリコン５の表面に形成し、相変化素子の下部電極となる８（TiN、Wなど）、相変化材料６（Ge₂Sb₂Te₅など）、相変化素子の上部電極となる７（TiN、Wなど）を順に成膜した（図４４）。

次に、実施例１で示した本発明のダブルパターンニング法により、上部電極材料７、相変化材料６、下部電極材料８、シリサイド膜１０、Ｐドープポリシリコン５、Ｂドープポリシリコン４、ワード線材料２、２層目のメモリアレイの上部電極７、２層目のメモリアレイの相変化材料６、２層目のメモリアレイの下部電極８、２層目のメモリアレイのシリサイド９、２層目のメモリアレイのＢドープポリシリコン４、２層目のメモリアレイのＰドープポリシリコン５をｘ方向に延在するストライプ状にパターニングし、そのスペースをシリコン酸化膜で埋め込み平坦化した。この時の、メモリアレイ部分の立体図は図４５となる。３層目のメモリアレイがストライプ状にパターニングされ、２層目のメモリアレイのクロスポイント構造が完成する。
以下、同様のプロセスを繰り返すことで、本実施例の４層積層クロスポイントメモリを完成することができる。

４層積層クロスポイントメモリ形成後、最上層のワード線パターン、ビット線パターンと、ＧＷＬ、ＧＢＬを接続するためのプラグを形成した。この後、図には示していないが、選択トランジスタＳＴのウェル、ゲートに給電するための配線、ＧＢＬ、ＧＷＬを形成し半導体記憶装置を完成した（図４６）。
本実施例２で作製した抵抗可変素子を相変化メモリとしたメモリは、書換えに伴うディスターブ耐性が、従来のダブルパターンニング法で作製した場合に比べ、１桁以上向上した。また、作製途中のパターン倒れ不良が殆ど発生せず、製造歩留りが著しく改善した。
本実施例では、抵抗可変素子を相変化メモリ、選択素子となるトランジスタをポリシリコンで形成したが、抵抗可変素子をNiO、CuO、TiO₂などのReRAM、選択トランジスタをGe、SiGeなどのシリコン以外の半導体を用いることも可能であり、同様の効果を得ることができた。

本発明の不揮発性半導体記憶装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。

（ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 本発明の実施例１である半導体記憶装置の一例を示した平面図である。 （ａ）―（ｃ）は、本発明の実施例１である半導体記憶装置の一例を示した断面図である。 （ａ）―（ｃ）は、本発明の実施例１である半導体記憶装置の一例を示した断面図である。 （ａ）―（ｃ）は、本発明の実施例１である半導体記憶装置の一例を示した断面図である。 本発明の実施例１である半導体記憶装置の一例を示した平面図である。 （ａ）―（ｃ）は、本発明の実施例１である半導体記憶装置の一例を示した断面図である。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 （ａ）は、本発明の実施例１である半導体記憶装置の一例を示した平面図、（ｂ）および（ｃ）は、その断面図ある。 本発明の実施例２である半導体記憶装置の一例を示した平面図である。 本発明の実施例２である半導体記憶装置の一例を示した断面図である。 本発明の実施例２である半導体記憶装置の一例を示した断面図である。 本発明の実施例２である半導体記憶装置の一例を示した断面図である。 本発明の実施例２である半導体記憶装置の一例を示した断面図である。 本発明の実施例２である半導体記憶装置の一例を示した俯瞰図である。 相変化材料に与える温度変化を示す図である。 本発明の実施例２で示す半導体記憶装置の等価回路図である。 本発明の実施例２で示す半導体記憶装置の等価回路図である。 （ａ）、（ｂ）は、本発明の実施例２である半導体記憶装置の一例を示した断面図である。 （ａ）、（ｂ）は、本発明の実施例２である半導体記憶装置の一例を示した断面図である。 （ａ）、（ｂ）は、本発明の実施例２である半導体記憶装置の一例を示した断面図である。 本発明の実施例２である半導体記憶装置の一例を示した平面図である。 本発明の実施例２である半導体記憶装置の一例を示した俯瞰図である。 （ａ）、（ｂ）は、本発明の実施例２である半導体記憶装置の一例を示した断面図である。 本発明の実施例２である半導体記憶装置の一例を示した断面図である。 （ａ）、（ｂ）は、本発明の実施例２である半導体記憶装置の一例を示した断面図である。 （ａ）、（ｂ）は、本発明の実施例２である半導体記憶装置の一例を示した断面図である。 本発明の実施例２である半導体記憶装置の一例を示した平面図である。 本発明の実施例２である半導体記憶装置の一例を示した俯瞰図である。 （ａ）、（ｂ）は、本発明の実施例２である半導体記憶装置の一例を示した断面図である。 本発明の実施例２である半導体記憶装置の一例を示した俯瞰図である。 本発明の実施例２である半導体記憶装置の一例を示した俯瞰図である。 本発明の実施例２である半導体記憶装置の一例を示した俯瞰図である。 （ａ）―（ｃ）は、ダブルリソ法の製造方法を示す図である。 （ａ）―（ｃ）は、ダブルリソ法の製造方法を示す図である。 （ａ）、（ｂ）は、ダブルリソ法の製造方法を示す図である。 （ａ）、（ｂ）は、スペーサー法の製造方法を示す図である。 （ａ）―（ｃ）は、スペーサー法の製造方法を示す図である。 （ａ）―（ｃ）は、スペーサー法の製造方法を示す図である。 微細化による隣接セルへの影響を説明する図である。 微細化による隣接セルへの影響を説明する図である。 微細化による隣接セルへの影響を説明する図である。 微細化による隣接セルへの影響を説明する図である。 （ａ）はダブルリソ法の問題点を説明する図で、（ｂ）はその表である。 スペーサー法の問題点を説明する図である。 （ａ）―（ｃ）は、本発明による課題の解決を説明する図である。 （ａ）―（ｃ）は、本発明による課題の解決を説明する図である。 本発明による課題の解決を説明する図である。

１０１,２０１,３０１…単結晶シリコン基板、
１０２,１０６,１１４,２０２,３０２…シリコン酸化膜、
１０３,１０５,１１１,１１３…チタンナイトライド膜、
１０４,１１２…シリコンダイオード、
１０８,１１０,１１６,１１７…埋め込み酸化膜、
１０７,１０９,１１５,１１７…レジストパターン、
２０３,３０３,４０３…多結晶シリコン膜、
２０５a,２０５b,３０８,４０５…レジストパターン、
１…半導体基板（シリコン基板）、
２…ワード線、
３…ビット線、
４…ｐ型ポリシリコン、
５…ｎ型ポリシリコン、
６…抵抗可変素子材料（例えば相変化材料）、
７…抵抗可変素子の上部電極、
８…抵抗可変素子の下部電極、
９…ｐ型ポリシリコン界面のバリアメタル、またはシリサイド、
１０…ｎ型ポリシリコン界面のバリアメタル、またはシリサイド、
１４…ｐ型不純物を高濃度に含むアモルファスシリコン、
１５…ｎ型不純物を高濃度に含むアモルファスシリコン、
４４…ｐ型不純物を低濃度に含むポリシリコン、
４５…ｎ型不純物を低濃度に含むポリシリコン、
５４…ｐ型不純物を低濃度に含むアモルファスシリコン、
５５…ｎ型不純物を低濃度に含むアモルファスシリコン、
２０,２１,２２,２３,２４,２５,２６,２７,２８,２９,３１…シリコン酸化膜、
３０…ハードマスク材料、
１００…プレート電極、
１２０,１２１,１２２,１２３,１２４,１２５,１２６,１２７…絶縁膜、
１５０,１５１…コンタクト孔、
１６１…ゲート絶縁膜、
２００…素子分離、
Ｇａｔｅ…ゲート電極、
Ｄｉｆ…拡散層、
ＳＴ…選択トランジスタ、
ｐｌｕｇ…プラグ電極、
ＳＷＬ…選択ワード線、
ＵＳＷＬ…非選択ワード線、
ＳＢＬ…選択ビット線、
ＵＳＢＬ…非選択ビット線、
ＳＭＣ…選択メモリセル、
Ｓｅｎｓｅ Ａｍｐ．…センスアンプ、
Ｉｃｅｌｌ…読み出し時選択セル電流、
Ｉｒｅａｄ…読み出し時センスアンプ電流、
Ｉｓｅｔ…セット時選択セル電流、
Ｉｒｅｓｅｔ…リセット時選択セル電流、
ＣｅｌｌＡ…選択ワード線、選択ビット線メモリセル（選択メモリセル）、
ＣｅｌｌＢ…非選択ワード線、選択ビット線メモリセル、
ＣｅｌｌＣ…選択ワード線、非選択ビット線メモリセル、
ＣｅｌｌＤ…非選択ワード線、非選択ビット線メモリセル、
ｕ…選択ワード線の上層のビット線、
ｄ…選択ワード線の下層のビット線。

Claims (8)

1. 半導体基板上に形成された少なくとも一層からなる被加工材料を、最小寸法Ｆなる解像能力を有するリソグラフィー装置を用いて所望の形状に加工する半導体記憶装置の製造方法において、
   ａ）前記被加工材料の上部に、ライン幅が２Ｆ以上でスペースがＦであるライン／スペースを有する第１のレジストパターンを形成する工程と、
   ｂ）前記第１のレジストパターンを用いて、前記被加工材料の前記第１のレジストパターンのスペース部分をエッチングしてストライプ状の第１の溝を複数形成した後に、前記第１の溝を絶縁膜で埋め込む工程と、
   ｃ）前記ストライプ状の第１の溝と隣接する前記ストライプ状の第１の溝との間に、ライン幅が２Ｆ以上でスペースがＦであるライン／スペースを有する第２のレジストパターンのスペース部分がアライメントされるように該第２のレジストパターンを前記被加工材料上に形成する工程と、
   ｄ）前記第２のレジストパターンを用いて、前記被加工材料の前記第２のレジストパターンのスペース部分をエッチングしてストライプ状の第２の溝を複数形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
2. 請求項１に記載の半導体記憶装置の製造方法において、
   ｄ）前記第２の溝を複数形成した後に、前記第２の溝を絶縁膜で埋め込む工程と、
   ｅ）前記ストライプ状の第１および第２の溝と交わる方向に、ライン幅が２Ｆ以上でスペースがＦであるライン／スペースを有する第３のレジストパターンを前記被加工材料上に形成する工程と、
   ｆ）前記第３のレジストパターンを用いて、前記被加工材料の前記第３のレジストパターンのスペース部分をエッチングしてストライプ状の第３の溝を複数形成し前記第１および第２の溝と前記第３の溝との交点部分にピラー状の加工領域を形成した後に、前記第３の溝に絶縁膜を埋め込む工程を、さらに有することを特徴とする半導体記憶装置の製造方法。
3. 相変化材料やReRAM材料などの記録材料とシリコン材料とを含む半導体デバイスが積層された構造を持つ半導体記憶装置を、最小寸法Ｆなる解像能力を有するリソグラフィー装置を用いて所望の形状に加工する半導体記憶装置の製造方法において、
   ａ）前記記録材料と前記シリコン材料と金属膜を設けた積層膜を形成する工程と、
   ｂ）前記積層膜上に、ライン幅が２Ｆ以上でスペースがＦであるライン／スペースを有する第１のレジストパターンを形成する工程と、
   ｃ）前記第１のレジストパターンを用いて、前記積層膜の前記第１のレジストパターンのスペース部分をエッチングしてストライプ状の第１の溝を複数形成した後に、前記第１の溝を絶縁膜で埋め込む工程と、
   ｄ）前記ストライプ状の第１の溝と隣接する前記ストライプ状の第１の溝との間に、ライン幅が２Ｆ以上でスペースがＦであるライン／スペースを有する第２のレジストパターンのスペース部分がアライメントされるように該第２のレジストパターンを前記積層膜上に形成する工程と、
   ｅ）前記第２のレジストパターンを用いて、前記積層膜の前記第２のレジストパターンのスペース部分をエッチングしてストライプ状の第２の溝を複数形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
4. 請求項３記載の半導体記憶装置の製造方法において、
   前記第１および第２の溝に絶縁膜を埋め込んだ領域が、電気的な素子分離領域であり、前記絶縁膜に囲まれた前記積層膜の部分が、素子の活性領域であることを特徴とする半導体記憶装置の製造方法。
5. 相変化材料やReRAM材料などの記録材料とシリコン材料とを含む半導体デバイスが積層された構造を持つ半導体記憶装置を、最小寸法Ｆなる解像能力を有するリソグラフィー装置を用いて所望の形状に加工する半導体記憶装置の製造方法において、
   ａ）前記記録材料と前記シリコン材料と金属膜を設けた積層膜を形成する工程と、
   ｂ）前記積層膜上に、ライン幅が２Ｆ以上でスペースがＦであるライン／スペースを有する第１のレジストパターンを形成する工程と、
   ｃ）前記第１のレジストパターンを用いて、前記積層膜の前記第１のレジストパターンのスペース部分をエッチングしてストライプ状の第１の溝を複数形成した後に、前記第１の溝を絶縁膜で埋め込む工程と、
   ｄ）前記ストライプ状の第１の溝と隣接する前記ストライプ状の第１の溝との間に、ライン幅が２Ｆ以上でスペースがＦであるライン／スペースを有する第２のレジストパターンのスペース部分がアライメントされるように該第２のレジストパターンを前記積層膜上に形成する工程と、
   ｅ）前記第２のレジストパターンを用いて、前記積層膜の前記第２のレジストパターンのスペース部分をエッチングしてストライプ状の第２の溝を複数形成した後に、前記第２の溝を絶縁膜で埋め込む工程と、
   ｆ）前記ストライプ状の第１および第２の溝と交わる方向に、ライン幅が２Ｆ以上でスペースがＦであるライン／スペースを有する第３のレジストパターンを前記積層膜上に形成する工程と、
   ｇ）前記第３のレジストパターンを用いて、前記積層膜の前記第３のレジストパターンのスペース部分をエッチングしてストライプ状の第３の溝を複数形成し前記第１および第２の溝と前記第３の溝との交点部分にピラー状の加工領域を形成した後に、前記第３の溝に絶縁膜を埋め込む工程と、を含むことを特徴とする半導体記憶装置の製造方法。
6. 請求項５記載の半導体記憶装置の製造方法において、
   前記第１、第２および第３の溝に絶縁膜を埋め込んだ領域が、電気的な素子分離領域であり、前記絶縁膜に囲まれた前記積層膜の部分が、素子の活性領域であることを特徴とする半導体記憶装置の製造方法。
7. 請求項６記載の半導体記憶装置の製造方法において、
   前記素子分離領域の分離幅が、４０ｎｍ以下であることを特徴とする半導体記憶装置の製造方法。
8. 請求項７記載の半導体記憶装置の製造方法において、
   前記分離幅のバラツキが、前記積層膜部分の幅のバラツキに比べ小さいことを特徴とする半導体記憶装置の製造方法。

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