WO2013051066A1 - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

　より平易なプロセスで実現可能な構造であり、高密度化により好適な構造であるメモリセルアレイを提供するため、メモリセルを、Ｙ方向に延伸しＸ方向に周期的に設けられる複数の積層体のそれぞれの側面にゲート絶縁膜層（９）を介してチャネル層（８８ｐ、８９ｐ）を設け、チャネル層のうち隣接する２つと電気的に接続される抵抗変化材料層（７）を設ける構造とする。係る構造により、抵抗変化材料とシリコンとを一括加工するような、高難易度な工程が不要となり、より平易なプロセスでメモリセルアレイを提供しうる。

Description

半導体記憶装置及びその製造方法
　本発明は半導体記憶装置及びその製造方法に関する。
　近年、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリの一種である。
　相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。
　相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き換え行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことで行う。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに行われている。
　また、相変化メモリの例では積層したストライプ状のゲート間に基板に対して垂直な方向に延伸するチャネル層を形成し、対向するチャネル層のそれぞれに接触する相変化材料間を絶縁膜で分離し、それぞれのチャネルに流れる電流を独立に制御する選択トランジスタを用いることで、分離した相変化材料層のそれぞれに独立に情報を記録できるようにする例が特許文献２に開示されている。
　抵抗変化型素子を利用したメモリを高集積化する方法として、特許文献１にゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造に全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。また、相変化メモリではない抵抗変化型メモリの例だが、積層したストライプ状のゲート間に基板に対して垂直な方向に延伸するチャネル層を形成し、対向するチャネル層に挟まれた領域に抵抗変化材料を形成する例が特許文献３に開示されている。
特開２００８－１６０００４号公報 ＷＯ２０１１／０７４５４５号公報 特開２０１１－１１４０１６号公報
　しかしながら、特許文献１に記載の相変化メモリには、以下のような課題が存在する。
　それは、一つの縦型チェインセルを選択する選択トランジスタが縦型トランジスタで形成されている点である。この選択トランジスタは、１本のソース線に対し複数の選択トランジスタが設けられており、これらの選択トランジスタは、それぞれ独立して選択できるようにする必要がある。従って、ゲート電極を絶縁膜で分離する必要があり、ソース線方向に隙間ができてしまい集積度、すなわち低コスト化を推進する妨げになっている。具体的には、選択トランジスタのゲート電極の幅が２Ｆ（Ｆ：最小加工寸法）、ゲート電極間の幅がＦとなるためメモリセルのピッチは３Ｆとなる。ゲート電極の延伸方向のメモリセルのピッチは２Ｆなのでメモリセル面積は各層６Ｆ２となる。
　また特許文献２については以下のような課題が存在する。特許文献１と異なり、選択素子にダイオードを用いているため平面内２方向ともにメモリアレイはピッチ２Ｆで形成されている。つまり各層で２Ｆ×２Ｆ＝４Ｆ２が、メモリセルが周期的に形成されるアレイ内の単位セルの面積である。またゲートをライン／スペース状に加工した例では単位セル内に２つの独立メモリセルを形成できるためメモリセル面積は各層２Ｆ２となる。しかしながら、製造プロセスにおいて、ゲート／ゲート間スペース絶縁膜の積層体に形成した深い溝内に成膜した相変化材料とシリコンとを一括加工する工程が必要である。この工程は、異なる材料を高アスペクト比の溝内で一括加工するプロセスになるため難易度が高く、積層数を制限する要因となるため低コスト化を推進する妨げとなる。
　また特許文献３については以下のような課題が存在する。特許文献２と同様にメモリセルのゲート電極はピッチ２Ｆのライン／スペース状に形成されているため単位セル面積は各層４Ｆ２であるが、積層されているゲートにメモリアレイ内で各層同電位が与えられている上、選択トランジスタも存在しないので上下の電極配線の交点に存在する２つのチャネルは同時選択されることになり単位セル内では各層１つのメモリセルの動作しかできない。つまりメモリセル面積は各層４Ｆ２である。また特許文献２のダイオードのような上下の電極の交点を選択するためのデバイスが無いので、半選択部での漏れ電流が大きくメモリセルアレイの大きさを小さくせざるを得ないので同じ容量の場合にメモリセルアレイの数が増加するため周辺回路の数が増加する。そのため周辺回路面積も増加し、
セル占有率＝メモリセルが占める面積÷（メモリセルが占める面積＋周辺回路面積）
が低下し低コスト化の推進を阻害する。
　また、特許文献１，２，３に共通の課題として、情報の記録時に直列接続されたチェインセルに1セルの1ビットの情報を記憶する動作に関連するものがある。記録密度の向上だけのためにはこの方法で良いのだが、全てのセルに1ビットずつ書き込みを行うので、書込み転送速度が向上しない、書込みディスターブによるデータ破壊のおそれがあるといった課題である。
　そこで、本発明の目的の１つ目は、より平易なプロセスで実現可能な構造であり、高密度化により好適な構造であるメモリセルアレイを提供することで、メモリのビットコストを低減することである。本発明の目的の２つ目は、高信頼、高転送速度を実現するためのデータ書込み方法を提供することである。
　本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　第１に、半導体記憶装置であって、半導体基板の主面に平行に、互いに直交するＸ軸およびＹ軸を定義するとき、それぞれＹ方向に延伸する複数の第１絶縁膜層および複数の第１ゲート半導体層が交互に積層され、Ｘ方向に周期的に設けられる複数の積層体と、複数の積層体のＸ方向におけるそれぞれの側面に設けられる複数の第１ゲート絶縁膜層と、複数の第１ゲート絶縁膜層のＸ方向におけるそれぞれの側面のうち、積層体の設けられない側に設けられ、Ｙ方向に周期的に設けられる複数の第１チャネル層と、複数の積層体のうち隣接する２つの間においてＹ方向に周期的に設けられ、複数の第１チャネル層のうち隣接する２つと電気的に接続され、流れる電流により抵抗値が変化する材料からなる複数の抵抗変化材料層と、を有することを特徴とする。
　第２に、半導体記憶装置の製造方法であって、半導体基板の主面に平行に、互いに直交するＸ軸およびＹ軸を定義するとき、（ａ）半導体基板の上方に、複数の第１絶縁層と複数のゲート半導体層が交互に積層されＹ方向に延伸する積層体を、複数形成する工程と、（ｂ）複数の積層体のそれぞれの側面に沿って複数のゲート絶縁層を形成する工程と、（ｃ）複数のゲート絶縁層のそれぞれの側面に沿って複数のチャネル層を形成する工程と、（ｄ）複数のチャネル層のそれぞれの間に、Ｘ方向に延伸し、Ｙ方向には互いに交互に設けられる複数の第２絶縁層および複数の第３絶縁層を形成する工程と、（ｅ）複数の第２絶縁層および複数の第３絶縁層から、複数の第２絶縁層を選択的に除去する工程と、（ｆ）複数のチャネル層のそれぞれの側面のうち、第２絶縁層が除去された領域に沿って、複数の抵抗変化材料層を形成する工程と、を有することを特徴とする。
　本発明により、微細化により好適なメモリセルアレイを製造し、半導体記憶装置の大容量化とビットコスト低減、またはデータ転送レートの向上を実現することができる。
本発明の実施例１の半導体記憶装置の一部立体模式図である。 本発明の実施例１の半導体記憶装置の一部立体模式図である。 本発明の実施例１の半導体記憶装置のリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例１の半導体記憶装置のリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例１の半導体記憶装置のリセット動作、セット動作、読出し動作を説明する図である。 （ａ）と（ｂ）は、本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施例１の半導体記憶装置の、基板に平行なＸＹ平面における一部断面図である。（ａ）はゲートポリシリコン２４ｐの標高での断面図であり、（ｂ）は絶縁膜１４の標高での断面図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法を説明する一部立体模式図である。 本発明の実施例１の半導体記憶装置の、基板に平行なＸＹ平面における一部断面図である。（ａ）はゲートポリシリコン２４ｐの標高での断面図であり、（ｂ）は絶縁膜１４の標高での断面図である。 図３４に示す本発明の実施例１の半導体記憶装置のリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例１の半導体記憶装置の一例の一部立体模式図である。 図３６のＸＹ選択デバイスの選択動作を説明する図である。 本発明の実施例１の半導体記憶装置の一例の一部立体模式図とＸＹ選択デバイスの選択動作を説明する図である。 本発明の実施例１の半導体記憶装置の一例の一部立体模式図である。 本発明の実施例１の半導体記憶装置の一例の一部立体模式図と等価回路図である。 本発明の実施例１の半導体記憶装置の一例の一部立体模式図と等価回路図である。 本発明の実施例１の半導体記憶装置の一例の一部立体模式図である。 図４２の半導体記憶装置の選択動作を説明する図である。 本発明の実施例１の半導体記憶装置のセット動作、リセット動作を説明する図である。 本発明の実施例１の半導体記憶装置を用いたデータ記憶方法を説明する図である。（ａ）は３セルで２ビットを記憶する場合の図であり、（ｂ）は７セルで３ビットを記憶する場合の図であり、（ｃ）は８セルで３ビットを記憶する場合の図である。
　以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
　＜メモリアレイ構成＞
図１は本発明の実施例１の半導体記憶装置の一部立体模式図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。ワード線２、ワード線２と周辺回路とを接続するコンタクト孔ＷＬＣ、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６０ｐからなるダイオード層ＰＤ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、選択トランジスタのゲートポリシリコン層２５ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１Ｏ、ＧＬ２Ｏ、ＧＬ３Ｏ、ＧＬ４Ｏ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１Ｏ、ＧＬ２Ｏ、ＧＬ３Ｏ、ＧＬ４Ｏをそれぞれ接続するコンタクトＧＣ１Ｏ、ＧＣ２Ｏ、ＧＣ３Ｏ、ＧＣ４Ｏ、選択トランジスタのゲートポリシリコン層２５ｐに給電するための金属配線ＳＴＧＬＯ、選択トランジスタのゲートポリシリコン層２５ｐと配線ＳＴＧＬＯを接続するコンタクトＳＴＧＣＯ、ビット線３、ビット線３と周辺回路とを接続するコンタクト孔ＢＬＣ、から構成される部分が図１に示されている。
　メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと選択トランジスタのゲートポリシリコン層２５ｐは、メモリアレイＭＡ内でライン／スペース状にパターニングされていて、Ｙ方向の端部でそれぞれ１本おきに結束されている。図１では、奇数番目の２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐが結束されているのが示されている。図示されていないが、Ｙ方向の反対側の端部で偶数番目の２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐが結束されていて、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１Ｅ、ＧＬ２Ｅ、ＧＬ３Ｅ、ＧＬ４Ｅ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１Ｅ、ＧＬ２Ｅ、ＧＬ３Ｅ、ＧＬ４Ｅをそれぞれ接続するコンタクトＧＣ１Ｅ、ＧＣ２Ｅ、ＧＣ３Ｅ、ＧＣ４Ｅ、選択トランジスタのゲートポリシリコン層２５ｐに給電するための金属配線ＳＴＧＬＥ、選択トランジスタのゲートポリシリコン層２５ｐと配線ＳＴＧＬＥを接続するコンタクトＳＴＧＣＥが形成されている。
　図２は図１のうち、特にメモリアレイＭＡの部分を抜き出して示した図である。Ｙ方向に延伸する複数のワード線２の上にポリシリコンからなるダイオード層ＰＤが設けられている。ここで、ダイオード層ＰＤはＹ方向において絶縁膜（図示しない）を介して周期的に設けられている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜は、ワード線２の延伸方向と平行なＹ方向にストライプ状にパターニングされている。ビット線３はワード線２と垂直なＸ方向に延伸するストライプ形状で、絶縁膜７１上に配置されていて、同じくＸ方向に延伸する絶縁膜５２の間に埋め込まれている。
　ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分ではビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８８ｐ、８９ｐ、相変化材料層７が順に積層される。絶縁膜層１５の側壁の上部とゲートポリシリコン層２５ｐ、絶縁膜層７１の側壁ではゲート絶縁膜層９、チャネルポリシリコン層８８ｐ、８９ｐが積層されている。両面のチャネルポリシリコン層間には絶縁膜層９２が埋め込まれている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層６０ｐの上表面とチャネルポリシリコン層８９ｐが接触している。ポリシリコン層５０ｐは更にポリシリコン層４０ｐを介して配線２に繋がっている。ポリシリコン層６０ｐ、５０ｐ、４０ｐでダイオード層（ＰＤ）を形成している。
　このように、図３のメモリアレイ（ＭＡ）は、Ｙ方向に延伸しダイオード層（ＰＤ）の上方に設けられ絶縁膜（１１～１５）を介して互いに積層される複数の第１ゲート半導体層（２１ｐ～２４ｐ）と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられる第２ゲート半導体層（２５ｐ）と、を有する積層体が、Ｘ方向に周期的に設けられる構成を有する。
　そして、第１ゲート半導体層および第２ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層（９）と、第１ゲート半導体層および第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層を介して設けられ、Ｙ方向に周期的に設けられ、ダイオード層ＰＤと電気的に接続される複数の第１チャネル層（８ｐ＋Ｘ）と、同様に－Ｘ側に設けられる複数の第２チャネル層（８ｐ－Ｘ）と、第１ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層および第１チャネル層を介して設けられかつ同様に-Ｘ側に第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、流れる電流によって抵抗値が変化する材料からなる複数の第１抵抗変化材料層とを有する。
　係る構成によって、最小加工寸法をＦとしたとき、Ｘ方向、Ｙ方向ともに繰返し周期は２Ｆとなる。したがって、単位セル面積は４Ｆ２である。しかしながら、図３、４で以下に説明するように、積層された第１ゲート半導体層の１層当り単位セル内に２つのメモリセルを形成することが可能であり、第１ゲート半導体層の１層当りのメモリセル面積は２Ｆ２となる。特許文献１、３の技術で示されている６Ｆ２、４Ｆ２よりも微細なメモリセルとなっている。
　また、３次元的なメモリアレイＭＡが記憶素子として機能するためには、Ｘ、Ｙ、Ｚのそれぞれの方向における選択動作が可能であれば良いが、上述のメモリアレイ構成によって係る選択動作が可能である。その理由については後述する。
　本発明の半導体記憶装置は、相変化材料層７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
　相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０－６秒程度以上保持することで結晶状態にすることでできる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。
　＜Ｚ方向の第１の選択動作＞
本明細書においては、トランジスタを同一の状態にする電圧を同一の値として表記している（例えば、トランジスタをオン状態にするゲート電圧は全て「５Ｖ」と表記）。但し、ゲート電圧の具体的な値は、それぞれのトランジスタで調整される可能性がある。具体的には、トランジスタを同一の状態にする際に、ゲート線ＧＬ１Ｏには５Ｖが印加されるが、ゲート線ＧＬ２Ｏには５．１Ｖが印加される、というように、各ゲート線にそれぞれ最適な電圧が印加される可能性がある。これを踏まえ、本明細書において同一の状態で規定されるトランジスタには、必ずしも同一のゲート電圧が印加されるとは限らず、ゲート電圧は異なるが結果的に同一の状態が実現されたトランジスタを含むものである。
　図３、４では、図２のメモリセルアレイＭＡのＸＺ平面における断面のうち一部分を抜き出して示している。絶縁膜層３１は、図１、２では分かりやすさのために省いていたが、ＰＤ間スペースに埋め込まれた絶縁膜である。
　図３では選択セルＳＭＣはゲートポリシリコン層２１ｐと２２ｐの境界の絶縁膜層１２の標高（Ｚ軸方向における基板表面からの距離を示す意味で用いる。以下同じ）の相変化材料膜７が対応している。図１で説明したように、左右のゲートポリシリコン層は、２１ｐがそれぞれＧＬ１Ｏ、ＧＬ１Ｅに接続されているというように、それぞれ別の配線に接続されていて独立な電位を給電できるようになっている。
　ゲート線ＧＬ１Ｏには０Ｖを印加し、ゲートポリシリコン２１ｐの側壁（特に、当該ゲートポリシリコン層と同一の標高の部分を指す意味で用いる。以下同じ）のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタをオフ状態にする。ゲート線ＧＬ２Ｏ、ＧＬ３Ｏ、ＧＬ４Ｏ、ＳＴＧＬＯには５Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタをオン状態にする。ゲート線ＧＬ１Ｅには５Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタをオン状態にする。ゲート線ＧＬ２Ｅ、ＧＬ３Ｅ、ＧＬ４Ｅ、ＳＴＧＬＥには０Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタをオフ状態にする。
　左側（－Ｘ側）のチャネルシリコン８８ｐ、８９ｐはビット線３から選択セルＳＭＣまでゲートによって低抵抗状態となって電気的に接続され、ＳＭＣからダイオード層ＰＤまではゲートによって電気的に切断される。右側（＋Ｘ側）のチャネルシリコン８８ｐ、８９ｐはビット線３から選択セルＳＭＣまでゲートによって電気的に切断され、ＳＭＣからダイオード層ＰＤまではゲートによって低抵抗状態となって電気的に接続される。
　ビット線ＢＬには０Ｖ、ワード線ＷＬにはリセット動作時、セット動作時、読み出し動作時にそれぞれ４、３、２Ｖを印加する。ビット線ＢＬ、ワード線ＷＬ間の電位差により電流は、図３に示すように、＋Ｘ側でダイオード層ＰＤからＳＭＣまでチャネルシリコン層を伝わって流れ、ＳＭＣでは相変化材料層７を経由し、－Ｘ側ではＳＭＣからビット線３まで再びチャネルシリコン層を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料層７を流れる電流によって相変化材料の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料層７を流れる電流値を判定し動作を行う。
　以上の図３の読出し方式をまとめると以下のようになる。
　まず、第１積層体（ＧＬ１Ｏ～ＧＬ４Ｏおよびそれらの間の絶縁膜層）および第２積層体（ＧＬ１Ｅ～ＧＬ４Ｅおよびそれらの間の絶縁膜層）にそれぞれｎ個（ｎは自然数、図３においては４）の第１ゲート半導体層が含まれているとする。
　このとき、第１積層体に含まれる第１ゲート半導体層のうち、下からｋ個目まで（ＧＬ１Ｏ）に、その第１ゲート半導体層を含むトランジスタがオフ状態となる電位を印加し、その他のもの（ＧＬ２Ｏ～ＧＬ４Ｏ）に、その第１ゲート半導体層を含むトランジスタがオン状態となる電位を印加する（なお、ｋは、１≦ｋ≦ｎ－１であり、図３においてはｋ＝１の例を示している）。
　そして、第２積層体に含まれる第１ゲート半導体層のうち、下からｋ個目まで（ＧＬ１Ｅ）に、その第１ゲート半導体層を含むトランジスタがオン状態となる電位を印加し、その他のもの（ＧＬ２Ｅ～ＧＬ４Ｅ）に、その第１ゲート半導体層を含むトランジスタがオフ状態となる電位を印加する。
　ここで、第１ゲート半導体層を含むトランジスタは、オン状態の方がオフ状態よりも、当然そのチャネルの抵抗値が小さい。従って、ＧＬ１Ｏの側壁のチャネルシリコン層８８ｐ、８９ｐおよびＧＬ２Ｅの側壁のチャネルシリコン層８８ｐ、８９ｐがそれぞれ高抵抗状態となるため、ワード線２から流れる電流は、まず第２積層体側のチャネルシリコン層を流れ、その後絶縁膜層１２の標高で相変化材料層７を経由して第１積層体側のチャネルシリコン層へ流れる。係る電流経路を利用して、ゲートポリシリコン層境界の絶縁膜の標高の相変化材料層７に対する、セット／リセット／読出し動作を実現することが可能となる。結果として、図３の点線で囲んだそれぞれの領域が、メモリセルとして機能することとなる。
　＜Ｚ方向の第２の選択動作＞
図３では、ゲートポリシリコン層境界の絶縁膜の標高の相変化材料層７に対して、セット／リセット／読出し動作を行なう方法を示したが、図４のようにゲートポリシリコン層の標高に書き込みを行なうこともできる。以下の説明においては、複数のオン状態およびオフ状態を用いるため、図３の説明において単に「オン状態」と称していた状態を「第１のオン状態」と称し、単に「オフ状態」と称していた状態を「第１のオフ状態」と称する。
　ゲート線ＧＬ１Ｏには－４Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタを第２のオフ状態にする。ここで、第２のオフ状態においては、－４Ｖという印加電圧が第１のオフ状態における印加電圧（０Ｖ）よりも低いため、ゲート線ＧＬ１Ｏがその近傍のチャネルシリコン層を高抵抗状態にする働きは、第２のオフ状態の方が第１のオフ状態よりも強くなる。その結果、ゲート線ＧＬ１Ｏの標高のみならず絶縁膜１２の標高においても、その側壁のチャネルシリコン層８８ｐ、８９ｐが高抵抗状態になる。ゲート線ＧＬ２Ｏには３Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐとるトランジスタを第２のオン状態にする。ここで、ゲート線ＧＬ２Ｏがその側壁のチャネルシリコン層８８ｐ、８９ｐを低抵抗状態とする働きは、第２のオン状態の方が第１のオン状態より弱い。
　さらに、第２のオン状態においてゲート線ＧＬ２Ｏが側壁のチャネルシリコン層８８ｐ、８９ｐを低抵抗状態とする働きは、第２のオフ状態においてゲート線ＧＬ１Ｏ側壁のチャネルシリコン層８８ｐ、８９ｐを高抵抗状態とする働きよりも弱い。本実施例においては、ゲート線ＧＬ２Ｏへの印加電圧（３Ｖ）の絶対値がゲート線ＧＬ１Ｏへの印加電圧（－４Ｖ）の絶対値よりも小さいことにより、係る関係を実現している（但し、上述した印加電圧の調整により、絶対値が逆転することはありうる）。そのため、ゲート線ＧＬ１Ｏが絶縁膜１２の側壁のチャネルシリコン層８８ｐ、８９ｐを高抵抗状態にする効果は、ゲート線ＧＬ２Ｏによって打ち消される程ではない。ゲート線ＧＬ３Ｏ、ＧＬ４Ｏ、ＳＴＧＬＯには５Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタを第１のオン状態にする。
　ゲート線ＧＬ１Ｅには５Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタを第１のオン状態にする。ゲート線ＧＬ２Ｅには３Ｖを印加し、同じく側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタを第２のオン状態にする。ゲート線ＧＬ３Ｅには－４Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタを第２のオフ状態にする。ここで、ゲート線ＧＬ２Ｅに３Ｖを印加し、ゲート線ＧＬ３Ｅに－４Ｖを印加する効果は、上述したゲート線ＧＬ１ＯとＧＬ２Ｏの印加電圧による効果と同様である。すなわち、ゲート線ＧＬ２ＥとＧＬ３Ｅの間の絶縁膜１３において、その側壁のチャネルシリコン層８８ｐ、８９ｐが高抵抗状態となる。ゲート線ＧＬ４Ｅ、ＳＴＧＬＥには０Ｖを印加し、側壁のチャネルシリコン層８８ｐ、８９ｐをそのチャネルとするトランジスタを第１のオフ状態にする。
　以上の図４の読出し方式をまとめると以下のようになる。
　まず、第１積層体に含まれる第１ゲート半導体層のうち、下からｋ個目（ＧＬ２Ｏ）に、その第１ゲート半導体層を含むトランジスタが第２のオン状態となる電位を印加し、下から１個目から（ｋ－１）個目（ＧＬ１Ｏ）までに、その第１ゲート半導体層を含むトランジスタが第２のオフ状態となる電位を印加し、下から（ｋ＋１）個目からｎ個目まで（ＧＬ３Ｏ～ＧＬ４Ｏ）に、その第１ゲート半導体層を含むトランジスタが第１のオン状態となる電位を印加する（なお、ｋは、１＜ｋ≦ｎ－１であり、図４においてはｋ＝２の例を示している）。
　次に第２積層体に含まれる第１ゲート半導体層のうち、下からｋ個目（ＧＬ２Ｅ）に、その第１ゲート半導体層を含むトランジスタが第２のオン状態となる電位を印加し、下から１個目から（ｋ―１）個目まで（ＧＬ１Ｅ）に、その第１ゲート半導体層を含むトランジスタが第１のオン状態となる電位を印加し、下から（ｋ＋１）個目（ＧＬ３Ｅ）に、その第１ゲート半導体層を含むトランジスタが第２のオフ状態となる電位を印加する。なお、下から（ｋ＋２）個目以降（ＧＬ４Ｅ）には、その第１ゲート半導体層を含むトランジスタが第１のオフ状態となる電位を印加している。これらについては、第２のオフ状態となる電位を印加しても良いが、ゲート絶縁膜のうち不必要な部分に対し大きな電位差が印加されるのを避けるため、第１のオフ状態となる電位を印加することが望ましい。
　ここで、第１のゲート半導体層を含むトランジスタは、第１のオン状態の方が第２のオン状態よりも、そのチャネルの抵抗値は小さく、第２のオフ状態の方が第１のオフ状態よりも、そのチャネルの抵抗値は大きい。従って、ＧＬ１Ｏを含むトランジスタ（第２のオフ状態）は、その側壁のチャネルシリコン層のみならず、絶縁膜層１２の標高のチャネルシリコン層までも高抵抗状態とする。同様に、ＧＬ３Ｅを含むトランジスタ（第２のオフ状態）は、その側壁のチャネルシリコン層のみならず、絶縁膜層１３の標高のチャネルシリコン層まで高抵抗状態とする。その結果、ワード線２から流れる電流は、まず第２積層体側のチャネルシリコン層を流れ、その後、ゲート線ＧＬ２ＯおよびＧＬ２Ｅの標高で相変化材料層７を経由して第１積層体側のチャネルシリコン層へ流れる。係る電流経路を利用して、ゲートポリシリコン層の標高の相変化材料層７に対する、セット／リセット／読出し動作を実現することが可能となる。結果として、図４の点線で囲んだそれぞれの領域が、メモリセルとして機能することとなる。
　＜Ｚ方向の選択動作まとめ＞
以上をまとめると、左側（－Ｘ側）のチャネルシリコン層８８ｐ、８９ｐはビット線３から選択セルＳＭＣまでゲートによって低抵抗状態にされて電気的に接続され、ＳＭＣからダイオード層ＰＤまでは絶縁膜１２の側壁も含めてゲートによって高抵抗状態にされて電気的に切断される。右側（＋Ｘ側）のチャネルシリコン層８８ｐ、８９ｐはビット線３から選択セルＳＭＣまで絶縁膜１３の側壁も含めてゲートによって電気的に切断され、ＳＭＣからダイオード層ＰＤまではゲートによって低抵抗状態で電気的に接続される。
　ビット線ＢＬには０Ｖ、ワード線ＷＬにはリセット動作時、セット動作時、読み出し動作時にそれぞれ４、３、２Ｖを印加する。ビット線ＢＬ、ワード線ＷＬ間の電位差により電流は、図３、４に示すように、＋Ｘ側でダイオード層ＰＤからＳＭＣまでチャネルシリコン層を伝わって流れ、ＳＭＣの相変化材料層７を経由し、－Ｘ側ではＳＭＣからビット線３まで再びチャネルシリコン層を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料層７を流れる電流値を判定し動作を行う。
　このとき、ＳＭＣの選択動作には、図３、４で説明した２通りの方法があり、同一のセル面積に対して２倍の情報を記憶しうる。そのため、実行的なセル面積を１／２に低減しうる。
　＜Ｘ方向、Ｙ方向の選択動作＞
図５では、図３、４の縦型セルがＸＹ方向に並んだメモリアレイＭＡの等価回路図を示しており、リセット動作、セット動作、読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ワード線ＷＬ１、ＷＬ２の電位関係を示している。図３、４と同様に、例えばＷＬ１の電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図５の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ＢＬ１、ＷＬ１の交点に配置された縦型セルが選択されている状態を示している。ＢＬ１、ＷＬ１の交点ではダイオードに順バイアスが印加される方向に電圧が与えられているので、図３、４で示したような電圧を縦型セルに印加することでセルを選択して動作を行なうことが可能である。
　ＢＬ１、ＷＬ２の交点、ＢＬ２、ＷＬ１の交点ではビット線、ワード線間が等電位なので電流が流れない。ＢＬ２、ＷＬ２の交点ではダイオードＰＤに逆バイアスが印加されるので電流が流れない。したがってＢＬ１、ＷＬ１の交点だけを選択し電流を流すことができる。
　以上をまとめると、ビット線とワード線の交点１か所を選択して動作させることができる。したがって、本実施例の構成によりＸ方向、Ｙ方向の選択動作が可能となる。
　＜製造プロセス＞
図６～図２９を用いて、本発明の実施例１の半導体記憶装置の製造方法を説明する。図６（ａ）のように、周辺回路とワード線コンタクトＷＬＣが形成された半導体基板１上に層間絶縁膜を介して、ワード線となるタングステン膜層２、ｐ型不純物がドープされたアモルファスシリコン層４０ａ、低濃度の不純物がドープされたアモルファスシリコン層５０ａ、ｎ型不純物がドープされたアモルファスシリコン層６０ａを順に成膜する。
　次に図６（ｂ）のように、成膜した膜をワード線方向に延在するストライプ状のパタンに加工した後スペースを絶縁膜３１で埋め込み、ＣＭＰ法で絶縁膜３１の上部を除去して平坦化し、アモルファスシリコン層６０ａの上表面を露出させる。加工の際にアモルファスシリコン層４０ａ、５０ａ、６１ａ、６２ａからワード線まで自己整合的に一括して加工していることから、ワード線方向に対しては、ワード線とアモルファスシリコンピラーの各層とには積層ずれが発生せず、メモリ書換え動作の信頼性を高めることができる。
　次に、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層２５ａ、絶縁膜層７１、アモルファスシリコン層２６ａを順に成膜する。アモルファスシリコン層２１ａ～２６ａには、例えば、りん（Ｐ）がドープされている。その後、成膜した積層膜をワード線２の延在方向と平行なストライプ状に加工し、ワード線２の直上に絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層２５ａ、絶縁膜層７１、アモルファスシリコン層２６ａからなる積層膜のストライプのスペース部分を形成する。その結果、断面図は図７のようになる。
　次に、形成したスペースを完全には埋め込まないように絶縁膜９、続いてアモルファスシリコン層８８ａを成膜する。その結果、断面図は図８のようになる。
　その後、アモルファスシリコン８８ａのうち、最上表面とアモルファスシリコン６０ａ上で絶縁膜９を介して成膜されているアモルファスシリコン８８ａをエッチバックで除去する。次に、当該エッチバックで露出したアモルファスシリコン６０ａ上の絶縁膜９を、エッチバックで一部除去する。その結果、断面図は図９のようになる。
　次にアモルファスシリコン層８９ａを図１０のようにスペースを完全には埋め込まないように成膜する。次にダミー絶縁膜５１をスペースが完全に埋め込まれるように成膜した後、アモルファスシリコン６０ａと同じ導電型の不純物、例えばヒ素（Ａｓ）、またはりん（Ｐ）をイオン打ち込み法によりアモルファスシリコン８８ａ、８９ａの上部にドーピングする。ドーピングされたアモルファスシリコン８８ａ、８９ａは９８ａ、９９ａとなる。
　次に熱処理によりアモルファスシリコン層４０ａ、５０ａ、６０ａ、８８ａ、８９ａ、９８ａ、９９ａ、２１ａ、２２ａ、２３ａ、２４ａ、２５ａ、２６ａの結晶化とこれらに含まれている不純物の活性化を行う。アモルファスシリコン層４０ａ、５０ａ、６０ａ、８８ａ、８９ａ、９８ａ、９９ａ、２１ａ、２２ａ、２３ａ、２４ａ、２５ａ、２６ａはそれぞれポリシリコン層４０ｐ、５０ｐ、６０ｐ、８８ｐ、８９ｐ、９８ｐ、９９ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、２６ｐとなり断面図は図１１のようになる。また、図１１に対応する立体模式図は図１２のようになる。但し、見易さのために図１１における絶縁膜３１を、図１２においては省いている。以下の製造工程は立体模式図とＡ－Ａ断面、Ｂ－Ｂ断面を用いて説明する。
　次に、ｎ型ポリシリコン層９８ｐ、９９ｐ、ダミー絶縁膜層５１、チャネルポリシリコン層８８ｐ、８９ｐ、およびポリシリコン層６０ｐ、５０ｐ、４０ｐを、ワード線２と垂直な方向に延在するストライプ状に加工する。加工する際、図２のＡ－Ａ断面に対応する部分において、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜およびゲート絶縁膜層９は加工されず残り図１１の形のまま残されるが、チャネルポリシリコン層８８ｐ、８９ｐ、９８ｐ、９９ｐおよび２６ｐは除去される（図１３）。さらに、Ａ－Ａ断面におけるワード線２上のポリシリコンダイオードＰＤも、上記ストライプ状の加工と併せて一括して除去される。ポリシリコン４０ｐ、５０ｐ、６０ｐのパタンは、加工前はワード線２の方向に延在するストライプ形状であるが、図１３の工程によって各ワード線、ビット線の交点だけにパタンが残るように加工される。図２のＢ－Ｂ断面に対応する部分では、図１３の工程で加工を行わないので図１１のままである。この工程で立体模式図は図１４のようになる。
　次に、絶縁膜５２を図１３、１４で加工したスペースが埋まるように成膜する。その結果、Ｂ－Ｂ断面は図１５のようになり、Ａ－Ａ断面は図１６のようになる。立体模式図は図１７のようになる。
　次にＣＭＰ、またはエッチバックにより絶縁膜５２の一部を除去してダミー絶縁膜５１の表面を露出させる。その結果、図１５、１６の断面および図１７の立体模式図はそれぞれ図１８、１９、２０のようになる。
　次にダミー絶縁膜５１を例えばウェットエッチングにより除去する。ここでウェットエッチング前に露出しているのはダミー絶縁膜５１、絶縁膜５２の両方だが、ダミー絶縁膜５１を予めＳＯＧ膜で形成し、絶縁膜５２をＣＶＤで形成するなど形成方法を変えることで、ウェットエッチングの際にダミー絶縁膜５１だけを選択的に除去できるようにする。その結果、図１８、１９の断面および図２０の立体模式図はそれぞれ図２１、２２、２３のようになる。
　次に、相変化材料層７を成膜する。その結果、図２１、２２の断面および図２３の立体模式図はそれぞれ図２４、２５、２６のようになる。なお、ここでは図２４、２６のように溝内に相変化材料が完全に埋め込まれるようにしたが、後述するように相変化材料を完全には埋め込まずに、残ったスペースに絶縁膜９１を完全に埋め込まれるように成膜することも可能である。この方法については後述する。
　次に、エッチバックにより相変化材料層７の最上表面の標高が絶縁膜層１５の最上層の標高よりも低く、絶縁膜層１５の最下層の標高よりも高くなるようにする。絶縁膜層１５の最上層の標高よりも低くすることは、ゲートポリシリコン層２５ｐのゲートがオフしたとき、相変化材料層７を介してソース・ドレインに電流が流れることを防止するためである。また、絶縁膜層１５の最下層の標高よりも高くする理由は、絶縁膜層１５の標高にメモリセルを形成するためである。その結果、図２４、２５の断面はそれぞれ図２７、２８のようになる。
　次に絶縁膜層９２を埋め込み、ウェットエッチングによりポリシリコン層９９ｐの最上表面を露出させる。その後、図１、図２のＢＬＣ、すなわち、ビット線３と半導体基板に形成しておいた周辺回路を接続するコンタクトＢＬＣを形成する。その後、ビット線３材料を成膜した後、ＣＭＰによって絶縁膜５２上のビット線材料を除去する。その結果、図２７、２８の断面はそれぞれ図２９、３０のようになる。なおここではＣＭＰにより絶縁膜５２上のビット線材料を除去することでビット線を加工したが、レジストパタンをマスクに用いてドライエッチングで加工することももちろん可能である。
　ここで、本製法は、（ｈ）既に形成されている絶縁膜５２のそれぞれの間の領域に導電材料を充填することで、Ｘ方向に延伸するビット線３を形成する工程を有する点に特徴がある。この工程は、いわゆるダマシンプロセスであり、ビット線３とその間の絶縁膜５２とを、自己整合的に形成することが可能となる。従って、当該工程により、一度導電層を積層してからパターニングするような工程と比較して、パターニング用のリソグラフィ工程が不要になる上ビット線３の形成の際のばらつきによるビット線抵抗ばらつきを低減しうる効果がある。　その後、メモリアレイ端のゲートポリシリコンを図２のように各層へのコンタクトが形成できるように加工し、ストライプ状に加工した部分を含めた全体を層間絶縁膜で埋め込む。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐに至るコンタクトＧＣ１Ｏ、ＧＣ２Ｏ、ＧＣ３Ｏ、ＧＣ４Ｏ、ＧＣ１Ｅ、ＧＣ２Ｅ、ＧＣ３Ｅ、ＧＣ４Ｅ、ゲートポリシリコン層２５ｐに至るコンタクトＳＴＧＣＯ、ＳＴＧＣＥ、ゲート配線ＧＬ１Ｏ、ＧＬ２Ｏ、ＧＬ３Ｏ、ＧＬ４Ｏ、ＧＬ１Ｅ、ＧＬ２Ｅ、ＧＬ３Ｅ、ＧＬ４Ｅ、ＳＴＧＬＯ、ＳＴＧＬＥ、ゲート配線と周辺回路を接続するコンタクトを形成し半導体記憶装置を構成する。
　以上をまとめると、本実施例に係る半導体記憶装置の製造方法は、（ａ）半導体基板の上方に，複数の第１絶縁層（１１～１５）と複数のゲート半導体層（２１ａ～２４ａ）が交互に積層されＹ方向に延伸する積層体を、複数形成する工程（図６～７）と、（ｂ）複数の積層体のそれぞれの側面に沿って複数のゲート絶縁層（９）を形成する工程（図９）と、（ｃ）複数のゲート絶縁層のそれぞれの側面に沿って複数のチャネル層（８８ｐ，８９ｐ）を形成する工程（図１０）と、（ｄ）複数のチャネル層のそれぞれの間に、Ｘ方向に延伸し、Ｙ方向には互いに交互に設けられる複数の第２絶縁層（ダミー絶縁膜５１）および複数の第３絶縁層（絶縁膜５２）を形成する工程（図１１～２０）と、（ｅ）複数の第２絶縁層および複数の第３絶縁層から、複数の第２絶縁層を選択的に除去する工程（図２１～２３）と、（ｆ）複数のチャネル層のそれぞれの側面のうち、第２絶縁層が除去された領域に沿って、複数の抵抗変化材料層を形成する工程（図２４～２８）と、を有することを特徴とする。
　また、本実施例に係る発明の特徴を、当該製造方法によって製造された装置に着目すると、半導体記憶装置であって、半導体基板の主面に平行に、互いに直交するＸ軸およびＹ軸を定義するとき、それぞれＹ方向に延伸する複数の第１絶縁膜層（１１～１５）および複数の第１ゲート半導体層（２１ａ～２４ａ）が交互に積層され、Ｘ方向に周期的に設けられる複数の積層体と、複数の積層体のＸ方向におけるそれぞれの側面に設けられる複数の第１ゲート絶縁膜層（９）と、複数の第１ゲート絶縁膜層のＸ方向におけるそれぞれの側面のうち、積層体の設けられない側に設けられ、Ｙ方向に周期的に設けられる複数の第１チャネル層（８８ｐ、８９ｐ）と、複数の積層体のうち隣接する２つの間においてＹ方向に周期的に設けられ、複数の第１チャネル層のうち隣接する２つと電気的に接続され、流れる電流により抵抗値が変化する材料からなる複数の抵抗変化材料層（７）と、を有することを特徴とする。
　係る特徴によって、各層をストライプ状に加工する工程（工程（ａ）、（ｄ））を完了した後に抵抗変化材料層を形成する（工程（ｆ））ことが可能になるため、抵抗変化材料とシリコンとを一括加工するような、高難易度な工程が不要となり、より平易なプロセスでメモリセルアレイを提供しうる。
　さらに、当該構造および製法によって、Ｘ方向およびＹ方向のどちらにおいても、ストライプ形状の配線幅およびスペース部分を、最小加工寸法Ｆとしたメモリアレイが実現できる。
　すなわち、本実施例に係る半導体記憶装置は、複数の第１絶縁膜層および複数の第１ゲート半導体層のＸ方向における幅と、複数の積層体のＸ方向における間隔とは等しく、複数の第１チャネル層のＹ方向における幅と、複数の第１チャネル層のＹ方向における間隔とは等しい特徴をさらに有する。より具体的には、複数の第１絶縁膜層および複数の第１ゲート半導体層のＸ方向における幅と、複数のチャネル層のＹ方向における幅とは、それぞれ最小加工寸法Ｆであることをさらなる特徴とする。
　その上で、図３、４において説明した通り、各ゲート線の標高および各ゲート絶縁膜の標高の相変化材料層７に独立した情報を記憶することが可能となるので、単位セル内に２つの独立メモリセルを形成可能となり、メモリセル面積が各２Ｆ２となるメモリセルアレイを提供しうる。
　以上それぞれの効果により、より平易なプロセスで実現可能な構造であり、高密度化により好適な構造であるメモリセルアレイを提供し、メモリのビットコストを低減することが可能となる。
　そして、特に図２のメモリセルアレイは、半導体基板の上方かつ複数の積層体の下方に設けられ、Ｙ方向に延伸する複数のワード線（２）と、複数のワード線の上方かつ複数の積層体の下方に設けられ、複数のチャネル層のうちＸ方向に抵抗変化材料層を介して隣接する２つと電気的に接続される複数のダイオード（４０ｐ、５０ｐ、６０ｐ）と、複数の抵抗変化材料層の上方に設けられ、それぞれがＹ方向に延伸する第２ゲート半導体層を有し、複数の第１チャネル層のうちＸ方向に積層体を介して隣接する２つを選択する複数の第１トランジスタ（２５ｐ、８８ｐ、８９ｐを含む）トランジスタ）と、Ｘ方向に延伸し、複数の第１チャネル層のうちＸ方向に並ぶものと電気的に接続される複数のビット線と、をさらに有することを特徴とする。
　係る構成によって、特許文献１の選択トランジスタのようにピッチ３Ｆで加工しなくてはならない選択素子が不要となる。ダイオードはワード線２の配線幅に収まり、第１トランジスタのゲート２５ｐは積層体の上層に形成しうるためである。これにより、上述したメモリセル面積が２Ｆ２となるメモリセルアレイを実現しうる。但し、配線と選択素子の組み合わせはこれに限られるものではないため、他の構成については図３６以降で説明する。なお、実施例１の図面ではメモリセルのゲートポリシリコン層を４層積層した例を示したが、積層数を５層以上にすることも可能である。
　＜メモリセル構造の変形例＞
図２４、２５、２６の工程では、相変化材料を完全に埋め込むことで記録層を形成した。その結果、メモリアレイＭＡをＸＹ平面に平行な面での断面図で見ると、図３１のようになる。（ａ）はゲートポリシリコン２４ｐの標高での断面図であり、（ｂ）は絶縁膜１４の標高での断面図である。
　しかし、図２４、２５、２６の工程で、相変化材料を完全には埋め込まずに残ったスペースに絶縁膜９１を埋め込むことで記録層を形成することもできる。例えば、図３２の立体模式図のようにダミー絶縁膜５１が除去されたスペースに相変化材料膜７が完全には埋め込まれないように成膜する。その後絶縁膜９１を相変化材料膜７のスペースが完全に埋まるように成膜する（図３３）。その後、図２７、２８の工程と同様にエッチバックにより相変化材料層７と絶縁膜９１の最上表面の標高が絶縁膜層１５の最上層の標高よりも低く、絶縁膜層１５の最下層の標高よりも高くなるようにする。次に図３２、３３の工程と同様に絶縁膜層９２を埋め込み、ウェットエッチングによりポリシリコン層９９ｐの最上表面を露出させる。その後、図１、図２のＢＬＣ、すなわち、ビット線３と半導体基板に形成しておいた周辺回路を接続するコンタクトＢＬＣを形成する。その後、ビット線３材料を成膜した後、ＣＭＰによって絶縁膜５２上のビット線材料を除去する。なお、前述のようにビット線の加工はドライエッチングで行うことももちろん可能である。
　このように製造したメモリアレイＭＡをＸＹ平面に平行な面での断面図で見ると、図３４のようになる。（ａ）はゲートポリシリコン２４ｐの標高での断面図であり、（ｂ）は絶縁膜１４の標高での断面図である。図３４のメモリセル構造の場合、図３、４の動作を行なうことができるのはもちろんだが、それに加えて図３５に示すようなチェインセル動作を行なうことも可能である。すなわち、例えば以下のような動作が行われる選択セルＳＭＣが接続されているゲート線ＧＬ１Ｏ、ＧＬ１Ｅには０Ｖを印加し、チャネルポリシリコン層８８ｐ、８９ｐをチャネルとするトランジスタをオフ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２Ｏ、ＧＬ２Ｅ、ＧＬ３Ｏ、ＧＬ３Ｅ、ＧＬ４Ｏ、ＧＬ４Ｅには５Ｖを印加し、トランジスタをオン状態にする。ビット線ＢＬには０Ｖ、ワード線ＷＬにはリセット動作時、セット動作時、読み出し動作時にそれぞれ４、３、２Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬＥに５Ｖを印加しトランジスタをオン状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬＯには０Ｖを印加しトランジスタをオフ状態にする。非選択セルＵＳＭＣではトランジスタがオン状態でチャネルの抵抗が低くなり、またオン状態になっているＳＴＧＬＥのチャネルポリシリコン層８８ｐ、８９ｐも抵抗が低くなっている。ＵＳＭＣ部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがオフ状態であるため電流は相変化材料層７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料層７を流れる電流値を判定し動作を行う。ＳＴＧＬＯがゲートポリシリコン層２５ｐに接続された選択トランジスタはオフ状態であるので、図３５の左側（＋Ｘ側）のＵＳＭＣを経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。ＸＹ選択については図５での説明と同様に可能である。
　図３５に示す動作によって、特許文献２にも示されている動作で４Ｆ２の面積内に２つのセルを形成できる。図３、４、３５の動作を合せると４Ｆ２の面積内に４つのセルを形成することが可能であり、セル面積は各層１Ｆ２になる。図３４には単位セル内の４つのメモリセルに対応する箇所をＣＥＬＬ１、ＣＥＬＬ２、ＣＥＬＬ３、ＣＥＬＬ４と記述して示している。
　以上をまとめると、本変形例におけるメモリセルは、複数の抵抗変化材料層（相変化材料層７）のＸＹ平面における内側に設けられる絶縁膜層（絶縁膜９１）をさらに有することを特徴とする。または、当該特徴を製造方法に着目すると、（ｇ）複数の抵抗変化材料層のＸＹ平面における内側に絶縁膜層を形成する工程をさらに有することを特徴とする。
　ここで、この絶縁膜９１は、図３４ではＸＹ平面における断面形状が長方形状に記載されているが、これに限られるものではない。少なくとも相変化材料層７の内側に設けられていれば、単位セル内を上述した４つのメモリセル（ＣＥＬＬ１～４）に分割することが可能となり、実効的なセル面積を１／４に低減しうる。
　＜ＸＹ選択用デバイスの変形例１＞
図１～図３５では、ＸＹ方向の選択用のデバイスにダイオード（ＰＤ）を用いたが、他の方法もある。図３６～４４を用いてＸＹ方向の選択方法の別の例を説明する。
　図３６では、ダイオードＰＤを用いる代りに、ポリシリコン層８１ｐをゲートとする選択トランジスタを付加している。図３７では図３６のＸＺ平面における断面図を示しており、リセット動作、セット動作、読出し動作を行う際の、選択トランジスタと、ゲート配線ＧＬ１Ｏ、ＧＬ２Ｏ、ＧＬ３Ｏ、ＧＬ４Ｏ、ＧＬ１Ｅ、ＧＬ２Ｅ、ＧＬ３Ｅ、ＧＬ４Ｅの関係を示している。ＢＬｎの電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図３７の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。下側の選択トランジスタでは、ＳＴＧＬＤｍだけをオン状態にし、上側の選択トランジスタではＳＴＧＬＵ１をオン状態にすると、電流が流れるパスは選択セルＳＭＣを含む経路だけに限られる。
　以上をまとめると、図３６の構成は、半導体基板の上方かつ複数の積層体の下方に設けられる第１プレート（２）と、第１プレートの上方かつ複数の積層体の下方に設けられ、複数の第１チャネル層のうち積層体を介して隣接する２つと、第１プレートとを電気的に接続する複数のトランジスタ（ＴＸＬ１）と、複数の抵抗変化材料層の上方に設けられ、それぞれがＹ方向に延伸する第２ゲート半導体層を有し、複数の第１チャネル層のうち積層体を介して隣接する２つを選択する複数のトランジスタ（ＴＸＬ２）と、Ｘ方向に延伸し、複数の第１チャネル層のうちＸ方向に並ぶものと電気的に接続される複数のビット線（３）と、をさらに有することを特徴とする。係る構成によって、メモリアレイＭＡのＸＹ方向の選択動作が可能となる。
　その理由は以下の通りである（以下、チャネル層８ｐのうち、各ゲート半導体層を含む積層体の＋Ｘ側に設けられるものを８ｐ＋Ｘ、－Ｘ側に設けられるものを８ｐ－Ｘのように表記する。末尾の数字は添番である）。
　Ｘ選択トランジスタ層ＴＸＬ１は、その＋Ｘ側および－Ｘ側のチャネル層を同時に選択する。例えば図３７のように、ＳＴＧＬＤｍに５／５／５Ｖを印加すると、チャネル層８ｐ＋Ｘ３および８ｐ－Ｘ２が選択され、ワード線ＷＬと電気的に接続される。しかし、Ｘ選択トランジスタ層ＴＸＬ１で選択されるチャネル層はこれら２つだけではない。チャネル層４１ｐおよびポリシリコン層４２ｐによって、チャネル層８ｐ＋Ｘ１と８ｐ－Ｘ２は同時にダイオード層ＰＤと電気的に接続されることが可能であり、チャネル層８ｐ－Ｘ１と８ｐ＋Ｘ２は同時にワード線ＷＬと電気的に接続されることが可能であるためである。すなわち、ＳＴＧＬＤｍに５／５／５Ｖが印加された際に選択されるチャネル層は、８ｐ＋Ｘ１、８ｐ－Ｘ２、８ｐ＋Ｘ２、８ｐ－Ｘ３の４つであり、Ｘ選択トランジスタ層ＴＸＬ１は、都合４つのチャネル層を選択するトランジスタ層である。
　これに対し、Ｘ選択トランジスタ層ＴＸＬ２が選択するチャネル層は２つである。例えば図３７のように、ＳＴＧＬＵ１に５／５／５Ｖが印加された場合に選択されるチャネル層は８ｐ－Ｘ１と８ｐ＋Ｘ１だけである。従って、Ｘ選択トランジスタ層ＴＸＬ２によって選択されるチャネル層は、絶縁膜を介して直接接続されている２つだけである。
　これらを踏まえると、図３７のように、Ｘ選択トランジスタ層ＴＸＬ１とＴＸＬ２において、選択状態とするゲート半導体層をＸ方向に１つずらすことで、Ｘ方向に１つの電流経路を選択可能となる。図３７においては、ＴＸＬ１において８ｐ＋Ｘ１、８ｐ－Ｘ２、８ｐ＋Ｘ２、８ｐ－Ｘ３の４つが、ＴＸＬ２において８ｐ－Ｘ１と８ｐ＋Ｘ１の２つが選択状態となり、他のチャネル層は非選択状態となるため、結果として選択状態となり電流が流れるチャネル層は、ＴＸＬ１とＴＸＬ２の両者によって選択される８ｐ－Ｘ２と８ｐ＋Ｘ１にまたがる経路のみである。従って、本実施例の構成によりＸ方向の選択動作が可能となる。Ｙ方向の選択は、選択セルが含まれるビット線ＢＬｎにはリセット動作時、セット動作時、読出し動作時にそれぞれ４／３／２Ｖを印加し、選択セルが含まれないビット線には０Ｖを印加すれば良い。
　以上より、図３６、３７の構成でＸＹ選択が可能なことが分かる。さらに、ワード線２をプレート状にできるため、コンタクト面積を図２のレイアウトよりも大きくとることで配線抵抗を低減できる効果もある。
　＜ＸＹ選択用デバイスの変形例２＞
図３８は別のＸＹ方向の選択の方式を示した図である。ＹＺ平面の断面も示している。図３８の構成は、半導体基板の上方かつ複数の積層体の下方に設けられる第１プレート（２）と、第１プレートおよび複数の第１チャネル層のうち抵抗変化材料層を介して隣接する２つと電気的に接続される複数の第２チャネル層（Ｔｙ，ｍ，ｎ）と、複数の第２チャネル層のうち、Ｙ方向に隣接する２つを選択する複数の第４トランジスタ（ＴＹＬ１）と、複数の第２チャネル層のうち、Ｙ方向に隣接する２つであって、第４トランジスタが選択するものとは異なる２つを選択する複数の第５トランジスタ（ＴＹＬ２）と、複数の抵抗変化材料層の上方に設けられ、それぞれがＹ方向に延伸する第２ゲート半導体層を有し、複数の第１チャネル層のうちＸ方向に積層体を介して隣接する２つを選択する複数の第６トランジスタ（ＳＴＧ４を含むトランジスタ）と、複数の第６トランジスタの上方に設けられ、複数の第１チャネル層と電気的に接続される第２プレート（３）と、をさらに有することを特徴とする。
　係る構成によって、１段目のＹ選択トランジスタ層ＴＹＬ１でＳＴＧ１，ｍだけにＯＮ電圧を印加することで、ゲートの両側の２か所のチャネルシリコン４１ｐだけがオン状態にできる。更に２段目のＹ選択トランジスタ層ＴＹＬ２で、ＳＴＧ２，ｍ＋１だけにＯＮ電圧を印加することで、下部電極２と電気的に導通するのは端子Ｔｙ，ｍ，２だけとなる。Ｘ方向の構成および選択動作は図３９、４０と同様である。以上より、図３８の構成によって、ＸＹ方向の選択動作が可能であることがわかる。
　図３８の方式では、Ｘ方向、Ｙ方向ともに選択トランジスタで選択するため、ワード線のみならずビット線はライン／スペース状に加工しなくても良く、図３８のようにプレート状にできる。そのため、図３６よりもさらに配線抵抗を低減できる利点がある。
　＜ＸＹ選択用デバイスの変形例３＞
図３６、３７では下部電極２はプレート状でありビット線がＸ方向に延伸するライン／スペース状に加工されていたが、図３９のように下部電極２（ワード線ＷＬ）もビット線と同様にＸ方向に延伸するライン／スペース状に加工することもできる。具体的には、図３９の構成は、半導体基板の上方かつ複数の積層体の下方に設けられ、Ｘ方向に延伸する複数のワード線（２）と、複数のワード線のいずれかと、複数の第１チャネル層のうち抵抗変化材料層を介して隣接する２つと、を電気的に接続する複数の第７トランジスタ（８１ｐを含むトランジスタ）と、複数の抵抗変化材料層の上方に設けられ、複数の第１チャネル層のうち抵抗変化材料層を介して隣接する２つを選択する複数の第８トランジスタ（７１を含むトランジスタ）と、Ｘ方向に延伸し、複数の第１チャネル層のうちＸ方向に並ぶものと電気的に接続される複数のビット線（３）と、をさらに有することを特徴とする。
　係る構造において、図３９のＸ方向の選択については図３６、３７と同様に可能であり、Ｙ方向の選択については、対応するワード線２およびビット線３を選択すれば必然的に実現される。図３９の構成は、ワード線２とビット線３がともにＸ方向に延伸しているため、図３９のメモリセルアレイを２層積層して、１層目のビット線３を２層目のビット線２として用いるような、いわゆる超積層の構造に好適であり、メモリセルアレイの積層を推進して半導体記憶装置の大容量化を推進する際に好適である。
　＜ＸＹ選択用デバイスの変形例４＞
図４０では、チャネル半導体層３８ｐが縦型セルの底部でＹ方向に結束され、Ｙ方向に延伸している。Ｙ方向に延伸する半導体層に沿ってゲート絶縁膜を介してポリシリコンゲート８１ｐがＹ方向に延伸している。すなわち、図４０の構成は、半導体基板の上方に設けられ、Ｙ方向に延伸する複数の第３ゲート半導体層（８１ｐ）と、複数の第３ゲート半導体層のそれぞれの上層に第２ゲート絶縁膜層（９のうち、特に８１ｐの直上の領域）を介して設けられ、複数の第１チャネル層のうち抵抗変化材料層を介して隣接する２つを電気的に接続する複数の第３チャネル層（８ｐのうち、特に８１ｐの直上の領域）と、複数の抵抗変化材料層の上方に設けられ、それぞれがＹ方向に延伸する第４ゲート半導体層を有し、複数の第１チャネル層のうちＸ方向に積層体を介して隣接する２つを選択する複数の第９トランジスタ（２５ｐを含むトランジスタ）と、をさらに有することを特徴とする。
　係る構成において、Ｘ方向の選択は選択部のゲートポリシリコンのみリセット動作、セット動作、読出し動作時にともに５Ｖを印加してＹ方向に延伸するチャネルをオン状態にすることで実現する。選択されない箇所は０Ｖを印加してオフ状態にする。Ｙ方向の選択は、選択セルが含まれるビット線ＢＬｎにはリセット動作時、セット動作時、読出し動作時にそれぞれ４／３／２Ｖを印加し、選択セルが含まれないビット線には０Ｖを印加すれば良い。したがって図４０の構成でＸＹ選択が可能なことが分かる。
　図４０の構成は、図９で行ったような、スペース底部の絶縁膜層９を除去して低面のダイオードを露出させる工程が必要ない。Ｙ方向に延伸するポリシリコンゲート８１ｐが底部の絶縁膜層９を介して底部のチャネルシリコン層８の導通状態を制御することで、Ｘ方向の選択を実現しているためである。よって、より平易なプロセスでメモリセルアレイを実現しうるという効果がある。
　＜ＸＹ選択用デバイスの変形例５＞
図４１では、ＸＹ方向の選択をバイポーラトランジスタ（ＢＪＴ）を用いて行う例を示している。ｎ型ポリシリコン６１ｐがコレクタ、６２ｐがエミッタ、ｐ型ポリシリコン１４１ｐがベースとなるＢＪＴがＸＹ選択デバイスとなっている。ｎ型ポリシリコン６２ｐはソース電極２と同様にプレート状でバリアメタルを介して２と電気的に接続されている。ｐ型ポリシリコン１４１ｐはＹ方向に延伸していてワード線（ＷＬ１、ＷＬ２など）を形成する。ｎ型ポリシリコン６１ｐはビット線３とベース線１４１ｐの交点にだけ形成されていてＸ方向、Ｙ方向ともに個々に分離されている。Ｘ方向の選択は、選択部のみベース（ワード線）に１Ｖを印加し、それ以外は０Ｖを印加することで行う。Ｙ方向の選択は、選択セルが含まれるビット線ＢＬｎにはリセット動作時、セット動作時、読出し動作時にそれぞれ４／３／２Ｖを印加し、選択セルが含まれないビット線には０Ｖを印加すれば良い。したがって図４１の構成でＸＹ選択が可能なことが分かる。さらに、ＸＹ選択用デバイスの変形例２と同様にワード線２をプレート状にできるため、コンタクト面積を図２のレイアウトよりも大きくとることで配線抵抗を低減できる効果もある。またＸＹ選択用デバイスの変形例２のＭＯＳトランジスタと比較して、バイポーラトランジスタは大電流を駆動できるのでＸＹ選択用デバイス部での電圧降下を低減することで動作時のビット線電圧を低減できる。
　＜ＸＹ選択用デバイスの変形例６＞
図４２はワード線と縦型セルの間に選択用のデバイスが存在しない例である。図１～４１ではメモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐは１本おきに電気的結束され、奇数番目どうし、偶数番目どうしが結束されていた。図４２の構成では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐを例えば３本おきに結束する必要がある。すなわち３ｍ番目どうし、３ｍ＋１番目どうし、３ｍ＋２番目どうし（ｍは自然数）を結束する。なおかつゲートポリシリコン２５ｐは結束せずに全て独立に制御することで動作させることが可能となる。
　図４３では図４２のＸＺ平面における断面図を示しており、リセット動作、セット動作、読出し動作を行う際の、選択トランジスタと、ゲート配線ＧＬ１１、ＧＬ２１、ＧＬ３１、ＧＬ４１、ＧＬ１２、ＧＬ２２、ＧＬ３２、ＧＬ４２、ＧＬ１３、ＧＬ２３、ＧＬ３３、ＧＬ４３の関係を示している。選択ビット線ＢＬｎの電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。非選択ビット線の電位は０Ｖである。図４３の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。選択トランジスタでは、ＳＴＧＬｍだけをオン状態にし、ＧＬ１１は０Ｖ、ＧＬ２１、ＧＬ３１、ＧＬ４１は５／５／５Ｖ、ＧＬ２１は５／５／５Ｖ、ＧＬ２１、ＧＬ３１、ＧＬ４１は０Ｖ、ＧＬ１３、ＧＬ２３、ＧＬ３３、ＧＬ４３は０Ｖとすることで電流が流れるパスは選択セルＳＭＣを含む経路だけに限られる。
　以上をまとめると、Ｘ方向の選択動作が可能となる。Ｙ方向の選択は、選択セルが含まれるビット線ＢＬｎにはリセット動作時、セット動作時、読出し動作時にそれぞれ４／３／２Ｖを印加し、選択セルが含まれないビット線には０Ｖを印加すれば良い。したがって図４２、４３の構成でＸＹ選択、Ｚ選択が可能なことが分かる。その上で、選択素子が不要になる分より平易なプロセスで製造することが可能になる。
　＜高速データ転送用の書込み動作＞
高速データ転送を実現するためには、単位時間当たりに書込む情報量（ビット数）を多くすれば良く、その方法として同時に複数のセルに並列書込みを行う方法がフラッシュメモリでは用いられている。相変化メモリのような抵抗変化型メモリでも同様のことはもちろん可能である。それに加えて、本実施例１の半導体記憶装置を用いると図４４のように縦型セル内の直列に接続された複数のセルに同時に書換えを行うことが可能となる。
　図４４は図３の方法によるセル選択をＳＭＣ１、ＳＭＣ２の２つの選択セルに対して行った例である。２つの選択セルに対して同時にセット、あるいはリセット動作を行なってもセルどうしが直列接続されているので消費電流は２倍にならないことが特徴である。ただし、選択セルが１つの場合と比較して、必要なビット線－ワード線間電圧は増加する。例えば、選択セルが１つだけの図３ではリセット／セット動作の電圧はそれぞれ４Ｖ、３Ｖだったのに対して、２つの選択セルがある図４４の場合にはそれぞれ４．５Ｖ，３．５Ｖのようになる。
　メモリセルへの情報の記録方法として、１セルに１ビットを記録する方法、１セルにｎビット（ｎ≧２）を記録する方法が良く知られている。本発明では、データ転送速度を向上する技術として、実施例１の半導体記憶装置でＭセルを用いてＮビット（Ｎ＜Ｍ）を記録する方法を考案した。データ書込みを行なう前に書込み対象となるセルは、全てセット状態にしておくことを前提としている。図４５（ａ）ではＣ１、Ｃ２、Ｃ３の３セルを用いて２ビットを記録する例を示している。３セルが全てセット状態である状態を００、１番目のセルだけがリセット状態である状態を０１、２番目のセルだけがリセット状態である状態を１０、３番目のセルだけがリセット状態である状態を１１と、セルの状態とビットパタンを対応づける。このようにすると、００、０１、１０、１１の情報を書込むのにそれぞれリセット動作を行う必要があるセルは、０個、１個、１個、１個である。全てのビットパタンが同じ確率で書き込まれるとすると平均０．７５個のセルを書込むことになる。２ビットの情報を記憶するのに０．７５個のセルを書込むので、１ビット当り０．３７５個のセルをリセット動作することになる。一方、通常の１セルに１ビットの情報をきおくする場合、セット状態を０、リセット状態を１と対応づけると、１ビットの情報書込みの際にリセット動作を行う必要があるセル数は平均０．５個である。つまり、図４５（ａ）の方式の方が、情報１ビットを記録するのに必要なリセット動作の回数が少なくてすむ。すなわち、高速にデータ転送を行うことが可能となる。セルＣ１、Ｃ２、Ｃ３の選び方として、例えば図３７のＣＥＬＬ１、ＣＥＬＬ２、ＣＥＬＬ３、ＣＥＬＬ４のうちの3つＣＥＬＬ２、ＣＥＬＬ３、ＣＥＬＬ４を用いることができる。このようにすると単位セル内で２ビットを記録できる。もちろん、セルＣ１、Ｃ２、Ｃ３の選び方はこれに限定されるものではない。
　図４５（ｂ）ではＣ１～Ｃ７の７セルを用いて３ビットを記録する例を示している。７セルが全てセット状態である状態を０００、１番目のセルだけがリセット状態である状態を００１、２番目のセルだけがリセット状態である状態を０１０、３番目のセルだけがリセット状態である状態を１００、４番目のセルだけがリセット状態である状態を０１１、５番目のセルだけがリセット状態である状態を１０１、６番目のセルだけがリセット状態である状態を０１１、７番目のセルだけがリセット状態である状態を１１１と、セルの状態とビットパタンを対応づける。このようにすると、０００、００１、０１０、１００、０１１、１０１、１１０、１１１の情報を書込むのにそれぞれリセット動作を行う必要があるセルは、０個、１個、１個、１個、１個、１個、１個、１個である。全てのビットパタンが同じ確率で書き込まれるとすると平均７／８個のセルを書込むことになる。３ビットの情報を記憶するのに７／８個のセルを書込むので、１ビット当り７／２４個のセルをリセット動作することになる。図４５（ａ）の場合の０．５個よりも更に情報１ビットを記録するのに必要なリセット動作の回数が少なくてすみ、高速にデータ転送を行うことが可能となる。Ｃ１～Ｃ７の選び方は例えば、それぞれＣＥＬＬ１～ＣＥＬL４の４つのセルから成る単位セル２つの中の8つのセルから７つを選ぶことができる。もちろん、セルＣ１～Ｃ７の選び方はこれに限定されるものではない。
　図４５（ｃ）ではＣ１～Ｃ８の８セルを用いて３ビットを記録する例を示している。８セルのうち１番目のセルだけがリセット状態である状態を０００、２番目のセルだけがリセット状態である状態を００１、３番目のセルだけがリセット状態である状態を０１０、４番目のセルだけがリセット状態である状態を１００、５番目のセルだけがリセット状態である状態を０１１、６番目のセルだけがリセット状態である状態を１０１、７番目のセルだけがリセット状態である状態を１１０、８番目のセルだけがリセット状態である状態を１１１、とセルの状態とビットパタンを対応づける。このようにすると、０００、００１、０１０、１００、０１１、１０１、１１０、１１１の情報を書込むのにそれぞれリセット動作を行う必要があるセルは、どの場合も１個である。平均１個のセルを書込むことになる。３ビットの情報を記憶するのに１個のセルを書込むので、１ビット当り１／３個のセルをリセット動作することになる。図４５（ａ）の場合の０．５個よりも更に情報１ビットを記録するのに必要なリセット動作の回数が少なくてすみ、高速にデータ転送を行うことが可能となる。Ｃ１～Ｃ８の選び方は例えば、それぞれＣＥＬＬ１～ＣＥＬＬ４の４つのセルから成る単位セル２つの中の８つのセルを選ぶことができる。もちろん、セルＣ１～Ｃ８の選び方はこれに限定されるものではない。
　このように
（１）２ｎ個(n≧３)のセルに対して必ず１セルだけリセット動作を行う
あるいは、
（２）２ｎ－１個(n≧２)個のセルに対して必ず１個以下のセルだけリセット動作を行うことで、１セルに１ビットを記録する場合よりもデータ転送レートを高速にできることがわかる。（１）のｎ＝３の場合が図４５（ｃ）であり、（２）のｎ＝２の場合が図４５（ａ）、ｎ＝３の場合が図４５（ｂ）である。
　一般に
（３）Ｍ個のセルに対して必ずＬ個のセルだけリセット動作を行う、
あるいは
（４）Ｍセルに対して必ずＬ個以下のセルだけリセット動作を行う
ことで、１セルに１ビットを記録する場合よりも１ビット当りの情報書き込みに必要なリセット動作の回数を減らすことができる（Ｌ＜（Ｍ／２））。したがって、データ転送速度を高速にできる。
　本発明の実施例１の縦型チェインセル内に図３、４、３５の動作で選択可能な複数のセルでＭ個のセルを構成し、その中からＬ個のセルを選択して上述の（１）（２）（３）（４）の動作を行うことができる。
　なお、本発明の実施例１では、記録材料として相変化材料７を用いたが、記録材料には相変化材料ではない抵抗変化材料を用いることも可能である。
２　電極配線
３　電極配線
４０ｐ、１４１ｐ　ｐ型不純物がドープされたポリシリコン層
５０ｐ　不純物濃度が低いポリシリコン層
６ｐ、２６ｐ、６０ｐ、６１ｐ、６２ｐ、９８ｐ、９９ｐ　ｎ型不純物がドープされたポリシリコン層
２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ　ゲートポリシリコン層
９　ゲート絶縁膜層
１１、１２、１３、１４、１５、７１　絶縁膜層
５１　ダミー絶縁膜
３１、５２、９１、９２　絶縁膜層
７　相変化材料層
８８ｐ、８９ｐ　チャネルポリシリコン層
４０ａ、５０ａ、６０ａ、８８ａ、８９ａ、９８ａ、９９ａ、２１ａ、２２ａ、２３ａ、２４ａ、２５ａ、２６ａ　アモルファスシリコン層
８ｐ、８ｐ＋Ｘ１、８ｐ＋Ｘ２、８ｐ＋Ｘ３、８ｐ－Ｘ１、８ｐ－Ｘ２、２０８ｐ　チャネルポリシリコン層
４１ｐ、４３ｐ　チャネルポリシリコン層
４２ｐ、４４ｐ、３８ｐ　ｎ型不純物がドープされたポリシリコン層
ＭＡ　メモリアレイ
ＢＬ、ＢＬ１、ＢＬ２、ＢＬｎ　ビット線
ＷＬ、ＷＬ１、ＷＬ２　ビット線
ＢＬＣ　ビット線コンタクト
ＷＬＣ　ワード線コンタクト
ＳＬ、ＳＬ１、ＳＬ２　ソース線
ＧＣ１Ｏ、ＧＣ２Ｏ、ＧＣ３Ｏ、ＧＣ４Ｏ　ゲート電極へのコンタクト
ＧＣ１Ｅ、ＧＣ２Ｅ、ＧＣ３Ｅ、ＧＣ４Ｅ　ゲート電極へのコンタクト
ＧＬ１Ｏ、ＧＬ２Ｏ、ＧＬ３Ｏ、ＧＬ４Ｏ　ゲート電極に給電するための金属配線
ＧＬ１Ｅ、ＧＬ２Ｅ、ＧＬ３Ｅ、ＧＬ４Ｅ　ゲート電極に給電するための金属配線
ＧＬ１１、ＧＬ２１、ＧＬ３１、ＧＬ４１、ＧＬ１２、ＧＬ２２、ＧＬ３２、ＧＬ４２、ＧＬ１３、ＧＬ２３、ＧＬ３３、ＧＬ４３　ゲート電極に給電するための金属配線
ＳＴＧＣＯ、ＳＴＧＣＥ　選択トランジスタゲート電極へのコンタクト
ＳＴＧＬＯ、ＳＴＧＬＥ　選択トランジスタゲート電極に給電するための金属配線
ＳＭＣ、ＳＭＣ１、ＳＭＣ２　選択メモリセル
ＵＳＭＣ　非選択メモリセル
ＰＤ　ダイオード層
Ｘ，Ｙ、Ｚ　方向
ＣＥＬＬ１、ＣＥＬＬ２、ＣＥＬＬ３、ＣＥＬＬ４　単位セル内のメモリセル対応箇所
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８　メモリセル
ＳＴＧＬＤｍ、ＳＴＧＬＤｍ＋１　選択トランジスタのゲートに給電するための金属配線
ＳＴＧ１，ｎ、ＳＴＧ１，ｎ＋１　選択トランジスタゲート
ＳＴＧ２，ｎ、ＳＴＧ２，ｎ＋１、ＳＴＧ２，ｎ＋２　選択トランジスタゲート
ＳＴＧ３，ｍ、ＳＴＧ３，ｍ＋１　選択トランジスタゲート
ＳＴＧ４，ｍ、ＳＴＧ４，ｍ＋１、ＳＴＧ４，ｍ＋２　選択トランジスタゲート
Ｔｘ，ｎ，１、Ｔｘ，ｎ，２、Ｔｘ，ｎ＋１，１、Ｔｘ，ｎ＋１，２　端子
Ｔｙ，ｍ，１、Ｔｙ，ｍ，２、Ｔｙ，ｍ＋１，１、Ｔｙ，ｍ＋１，２　端子
ＳＴＧ１、ＳＴＧ２、ＳＴＧ３、ＳＴＧ４　選択トランジスタゲート
Ｘ，Ｙ、Ｚ　方向
ＴＸＬ１、ＴＸＬ２　Ｘ選択トランジスタ層
ＴＹＬ１、ＴＹＬ２　Ｙ選択トランジスタ層
ＢＭ　バリアメタル
ＢＪＴ　バイポーラトランジスタ

Claims (15)

  1. 　半導体基板の主面に平行に、互いに直交するＸ軸およびＹ軸を定義するとき、
    　それぞれ前記Ｙ方向に延伸する複数の第１絶縁膜層および複数の第１ゲート半導体層が交互に積層され、前記Ｘ方向に周期的に設けられる複数の積層体と、
    　前記複数の積層体の前記Ｘ方向におけるそれぞれの側面に設けられる複数の第１ゲート絶縁膜層と、
    　前記複数の第１ゲート絶縁膜層の前記Ｘ方向におけるそれぞれの側面のうち、前記積層体の設けられない側に設けられ、前記Ｙ方向に周期的に設けられる複数の第１チャネル層と、
    　前記複数の積層体のうち隣接する２つの間において前記Ｙ方向に周期的に設けられ、前記複数の第１チャネル層のうち隣接する２つと電気的に接続され、流れる電流により抵抗値が変化する材料からなる複数の抵抗変化材料層と、を有することを特徴とする半導体記憶装置。
  2. 　請求項１において、
    　前記複数の第１絶縁膜層および前記複数の第１ゲート半導体層の前記Ｘ方向における幅と、前記複数の積層体の前記Ｘ方向における間隔とは等しく、
    　前記複数の第１チャネル層の前記Ｙ方向における幅と、前記複数の第１チャネル層の前記Ｙ方向における間隔とは等しいことを特徴とする半導体記憶装置。
  3. 　請求項２において、
    　前記複数の第１絶縁膜層および前記複数の第１ゲート半導体層の前記Ｘ方向における幅と、前記複数のチャネル層の前記Ｙ方向における幅とは、それぞれ最小加工寸法Ｆであることを特徴とする半導体記憶装置。
  4. 　請求項１において、
    　前記複数の抵抗変化材料層のＸＹ平面における内側に設けられる複数の第２絶縁膜層をさらに有することを特徴とする半導体記憶装置。
  5. 　請求項１において、
    　前記複数の積層体のうち、前記抵抗変化材料層を介して隣接する２つを、第１積層体および第２積層体とし、前記第１積層体および前記第２積層体にはそれぞれ、ｎ個（ｎは自然数）の前記第１ゲート半導体層が含まれているとしたとき、
    　前記第１積層体に含まれる前記第１ゲート半導体層のうち、下からｋ個目（ｋは、１≦ｋ≦ｎ－１）までに、その第１ゲート半導体層を含むトランジスタがオフ状態となる電位を印加し、その他のものに、その第１ゲート半導体層を含むトランジスタがオン状態となる電位を印加し、
    　前記第２積層体に含まれる前記第１ゲート半導体層のうち、下からｋ個目までに、その第１ゲート半導体層を含むトランジスタが前記オン状態となる電位を印加し、その他のものに、その第１ゲート半導体層を含むトランジスタが前記オフ状態となる電位を印加することを特徴とする半導体記憶装置。
  6. 　請求項１において、
    　前記複数の積層体のうち、前記抵抗変化材料層を介して隣接する２つを、第１積層体および第２積層体とし、前記第１積層体および前記第２積層体にはそれぞれ、ｎ個（ｎは自然数）の前記第１ゲート半導体層が含まれているとしたとき、
    　前記第１積層体に含まれる前記第１ゲート半導体層のうち、下からｋ個目（ｋは、１＜ｋ≦ｎ－１）に、その第１ゲート半導体層を含むトランジスタが第２のオン状態となる電位を印加し、下から１個目から（ｋ－１）個目までに、その第１ゲート半導体層を含むトランジスタが第２のオフ状態となる電位を印加し、下から（ｋ＋１）個目からｎ個目までに、その第１ゲート半導体層を含むトランジスタが第１のオン状態となる電位を印加し、
    　前記第２積層体に含まれる前記第１ゲート半導体層のうち、下からｋ個目に、その第１ゲート半導体層を含むトランジスタが前記第２のオン状態となる電位を印加し、下から１個目から（ｋ―１）個目までに、その第１ゲート半導体層を含むトランジスタが前記第１のオン状態となる電位を印加し、下から（ｋ＋１）個目に、その第１ゲート半導体層を含むトランジスタが第２のオフ状態となる電位を印加し、
    　前記第１のゲート半導体層を含むトランジスタは、前記第１のオン状態の方が前記第２のオン状態よりも、そのチャネルの抵抗値は小さく、前記第２のオフ状態の方が前記第１のオフ状態よりも、そのチャネルの抵抗値は大きいこと特徴とする半導体記憶装置。
  7. 　請求項１において、
    　前記半導体基板の上方かつ前記複数の積層体の下方に設けられ、前記Ｙ方向に延伸する複数のワード線と、
    　前記複数のワード線の上方かつ前記複数の積層体の下方に設けられ、前記複数のチャネル層のうち前記Ｘ方向に前記抵抗変化材料層を介して隣接する２つと電気的に接続される複数のダイオードと、
    　前記複数の抵抗変化材料層の上方に設けられ、それぞれが前記Ｙ方向に延伸する第２ゲート半導体層を有し、前記複数の第１チャネル層のうち前記Ｘ方向に前記積層体を介して隣接する２つを選択する複数の第１トランジスタと、
    　前記Ｘ方向に延伸し、前記複数の第１チャネル層のうち前記Ｘ方向に並ぶものと電気的に接続される複数のビット線と、をさらに有することを特徴とする半導体記憶装置。
  8. 　請求項１において、
    　前記半導体基板の上方かつ前記複数の積層体の下方に設けられる第１プレートと、
    　前記第１プレートの上方かつ前記複数の積層体の下方に設けられ、前記複数の第１チャネル層のうち前記積層体を介して隣接する２つと、前記第１プレートとを電気的に接続する複数の第２トランジスタと、
    　前記複数の抵抗変化材料層の上方に設けられ、それぞれが前記Ｙ方向に延伸する第２ゲート半導体層を有し、前記複数の第１チャネル層のうち前記積層体を介して隣接する２つを選択する複数の第３トランジスタと、
    　前記Ｘ方向に延伸し、前記複数の第１チャネル層のうち前記Ｘ方向に並ぶものと電気的に接続される複数のビット線と、をさらに有することを特徴とする半導体記憶装置。
  9. 　請求項１において、
    　前記半導体基板の上方かつ前記複数の積層体の下方に設けられ、前記Ｘ方向に延伸する複数のワード線と、
    　前記複数のワード線のいずれかと、前記複数の第１チャネル層のうち前記抵抗変化材料層を介して隣接する２つと、を電気的に接続する複数の第７トランジスタと、
    　前記複数の抵抗変化材料層の上方に設けられ、前記複数の第１チャネル層のうち前記抵抗変化材料層を介して隣接する２つを選択する複数の第８トランジスタと、
    　前記Ｘ方向に延伸し、前記複数の第１チャネル層のうち前記Ｘ方向に並ぶものと電気的に接続される複数のビット線と、をさらに有することを特徴とする半導体記憶装置。
  10. 　請求項１において、
    　前記複数の抵抗変化材料層のそれぞれにおいて、Ｍ個（ＭはＭ＞２である自然数）のメモリセルが構成されるとき、
    　前記Ｍ個のメモリセルに含まれる前記抵抗変化材料層を、全て第１状態とし、
    　その後、前記Ｍ個のメモリセルのうちＬ個（ＬはＬ＜Ｍ／２である自然数）に含まれる前記抵抗変化材料層を、前記第１状態とは抵抗値の異なる第２状態とすることを特徴とする半導体記憶装置。
  11. 　請求項１０において、Ｍ＝２ｎ－１、Ｌ＝１である（ｎは自然数）ことを特徴とする半導体記憶装置。
  12. 　請求項１０において、Ｍ＝２ｎ、Ｌ＝１である（ｎは自然数）ことを特徴とする半導体記憶装置。
  13. 　半導体基板の主面に平行に、互いに直交するＸ軸およびＹ軸を定義するとき、
    （ａ）前記半導体基板の上方に、複数の第１絶縁層と複数のゲート半導体層が交互に積層され前記Ｙ方向に延伸する積層体を、複数形成する工程と、
    （ｂ）前記複数の積層体のそれぞれの側面に沿って複数のゲート絶縁層を形成する工程と、
    （ｃ）前記複数のゲート絶縁層のそれぞれの側面に沿って複数のチャネル層を形成する工程と、
    （ｄ）前記複数のチャネル層のそれぞれの間に、前記Ｘ方向に延伸し、前記Ｙ方向には互いに交互に設けられる複数の第２絶縁層および複数の第３絶縁層を形成する工程と、
    （ｅ）前記複数の第２絶縁層および前記複数の第３絶縁層から、前記複数の第２絶縁層を選択的に除去する工程と、
    （ｆ）前記複数のチャネル層のそれぞれの側面のうち、前記第２絶縁層が除去された領域に沿って、複数の抵抗変化材料層を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
  14. 　請求項１３において、
    （ｇ）前記複数の抵抗変化材料層のＸＹ平面における内側に、複数の第４絶縁膜層を形成する工程をさらに有することを特徴とする半導体記憶装置の製造方法。
  15. 　請求項１３において、
    （ｈ）前記複数の第３絶縁層のそれぞれの間の領域に導電材料を充填し、前記Ｘ方向に延伸する複数のビット線を形成する工程を、さらに有することを特徴とする半導体記憶装置の製造方法。
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