JP5543027B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関する。
近年、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリの一種である。
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。
相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き換え行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことで行う。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに行われている。
これらの抵抗変化型素子を利用したメモリを高集積化する方法として、特許文献１にゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造に全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。
また、相変化メモリでは無くＮＡＮＤフラッシュメモリに関する文献ではあるが、選択トランジスタがエンハンスメント型、ディプレッション型になるようにマスクを用いてイオン打込みを行い、金属配線を結束することによって、ビット線の抵抗を低減し性能向上を実現する技術が特許文献２に開示されている。
特開２００８−１６０００４号公報 特開２００８−１９２７０８号公報
しかしながら、特許文献１に記載の相変化メモリには、以下のような課題が存在する。それは、上下の電極配線がメモリセルのピッチと同ピッチでストライプ状に加工されているため電極配線幅が狭く、電極配線と周辺回路を接続するコンタクトが配線幅程度の大きさにしかできずコンタクト抵抗が大きくなることである。その結果、電流を流してメモリセルを動作させる際にコンタクト部で電圧降下し動作に必要な電圧が高くなってしまう。その結果周辺回路の増大やメモリセルの信頼性が低下することになる。特にメモリセルを微細化し配線幅が狭くなる場合、そして多層積層しコンタクト孔の深さが深くなる場合に問題は深刻である。メモリセルの微細化と多層積層化は大容量化に必須である。
特許文献２は、隣接する選択トランジスタがエンハンスメント型、ディプレッション型になるようにマスクを用いてイオン打込みを行い、金属配線を結束する方法を開示している。しかしながら、イオン打込みで打ち込まれイオンは拡散するため、微細化が進むと、隣接する選択トランジスタをエンハンスメント型、ディプレッション型に作り分けるのが難しくなる。
そこで、本発明の目的は、微細化により好適なメモリセルアレイにおいて、コンタクト抵抗を低減することである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
第１に、半導体記憶装置であって、半導体基板の主面に平行なＸ方向に延伸する複数のワード線と、複数のワード線の上方に設けられる複数のダイオード層と、それぞれが、半導体基板の主面に平行かつＸ方向と交差するＹ方向に延伸し複数のダイオード層の上方に設けられる第１ゲート半導体層と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられ、ダイオード層と電気的に接続される複数の第１チャネル層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第２チャネル層と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第１抵抗変化材料層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち−Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第３チャネル層と、複数の第２ゲート半導体層の側面のうち−Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第２抵抗変化材料層と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸、複数の第２チャネルおよび複数の第３チャネルと電気的に接続される複数のビット線と、を有し、複数のワード線のそれぞれは、他のワード線と結束され、複数のビット線のそれぞれは、他のビット線と結束され、複数のワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本のビット線は、電気的に分離されることを特徴とする。
第２に、半導体記憶装置であって、半導体基板の主面に平行なＸ方向に延伸する複数のワード線と、それぞれが、半導体基板の主面に平行かつＸ方向と交差するＹ方向に延伸し複数のワード線の上方に設けられる第１ゲート半導体層と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられ、ワード線と電気的に接続される複数の第１チャネル層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第２チャネル層と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち−Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第３チャネル層と、複数の第２ゲート半導体層の側面のうち−Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸し、複数の第２チャネルおよび複数の第３チャネルと電気的に接続される複数のビット線と、を有し、複数のワード線のそれぞれは、隣接する２本ずつ結束され、複数のビット線のそれぞれは、隣接する２本ずつ結束され、複数のワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本のビット線は、電気的に分離されることを特徴とする。
第３に、半導体記憶装置であって、半導体基板の上方に設けられる第１プレートと、第１プレートの上方に設けられる第２プレートと、それぞれが、半導体基板の主面に平行なＹ方向に延伸し第１プレートの上方に設けられる第１ゲート半導体層と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、半導体基板の主面に平行かつＹ方向と交差するＸ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられる複数の第１チャネル層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層および第２プレートと電気的に接続される複数の第２チャネル層と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち−Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層および第２プレートと電気的に接続される複数の第３チャネル層と、複数の第２ゲート半導体層の側面のうち−Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層と、第１プレートと複数の第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第１トランジスタ層と、第１トランジスタ層と第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第２トランジスタ層と、を有することを特徴とする。
本発明により、微細化により好適なメモリセルアレイにおいて、コンタクト抵抗を低減することができる。
本発明の実施例１のメモリセルアレイの一部立体模式図である。 本発明の実施例１のメモリセルアレイの一部立体模式図である。 本発明の実施例１のメモリセルアレイの一部立体模式図である。 本発明の実施例１の相変化メモリの高抵抗化、および低抵抗化動作を説明する図である。 本発明の実施例１の相変化メモリの等価回路図である。 本発明の実施例１のメモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例１のメモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線のコンタクト部のレイアウトを説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線への動作時の印加電圧を説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線のコンタクト部のレイアウトを説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線への動作時の印加電圧を説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線のコンタクト部のレイアウトを説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線の印加電圧をまとめて説明する図である。 本発明の実施例１の半導体記憶装置の効果を示した図である。 本発明の実施例１のメモリセルアレイの変形例の一部立体模式図である。 本発明の実施例２のメモリセルアレイの一部立体模式図である。 (ａ)(ｂ)は、本発明の実施例２のメモリセルアレイの上部電極配線、下部電極配線への動作時の印加電圧を説明する図である。 本発明の実施例１または２のメモリセルアレイの変形例の一部立体模式図である。 本発明の実施例３のメモリセルアレイの一部断面図である。 本発明の実施例３のメモリセルアレイの一部断面図である。 本発明の実施例３のメモリセルアレイの一部立体模式図である。 本発明の実施例４のメモリセルアレイの一部立体模式図である。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
＜メモリアレイ構成＞
図１は本発明の実施例１の半導体記憶装置の一部立体模式図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。ワード線２、ワード線２と周辺回路とを接続するコンタクト孔ＬＣ、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６０ｐからなるダイオード層ＰＤ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、選択トランジスタのゲートポリシリコン層８１ｐ、８２ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ビット線３から構成される部分が図１に示されている。
ワード線２は、隣り合う２本どうしがメモリアレイの外側で結束されていて（電気的に短絡されていて）、その結束部ＭＬＣにコンタクト孔ＬＣが形成されていて周辺回路と接続されている。ＬＣは配線の結束部ＭＬＣに形成されるので、個々の配線幅よりも大きく形成することができる。このため、コンタクトＬＣの抵抗は、配線１本の幅に形成する場合と比較して低抵抗である。
図示されていないが、ビット線３についてもＭＡの反対側で隣合う２本どうしがメモリアレイの外側で結束されていて、その結束部ＭＬＣにコンタクト孔ＬＣが形成されていて周辺回路と接続されている。ワード線２に形成されるコンタクトＬＣと同様に配線１本の幅に形成する場合と比較して低抵抗である。 図２は、図１のＭＡを積層することで大容量化を推進した場合の立体模式図である。図１と同様の構造を積層し、ワード線２、２０２を結束した構造になっている。図示していないがビット線３、２０３もＭＡの反対側で結束されている。後述するように、ワード線２、２０２、ビット線３、２０３へのコンタクトＬＣを低抵抗にすることは、特に図２のようにメモリアレイＭＡを積層し大容量化を推進する場合に有益である。メモリアレイＭＡを積層していくと金属配線の位置は周辺回路が形成されている半導体基板から上層に離れることになり、周辺回路とＭＡの金属配線を接続するコンタクトの抵抗が増大する。図２のＬＣのように大きなコンタクトを用いることで、コンタクト抵抗の増大を抑制することができる。
ここで、ワード線２およびビット線３の結束方法を説明する。ワード線２のそれぞれは、他のワード線２と結束される。係る構成によって、図２に示すように、複数のメモリアレイを積層した構成において、メモリアレイ間のコンタクトをワード線２の結束部に設けることが可能となり、メモリアレイ間のコンタクト抵抗の増大を抑制しうるためである。図２では簡単のため省略しているが、ビット線３についても同様に、他のビット線３と結束される。
その際に、ワード線２とビット線３とを、同一のパタンで結束してはいけない。すなわち、図１に示す配線の結束パタンにおいては、ワード線のうち結束される２本のそれぞれの鉛直上方（半導体基板の主面に垂直にＺ軸を取った場合、＋Ｚ方向）に設けられる２本のビット線３が、電気的に分離されることを特徴とする。係る特徴を有することで、後述する選択トランジスタとの組み合わせによりＹ方向の選択動作を実現するためである（選択動作の詳細は後述する）。
以上をまとめると、本実施例に係るワード線２とビット線３は、（１）ワード線のそれぞれが他のワード線と結束され、（２）ビット線のそれぞれが他のビット線と結束され、（３）結束される２本のワード線のそれぞれの鉛直上方に設けられる２本のビット線が電気的に分離されることを特徴とする。係る特徴によって、ワード線およびビット線のそれぞれの結束部分にコンタクトを設けることが可能となり、コンタクト抵抗を低減しうる。
図３は図１のうち、特にメモリアレイＭＡの部分を抜き出して示した図である。Ｘ方向に延伸する複数のワード線２の上にポリシリコンからなるダイオード層ＰＤが設けられている。ここで、ダイオード層ＰＤはＸ方向において絶縁膜（図示しない）を介して周期的に設けられているが、図１５のように、ダイオード層ＰＤもＸ方向に延伸する構成にすることも可能である。ゲートポリシリコン層８１ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐ、８２ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜は、ワード線２の延伸方向と垂直なＹ方向にストライプ状にパターニングされている。
ビット線３はワード線２と平行なＸ方向に延伸するストライプ形状で、絶縁膜７１上にｎ型ポリシリコン層４８ｐを介して配置されている。
ゲートポリシリコン層８１ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐ、８２ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分ではビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７が順に積層される。絶縁膜層１０は、相変化材料層７とチャネルポリシリコン層８ｐ間の拡散を防止するための層である。両面の相変化材料層７の間には絶縁膜層９１が埋め込まれている。絶縁膜層１５の側壁の上部とゲートポリシリコン層８２ｐ、絶縁膜層７１の側壁ではゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８２ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層４２ｐの上表面とチャネルポリシリコン層８ｐが接触している。ポリシリコン層４２ｐは更にポリシリコン層４１ｐを介して配線２に繋がっている。
このように、図３のメモリアレイ（ＭＡ）は、Ｙ方向に延伸しダイオード層（ＰＤ）の上方に設けられる第１ゲート半導体層（８１ｐ）と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁膜（１１〜１５）を介して互いに積層される複数の第２ゲート半導体層（２１ｐ〜２４ｐ）と、Ｙ方向に延伸し第２ゲート半導体層の上方に設けられる第３ゲート半導体層（８２ｐ）と、を有する積層体が、Ｘ方向に周期的に設けられる構成を有する。
そして、第１ゲート半導体層の間に絶縁体を介して設けられ、ダイオード層ＰＤと電気的に接続される第１チャネル層（４１ｐ）と、第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層（９）と、第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第２チャネル層（８ｐ＋Ｘ）と、同様に−Ｘ側に設けられる複数の第３チャネル層（８ｐ−Ｘ）と、第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、流れる電流によって抵抗値が変化する材料からなる複数の第１抵抗変化材料層と、同様に−Ｘ側に設けられる複数の第２抵抗変化材料層とを有する。ここで、第１ゲート半導体層および第１チャネル層は、Ｘ方向の選択を行う第１のＸ選択トランジスタ層をなす。第３ゲート半導体層、第２チャネルおよび第３チャネルも同様に、第２のＸ選択トランジスタ層をなす。第２ゲート半導体層、第２チャネルおよび第１抵抗変化材料層、並びに、第２ゲート半導体層、第３チャネルおよび第２抵抗変化材料層は、それぞれメモリセル（ＳＭＣ、ＵＳＭＣ）をなす。
係る構成によって、最小加工寸法をＦとしたとき、Ｘ方向の２Ｆ周期に＋Ｘ側とーＸ側の２つのメモリセルを形成することが可能となり、よりメモリセルの微細化に寄与しうるものである。また、３次元的なメモリアレイＭＡが記憶素子として機能するためには、Ｘ、Ｙ、Ｚのそれぞれの方向における選択動作が可能であれば良いが、上述のメモリアレイ構成によって係る選択動作が可能である。その理由については後述する。
本発明の半導体記憶装置は、相変化材料層７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０−６秒程度以上保持することで結晶状態にすることでできる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。
＜Ｚ方向の選択動作＞
図４では、図３のメモリセルアレイＭＡのＸＺ平面における断面のうち一部分を抜き出して示している。絶縁膜層３１は、図１、２、３では分かりやすさのために省いていたが、ＰＤ間スペースに埋め込まれた絶縁膜である。
このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作が行われる（以下の説明で、単に「０Ｖ」と言った場合には、リセット動作時、セット動作時、読み出し動作時のどの場合でも０Ｖを印加することを意味する）。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ３、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５、４、２Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬＵ１に５Ｖを印加しトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬＵ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。また、ダイオードＰＤ直上の選択トランジスタでは、選択セルと反対側のＳＴＧＬＤｍだけをＯＮ状態にする。なお金属配線３直下の選択トランジスタゲートは、２本飛ばしで結束され、金属配線ＳＴＧＬＵ１、ＳＴＧＬＵ２、ＳＴＧＬＵ３に接続される。それに対して、ダイオードＰＤ直上の選択トランジスタは１本ごとに金属配線に接続され、独立な電位を給電できるようにする。
非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態でチャネルの抵抗が低くなり、またＯＮ状態になっているＳＴＧＬ１のチャネルポリシリコン層８ｐも抵抗が低くなっている。ＵＳＭＣ１部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料層７を流れる電流値を判定し動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれＳＭＣ、ＵＳＭＣ１のトランジスタとゲート電圧が共通なので、ＵＳＭＣ２のトランジスタはＯＦＦ状態、ＵＳＭＣ３のトランジスタはＯＮ状態である。ＳＴＧＬＵ２がゲートポリシリコン層８２ｐに接続された選択トランジスタはＯＦＦ状態であるので、ＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。図５には、図４のメモリセルアレイ部の等価回路図を示す。以上より、Ｚ方向の選択動作が可能であることがわかる。
＜Ｘ方向の選択動作＞
図６では、図３のＸＺ平面における断面図を示しており、リセット動作、セット動作、読出し動作を行う際の、選択トランジスタと、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４の関係を示している。図４と同様に、ＷＬｎの電位、５／４／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図６の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。下側の選択トランジスタでは、ＳＴＧＬＤｍだけをＯＮ状態にし、上側の選択トランジスタではＳＴＧＬＵ１をＯＮ状態にすると、電流が流れるパスは選択セルＳＭＣを含む経路だけに限られる。
以上をまとめると、第１ゲート半導体層および第１チャネルを含むＸ選択トランジスタ層ＴＸＬ１と、第３ゲート半導体層および第２チャネル、並びに第３ゲート半導体層および第２チャネルを含むＸ選択トランジスタ層ＴＸＬ２によって、メモリアレイＭＡのＸ方向の選択動作が可能となる。
その理由は以下の通りである（以下、チャネル層８ｐのうち、各ゲート半導体層を含む積層体の＋Ｘ側に設けられるものを８ｐ＋Ｘ、−Ｘ側に設けられるものを８ｐ−Ｘのように表記する。末尾の数字は添番である）。
Ｘ選択トランジスタ層ＴＸＬ１は、その＋Ｘ側および−Ｘ側のチャネル層を同時に選択する。例えば図６のように、ＳＴＧＬＤｍに５／５／５Ｖを印加すると、チャネル層８ｐ＋Ｘ１および８ｐ−Ｘ１が選択され、ダイオード層ＰＤと電気的に接続される。しかし、Ｘ選択トランジスタ層ＴＸＬ１で選択されるチャネル層はこれら２つだけではない。チャネル層４１ｐおよびポリシリコン層４２ｐによって、チャネル層８ｐ＋Ｘ１と８ｐ−Ｘ２は同時にダイオード層ＰＤと電気的に接続されることが可能であり、チャネル層８ｐ−Ｘ１と８ｐ＋Ｘ２は同時にダイオード層ＰＤと電気的に接続されることが可能であるためである。すなわち、ＳＴＧＬＤｍに５／５／５Ｖが印加された際に選択されるチャネル層は、８ｐ＋Ｘ１、８ｐ−Ｘ１、８ｐ＋Ｘ２、８ｐ−Ｘ２の４つであり、Ｘ選択トランジスタ層ＴＸＬ１は、都合４つのチャネル層を選択するトランジスタ層である。
これに対し、Ｘ選択トランジスタ層ＴＸＬ２が選択するチャネル層は２つである。例えば図６のように、ＳＴＧＬＵ１に５／５／５Ｖが印加された場合に選択されるチャネル層は８ｐ−Ｘ２と８ｐ＋Ｘ３だけである。従って、Ｘ選択トランジスタ層ＴＸＬ２によって選択されるチャネル層は、絶縁膜を介して直接接続されている２つだけである。
これらを踏まえると、図６のように、Ｘ選択トランジスタ層ＴＸＬ１とＴＸＬ２において、選択状態とするゲート半導体層をＸ方向に１つずらすことで、Ｘ方向に１つのチャネル層を選択可能となる。図６においては、ＴＸＬ１において８ｐ＋Ｘ１、８ｐ−Ｘ１、８ｐ＋Ｘ２、８ｐ−Ｘ２の４つが、ＴＸＬ２において８ｐ−Ｘ２と８ｐ＋Ｘ３の２つが選択状態となり、他のチャネル層は非選択状態となるため、結果として選択状態となり電流が流れるチャネル層は、ＴＸＬ１とＴＸＬ２の両者によって選択される８ｐ−Ｘ２のみである。従って、本実施例の構成によりＸ方向の選択動作が可能となる。
＜Ｙ方向の選択動作および第１の結束方法＞
図７は、図３のメモリアレイＭＡのＹＺ平面における断面のうち、特にポリシリコン８ｐでの断面を示している。例えば、（ＷＬｎ−１，ＷＬｎ）のペアと、（ＢＬｎ−２，ＢＬｎ−１）のペアの電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとする。他の配線電位は全て０Ｖとする。ＷＬｎとＢＬｎの間はＰＤに順バイアスが印加されるので電流が流れる。ＷＬｎ−１とＢＬｎ−１の間、ＷＬｎ＋１とＢＬｎ＋１の間などは等電位であるために電流は流れない。ＷＬｎ−２とＢＬｎ−２の間はＰＤに逆バイアスが印加されるので電流は流れない。従って、係る構成で、Ｙ方向の選択が可能なことが分かる。
このように、本実施例に係る構成によって、Ｘ，Ｙ、Ｚの全ての方向の選択動作が可能となり、選択セルＳＭＣだけを動作させることが可能なことがわかる。
なお、例えば、（ＷＬｎ−１，ＷＬｎ）のペアと、（ＢＬｎ−２，ＢＬｎ−１）のペアの電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとし、（ＢＬｎ，ＢＬｎ＋１）のペアに０Ｖを印加し、他の下部配線は全て０Ｖ、他の上部配線は全て５／４／２Ｖとするなどの動作も可能である。
なお、選択チェインはＷＬｎとＢＬｎの間のチェインだけに限る必要はなく、たとえば（ＷＬｎ−１，ＷＬｎ）、（ＷＬｎ−５，ＷＬｎ−４）、（ＢＬｎ−２，ＢＬｎ−１）、（ＢＬｎ−６，ＢＬｎ−５）の電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとし、他の配線電位を全て０Ｖとすると、Ｘ方向とＺ方向の座標が同一のＷＬｎとＢＬｎの間のチェインとＷＬｎ−４とＢＬｎ−４の間にチェインの２か所を選択できる。
図８には図７の配線接続を実現するためのワード線２、ビット線３及びそれらへのコンタクトＬＣのレイアウトを示す。それぞれ隣接２本ずつを結束し、面積が大きくなった結束部ＭＬＣにコンタクトＬＣを形成する。図８ではワード線２、ビット線３のコンタクトをそれぞれアレイの一方で形成している。なお、ワード線２のレイアウトを明確に示すために図８のＡにおいてはビット線３を省いて図示している。
このように、図７および８においては、ワード線のそれぞれが隣接する２本ずつ結束され、ビット線のそれぞれが隣接する２本ずつ結束され、かつワード線のうち結束される２本の鉛直上方に設けられる２本のビット線は、電気的に分離されることを特徴とする。係る構成によって、ワード線およびビット線のそれぞれの結束部においてコンタクト抵抗を低減しつつ、Ｙ方向の選択動作を実現することが可能となる。その上で、後述する他の結線方法と比較して、結線パタンをより平易にできる。
＜第２の結束方法＞
ワード線２、ビット線３の結束方法は、図７、８の方法だけには限られない。別の方法の例を図９、１０に示す。図９は図３のＹＺ平面における断面のうち特にポリシリコン８ｐでの断面を示している。ワード線２は図７と同様に隣接する２本どうしを結束するが、ビット線３は１本おきに結束している。（ＷＬｎ−１，ＷＬｎ）のペアにリセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加し、選択セルが含まれる経路で接続されるＢＬ１は０Ｖ、もう一方のＢＬ２は（ＷＬｎ−１，ＷＬｎ）のペアと同じ電位を印加する。ＷＬｎ、ＢＬ１間はＰＤに順バイアスが印加されるので電流が流れる。ＷＬｎ−１、ＢＬ２間は等電位なので電流が流れない。ＷＬｎ−２、ＢＬ１間なども等電位なので電流が流れない。ＷＬｎ＋１、ＢＬ２間などはＰＤに逆バイアスが印加されるので電流が流れない。したがってＷＬｎ、ＢＬ１間だけに電流を流すことができ、図７、８の例と同様にＹ方向の選択が可能である。図１０に図９の結束方式に対応するレイアウトを示す。配線２のコンタクトは全て片側で形成している。上部配線３は偶数番目と奇数番目をそれぞれアレイの両側で結束しコンタクトを形成している。それぞれのコンタクトＬＣは、面積が大きくなった結束部ＭＬＣに形成する。大きなコンタクトＬＣを形成できるので抵抗を低減でき、さらに、図８に係るレイアウトと比較して、ＢＬ１とＢＬ２に対応した２つのコンタクトがあれば良いので、コンタクト数を低減できる。また、ドライバ回路についても、ＢＬ１、ＢＬ２に対応した２つがあれば良いので個数を低減できる。
このように図９および１０に係る結束方法は、ワード線のそれぞれが隣接する２本ずつ結束され、ビット線のうち奇数本目どうし、偶数本目どうしが結束されることを特徴とする。係る特徴により、コンタクト抵抗を低減し、さらにコンタクト数とドライバ回路数を削減することが可能となる。
なお、選択セルはＷＬｎ、ＢＬ１のチェインだけに限る必要はなく、たとえば（ＷＬｎ−１，ＷＬｎ）、（ＷＬｎ＋１，ＷＬｎ＋２）のペア、ＢＬ２の電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとし、他の配線電位を全て０Ｖとする。Ｘ方向とＺ方向の座標が同一のＷＬｎ、ＢＬ１間のチェインとＷＬｎ＋２、ＢＬ１間のチェインの２か所を選択できる。
＜第３の結束方法＞
更に別の結束方法の例を図１１、１２に示す。図１１はＹ方向で見た断面でポリシリコン８ｐでの断面を示している。ワード線２は連続する３本を結束する。ビット線３は２本とばしで結束する。（ＷＬｎ−１，ＷＬｎ，ＷＬｎ＋１）の組にリセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加し、選択セルが含まれる経路で接続されるＢＬ１は０Ｖ、他のＢＬ２、ＢＬ３は（ＷＬｎ−１，ＷＬｎ，ＷＬｎ＋１）の組と同じ電位を印加する。ＷＬｎ、ＢＬ１間はＰＤに順バイアスが印加されるので電流が流れる。ＷＬｎ−１、ＢＬ２間とＷＬｎ＋１、ＢＬ３間は等電位なので電流が流れない。ＷＬｎ−３、ＢＬ１間なども等電位なので電流が流れない。ＷＬｎ＋２、ＢＬ２間、ＷＬｎ−２、ＢＬ３間などはＰＤに逆バイアスが印加されるので電流が流れない。したがってＷＬｎ、ＢＬ１間だけに電流を流すことができ、図７、８の例、図９、１０の例と同様にＹ方向の選択が可能である。図１２に図１１の結束方式に対応するレイアウトを示す。それぞれのコンタクトＬＣは、面積が大きくなった結束部ＭＬＣに形成する。大きなコンタクトＬＣを形成できるので抵抗を低減できる。さらに、図８や図１０のレイアウトと比較して、ワード線を駆動するドライバ回路数を削減する効果がある。
このように、図１１および１２に係る結束方法は、ワード線のそれぞれが隣接する３本ずつ結束され、ビット線のうち３ｍ本目、（３ｍ＋１）本目、（３ｍ＋２）本目（ｍは自然数）が結束されることを特徴とする。係る構成によって、コンタクト抵抗を低減しつつ、ワード線を駆動するドライバ回路数の削減が可能となる。
なお、選択セルはＷＬｎ、ＢＬ１のチェインだけに限る必要はなく、たとえば（ＷＬｎ−１，ＷＬｎ，ＷＬｎ＋１）の組と、（ＷＬｎ＋２，ＷＬｎ＋３，ＷＬｎ＋４）の組、ＢＬ２、ＢＬ３の電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとし、他の配線電位を全て０Ｖとする。Ｘ方向とＺ方向の座標が同一のＷＬｎ、ＢＬ１間のチェインとＷＬｎ＋３、ＢＬ１間のチェインの２か所を選択できる。
＜結束方法および選択動作のまとめ＞
図１３に、実施例１の３種類の配線結束方法に対して、Ｙ方向の選択動作を実現するための電圧条件をまとめる。
本実施例１の半導体記憶装置は、配線を結束してコンタクトＬＣを大きく形成することができるのでコンタクト抵抗を低減することができ、配線１本ごとにコンタクトを形成する場合と比較して図２のようにＭＡの積層を推進していく場合に有利である。図１４に従来技術と本発明の技術でのＭＡ積層数に対するコンタクト抵抗の増大の仕方を比較する。本発明の技術を用いることでよりＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
＜ダイオード層の変形例＞
図１５に、ダイオード層ＰＤの変形例を示す。図３では、ダイオードＰＤはピラー形状に加工され、２１ｐ〜２４ｐなどの積層膜が除去された部分の下部だけに存在したが、Ｘ方向に延在していても良い。係る構成によって、ピラー形状への加工工程や、絶縁膜３１を充填する工程を省略し、製造コストを低減することが可能となる。ただし、図１５でＹ方向に隣接するＰＤ間では分断されている必要がある。Ｘ方向は図６で説明した方法で選択する。
金属配線の結束方法は、既に述べたものと同様の方法を用いることができ、その結果、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
図１６は本発明の実施例２の半導体記憶装置の一部立体模式図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。実施例１と比較して、実施例２はダイオード層ＰＤを用いていない点が異なる。図１７（ａ）（ｂ）は実施例２のＹ方向の断面を示した図であり、ポリシリコン８ｐでの断面を示している。 下部電極配線（ワード線）２、上部電極配線（ビット線）３、ともに図７と同様に隣接する２本どうしを結束する。
図１７（ａ）のように、２本ずつ結束されたワード線のうち番号が大きい側（この場合はｎ番目のワード線ＷＬｎ）に選択チェインが接続されている場合は、そのワード線ＷＬｎを含む２本のワード線に、リセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加する。選択セルを介してＷＬｎの反対側のＢＬｎには０Ｖを印加する。ＷＬｎ、ＢＬｎ間には電位差が生じるため電流が流れる。
また、ダイオードが存在しないので、選択セルが含まれる電極間以外で電流が流れないようにする。具体的には、Ｙ方向の番号がｎ以下のワード線とｎ−１以下のビット線は全てリセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加し、Ｙ方向に番号がｎ＋１以上のワード線とｎ以上のビット線は全てリセット動作時、セット動作時、読出し動作時に０Ｖを印加する。これにより、ＷＬｎ、ＢＬｎ間以外は等電位になるため電流が流れない。
以上の駆動方式によって、ＷＬｎ、ＢＬｎ間のみに電流を流せるので、Ｙ方向の選択が可能であることが分かる。
図１７（ｂ）のように、２本ずつ結束されたワード線ののうち番号が小さい側（この場合はｎ−１番目のワード線ＷＬｎ−１）に選択チェインが接続されている場合は、そのワード線ＷＬｎ―１を含む２本のワード線に、リセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加する。選択セルを介してＷＬｎ−１の反対側のＢＬｎ−１には０Ｖを印加する。ＷＬｎ−１、ＢＬｎ−１間には電位差が生じるため電流が流れる。ダイオードが存在しないため、選択セルが含まれる電極間以外で電流が流れないようにするため、Ｙ方向の番号がｎ−２以下のワード線とｎ−１以下のビット線は全てリセット動作時、セット動作時、読出し動作時にそれぞれ０Ｖを印加し、Ｙ方向に番号がｎ−１以上のワード線とｎ以上のビット線は全てリセット動作時、セット動作時、読出し動作時に５／４／２Ｖを印加する。これによりＷＬｎ−１、ＢＬｎ−１間以外は等電位になるため電流が流れない。
以上の駆動方式によって、ＷＬｎ―１、ＢＬｎ−１間のみに電流を流せるので、Ｙ方向の選択が可能であることが分かる。
なお、図１７（ａ）（ｂ）のどちらの場合も、Ｘ方向は図６で説明した方法で選択する。
このように、本実施例に係る半導体記憶装置は、半導体基板の主面に平行なＸ方向に延伸する複数のワード線（２）それぞれが、半導体基板の主面に平行かつＸ方向と交差するＹ方向に延伸し複数のワード線の上方に設けられる第１ゲート半導体層（８１ｐ）と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層（２１ｐ〜２４ｐ）と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層（８２ｐ）と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられ、ワード線と電気的に接続される複数の第１チャネル層（８１ｐ）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層（９）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第２チャネル層（８ｐ＋Ｘ）と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層（７）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち−Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第３チャネル層（８ｐ−Ｘ）と、複数の第２ゲート半導体層の側面のうち−Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層（７）と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸、複数の第２チャネルおよび複数の第３チャネルと電気的に接続される複数のビット線（３）と、を有し、複数のワード線のそれぞれは、隣接する２本ずつ結束され、複数のビット線のそれぞれは、隣接する２本ずつ結束され、複数のワード線のうち電気的に結束される２本のそれぞれの鉛直上方に設けられる２本のビット線は、電気的に分離されることを特徴とする。
係る構成によって、コンタクト抵抗を低減しつつ、さらに、ダイオード層ＰＤを排除することが可能となる。
その際のドライバの印加電圧としては、第２チャネルまたは第３チャネルのうち、Ｙ方向に並んだｍ番目の積層体と第１ゲート絶縁膜層を介して接続されるものを選択する際に（ｍは、２≦ｍ≦Ｎ―１である整数）、
（ａ）ｍ番目の積層体と電気的に接続されるワード線が、（ｍ―１）番目の積層体と電気的に接続されるワード線と結束されている場合は、ｍ番目以下の積層体に接続されるワード線のそれぞれ、および、（ｍ―１）番目以下の積層体に接続されるビット線のそれぞれに、第１電位を印加し、（ｍ＋１）番目以上の積層体に接続されるワード線のそれぞれ、および、ｍ番目の積層体に接続されるビット線のそれぞれに、第１電位と異なる第２電位を印加する。
また、（ｂ）ｍ番目の積層体と電気的に接続されるワード線が、（ｍ＋１）番目の積層体と電気的に接続されるワード線と結束されている場合は、ｍ番目以上の積層体に接続されるワード線のそれぞれ、および、（ｍ＋１）番目以上の積層体に接続されるビット線のそれぞれに、第３電位を印加し、（ｍ―１）番目以下の積層体に接続されるワード線のそれぞれ、および、（ｍ―１）番目以下の積層体に接続されるビット線のそれぞれに、第３電位と異なる第４電位を印加する。
係る電圧印加により、選択動作を実現できるためである。
なお、本実施例ではダイオードＰＤが無いため電圧関係を上下の配線で入れ換えることにより、逆方向に電流を流してメモリを動作させることもできる。すなわち、ドライバは、第１電位を第２電位より高電位とする第１動作と、第１電位を第２電位より低電位とする第２動作とを切り替えられ、第３電位を第４電位より高電位とする第３動作と、第３電位を第４電位より低電位とする第４動作とを切り替えられることをさらなる特徴とする。縦型のメモリアレイの動作では、チェインが選択された場合に上側の電極（ビット線）を０Ｖにして下側の電極（ワード線）に正電圧を印加して動作させる場合、ビット線に近いセルを選択する場合と遠いセルを選択する場合で選択セルに印加される電圧が異なるので特性にばらつきを生じさせる。選択セルに印加される電圧が異なるのは選択チェイン内の非選択セルの寄生抵抗（チャネル抵抗）によるものである。ビット線に近いセルを選択する場合とワード線に近いセルを選択する場合で、ビット線、ワード線に電位を入れ換えることで選択チェイン内の非選択セルの寄生抵抗起因のばらつきを抑制することができる。
また、選択セルはＷＬｎ、ＢＬｎの間のチェインだけに限る必要はなく、たとえばＷＬｎ−１とＷＬｎにリセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加し、他の配線電位を全て０ＶとするとＸ方向とＺ方向の座標が同一のＷＬｎ、ＢＬｎ間のチェインとＷＬｎ−１、ＢＬｎ−１間のチェインの２か所を選択できる。
配線とコンタクトのレイアウトは図８と同様にできる。コンタクトＬＣの抵抗を低減できるので、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
＜結束部の変形例＞
図１８は結束部の変形例であり、メモリセルアレイ、配線、コンタクトの一部が示されている。
図７、８や図１６の例では、配線をＭＡ内のセルのピッチに合せて微細加工し、ＭＡの外部において結束部ＭＬＣで結束していたが、内部でも結束されていて良い。係る構成によって、各配線のＸＹ平面における形状をより長方形に近いものとすることが可能となり、コンタクトＬＣの抵抗を低減できるのみならず、ワード線、ビット線を太くできるのでワード線、ビット線の抵抗も低減できる。
ダイオード層ＰＤを用いる場合も用いない場合も、ＭＬＣ部のコンタクトＬＣのレイアウトは図８と同様にできる。係る構成によって、コンタクトＬＣの抵抗を低減できるので、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
実施例１、２では、Ｙ方向の選択を実現するために電極配線をストライプ状に加工していたが、プレート状にすることもできる。そのためにはＸ方向の選択とＹ方向の選択の両方を選択トランジスタで行えば良い。
図１９は、Ｙ方向の選択を実現する選択トランジスタで、Ｘ方向に延在する２段のストライプゲートとＸ方向、Ｙ方向ともに分断されたピラー上のシリコン１４１ｐ〜１４４ｐ、ゲート絶縁膜などからなる。図１９に示すように、１段目のＹ選択トランジスタ層ＴＹＬ１でＳＴＧ１，ｍだけにＯＮ電圧を印加することで、ゲートの両側の２か所のチャネルシリコン１４１ｐだけがＯＮ状態にできる。更に２段目のＹ選択トランジスタ層ＴＹＬ２で、ＳＴＧ２，ｍ＋１だけにＯＮ電圧を印加することで、下部電極１０２と電気的に導通するのは端子Ｔｙ，ｍ，２だけとなる。
このように、本実施例におけるＹ方向の選択動作は、第１プレート（１０２）と複数の第１ゲート半導体層（８１ｐ）の間に設けられ、複数の第１チャネル（４１ｐ）のうちＹ方向に隣接する２つを選択する第１トランジスタ層（ＴＹＬ１）と、第１トランジスタ層と第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第２トランジスタ層（ＴＹＬ２）により実現される。特に、第１チャネルのうち、第１トランジスタ層によって選択される２つと、第２トランジスタ層によって選択される２つとは異なる。
図２０は、Ｘ方向の選択を実現する選択トランジスタであってＹ方向に延在する１段のストライプゲートとＸ方向、Ｙ方向ともに分断されたピラー上のシリコン１４５ｐ、１４６ｐ、ゲート絶縁膜などからなる選択トランジスタＳＴＧ３と、チェインセルアレイ、ビット線３などを示している。図２０に示すように、１段目の選択ゲートでＳＴＧ３，ｎだけにＯＮ電圧を印加することでゲートの両側の２か所チャネルシリコン１４５ｐだけをＯＮ状態にできる。更に２段目の選択トランジスタで、ＳＴＧ４，ｎ＋１だけにＯＮ電圧を印加することで、図２０に示すただ１つのチェインを選択することができる。すなわち、Ｘ方向の構成および選択動作は図６と同様である。
このように、本実施例に係る半導体記憶装置は、半導体基板の上方に設けられる第１プレート（１０２）と、第１プレートの上方に設けられる第２プレート（１０３）と、それぞれが、半導体基板の主面に平行なＹ方向に延伸し第１プレートの上方に設けられる第１ゲート半導体層（８１ｐ）と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層（２１ｐ〜２４ｐ）と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層（８２ｐ）と、を有し、半導体基板の主面に平行かつＹ方向と交差するＸ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられる複数の第１チャネル層（４１ｐ）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層（９）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層および第２プレートと電気的に接続される複数の第２チャネル層（８ｐ＋Ｘ）と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層（７）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち−Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層および第２プレートと電気的に接続される複数の第３チャネル層（８ｐ−Ｘ）と、複数の第２ゲート半導体層の側面のうち−Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層（７）と、第１プレートと複数の第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第１トランジスタ層（ＴＹＬ１）と、第１トランジスタ層と第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第２トランジスタ層（ＴＹＬ２）と、を有することを特徴とする。
係る構成によって、図１９の選択方式でＹ方向を選択し、図２０の選択方式でＸ方向を選択するようにできる。Ｘ、Ｙ方向ともに選択動作を実現するために電極２を分離し独立な電位を印加する、あるいは電極３を分離し独立な電位を印加するといったことが必要なくなるので、電極２、電極３はプレート状にすることができる。図２１が本実施例の半導体記憶装置の一部立体模式図である。図２１においては、簡単のためＳＴＧ１間の構造、ＳＴＧ２間の構造、および積層体間の構造を省略している。
実施例２と同様に、ダイオードＰＤが無いため、動作時には上下の電極の電位はどちらが高い電位でも良い。すなわち実施例２と同様に、上向きの電流でメモリセルを動作させることも下向きの電流でメモリセルを動作させることも可能である。
また、実施例１および２と比較して、ワード線２、ビット線３はそれぞれ全ての配線どうしで結束されているのでＭＬＣ部を大きくできるのでコンタクトＬＣもさらに大きくできる。したがってコンタクトＬＣの抵抗をさらに低減できるので、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
図２の例ではＭＡを積層する際に、上部の金属配線と下部の金属配線をそれぞれの層で別々に形成していたが、下のＭＡ層の上部電極配線と、上のＭＡ層の下部電極配線を図２２のように共用することもできる。上下どちらのＭＡ層を選択するかは選択トランジスタで選べる。
ＭＬＣ部のレイアウトは実施例１〜３と同様の方式を用いることができる。コンタクトＬＣも大きくできる。したがってコンタクトＬＣの抵抗を低減できるので、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
２、１０２、２０２ 電極配線
３、１０３、２０３ 電極配線
４０ｐ ｐ型不純物がドープされたポリシリコン層
５０ｐ 不純物濃度が低いポリシリコン層
６０ｐ、６１ｐ、６２ｐ ｎ型不純物がドープされたポリシリコン層
７、２０７ 相変化材料層
８ｐ、８ｐ＋Ｘ１、８ｐ＋Ｘ２、８ｐ＋Ｘ３、８ｐ−Ｘ１、８ｐ−Ｘ２、２０８ｐ チャネルポリシリコン層
４１ｐ、２４１ｐ、１４１ｐ、１４３ｐ、１４５ｐ、１４７ｐ チャネルポリシリコン層
４２ｐ、２４２ｐ、４８ｐ、１４２ｐ、１４４ｐ、１４６ｐ、１４８ｐ ｎ型不純物がドープされたポリシリコン層
９、２０９ ゲート絶縁膜層
１０、２１０ 絶縁膜層
１１、１２、１３、１４、１５ 絶縁膜層
２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐ、８２ｐ ゲートポリシリコン層
２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、２８１ｐ、２８２ｐ ゲートポリシリコン層
３１、３２ 絶縁膜層
７１、２７１ 絶縁膜層
９１、９２、９３ 絶縁膜層
ＭＡ メモリアレイ
ＢＬ、ＢＬ１、ＢＬ３ ビット線
ＷＬｎ−６、ＷＬｎ−５、ＷＬｎ−４、ＷＬｎ−３、ＷＬｎ−２、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２、ＷＬｎ＋３、ＷＬｎ＋４、ＷＬｎ＋５ ワード線
ＭＬＣ 配線結束領域
ＬＣ 配線結束領域に至るコンタクト
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４ ゲート電極へのコンタクト
ＧＣ２１、ＧＣ２２、ＧＣ２３、ＧＣ２４ ゲート電極へのコンタクト
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４ ゲート電極に給電するための金属配線
ＧＬ２１、ＧＬ２２、ＧＬ２３、ＧＬ２４ ゲート電極に給電するための金属配線
ＳＴＧＬＵ１、ＳＴＧＬＵ２、ＳＴＧＬＵ３ 選択トランジスタのゲートに給電するための金属配線
ＳＴＧＬＤｍ、ＳＴＧＬＤｍ＋１ 選択トランジスタのゲートに給電するための金属配線
ＳＭＣ 選択メモリセル
ＵＳＭＣ、ＵＳＭＣ１、ＵＳＭＣ２、ＵＳＭＣ３ 非選択メモリセル
ＰＤ ダイオード層
ＳＴＧ１，ｎ、ＳＴＧ１，ｎ＋１ 選択トランジスタゲート
ＳＴＧ２，ｎ、ＳＴＧ２，ｎ＋１、ＳＴＧ２，ｎ＋２ 選択トランジスタゲート
ＳＴＧ３，ｍ、ＳＴＧ３，ｍ＋１ 選択トランジスタゲート
ＳＴＧ４，ｍ、ＳＴＧ４，ｍ＋１、ＳＴＧ４，ｍ＋２ 選択トランジスタゲート
Ｔｘ，ｎ，１、Ｔｘ，ｎ，２、Ｔｘ，ｎ＋１，１、Ｔｘ，ｎ＋１，２ 端子
Ｔｙ，ｍ，１、Ｔｙ，ｍ，２、Ｔｙ，ｍ＋１，１、Ｔｙ，ｍ＋１，２ 端子
ＳＴＧ１、ＳＴＧ２、ＳＴＧ３、ＳＴＧ４、ＳＴＧ５ 選択トランジスタゲート
Ｘ，Ｙ、Ｚ 方向
ＴＸＬ１、ＴＸＬ２ Ｘ選択トランジスタ層
ＴＹＬ１、ＴＹＬ２ Ｙ選択トランジスタ層

Claims (14)

  1. 半導体基板の主面に平行なＸ方向に延伸する複数のワード線と、
    前記複数のワード線の上方に設けられる複数のダイオード層と、
    それぞれが、前記半導体基板の主面に平行かつ前記Ｘ方向と交差するＹ方向に延伸し前記複数のダイオード層の上方に設けられる第１ゲート半導体層と、
    Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、
    Ｙ方向に延伸し前記複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、
    前記複数の第１ゲート半導体層の間に絶縁層を介して設けられ、前記ダイオード層と電気的に接続される複数の第１チャネル層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続される複数の第２チャネル層と、
    前記複数の第２ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート絶縁膜層および前記第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第１抵抗変化材料層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち−Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続される複数の第３チャネル層と、
    前記複数の第２ゲート半導体層の側面のうち−Ｘ側に前記第１ゲート半導体層および前記第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第２抵抗変化材料層と、
    前記半導体基板の主面を基準として前記複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸し、前記複数の第２チャネルおよび前記複数の第３チャネルと電気的に接続される複数のビット線と、を有し、
    前記複数のワード線のそれぞれは、他の前記ワード線と結束され、
    前記複数のビット線のそれぞれは、他の前記ビット線と結束され、
    前記複数のワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本の前記ビット線は、電気的に分離されることを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記複数のワード線のそれぞれは、隣接する２本ずつ結束され、
    前記複数のビット線のそれぞれは、隣接する２本ずつ結束されることを特徴とする半導体記憶装置。
  3. 請求項１において、
    前記複数のワード線のそれぞれは、隣接する２本ずつ結束され、
    前記複数のビット線のうち奇数本目は結束され、
    前記複数のビット線のうち偶数本目は結束されることを特徴とする半導体記憶装置。
  4. [請求項4] 請求項１において、
    前記複数のワード線のそれぞれは、隣接する３本ずつ結束され、
    前記複数のビット線のうち３ｍ本目（ｍは自然数）は結束され、
    前記複数のビット線のうち（３ｍ＋１）本目は結束され、
    前記複数のビット線のうち（３ｍ＋２）本目は結束されることを特徴とする半導体記憶装置。
  5. 請求項１において、
    前記複数のダイオード層のそれぞれは、Ｘ方向に延伸することを特徴とする半導体記憶装置。
  6. 請求項１において、
    前記複数のダイオード層のそれぞれは、Ｘ方向において絶縁膜を介して周期的に設けられることを特徴とする半導体記憶装置。
  7. 請求項１において、
    前記複数のワード線、前記複数のビット線、前記複数のダイオード層、前記複数の積層体、前記複数の第１ゲート絶縁膜層、前記複数の第１チャネル層、前記複数の第１抵抗変化材料層、前記第１トランジスタ層、および前記第２トランジスタ層を含むメモリアレイが複数個互いに積層され、
    前記複数のメモリアレイ間のコンタクトは、前記複数のワード線のそれぞれが結束される部分および前記複数のビット線のそれぞれが結束される部分に設けられることを特徴とする半導体記憶装置。
  8. 半導体基板の主面に平行なＸ方向に延伸する複数のワード線と、
    それぞれが、前記半導体基板の主面に平行かつ前記Ｘ方向と交差するＹ方向に延伸し前記複数のワード線の上方に設けられる第１ゲート半導体層と、
    Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、
    Ｙ方向に延伸し前記複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、
    前記複数の第１ゲート半導体層の間に絶縁層を介して設けられ、前記ワード線と電気的に接続される複数の第１チャネル層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続される複数の第２チャネル層と、
    前記複数の第２ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート半導体層および前記第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち−Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続される複数の第３チャネル層と、
    前記複数の第２ゲート半導体層の側面のうち−Ｘ側に前記第１ゲート半導体層および前記第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層と、
    前記半導体基板の主面を基準として前記複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸、前記複数の第２チャネルおよび前記複数の第３チャネルと電気的に接続される複数のビット線と、を有し、
    前記複数のワード線のそれぞれは、隣接する２本ずつ結束され、
    前記複数のビット線のそれぞれは、隣接する２本ずつ結束され、
    前記複数のワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本の前記ビット線は、電気的に分離されることを特徴とする半導体記憶装置。
  9. 請求項８において、
    前記複数のワード線および前記複数のビット線のそれぞれに駆動電位を印加するドライバをさらに有し、
    前記Ｙ方向に、Ｎ個の前記積層体が並んで設けられ（Ｎは、Ｎ≧２である整数）、
    前記第２チャネルまたは前記第３チャネルのうち、前記Ｙ方向に並んだｍ番目の前記積層体と前記第１ゲート絶縁膜層を介して接続されるものを選択する際に（ｍは、２≦ｍ≦Ｎ―１である整数）、
    （ａ）ｍ番目の前記積層体と電気的に接続される前記ワード線が、（ｍ―１）番目の前記積層体と電気的に接続される前記ワード線と結束されている場合は、
    前記ドライバは、ｍ番目以下の前記積層体に接続される前記ワード線のそれぞれ、お
    よび、（ｍ―１）番目以下の前記積層体に接続される前記ビット線のそれぞれに、第１電位を印加し、
    （ｍ＋１）番目以上の前記積層体に接続される前記ワード線のそれぞれ、および、ｍ番目の前記積層体に接続される前記ビット線のそれぞれに、前記第１電位と異なる第２電位を印加し、
    （ｂ）ｍ番目の前記積層体と電気的に接続される前記ワード線が、（ｍ＋１）番目の前記積層体と電気的に接続される前記ワード線と結束されている場合は、
    前記ドライバは、ｍ番目以上の前記積層体に接続される前記ワード線のそれぞれ、お
    よび、（ｍ＋１）番目以上の前記積層体に接続される前記ビット線のそれぞれに、第３電位を印加し、
    （ｍ―１）番目以下の前記積層体に接続される前記ワード線のそれぞれ、および、（ｍ―１）番目以下の前記積層体に接続される前記ビット線のそれぞれに、前記第３電位と異なる第４電位を印加することを特徴とする半導体記憶装置。
  10. 請求項９において、
    前記ドライバは、前記第１電位を前記第２電位より高電位とする第１動作と、前記第１電位を前記第２電位より低電位とする第２動作とを切り替えられ、
    前記ドライバは、前記第３電位を前記第４電位より高電位とする第３動作と、前記第３電位を前記第４電位より低電位とする第４動作とを切り替えられることを特徴とする半導体記憶装置。
  11. 請求項８において、
    前記複数のワード線、前記複数のビット線、前記複数の積層体、前記複数の第１ゲート絶縁膜層、前記複数の第１チャネル層、前記複数の第１抵抗変化材料層、前記第１トランジスタ層、および前記第２トランジスタ層メモリアレイが複数個互いに積層され、
    前記複数のメモリアレイ間のコンタクトは、前記複数のワード線のそれぞれが結束される部分および前記複数のビット線のそれぞれが結束される部分に設けられることを特徴とする半導体記憶装置。
  12. 請求項８において、
    前記第１電位と前記第３電位は等しく、
    前記第２電位と前記第４電位は等しいことを特徴とする半導体記憶装置。
  13. 半導体基板の上方に設けられる第１プレートと、
    前記第１プレートの上方に設けられる第２プレートと、
    それぞれが、前記半導体基板の主面に平行なＹ方向に延伸し前記第１プレートの上方に設けられる第１ゲート半導体層と、
    前記Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、
    前記Ｙ方向に延伸し前記複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、
    前記半導体基板の主面に平行かつ前記Ｙ方向と交差するＸ方向に周期的に設けられる複数の積層体と、
    前記複数の第１ゲート半導体層の間に絶縁層を介して設けられる複数の第１チャネル層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側および−Ｘ側に設けられる複数の第１ゲート絶縁膜層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、前記Ｙ方向に周期的に設けられ、前記第１チャネル層および前記第２プレートと電気的に接続される複数の第２チャネル層と、
    前記複数の第２ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート半導体層および前記第２チャネル層を介して設けられ、前記Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層と、
    前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち−Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、前記Ｙ方向に周期的に設けられ、前記第１チャネル層および前記第２プレートと電気的に接続される複数の第３チャネル層と、
    前記複数の第２ゲート半導体層の側面のうち−Ｘ側に前記第１ゲート半導体層および前記第３チャネル層を介して設けられ、前記Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層と、
    前記第１プレートと前記複数の第１ゲート半導体層の間に設けられ、前記複数の第１チャネルのうち前記Ｙ方向に隣接する２つを選択する第１トランジスタ層と、
    前記第１トランジスタ層と前記第１ゲート半導体層の間に設けられ、前記複数の第１チャネルのうち前記Ｙ方向に隣接する２つを選択する第２トランジスタ層と、を有し、
    前記複数の第１チャネルのうち、前記第１トランジスタ層によって選択される２つと、前記第２トランジスタによって選択される２つとは、異なることを特徴とする半導体記憶装置。
  14. 請求項１３において、
    前記第１プレート、前記第２プレート、前記複数の積層体、前記複数の第１ゲート絶縁膜層、前記複数の第１チャネル層、前記複数の第２チャネル層、前記複数の第３チャネル層、前記複数の第１抵抗変化材料層、前記複数の第２抵抗変化材料層、前記第１トランジスタ層、および前記第２トランジスタ層を含むメモリアレイが複数個互いに積層され、
    前記複数のメモリアレイ間のコンタクトは、前記第１プレートおよび前記第２プレートに設けられることを特徴とする半導体記憶装置。
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