JP4578329B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に関し、特に、メモリセルがフリップフロップ構成を備えるスタティック型半導体記憶装置に関する。より特定的には、この発明は、スタティック型半導体記憶装置の消費電力を低減するためのメモリセルのレイアウトに関する。

微細化技術の進展に伴って、システムＬＳＩ（大規模集積回路）またはシステム・オン・チップ（ＳＯＣ）などと呼ばれる高機能の半導体集積回路装置が実現されている。このような半導体集積回路装置においては、プロセッサなどの処理を実行するロジック回路と、このロジック回路が使用するデータおよびプログラム情報を格納するメモリとが同一半導体チップ上に集積化される。このような大規模集積回路装置は、画像処理または通信処理などにおいて用いられている。画像処理および通信処理においては、高速で大量のデータを処理することが要求され、この集積回路装置内に搭載されるメモリに対しても、その記憶容量を大きくすることが要求される。

メモリ（半導体記憶装置）の記憶容量を増大する場合、コスト上昇の抑制および前世代装置との互換性等の観点から、チップレイアウト面積を増大させることなく、高密度でメモリセルを配置することが要求される。メモリセルを高密度に配置するために、メモリセルトランジスタを配置する基板領域（ウェル領域）を、列方向に直線的に延在させ、メモリセルの拡散領域を直線的な矩形形状に配設する構成が、特許文献１（特開２００２−０４３４４１号公報）、特許文献２（特開２００３−２９７９５３号公報）、特許文献３（特開２００３−０６００８９号公報）、および特許文献４(特開２００１−０２８４０１号公報）において示されている。

これらの特許文献１から４に示されるメモリセルのレイアウトにおいては、Ｐウェル内にｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されるアクセストランジスタやおよびドライバトランジスタを配置し、このＰウェルに隣接して形成されるＮウェル内に、ｐチャネルＭＯＳトランジスタで構成される負荷トランジスタが配置される。ビット線、電源線、および接地線が、列方向に各ウェル領域と平行に配設され、電源線および接地線がそれぞれ、対応の列のメモリセルの負荷トランジスタソースノードおよびドライバトランジスタソースノードに結合される。ウェル領域を直線的に延在させて配線レイアウトを容易としかつ微細化を可能とするとともに、トランジスタのゲート長またはメモリセルのアクセストランジスタとビット線との間の距離を短くして、配線抵抗を低減することを図る。

大記憶容量のメモリ装置を実現する場合、発熱および電池寿命（携帯機器用途の場合）などの観点から、消費電力をできるだけ抑制することが要求される。スタンバイ時の消費電流および動作時の消費電力を電源することを図る構成が、非特許文献１（信学技報、第１０４巻、第６６号、「高集積・低電力を実現した９０ｎｍテクノロジーのＳｏＣ向けデュアルポートＳＲＡＭの開発」、ニイ等）および非特許文献２（ＩＳＣＣ２００４、ダイジェスト・オブ・テクニカルペーパーズ、ニイ等、「ダイナミック制御型コラムバイアス方式を用いた２．０４μｍ² ８Ｔ薄膜セルを用いた９０ｎｍデュアルポートＳＲＡＭ"A 90 nm Dual-Port SRAM with 2.04um² 8T-Thin Cell Using Dynamically-Controlled Column Bias Scheme"」）において示されている。

これらの非特許文献１および２は、同一の内容を開示しており、デュアルポートＳＲＡＭにおいて、メモリセル列単位でドライバトランジスタに結合されるソース線（接地線）の電圧を制御する。すなわち、非選択メモリセル列のドライバトランジスタのソース電圧ＶＳＬは、たとえば０．４Ｖの高い電圧レベルに設定し、一方、選択列のメモリセルのドライバトランジスタのソース電圧は、接地電圧レベルに駆動される。非選択メモリセルのドライバトランジスタのゲート−ソース間バイアスを、逆バイアス状態として、より深いオフ状態とし、サブスレッショルドリーク電流およびゲートリーク電流を低減し、応じてスタンバイ時の消費電流を低減する。

選択列かつ選択行のメモリセルは、ドライバトランジスタのソース線が接地電圧レベルであり、読出時、ビット線電位を記憶データに応じて放電する。選択列かつ非選択行のメモリセルにおいては、カラム電流よりも小さなリーク電流が流れるだけであり、動作電流に比べてほぼ無視することができる。さらに、選択行かつ非選択列のメモリセルにおいては、ドライバトランジスタがゲート−ソース間が逆バイアス状態に設定されており、ビット線の放電はほとんど行なわれず、カラム電流が抑制され、動作時の消費電流が低減される。
特開２００２−０４３４４１号公報 特開２００３−２９７９５３号公報 特開２００３−０６００８９号公報 特開２００１−０２８４０１号公報 信学技報、第１０４巻、第６６号、ニイ等、「高集積・低電力を実現した９０ｎｍテクノロジーのＳｏＣ向けデュアルポートＳＲＡＭの開発」、２００３ ＩＳＣＣ２００４、ダイジェスト・オブ・テクニカルペーパーズ、「ダイナミック制御型コラムバイアス方式を用いた２．０４μｍ2 ８Ｔ薄膜セルを用いた９０ｎｍデュアルポートＳＲＡＭ"A 90 nm Dual-Port SRAM with 2.04um2 8T-Thin Cell Using Dynamically-Controlled Column Bias Scheme"」

特許文献１、２および４に示される構成の配線レイアウトにおいては、メモリセル領域の中央部に、電源線が配置され、ビット線外部に、接地線が配置される。したがって、接地線は隣接列のメモリセルにより共有されており、各列単位で、接地電圧の制御を行なうことができず、スタンバイ電流および動作電流を低減するという上述の非特許文献１および２の構成を適用することができない。

特許文献３においては、図７において、メモリセル中央部に接地線を配置し、ビット線外部に電源線を配置する配線レイアウトが示されている。この配線レイアウトでは、接地線が各列単位で配置されており、接地線を各列毎にその電位を調整することが可能である。しかしながら、メモリセル領域中央部に配置されるＰウェルにおいて、２つのアクセストランジスタおよび２つのドライバトランジスタを形成する活性領域を、列方向に延在する矩形形状に形成している。この活性領域内に４つのトランジスタが列方向に整列して配置される。これらのトランジスタのゲートは行方向に延在しており、配線レイアウトは容易であるものの、メモリセルの列方向のピッチが、４つのトランジスタのピッチとなり、メモリセル領域中央部に、１対の負荷トランジスタが配置されるメモリセルレイアウトに比べて、列方向のメモリセルサイズが増大するという問題が生じる。

また、上述の非特許文献１および２においては、デュアルポートＳＲＡＭにおいて、各ポートのビット線対の間に接地線を配置し、異なるポートのビット線の間に、電源線が配置される。したがって、電源線および接地線を、ビット線に対するシールド層として利用することが可能となり、また、各列単位で、接地線の電圧レベルを調整することができる。しかしながら、この構成は、メモリセル領域において中央部のＮウェルに負荷トランジスタを配置し、両側のＰウェルにポート各々において、同一ポートのアクセストランジスタ対と１つのドライバトランジスタを配置しており、別ポートのビット線対が中央部に関して対向して配置される。従って、この接地線の配置は、デュアルポートＳＲＡＭのメモリセル構成を利用しており、シングルポートＳＲＡＭに対して、非特許文献１および２の接地線の配置を単純にそのまま使用することはできない。

画像処理および通信処理向けのＳＯＣ等においては、２つのポートから同時にアクセスして処理を行なうことが要求されることが多く、このようなデュアルポートＳＲＡＭメモリを用いて並列処理を実現できる。しかしながら、現状では、キャッシュメモリなどの用途では、シングルポートＳＲＡＭが一般的に用いられており、シングルポートＳＲＡＭにおいても、メモリセルサイズを増大させることなく各列単位でドライバトランジスタのソース線電位を制御する構成が要求される。非特許文献１および２においては、デュアルポートＳＲＡＭについてのみ議論されており、シングルポートＳＲＡＭについては議論されていない。

それゆえ、この発明の目的は、メモリセルサイズの増大を抑制しつつ動作時およびスタンバイ時の消費電力を低減することのできる半導体記憶装置を提供することである。

この発明の他の目的は、シングルポートおよびマルチポートいずれの構成においても、ロー側ソース線電位を各メモリセル列単位で設定することのできるスタティック型半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線とを備える。

各メモリセルは、第１導電型の第１の基板領域に形成されかつ第１の電源電圧を供給する電源ノードに各々の第１の導通ノードが結合される第２導電型の１対の負荷トランジスタ素子と、この第１導電型の第１の基板領域の両側にそれぞれ配置される第２導電型の第２の基板領域各々において形成され、負荷トランジスタ素子とフリップフロップを構成するように接続される第１導電型のドライバトランジスタ素子と、第１の基板領域を横切るように形成され、ドライバトランジスタ素子各々の第２の導通ノードを接続する第２の電源電圧を供給する第２の電源線とを含む。第２の電源線は、各列ごとに列方向において連続的に延在する導電配線を備える。

メモリセル各々において、ドライバトランジスタ素子のソースノードが、第２の電源電圧を供給する第２の電源線により接続される。この第２の電源線は、負荷トランジスタ素子が配置される第１の基板領域を横切るように形成される。したがって、第２の電源線を、各メモリセル列ごとに個々に配置することができ、メモリセル列単位で、ロー側ソース線の電圧制御をダイナミックに行なうことができ、応じて、スタンバイ時および動作時の消費電力を低減することができる。

また、メモリセル各々において、ドライバトランジスタ素子のロー側ソースノードが第２の電源線により短絡されおり、ドライバトランジスタ素子のロー側ソース電位の差を最小限に抑制することができ、メモリセルの安定動作に対するマージンを大きくすることができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置のメモリセルのレイアウトを概略的に示す図である。図１においては、トランジスタが形成される活性領域、ポリシリコン層およびコンタクトのレイアウトを概略的に示す。図１に示すメモリセルＭＣは、シングルポートメモリセルであり、１ビットの情報を記憶する。

図１において、ｎ型の半導体基板領域（Ｎウェル）ＮＷがＹ方向に直線的に延在して配置され、ＮウェルＮＷの両側に、ｐ型基板領域（Ｐウェル）ＰＷ１およびＰＷ２が配置される。ＮウェルＮＷに、負荷トランジスタが形成され、ＰウェルＰＷ１およびＰＷ２に、それぞれ、アクセストランジスタおよびドライバトランジスタが配置される。これらのウェルＮＷ、ＰＷ１およびＰＷ２は、列方向に連続的に延在して配置され、これらのウェルＮＷ、ＰＷ１およびＰＷ２において、１列に整列するメモリセルが形成される。

ＰウェルＰＷ１において、Ｙ方向に延在する矩形形状の活性領域１ａが形成される。活性領域１ａと交差するようにＸ方向にワード線を構成するポリシリコン配線２ａおよび２ｂが配設される。ポリシリコン配線２ａは、ＰウェルＰＷ１において配置され(隣接列のメモリセル領域内にまで延在する）、ポリシリコン配線２ｂは、ＮウェルＮＷ内にまで延在する。

ポリシリコン配線２ａおよび２ｂの間に、ストレージノードを形成するためのコンタクトＮＣ１が配設される。ポリシリコン配線２ａの外側の活性領域１ａの領域において、ビット線ＢＬに対するコンタクトをとるためのビット線コンタクトＢＣ１が配設され、活性領域１ａの対向する端部において活性領域１ａに対し、ロー側電源(ソース)線（ＶＳＳソース線）に対するコンタクトをとるためのソースコンタクトＧＣ１が形成される。

ＮウェルＮＷにおいては、Ｙ方向に延在する矩形形状の活性領域１ｂおよび１ｃが間をおいてかつＹ方向において位置をずらせて形成される。活性領域１ｂを横切るように、ポリシリコン配線２ｂがＸ方向に延在して配設される。活性領域１ｃに対しても、Ｘ方向に延在するポリシリコン配線２ｃが配設される。活性領域１ｂは、一方端部領域において、ハイ側電源線（ＶＤＤソース線）に対するコンタクトをとるための電源コンタクトＶＣ１が形成される。活性領域１ｂのポリシリコン配線２ｂに関して対向する端部においては、ポリシリコン配線２ｃに対して共通にコンタクトをとる共有コンタクト（シェアードコンタクト）ＳＣ１が形成される。共有コンタクトＳＣ１を利用することにより、１つのコンタクトにより、活性領域１ｂおよびポリシリコン配線２ｃ両者に対する電気的接続がとられる。

同様、活性領域１ｃにおいても、ポリシリコン配線２ｃの外部に、ＶＤＤソース線に対するコンタクトをとるための電源コンタクトＶＣ２が形成され、活性領域１ｃのポリシリコン配線２ｃに対向する領域において、共有コンタクトＳＣ２が設けられ、活性領域１ｃおよびポリシリコン配線２ｂが電気的に接続される。

ＰウェルＰＷ２において、ＰウェルＰＷ１と同様、Ｙ方向に延在する矩形形状の活性領域１ｄが設けられる。活性領域１ｄに対しては、活性領域１ａと対称な位置に、ＶＳＳソース線に対するソースコンタクトＧＣ２およびビット線／ＢＬに対するビット線コンタクトＢＣ２が形成される。また、ストレージノードを形成するためのコンタクトＮＣ２が、活性領域１ｄのＹ方向についての中央領域に形成される（１つのメモリセル内において）。コンタクトＢＣ２およびＮＣ２の間に、Ｘ方向に延在するポリシリコン配線２ｄが形成される。このポリシリコン配線２ｄは、ＰウェルＰＷ２内において延在する(隣接列にまで延在するが、隣接列のメモリセルは示していない)。コンタクトＮＣ２およびＧＣ２の間に、ポリシリコン配線２ｃが、Ｎウェルの共有コンタクトＳＣ１から連続的にＸ方向に延在して配設される。

ポリシリコン配線２ｄに対しては、ワード線ＷＬに対するコンタクトをとるためのコンタクトＷＣ２が形成される。

図２は、図１に破線Ｌ２−Ｌ２で示される活性領域１ｂのＹ方向に沿った断面構造を概略的に示す図である。図２において、ｐ型半導体基板ＳＵＢ上にＮウェルＮＷが形成され、このＮウェルＮＷの表面に、活性領域１ｂが形成される。活性領域１ｂには、その一端部において素子分離膜（フィールド絶縁膜）５が形成され、他のトランジスタ活性領域と分離される。活性領域１ｂにおいては、高濃度の不純物領域１ｂａおよび１ｂｂが間をおいて形成される。これらの不純物領域１ｂａおよび１ｂｂの間のＮウェルＮＷの表面上に、ポリシリコン配線２ｂが配設される。不純物領域１ｂａが、電源コンタクトＶＣ１に電気的に接続される。この不純物領域１ｂａは、Ｙ方向において隣接するメモリセルと共有され、この不純物領域１ｂａに対しては素子分離膜は形成されない。

コバルトシリサイドＣｏＳｉまたはニッケルシリサイドＮｉＳｉなどのシリサイド膜が、通常、コンタクトＶＣ１と不純物領域１ｂａの間にバリア層として形成されるが、図２においては、このシリサイド膜は示していない。不純物領域１ｂｂについても同様である。

素子分離膜５上に、ポリシリコン配線２ｃが配設される。このポリシリコン配線２ｃに対して、不純物領域１ｂｂと電気的に接続する共有コンタクトＳＣ１が電気的に接続される。したがって、共有コンタクトＳＣ１を介して、不純物領域１ｂｂおよびポリシリコン配線２ｃが電気的に接続される。不純物領域１ｂｂとポリシリコン配線２ｃを電気的に接続するための別の配線層の配線が不要となり、配線レイアウトが簡略化され、また、上層の配線層において、余裕を持って配線レイアウトを行うことができる。また、共有コンタクトＳＣ１およびＳＣ２を用いることにより、他のコンタクトと同一製造工程で、各コンタクトを形成することができる（共有コンタクトＳＣ１およびＳＣ２のみが、他のコンタクトとその平面形状が異なる）。

なお、ポリシリコン配線２ｂ下部のＮウェルＮＷの表面領域には、ＭＯＳトランジスタのしきい値電圧調整のためのカウンタドープ等により不純物注入が行なわれてもよい。

図３は、図１に示すメモリセルにおけるトランジスタの配置を示す電気的等価回路図である。図３において、ＰウェルＰＷ１において、活性領域１ａ内にドライバトランジスタＤＱ１およびアクセストランジスタＡＱ１が形成される。ドライバトランジスタＤＱ１は、そのソースノードがコンタクトＧＣ１に接続され、そのドレインノードがコンタクトＮＣ１に接続され、そのゲートがポリシリコン配線２ｂにより形成される。アクセストランジスタＡＱ１は、コンタクトＮＣ１とビット線コンタクトＢＣ１の間に配置されかつそのゲートが、コンタクトＷＣ１に接続されるポリシリコン配線２ａにより形成される。

ＮウェルＮＷにおいては、活性領域１ｂ内に、ｐチャネルＭＯＳトランジスタで構成される負荷トランジスタＬＱ１が形成され、活性領域１ｃ内には、ｐチャネルＭＯＳトランジスタで構成される負荷トランジスタＬＱ２が形成される。負荷トランジスタＬＱ１は、ソースノードが電源コンタクトＶＣ１に接続され、かつドレインノードが共有コンタクトＳＣ１を介してポリシリコン配線２ｃに接続される。負荷トランジスタＬＱ１のゲートは、ポリシリコン配線２ｂにより形成される。ポリシリコン配線２ｂが、共有コンタクトＳＣ２を介して、負荷トランジスタＬＱ２のドレインノードに接続される。負荷トランジスタＬＱ２のソースノードは、電源コンタクトＶＣ２に接続され、そのゲートがポリシリコン配線２ｄにより形成される。

ＰウェルＰＷ２において、活性領域１ｄ内に、それぞれ、ＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタＡＱ２およびドライバトランジスタＤＱ２が形成される。アクセストランジスタＡＱ２は、そのゲートがポリシリコン配線２ｄにより形成され、このポリシリコン配線２ｄが、コンタクトＷＣ２に接続される。アクセストランジスタＡＱ２は、その両導通ノードがそれぞれコンタクトＢＣ２およびコンタクトＮＣ２に接続される。ドライバトランジスタＤＱ２が、コンタクトＧＣ２とコンタクトＮＣ２の間に配置され、かつそのゲートがポリシリコン配線２ｃにより形成される。

したがって、ＰウェルＰＷ１およびＰＷ２各々において、２つのＮチャネルＭＯＳトランジスタが整列して活性領域１ａおよび１ｄ内に形成される。ＮウェルＮＷにおいて、負荷トランジスタＬＱ１およびＬＱ２をそれぞれ別々に設けられた活性領域１ｂおよび１ｃ内に形成する。したがって、Ｙ方向におけるメモリセルのピッチは、トランジスタ２個に相当するピッチであり、Ｙ方向におけるメモリセルサイズが増大するのを抑制する。

図４は、図１のメモリセルＭＣのレイアウトに対するコンタクトおよび上層の第１金属配線のレイアウトを概略的に示す図である。図４において、図１に示すコンタクトと同じコンタクトには同一参照番号を付し、その詳細説明は省略する。

コンタクトＷＣ１に対し、第１金属配線７ａがＹ方向に延在する矩形形状に形成される。この第１金属配線７ａに対しては、ビアＷＶ１が形成される。コンタクトＧＣ１に対しては、第１金属配線７ｂが配置される。この第１金属配線７ｂに対しては、コンタクトＧＣ１とほぼ重なり合うようにビアＧＶ１が形成される。コンタクトＮＣ１に対しては、共有コンタクトＳＣ１にまでＸ方向に延在する矩形形状の第１金属配線７ｄが形成される。

コンタクトＢＣ１に対して第１金属配線７ｃが設けられる。このコンタクトＢＣ１と平面的に一部が重なり合うように、ビアＢＶ１が第１金属配線７ｃに対して形成される。

電源コンタクトＶＣ１に対して、第１金属配線７ｅが設けられる。この第１金属配線７ｅに対しては、コンタクトＶＣ１と一部が重なり合うようにビアＶＶ１が形成される。

コンタクトＶＣ２に対して第１金属配線７ｆが、形成される。第１金属配線７ｆに対しては、コンタクトＶＣ２と重なり合うようにビアＶＶ２が形成される。共有コンタクトＳＣ２およびコンタクトＮＣ２に対しては、第１金属配線７ｇがＸ方向に延在する矩形形状に形成される。

コンタクトＢＣ２に対して第１金属配線７ｈが形成され、この第１金属配線７ｈ上部に、コンタクトＢＣ２と一部が重なり合うようにビアＢＶ２が形成される。

コンタクトＧＣ２に対して第１金属配線７ｉが形成され、また、個の第１金属配線７ｉに対してコンタクトＧＣ２と重なり合うようにビアＧＶ２が形成される。

コンタクトＷＣ２に対しては、Ｙ方向に長辺を有する矩形形状に第１金属配線７ｊが形成される。この第１金属配線７ｊに対しては、ビアＷＶ２が設けられる。これらのビアＷＶ１、ＷＶ２、ＢＶ１、ＢＶ２、ＧＶ１、ＧＶ２、ＶＶ1、およびＶＶ２は、これらの第１金属配線上にさらに形成される第２金属配線との電気的コンタクトをとるために設けられる。

図４に示す第１金属配線７ａ−７ｊは、メモリセル内部においてのみ延在し、内部のストレージノードの電気的接続を取るまたは上層配線との接続をとるための中間配線として利用される。

すなわち、第１金属配線７ａ−７ｊにより、図３に示す電気的等価回路において、ノードＮＣ１が、共有ノードＳＣ１に結合されて、負荷トランジスタＬＱ２およびドライバトランジスタＤＱ２のゲートが共通に内部ノード(ストレージノード；コンタクトＮＣ１）に接続され、また、コンタクトＮＣ２が、共有コンタクトＳＣ２に接続されて、他方のストレージノードが、ドライバトランジスタＤＱ１および負荷トランジスタＬＱ１のゲートに接続される。

第１金属配線７ｂおよび７ｉは、それぞれ、ＶＳＳソース線（ロー側電源線）に接続されるが、Ｘ方向に隣接するメモリセルとは非共有とされる。メモリセルは、メモリセルの境界線（Ｘ方向およびＹ方向両方向において）について鏡映対称に配置される。しかしながら、この第１金属配線７ｂおよび７ｉは、隣接メモリセルの対応の第１金属配線とは隙間が設けられており、鏡映対称配置時において、隣接列のメモリセルの対応の第１金属配線とは分離される。

図５は、図４に示すメモリセルの配線レイアウトに対する上層の配線レイアウトを概略的に示す図である。図５においては、第２金属配線および対応のビアの配置を示し、また、図４に示すコンタクトと同一のコンタクトに対しては同一参照番号を付し、その詳細説明は省略する。

図５において、コンタクトＷＶ１に対し、メモリセル領域内においてＹ方向に延在する矩形形状の第２金属配線９ａが配設される。この第２金属配線９ａに対して、第２のビアＷＷＶ１がビアＷＶ１と一部が重なり合うように形成される。ビアＢＶ１に対し、第２金属配線９ｃが設けられる。第２金属配線９ｃに対しては、ビアＢＶ１と重なり合うように第２ビアＢＢＶ２が設けられる。ビアＶＶ１に対して、第２金属配線９ｄが設けられる。またビアＶＶ２に対し、第２金属配線９ｅが設けられる。第２金属配線９ｄおよび９ｅに対し、Ｙ方向に整列する位置に、それぞれ、第２ビアＶＶＶ１およびＶＶＶ２が設けられる。

ビアＢＶ２に対し第２金属配線９ｆが設けられ、この第２金属配線９ｆ上部に、第２ビアＢＢＶ２が設けられる。

ビアＷＶ２に対して第２金属配線９ｇが設けられる。この第２金属配線９ｇに対し、Ｘ方向において第２金属配線９ａに対する第２ビアＷＷＶ１と整列するように第２ビアＷＷＶ２が設けられる。

ビアＧＶ１およびＧＶ２の間に、第２金属配線９ｂが階段状に連続的に延在するように形成される。この第２金属配線９ｂは、Ｘ方向およびＹ方向に直線的に延在する部分を有し、中心部に関して点対称なＬ字形状を有し、その両端でビアＧＶ１およびＧＶ２に接続される。

したがって、メモリセルＭＣにおいて、２つのドライバトランジスタのＶＳＳソース線に接続されるノードが、第２金属配線９ｂにより短絡される。メモリセルＭＣ内のＮウェル（図５には示さず）をＸ方向に横切るように延在し、第２金属配線９ｂは、メモリセル内においてのみドライバトランジスタのソースノードを短絡する。すなわち、第２金属配線９ｂは、直線的にＹ方向およびＸ方向に延在し、最短距離でドライバトランジスタのソースノードに対応するビアＧＶ１およびＧＶ２を電気的に接続する。第２金属配線９ｂは、メモリセルＭＣ内においてのみ延在し、Ｘ方向に隣接するメモリセル内の対応の第２金属配線９ｂとは、互いに分離される。

図６は、図５に示すレイアウト完了時のメモリセルにおけるトランジスタの接続を示す電気的等価回路図である。図６において、図４に示す第１金属配線７ｄにより、内部ノードＮＣ１が共有ノードＳＣ１に接続され、第１金属配線７ｇにより、内部ノードＮＣ２が共有ノードＳＣ２に接続される。第１金属配線７ｄにより、トランジスタＬＱ２およびドライバトランジスタＤＱ２のゲートがストレージノードに対応するコンタクトＮＣ１に接続されて、また、負荷トランジスタＬＱ１およびドライバトランジスタＤＱ１のゲートが、別のストレージノードに対応するコンタクトＮＣ２に接続される。

ドライバトランジスタＤＱ１のソースノードは、ビアＧＶ１および第２金属配線９ｂを介して、ドライバトランジスタＤＱ２のＶＳＳソースノードのビアＧＶ２に接続される。第２金属配線９ｂは、第１金属配線７ｄおよび７ｇよりも上層の配線であり、図５に示すように、これらの金属配線９ｂ、７ｄおよび７ｇが平面図的に見て互いに重なり合うように配置される。

なお、アクセストランジスタＡＱ１およびＡＱ２各々のゲートノードおよび一方導通ノードおよび負荷トランジスタＬＱ１およびＬＱ２のソースノードは、それぞれ、ビアにより接続されるものの、図５に示すように、これらのビアは、上層配線に対する接続をとるためのビアで構成され、図６においては、これらのノードの接続先はまだ形成されていないため、特に明確には示していない。

図６に示すように、メモリセル内において、ＮウェルＮＷをＸ方向に横切るように、第２金属配線９ｂを、階段状の直線形状に形成することにより、最短距離でドライバトランジスタＤＱ１およびＤＱ２のソースノードを短絡でき、メモリセル内においてドライバトランジスタのＶＳＳソースノードに電位差が生じるのを抑制することができる。

図７は、図５に示す配線レイアウトのさらに上層に配置されるの第３および第４金属配線のレイアウトを概略的に示す図である。図７において、ビアＷＷＶ１に対し、メモリセルＭＣ内においてＹ方向に延在する矩形形状の第３金属配線１０ａが設けられる。第２ビアＢＢＶ１に対し、Ｙ方向に連続的に延在する第３金属配線１０ｂが設けられ、この第３金属配線１０ｂにより、ビット線ＢＬが実現される。

ビアＶＶＶ１およびＶＶＶ２に対し、第３金属配線１０ｃが設けられる。この第３金属配線１０ｃはＹ方向に連続的に延在し、対応の列に配設されるメモリセルに対してハイ側ソース電圧（電源電圧）ＶＤＤを供給する。

ビット線ビアＢＢＶ２に対し、Ｙ方向に連続的に延在する第３金属配線１０ｄが設けられ、この第３金属配線１０ｄによりビット線／ＢＬが実現される。ビアＷＷＶ２に対し、メモリセルＭＣ内においてＹ方向に延在する矩形形状の第３金属配線１０ｅが設けられる。第３金属配線１０ａおよび１０ｅに対し、Ｘ方向に連続的に延在する第４金属配線１１が設けられる。第４金属配線１１は、ビアＷＷＶ１およびＷＷＶ２それぞれと重なり合うように形成されるビアＶＡ１およびＶＡ２を介してそれぞれ、第３金属配線１０ａおよび１０ｅに接続される。この第４の金属配線１１によりＸ方向に整列するメモリセルに対するワード線ＷＬが実現され、Ｘ方向に整列するメモリセル各々のアクセストランジスタＡＱ１およびＡＱ２のゲートが共通に接続される。

図７に示すように、第３金属配線は、ロー側電源電圧（ソース電圧）ＶＳＳを伝達する配線としては用いられていない。メモリセルのドライバトランジスタの（ＶＳＳ）ソースノードは、第２金属配線により相互接続される。メモリセルＭＣ上において、ロー側電源電圧ＶＳＳを伝達するための第３金属配線は不要となり、この第３金属配線層において、配線レイアウトピッチに余裕をもって必要な配線を配置することができる。

図８は、図７の線Ｌ８−Ｌ８に沿った断面構造を概略的に示す図である。図８において、ｐ型半導体基板ＳＵＢ表面にＮウェルＮＷが形成される。ＮウェルＮＷ表面に互いに分離してｐ型不純物領域１ｂａおよび１ｂｂが形成される。これらの不純物領域１ｂａおよび１ｂｂが、図１に示す活性領域１ｂに含まれる。不純物領域１ｂｂに隣接して素子分離膜５がＮウェルＮＷの表面に形成される。また、不純物領域１ｂａおよび１ｂｂの間のＮウェルＮＷ表面上にゲート絶縁膜を介してポリシリコン配線２ｂが形成される。

素子分離膜５上にポリシリコン配線２ｃが形成され、このポリシリコン配線２ｃは、共有コンタクトＳＣ１を介して不純物領域２ｃに接続される。不純物領域１ｂａは、コンタクトＶＣ１に結合される。このコンタクトＶＣ１および共有コンタクトＳＣ１までの構造は図２に示す構造と同じである。

なお、共有コンタクトＳＣ１、ポリシリコン配線２ｂおよびコンタクトＶＣ１は、層間絶縁膜１２ａにより互いに電気的に分離される。

コンタクトＶＣ１に接続するように第１金属配線７ｅが形成され、また、共有コンタクトＳＣ１と接続するように第１金属配線７ｄが形成される。これらの第１金属配線７ｅおよび７ｄは、層間絶縁膜１２ｂにより互いに電気的に分離される。この層間絶縁膜１２ｂにフォトリソグラフィ工程（写真製版およびエッチング工程）により第１金属配線７ｅに達するビアホールが形成され、次いで、このビアホールを導電材で充填することにより、第１金属配線７ｅと電気的に接続される第１ビアＶＶ１が形成される。

層間絶縁膜１２ｂ上に第１金属配線７ｅおよび７ｄと整列するように第２金属配線９ｄおよび９ｂが形成される。第２金属配線９ｂおよび９ｄは層間絶縁膜１２ｃにより互いに電気的に分離される。

層間絶縁膜１２ｃ上に第３金属配線１０ｃが配置され、層間絶縁膜１２ｃに形成された第２ビアＶＶＶ１により第２金属配線９ｄおよび第３金属配線１０ｄが電気的に接続され、下層の不純物領域１ｂａにハイ側電源電圧ＶＣＣが供給される。この第３金属配線１０ｃ上層に第３金属配線と交差する方向に第４金属配線１１が配置される。

この図８に見られるように、メモリセルのソースノードを相互接続するＶＳＳソース線は、第２金属配線９ｂで構成されており、メモリセルの内部配線およびワード線のレイアウトに悪影響を及ぼすことなく、メモリセルソースノード接続配線をメモリセル内に配置することができる。

図９は図７に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。図９において、ｐ型半導体基板ＳＵＢ表面にＰウェルＰＷ１およびＰＷ２が形成され、これらの間にＮウェルＮＷが配置される。ＰウェルＰＷ１の表面にｎ型活性領域（不純物領域）１ａが形成され、ＮウェルＮＷ表面に互いに間を置いてｐ型活性領域１ｂおよび１ｃが形成される。ＰウェルＰＷ２の表面にｎ型活性領域１ｄが形成される。これらの活性領域１ａ−１ｄは、素子分離膜（領域）５により互いに分離される。

図示しない層間絶縁膜の形成後、第１金属配線７ａ、７ｄ、７ｇおよび７ｊが形成される。第１金属配線７ｄは、コンタクトＮＣ１および共有コンタクトＳＣ１をそれぞれ介して活性領域１ａおよび１Ｂに電気的に接続される。第１金属配線７ｇは、共有コンタクトＳＣ２およびコンタクトＮＣ２をそれぞれ介して活性領域１ｃおよび１ｄに電気的に接続される。第１金属配線７ａおよび７ｊは、図示しない部分においてポリシリコン配線に接続される。

第１金属配線７ａおよび７ｊと整列して第２金属配線９ａおよび９ｇが配置され、第１金属配線７ｄおよび７ｇ上層にこれらと平面図的に見て重なり合うように第２金属配線９ｂが配置される。第２金属配線９ａは第１ビアＷＶ１を介して第１金属配線７ａに電気的に接続され、第２金属配線９ｇは、第１ビアＷＶ２を介して第１金属配線７ｊに電気的に接続される。第２金属配線９ｂは、メモリセルのＶＳＳソースノードを接続する配線であり、下層の第１金属配線７ｄおよび７ｇとは電気的に分離される。

第２金属配線９ｂ上層に互いに間を置いて第３金属配線１０ｂ、１０ｃおよび１０ｅが配置される。第３金属配線１０ｂおよび１０ｅが、それぞれビット線ＢＬおよび／ＢＬの一部を構成し、第３金属配線１０ｃは、ハイ側電源電圧ＶＤＤを供給する。

これらの第３金属配線１０ｂ、１０ｃおよび１０ｅの上層に連続的に延在して第４金属配線１１が配置される。この第４金属配線１１は、ワード線ＷＬの一部を構成し、第２ビアＷＷＶ１およびＷＷＶ２をそれぞれ介して第２金属配線９ａおよび９ｇに電気的に接続される。

この図９に示すように、ワード線延在方向においても、ロー側電源電圧ＶＳＳを伝達する配線９ｂは、内部ノード（ストレージノード）接続用の第１金属配線７ｄおよび７ｇと平面図的に見て重なり合うように配置されており、何らメモリセルのサイズを増大させることなく、メモリセルロー側ソースノードを電気的に接続する配線を配置することができる。

図１０は、４行２列に配列されるメモリセルの第２金属配線配設時の配線レイアウトを概略的に示す図である。図１０において、Ｘ方向に隣接するメモリセルＭＣの境界領域には、ワード線を構成する第４金属配線へのコンタクトをとるための第２金属配線９ｇがＹ方向およびＸ方向において整列して配置される。Ｘ方向において隣接する列のメモリセルは、ＰウェルＰＷを共有し、一方、ＮウェルＮＷは、Ｙ方向に整列するメモリセルにおいてのみ共有される。

メモリセルにおいて、ＶＳＳソースノードを構成するビアＧＶ１およびＧＶ２が、第２金属配線９ｂにより相互接続される。Ｙ方向に隣接するメモリセルＭＣにおいては、境界領域に関して鏡映対称なレイアウトが繰返し配置されており、ＶＳＳソース線は、各メモリセル列ごとに、ジグザグ形状に配列されて、各列（Ｙ方向に整列するメモリセル）ごとに、このロー側電源電圧ＶＳＳの電圧レベルを調整することができる。すなわち、Ｘ方向において隣接するメモリセルＭＣにおいては、ビアＧＶ２が分離して配置されており、隣接列における第２金属配線９ｂは互いに分離されており、したがって、メモリセル列ごとに、ロー側電源電圧ＶＳＳを調整することができる。また、メモリセルＭＣ内においては、それぞれドライバトランジスタのソースノードが短絡されており、ビット線放電時においてもドライバトランジスタのソースノードの電位差を抑制でき、メモリセルを安定に動作させることができる。

また、メモリセル列単位で、電圧ＶＳＳの調整が可能であり、先の非特許文献１および２に示されるＶＳＳソース線電圧をダイナミックに制御する方式を利用することができ、選択列に対しては電圧ＶＳＳを接地電圧レベルに設定し、非選択列に対しては電圧ＶＳＳを接地電圧より高い電圧レベル（たとえば０．４Ｖ）に設定することにより、スタンバイ時および動作時の消費電流を低減することができる。

ドライバトランジスタのソース電圧ＶＳＳを、メモリセル列ごとに調整する構成としては、前述の非特許文献１および２に示される構成を利用することができる。すなわち、コラムアドレス信号に基づいて選択列に対するドライバトランジスタのソース電圧ＶＳＳの電圧レベルを設定する。その場合、電圧切換タイミングを与える信号としては、ＳＲＡＭにおいて通常用いられるアドレス変化検出信号（ＡＴＤ）またはアクセスサイクルを規定するクロック信号が用いられればよい。

また、ＶＳＳソース線９ｂがメモリセル列方向（Ｙ方向）に沿ってジグザグ状に配置されるため、列方向に直線的に延在するレイアウトに比べて配線長が長くなり、配線抵抗の増大によりＶＳＳソース線９ｂにおいてメモリセルソース電圧ＶＳＳの浮き上がり（分布）が大きくなる可能性が考えられる。しかしながら、ＶＳＳソース配線９ｂは、各列において個々に配設されており、ワード線選択時には、選択ワード線に接続される１つのメモリセルからの放電電流が流れ込むだけであり、電流量は小さく、ソース電位の浮き上がりは十分に小さく、また、メモリセルのドライバトランジスタのソースノードが相互接続されており、各メモリセルにおいては、ドライバトランジスタのソースノードの電位はほぼ等しいため、非選択メモリセルにおいては安定にデータを保持することができ、また、選択メモリセルにおいてもデータ読出時においては安定にデータを保持することができる。

また、ＶＳＳソース配線は金属配線であり、その抵抗値は十分に小さく、配線抵抗による電位分布の問題はほぼ抑制することができる。すなわち、第２金属配線のシート抵抗は、約２００ｍΩ／□であり、ＶＳＳソース配線の１ビットのメモリセルあたりの配線長を屈曲（ジグザグ形状）を考慮して約１μｍ、配線幅を０.１μｍ、全行数を５１２とすると、ＶＳＳソース配線全体の配線抵抗Ｒａｌｌは、２００ｍΩ・Ｌ／Ｗから、次式で示される。

Ｒａｌｌ＝２００ｍ・１μｍ・５１２／０.１μｍ≒１ＫΩ
ハイ側電源電圧ＶＤＤが１.０Ｖで、セル電流が１０μＡとすると、ロー側電源ノードから最も遠いメモリセルにおいてロー側電源電圧ＶＳＳの上昇は、１０μＡ・１ＫΩ＝０．０１Ｖであり、ハイ側電源電圧ＶＤＤの１．０Ｖに比べて十分に小さい。また、メモリセル内においては、配線抵抗は１Ω（＝２００ｍΩ・１μｍ／０．１μｍ）であり、ドライバトランジスタのソースノードの電圧差は、１．０μＶ（＝１Ω・１０μＡ）であり、電圧保持特性に対する影響はほぼ無視することができる。

以上のように、この発明の実施の形態１に従えば、メモリセルのドライバトランジスタのソースノードを、階段状にメモリセル内において延在しかつメモリセル列方向においてジグザグ状に延在する第２金属配線（ビット線より下層の金属配線）を用いて相互接続し、隣接列間でのＶＳＳソース線は互いに分離されており、各メモリセル列ごとにメモリセルのロー側電源電圧ＶＳＳの設定を行なうことができる。

また、メモリセルＭＣにおいては、Ｎウェルの両側にＰウェルを設け、各Ｐウェルにアクセストランジスタおよびドライバトランジスタを配置し、Ｎウェルに負荷トランジスタを配置しており、Ｙ方向におけるメモリセルのピッチはトランジスタ２個のピッチであり、メモリセルのサイズがＹ方向において増大するのを抑制することができる。

また、ハイ側電源電圧ＶＤＤを伝達する電源線とロー側電源電圧ＶＳＳを伝達する電源線とは、別の配線層の配線で形成しており、電源電圧ＶＤＤおよびＶＳＳが同一の配線層の配線で伝達されないため、上層の配線層の配線ピッチ条件を緩和することができる。

［実施の形態２］
図１１は、この発明の実施の形態２に従う半導体記憶装置のメモリセルのレイアウトを概略的に示す図である。図９においては、デュアルポートＳＲＡＭセルＤＰＭＣの活性領域および第１ポリシリコン配線のレイアウトが示される。

図１１において、デュアルポートＳＲＡＭセルＤＰＭＣは、ＮウェルＮＷと、このＮウェルＮＷ両側に配置されるＰウェルＰＷ１およびＰＷ２の領域に形成される。ＰウェルＰＷ１においては、活性領域１５ａがメモリセル形成領域内においてＹ方向に延在して矩形形状に配置され、活性領域１５ｂが活性領域と分離されてＹ方向に延在して形成される。活性領域１５ａはＹ方向において隣接するメモリセルにおいて延在し、活性領域１５ｂは、Ｙ方向に整列する一列のメモリセルに対して連続的に延在して配置される。

活性領域１５ａおよび１５ｂを横切るようにＸ方向に延在して、第１ポリシリコン配線１６ａおよび１６ｂが、それぞれ間をおいて形成される。第１ポリシリコン配線１６ａは、図示しない隣接メモリセルのＰウェル領域まで延在し、一方、第１ポリシリコン配線１６ｂは、ＰウェルＰＷ１からＮウェルＮＷまで延在する。

第１ポリシリコン配線１６ａには、ソース線コンタクト１７ａが設けられる。活性領域１５ａにおいては、その一方端部においてコンタクト１７ｂが形成され、その他方端領域において、共有コンタクト１８ａが設けられる。この共有コンタクト１８ａにより、第１ポリシリコン配線１６ｂと活性領域１５ａが電気的に接続される。

活性領域１５ｂに対しても、第１ポリシリコン配線１６ａを間に挟むようにコンタクト１７ｃおよび１７ｄが設けられ、また、第１ポリシリコン配線１６ｂに関してコンタクト１７ｄと対向するようにコンタクト１７ｃが設けられる。コンタクト１７ｃは、ＶＳＳソース線に接続するためのコンタクトである。一方、活性領域１５ａおよび１５ｂ二形成されるコンタクト１７ｂおよび１７eは、Ａポートビット線およびＢＬＡおよび／ＢＬＡにそれぞれ接続するためのコンタクトである。

ＮウェルＮＷにおいて、活性領域１５ｃおよび１５ｄが、互いに間をおいてかつＹ方向において位置をずらせて、Ｙ方向に延在する矩形形状に形成される。活性領域１５ｃを横切るように、第１ポリシリコン配線１６ｂがＸ方向に延在し、また活性領域１５ｄを横切るようにＸ方向に延在して第１ポリシリコン配線１６ｃが配設される。第１ポリシリコン配線１６ｂは、活性領域１５ｄと共有コンタクト１８ｃにより電気的に接続され、第１ポリシリコン配線１６ｃが、また、共有コンタクト１８ｂを介して活性領域１５ｃに接続される。

活性領域１５ｃの第１ポリシリコン配線１６ｂに関して共有コンタクト１８ｂと対向する端部においてコンタクト１７ｆが形成され、また、活性領域１５ｄにおいても、共有コンタクト１８ｃと対向する端部においてコンタクト１７ｊが形成される。コンタクト１７ｆおよび１７ｇは、それぞれ、ハイ側電源電圧ＶＤＤを伝達するＶＤＤソース線に接続するためのコンタクトである。

ＰウェルＰＷ２において、また、Ｙ方向に延在して、それぞれ互いに分離して活性領域１５ｅおよび１５ｆが形成される。第１ポリシリコン配線１６ｃが、活性領域１５ｅを横切るようにＮウェルＮＷからＸ方向に連続的に延在して配設される。また、活性領域１５ｅおよび１５ｆを横切るようにＸ方向に延在して第１ポリシリコン配線１６ｄが形成される。活性領域１５ｅにおいては、その対向端部にコンタクト１７ｈおよび１７ｊがそれぞれ形成され、その中央領域において、コンタクト１７ｉが形成される。コンタクト１７ｈは、Ｂポートビット線ＢＬＢに接続するためのコンタクトであり、コンタクト１７ｇは、ＶＳＳソース線に接続するためのコンタクトである。活性領域１５ｆは、共有コンタクト１８ｄにより第１ポリシリコン配線１６ｃにその一方側領域が接続され、他方側領域にコンタクト１７ｋが形成される。コンタクト１７ｋは、Ｂポートビット線／ＢＬＢに接続するためのコンタクトである。

第１ポリシリコン配線１６ｄには、メモリセル境界領域においてＢポートワード線ＷＬＢに接続するためのコンタクト１７ｌが形成される。コンタクト１７ｌは、図示しないＸ方向において隣接するメモリセルと共有される（第１ポリシリコン配線１６ｄが、隣接列のメモリセルのＰウェル領域まで延在する）。

この図１１に示す配線レイアウトにおいても、Ｘ方向およびＹ方向において鏡映対称にメモリセルの活性領域および配線が配置される。したがって、活性領域１５ｂおよび１５ｅがＹ方向に連続的に延在して配置される。

図１２は、図１１に示す配線レイアウトのメモリセルトランジスタの接続を示す電気的等価回路図である。図１０において、ＰウェルＰＷ１において、活性領域１５ｂ内において、ドライバトランジスタＤＱ１１およびアクセストランジスタＡＡＱ１２が形成され、活性領域１５ａにおいて、アクセストランジスタＡＡＱ１１が形成される。これらのトランジスタＤＱ１１、ＡＡＱ１１およびＡＡＱ１２は、ＮチャネルＭＯＳトランジスタで構成される。ＭＯＳトランジスタＤＱ１１の一方導通ノードがコンタクト１７ｃに接続され、アクセストランジスタＡＡＱ１２の一方導通ノードが、コンタクト１７ｅに結合される。アクセストランジスタＡＡＱ１１は、その一方導通ノードがコンタクト１７ｂに接続される。これらのコンタクト１７ｂおよび１７ｅが、それぞれＡポートビット線ＢＬＡおよび／ＢＬＡに最終的に接続される。コンタクト１８ｃが最終的に、ＶＳＳソース線に接続される。アクセストランジスタＡＡＱ１１およびＡＡＱ１２は、そのゲートが、第１ポリシリコン配線１６ａに共通に接続される。第１ポリシリコン配線１６ａは、最終的にＡポートワード線ＷＬＡに接続される。

ＮウェルＮＷにおいて、活性領域１５ｃおよび１５ｄそれぞれに、ＰチャネルＭＯＳトランジスタで構成される負荷トランジスタＬＱ１１およびＬＱ１２が設けられる。負荷トランジスタＬＱ１１のゲートが、第１ポリシリコン配線１６ｂにより、ドライバトランジスタＤＱ１１のゲートと共通に形成され、第１ポリシリコン配線１６ｂは、さらに、アクセストランジスタＡＡＱ１１の他方導通ノードに接続される。

ＰウェルＰＷ２において、活性領域１５ｅに、ドライバトランジスタＤＱ１２およびアクセストランジスタＢＡＱ１１が直列に接続されるように形成され、また、活性領域１５ｆにアクセストランジスタＢＡＱ１２が形成される。トランジスタＬＱ１２およびＤＱ１２のゲートが、第１ポリシリコン配線１６ｃにより共通に接続され、この第１ポリシリコン配線１６ｃは、また、トランジスタＬＱ１１およびＢＡＱ１２のそれぞれの一方導通ノードに共通に接続される。アクセストランジスタＢＡＱ１１およびＢＡＱ１２は、第１ポリシリコン配線１６ｄによりそれぞれのゲートが共通に接続される。第１ポリシリコン配線１６ｄが、最終的にＢポートワード線ＷＬＢに接続される。アクセストランジスタＢＡＱ１１およびＢＡＱ１２は、それぞれ、コンタクト１７ｈおよび１７ｋを介して、最終的にＢポートビット線ＢＬＢおよび／ＢＬＢに接続される。

図１２に示すように、ＮウェルＮＷに、ＡポートおよびＢポート共通の負荷トランジスタＬＱ１１およびＬＱ１２を形成し、その両側に配置されるＰウェルＰＷ１およびＰＷ２それぞれにおいて、ドライバトランジスタが分離して配置されるとともに、ＡポートアクセストランジスタおよびＢポートアクセストランジスタをそれぞれ配置する。この図１２に示す電気的等価回路から明らかなように、実施の形態１と同様、Ｙ方向におけるメモリセルのサイズは、トランジスタ２個が直列に接続されるピッチであり、Ｙ方向におけるメモリセルのサイズの増大を抑制してデュアルポートメモリセルを配置することができる。

図１３は、図１１に示す配線レイアウトの上層の第１金属配線のレイアウトおよび第１金属配線に対する上層金属配線接続時のビアの配置を概略的に示す図である。図１１においては、図９に示すコンタクト１７ａ−１７ｌおよび共有コンタクト１８ａ−１８ｄを併せて示す。

コンタクト１７ａ−１７ｌそれぞれに対応して、第１金属配線２０ａ−２０ｌが設けられる。第１金属配線２０ａに対しては、さらに、ビア２２ａが設けられ、第１金属配線２０ｂに対してはビア２２ｂがコンタクト１７ｂと一部が重なり合うように形成され、第１金属配線２０ｃに対して、コンタクト１７ｃと平面図的に見て重なり合うようにビア２２ｃが形成される。

第１金属配線２０ｆに対しても、その一部がコンタクト１７ｅと重なり合うようにビア２２ｄが形成される。第１金属配線２０ｄにおいても、コンタクト１７ｆと重なり合うようにビア２２ｆが形成される。第１金属配線２０ｇに対して、コンタクト１７ｇと重なり合うようにビア２２ｅが形成される。第１金属配線２０ｈおよび２０ｋに対しても、それぞれ、コンタクト１７ｈおよび１７ｋとそれぞれの一部が重なり合うようにビア２２ｈおよび２２ｋが形成される。第１金属配線２０ｊに対して、コンタクト１７ｊと重なり合うように、ビア２２ｇが形成される。第１金属配線２０Ｌに対しては、コンタクト１７ｌと離れて、ビア２２ｉが形成される。ビア２２ａおよび２２ｉは、それぞれワード線ＷＬＡおよびＷＬＢに接続するためのビアであり、Ｙ方向に関する位置がずらせて配置される。

図１４は、図１３に示す配線レイアウト完了後のメモリセルのトランジスタの接続を示す電気的等価回路図である。図１４に示すように、第１金属配線２０ｅにより、コンタクト１７ｄおよび共有コンタクト１８ｂが接続され、また第１金属配線２０ｉにより、共有コンタクト１８ｃおよびコンタクト１７ｉが接続される。これにより、負荷トランジスタＬＱ１１およびドライバトランジスタＤＱ１１のゲートがアクセストランジスタＢＡＱ１１およびドライバトランジスタＤＱ１２の間の接続ノード（コンタクト１７ｉ）に接続される。また、負荷トランジスタＬＱ１２およびドライバトランジスタＤＱ１１のゲートが、ドライバトランジスタＤＱ１１およびアクセストランジスタＡＡＱ１２の間の接続ノード（コンタクト１７ｄ）に接続される。これにより、アクセストランジスタＡＡＱ１１およびＡＡＱ１２の導通時、第１金属配線２０ｉおよび２０ｅにより構成されるストレージノードが、それぞれ、Ａポートビット線ＢＬＡおよび／ＢＬＡに結合される。また、同様、アクセストランジスタＢＡＱ１１およびＢＡＱ１２の選択時（Ｂポートワード線ＷＬＢの選択時）、第１金属配線２０ｉおよび２０ｅがそれぞれ結合するストレージノードが、Ｂポートビット線ＢＬＢおよび／ＢＬＢに結合される。

図１５は、図１３に示す配線レイアウトの上層の第２金属配線のレイアウトを示す図である。図１５において、デュアルポートＳＲＡＭセルＤＰＭＣにおいて、コンタクト２２ａ、２２ｂ、２２ｄ、２２ｅ、２２ｆ、２２ｈ、２２ｋおよび２２ｉに対し、それぞれ、第２金属配線２５ａ、２５ｂ、２５ｄ、２５ｅ、２５ｆ、２５ｈ、２５ｋおよび２５ｉが設けられる。

ＶＳＳソースコンタクトコンタクト２２ｃおよび２２ｇにおいて、それぞれＬ字形状であり、かつ互いに接続される第２金属配線２５ｃおよび２５ｇにより相互接続される。図１３においては、第２金属配線２５ｃおよび２５ｇは、一部のみが重なるように形成されるように示されるものの、これら同一の配線層の配線であり、連続的に延在する。

第２金属配線２５ｂ、２５ｄそれぞれに対し、さらに上層のビット線との接続用のビア２７ｂおよび２７ｄが設けられ、金属配線２５ｆおよび２５ｅそれぞれに対しても、Ｘ方向に整列するビア２７ｆおよび２７ｅが設けられる。これらのビア２７ｆおよび２７ｅは、さらに上層のＶＤＤソース線（ハイ側電源線）に接続するために設けられる。第２金属配線２５ｈおよび２５ｋそれぞれに対しても、上層のビット線と接続するためのビア２７ｈおよび２７ｋが設けられる。

図１５に示すメモリセルのレイアウトにおいて、ドライバトランジスタのソースノード（コンタクト２２ｃおよび２２ｅ）が、第２金属配線２５ｃおよび２５ｇにより相互接続される。これらの第２金属配線２５ｃおよび２５ｇは、単にＹ方向およびＸ方向に直線的に延在するだけであり、先のシングルポートＳＲＡＭセルの構成と同様、最短距離で、メモリセルのＶＳＳソースノードを接続する。この第２金属配線２５ｃおよび２５ｇは、Ｘ方向において隣接するメモリセルとは分離されている。したがって、この場合においても、メモリセル列個々にＶＳＳノードの電位を設定することができる。

図１６は、図１５に示す配線レイアウト完了後のデュアルポートＳＲＡＭセルＤＰＭＣ内のトランジスタの接続を示す電気的等価回路図である。図１６に示すように、メモリセル内において、第２金属配線２５ｃおよび２５ｇにより、ドライバトランジスタＤＱ１１およびＤＱ１２のソースノードが共通に接続される。第２金属配線２５ｃおよび２５ｇは、メモリセル内を延在するだけであり、また、その配線レイアウトも直線的に延在して、それぞれＬ字形状に形成されているだけであり、配線長は短い。

今、Ａポートワード線ＷＬＡが選択された状態を考える。この場合、メモリセルの記憶データに応じて、ドライバトランジスタＤＱ１１およびＤＱ１２の一方がオン状態にあり、他方はオフ状態にある。ビット線ＢＬＡおよび／ＢＬＡには、データ読出時カラム電流が流れ、オン状態のドライバトランジスタＤＱ１１またはＤＱ１２を介してソースノード（ＶＳＳ供給ノード）に電流が流れる。たとえば、ドライバトランジスタＤＱ１１がオン状態、ドライバトランジスタＤＱ１２がオフ状態とすると、Ａポートビット線／ＢＬＡからカラム電流がアクセストランジスタＡＡＱ１２およびドライバトランジスタＤＱ１１を介してソースノード（ＶＳＳ供給ノード）に流れる。ドライバトランジスタＤＱ１２はオフ状態であるため、アクセストランジスタＡＡＱ１１を介してビット線ＢＬＡからカラム電流が供給されても、ＶＳＳソースノードへは伝達されない。

しかしながら、第２金属配線２５ｃおよび２５ｇにより、ドライバトランジスタＤＱ１１およびＤＱ１２のソースノードが短絡されており、Ａポートビット線／ＢＬＡからのカラム電流により、ドライバトランジスタＤＱ１１およびＤＱ１２のソースノード電位は、が上昇しても、同じ電圧レベルであり、ソースノード電位に差はほとんど生じない。ＭＯＳトランジスタのしきい値電圧は、微細化に伴って、メモリセル内においても、ランダムにばらつく。しきい値電圧のばらつきが大きいメモリセルにおいては、場合によっては、ドライバトランジスタのソース電位の上昇により、記憶データが反転するという破壊読出が生じ、メモリセルの読出動作安定性に対するマージンが低下する。しかしながら、このようなメモリセル内においてしきい値電圧のばらつきが生じる場合においても、メモリセル内においてドライバトランジスタのソースノード電位差は生じず、ドライバトランジスタＤＱ１１およびＤＱ１２のゲート−ソース間電圧は同じ方向に変化するため、メモリセルのインバータラッチのストレージノードに対するラッチ能力は平衡状態を維持し、記憶データが反転する破壊読出の問題を確実に抑制することができる。

このメモリセル内においてドライバトランジスタソースノードを短絡することの利点は、先の実施の形態１におけるシングルポートＳＲＡＭセルについても同様である。

図１７は、図１５に示す配線レイアウトのさらに上層の第３および第４金属配線のレイアウトを示す図である。図１５において、メモリセル境界領域において、第３金属配線３０ａおよび３０ｇが、メモリセル領域内においてＹ方向に延在する矩形形状に形成される。また、Ｙ方向に連続的に延在して一列のメモリセルに共通に第３金属配線３０ｂ−３０ｆがそれぞれ間をおいて配置される。

第３金属配線３０ａは、ビア２７ａを介して図１３に示す第１金属配線２５ａに結合される。金属配線３０ｂおよび３０ｃは、それぞれ、図１３に示すビア２７ｂおよび２７ｄを介して、第２金属配線２５ｂおよび２５ｄに接続される。これらの第３金属配線３０ｂおよび３０ｃが、Ａポートビット線ＢＬＡおよび／ＢＬＡを構成し、Ｙ方向に連続的に延在し、列方向に整列するメモリセルに結合される。第３金属配線３０ｄが、ビア２７ｆおよび２７ｅを介して図１３に示す第２金属配線２５ｆおよび２５ｅに結合される。第３金属配線３０ｄは、ＶＤＤソース線を構成し、ハイ側電源電圧ＶＤＤを伝達する。

第３金属配線３０ｅおよび３０ｆが、それぞれビア２７ｈおよび２７ｋを介して図１３に示す第２金属配線２５ｈおよび２５ｋに接続される。これらの第３金属配線３０ｅおよび３０ｆは、Ｂポートビット線ＢＬＢおよび／ＢＬＢを構成し、Ｙ方向に連続的に延在し、Ｙ方向に一列に整列するメモリセルにより共有される。

第３金属配線３０ｇは、ビア２７ｉを介して、図１５に示す第２金属配線２５ｉに接続される。

これらの第３金属配線３０ａ−３０ｇと交差するようにＸ方向に延在して、第４金属配線３２ａおよび３２ｂが配置される。第４金属配線３２ａは、ビア３１ａを介して、第３金属配線３０ａに接続され、第４金属配線３２ｂが、ビア３１ｂを介して第３金属配線３０ｇに接続される。これら第４金属配線３２ａおよび３２ｂが、それぞれＡポートワード線ＷＬＡおよびＢポートワード線ＷＬＢを構成し、Ｘ方向に連続的に直線的に延在し、行方向に整列するメモリセルに結合される。

図１７に示すように、第３金属配線３０ａ−３０ｇにおいては、ＶＳＳソース線は含まれていない。ＶＳＳソース線を下層の第２金属配線で形成することにより、デュアルポートメモリセル構造においても、Ｘ方向のセルサイズを増大させることなく、第３金属配線の配線ピッチを十分に確保することができる。

図１８は、この発明の実施の形態２における第２金属配線形成後の配線レイアウトを概略的に示す図である。図１８において、４行２列に配列されるデュアルポートメモリセルＤＰＭＣの配線レイアウトを示す。

図１８に示すように、デュアルポートメモリセルＤＰＭＣがＸおよびＹ方向において鏡映対称な配線レイアウトを有するように形成される。ＮウェルＮＷにハイ側電源電圧ＶＤＤを供給する第２金属配線２５ｆがＹ方向において隣接するメモリセルに共有されるようにＹ方向についてのメモリセル境界領域に配置され、ＶＤＤ供給用第２金属配線２５ｆに対してビア２７ｆがＹ方向に整列する様に形成される。

ＮウェルＮＷ両側のＰウェルＰＷの中央領域においてワード線との接続のための第２金属配線２５ａおよび２５ｉが各メモリセルＤＰＭＣにおいてＸ方向において対向する位置に配置される。図１８においては、中央のＰウェルＰＷ内にＢポートワード線とのコンタクトのための第２金属配線２５ｉが配置され、両側のＰウェルＰＷ内にＡポートワード線との接続のための第２金属配線２５ａが配置される。これらの第２金属配線２５ａおよび２５ｉはＸ方向において隣接するメモリセルにより共有される。

Ａポートビット線ＢＬＡ、／ＢＬＡの対およびＢポートビット線ＢＬＢ、／ＢＬＢの対が、メモリセルの鏡映対象のレイアウトに従って、同様、Ｘ方向においてメモリセルごとに鏡映な位置に配置される。図１８においては、図の中央のＢポートワード線に対する第２金属配線２５ｉの両側に近接して、異なる列のＢポートビット線ＢＬＢ、／ＢＬＢが配置され、Ａポートビット線ＢＬＡ、／ＢＬＡに対する接続用の第２金属配線が、Ａポートワード線接続用の第２金属配線２５ａに近接して配置される。

各デュアルポートメモリセルＤＰＭＣにおいて、ＮウェルＮＷを横切るようにＶＳＳ供給用の第２配線２５ｃおよび２５ｈが連続的に形成される。メモリセルレイアウトがＹ方向において鏡映対象であり、ＶＳＳ供給用の第２金属配線２５ｃおよび２５ｇは、Ｙ方向において鏡映対象に配置されＹ方向においてジグザグ形状に各デュアルポートメモリセル内においてＮウェルＮＷを横切るように形成される。このＶＳＳ供給用第２金属配線２５ｃおよび２５ｇに対するコンタクト２２ｃおよび２２ｇは、Ｙ方向において隣接するメモリセルにおいて共有されるだけであり、Ｘ方向において隣接するメモリセルには共有されない。従って、このデュアルポートメモリセルＤＰＭＣにおいても、各列単位でＶＳＳソース配線２５ｃおよび２５ｈの電位を調整することができる。

デュアルポートメモリセル構造の場合、ＶＳＳソース線に対しては、シングルポートメモリセルの場合に比べて最大２倍のセル電流が流れることが考えられる。この場合でも、実施の形態１のセル電流、セル電源電圧およびＶＳＳソース配線の条件を適用すれば、メモリセルソース電位は、０.０２Ｖの上昇であり、１．０Ｖのセル電源電圧ＶＤＤの比べて十分に小さく、安定にデータの読出を行うことができ、また、非選択メモリセルにおいても安定にデータを保持することができる。

以上のように、この発明の実施の形態２に従えば、デュアルポートＳＲＡＭセルにおいても、メモリセル内でドライバソースノードを短絡するように配置し、かつ負荷トランジスタが形成されるＭウェルを横切るようにＶＳＳソース線を配設しており、実施の形態１と同様、列方向に整列するメモリセル単位で、ＶＳＳソース線の電位を調整することができ、消費電流および消費電力を低減することができる。

また、メモリセル内でソースドライバトランジスタソースノードを短絡しており、シングルポートメモリセルの場合と同様、これらのドライバトランジスタのソースノード電位ほぼ同じとすることができ、しきい値電圧のばらつきが生じる場合においても、ドライバトランジスタのゲート−ソース間電圧の変化方向は同じとでき、スタティックノイズマージンを確保して、データの反転読出が生じるのを防止することができる。

また、デュアルポートメモリセル構造においても、ＶＳＳソース線は、ハイ側電源線およびビット線より下層の配線で構成され、第３金属配線のピッチを十分に確保することができ、メモリセルのサイズを増大させることなく、各列単位でＶＳＳソース線電圧を制御することのできるデュアルポートメモリセルを配置することができる。

［実施の形態３］
図１９は、この発明の実施の形態３に従うメモリセルの配線レイアウトを概略的に示す図である。図１９においては、活性領域に対するコンタクトとポリシリコン配線のレイアウトを示す。この図１９に示すメモリセルのレイアウトは、実質的に、以下の点で、図１に示すメモリセルの配線レイアウトと異なる。すなわち、図１に示す共有コンタクトＳＣ１およびＳＣ２に代えて、ローカルインターコネクト配線（ＬＩＣ）４０ａおよび４０ｂが設けられる。ローカルインターコネクト配線４０ａは、ＰウェルＰＷ１に形成される活性領域１ａとＮウェルＮＷに形成される活性領域１ｂとを電気的に接続し、かつさらに活性領域１ｃおよび１ｄを横切るようにＸ方向に延在するポリシリコン配線２ｃに接続される。ローカルインターコネクト配線４０ａは、コンタクトおよび配線の両機能を有しており、Ｘ方向に延在して活性領域１ａおよび１ｂを電気的に接続し、かつＹ方向に延在して、活性領域１ｂを第１ポリシリコン配線２ｃと電気的に接続する。これによりメモリセルのストレージノードの内部配線接続が形成される。

ローカルインターコネクト配線（ＬＩＣ）４０ｂは、Ｙ方向に延在する領域とＸ方向に延在する領域とを有し、Ｙ方向に延在する部分により第１ポリシリコン配線２ｂと活性領域１ｃを電気的に接続し、Ｘ方向に延在する部分により活性領域１ｃおよび１ｄを電気的に接続する。図１６に示すメモリセルの配線レイアウトの他の配置は、図１に示すメモリセルのレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

ローカルインターコネクト配線４０ａおよび４０ｂを利用することにより、コンタクトおよび配線を１つの配線層を用いて実現することができ、内部ノード接続用の金属配線の層数を低減することができる。

図２０は、図１９に示す線Ｌ２０-Ｌ２０に沿ったローカルインターコネクト配線４０ａのＹ方向に延在する部分の断面構造を概略的に示す図である。図２０において、ＰウェルＰＷ１においては表面に、ｎ型の高濃度不純物領域４２が形成される。高濃度不純物領域４２の表面に、シリサイド膜４３が形成される。不純物領域４２およびシリサイド膜４３が、図１９に示す活性領域１ａに対応する。

ＮウェルＮＷ表面に、高濃度ｐ型不純物領域４６が形成される。不純物領域４６表面に、たとえばコバルトシリサイド（ＣｏＳｉ２）で構成されるシリサイド膜４７が形成される。これらの不純物領域４６およびシリサイド膜４７は、図１９に示す活性領域１ｂに対応する。

活性領域１ａおよび１ｂの間には、素子分離用のフィールド絶縁膜４５ｂが形成される。また活性領域１ａおよび１ｂそれぞれの外周にも、素子分離用のフィールド絶縁膜４５ａおよび４５ｃが形成される。

ローカルインターコネクト配線４０ａは、活性領域１ａおよび１ｂに形成される不純物領域４２および４４を、フィールド絶縁膜４５ｂを超えて電気的に接続するように形成され、たとえばタングステンＷなどの高融点金属等の金属配線で構成される。

ローカルインターコネクト配線４０ａは、たとえばＣＭＰ（ケミカル・メカニカルポリッシング）より表面が平坦化された素子分離膜４５ｂを超えて、連続的に図１９に示すＸ方向に延在して、活性領域１ａおよび１ｂの不純物領域４２および４６を電気的に接続する。これにより、不純物領域４２および４６を、それぞれコンタクトおよび上層金属配線を介して接続する構成に比べて、これらの活性領域接続用の別の金属配線層を不要とすることができ、配線層数を低減することができる。ローカルインターコネクト配線４０ａがワード線を構成するポリシリコン配線２ｃと接続する部分は、先の図２に示す共有コンタクト（ＳＣ１）と同じ断面構造を有する。すなわち、ローカルインターコネクト配線４０ａは、Ｙ方向およびＸ方向に連続的に延在してＬ字形状に形成されて、コンタクトおよび相互接続配線として利用される。

図２１は、図１９に示すメモリセルの配線レイアウトの上層に形成される第１金属配線のレイアウトを対応のウェル領域ＮＷ、ＰＷ１およびＰＷ２とともに概略的に示す図である。図２１において、メモリセルＭＣ境界領域に配設されるコンタクトＷＣ１、ＢＣ１、ＶＣ１、ＶＣ２、ＢＣ２およびＷＣ２それぞれに対応して、第１金属配線４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅおよび４８ｆがそれぞれ配設される。これらは、上層金属配線との接続用のための配線であり、境界を接する隣接メモリセルとのみ共有されるようにメモリセルＭＣのピッチよりも短い矩形形状に形成される。これらの第１金属配線４８ａ−４８ｆそれぞれに対応して、上層金属配線と接続のためのビア４９ａ−４９ｆが配設される。ビア４９ｃおよび４９ｄが、Ｙ方向において整列して配置され、ビア４９ａおよび４９ｆが、Ｘ方向において整列して配置される。ビア４９ｂおよび４９ｅがメモリセル中央部に関して点対称な位置に配置される。

一方、ドライバトランジスタソースノード接続のためのコンタクトＧＣ１およびＧＣ２は、第１金属配線４７により相互接続される。この第１金属配線４７は、先の実施の形態１と同様、直線的に階段状に形成され、かつ図１９に示すローカルインターコネクト配線４０ａおよび４０ｂ上に配設される。

図２２は、図２１に示す配線レイアウトの複数のメモリセルに適用した場合の配線レイアウトを示す図である。図２２においては、４行２列に配列されるメモリセルＭＣに対する配線レイアウトを代表的に示す。図２２において、ＰウェルＰＷがＸ方向において隣接するメモリセルに共有されるように形成される。ＰウェルＰＷの間にＮウェルＮＷが配設される。ＮウェルＮＷに対応する領域においてはハイ側電源電圧ＶＤＤを供給するための第１金属配線（４８ｃ）がＹ方向において隣接するメモリセルと共有されるように配置され、また、ワード線と接続するための第１金属配線４８ａ、４８ｆがＸ方向において隣接するメモリセルと共有されるように配置される。これらの第１金属配線４８ａおよび４８ｆは、Ｘ方向において交互に配設される。

メモリセルＭＣ内にＶＳＳソース線を構成する第１金属配線４７が、メモリセル境界領域に配置されるコンタクトＧＣ２およびＧＣ１の間に階段状に形成され、また、Ｙ方向において隣接するメモリセルにおいて第１金属配線４７のレイアウトが鏡映対称となるように配置される。コンタクトＧＣ１およびＧＣ２は、Ｙ方向において交互にメモリセル境界に配置され、また、Ｘ方向においても交互に配置される。

図２２に示すように、ＶＳＳソース線を構成する第１金属配線４７は、電源電圧ＶＤＤを供給する第１金属配線（４８ｃ）およびビット線との接続用の第１金属配線（４８ｂ、４８ｅ）を間に挟むように蛇行形状に配設される。本実施の形態３においても、コンタクトＧＣ１およびＧＣ２は、Ｘ方向において隣接するメモリセルにおいては共有されておらず、各列単位でＶＳＳソース線を構成する第１金属配線４７が連続的にＹ方向にジグザグ上に形成され、各列単位でロー側電源電圧ＶＳＳを設定することができる。

図２３は、図２１に示す配線レイアウトの上層の第２および第３金属配線のレイアウトを概略的に示す図である。図２３においては、図２１に示すビア４９ａ−４９ｆおよび下層のウェル領域ＮＷ、ＰＷ１、ＰＷ２を併せて示す。

図２３において、ビア４９ｂおよび４９ｅそれぞれに対応して、第３金属配線５０ａおよび５０ｃが配設され、また、ビア４９ｃおよび４９ｄに対応して、第３金属配線５０ｂが配設される。これらの第３金属配線５０ａ−５０ｃは、Ｙ方向に連続的に延在し、ビット線ＢＬ、ＶＤＤソース線、およびビット線／ＢＬをそれぞれ実現する。

また、図２１に示す第１金属配線４８ａおよび４８ｆそれぞれに対するビア４９ａおよび４９ｆに対応して第２金属配線５１ａおよび５１ｂが形成される。これらの第２金属配線５１ａおよび５１ｂは、メモリセルＭＣの上層に最終的に形成されるワード線（ＷＬ）に接続させるための中間配線として機能し、Ｙ方向に関してメモリセルＭＣ内においてのみ配置される。

第２金属配線５１ａおよび５１ｂが、それぞれ第２ビア５２ａおよび５２ｂを介して、Ｘ方向に連続的に延在する第３金属配線５２に接続される。第３金属配線５２によりワード線ＷＬが実現される。ここで、ビア４９ａおよび４９ｆは、それぞれ、ビア５２ａおよび５２ｂと重なり合うように形成される。

したがって、ローカルインターコネクト配線を用いて内部ノード(ストレージノード）の接続を行なうことにより、金属配線配置用配線層として、第１から第３金属配線層が必要とされるだけであり、実施の形態１に比べて金属配線の層数が１つ低減される。必要とされる金属配線層の数が低減されるため、製造コストを低減することができ、また、製造工程数が低減され、応じて不良発生の確率が低減され、歩留りが改善される。

さらに、システム・オン・チップなどのシステムＬＳＩに利用される混載ＳＲＡＭにおいては、このＳＲＡＭセル上において有効に活用することのできる配線層の数が１つ増加するため、配線の自由度が増加する（第４金属配線層を任意の配線の配置に用いることができる）。

なお、この実施の形態３に示す配線レイアウトは、同様、デュアルポートＳＲＡＭセルに対しても適用することができる。ビット線ＢＬおよび／ＢＬを、それぞれ、Ａポートビット線対およびＢポートビット線対で置換し、１つのアクセストランジスタを、それぞれＡポートアクセストランジスタ対およびＢポートアクセストランジスタ対として配置するレイアウトを利用する。また、ワード線ＷＬが、Ａポートワード線ＷＬＡおよびＢポートワード線ＷＬＢとして別々に配設される。すなわち、デュアルポートＳＲＡＭセルの場合の配線レイアウトも、実施の形態２の配線レイアウトにおいて、Ｎウェルの負荷トランジスタに対して形成される共有コンタクト（図１１の共有コンタクト１８ｂおよび１８ｃ）を、ローカルインターコネクト配線で置換することにより、実現することができる。

以上のように、この発明の実施の形態３に従えば、内部のストレージノードを接続するための配線として、素子分離膜上に形成されるローカルインターコネクト配線を用いており、必要とされる金属配線の層数を低減でき、製造工程数および製造コストを低減することができる。また、利用可能となる金属配線層の数が増加し、配線の自由度が高くなる。

また、実施の形態１と同様、各列単位でメモリセルソース電圧ＶＳＳの電圧レベルを設定することができ、実施の形態１と同様の効果をも得ることができる。

［実施の形態４］
図２４は、この発明の実施の形態４に従うメモリセルの配線レイアウトを概略的に示す図である。図２４においては、ポリシリコン配線およびコンタクト形成後の配線レイアウトを示す。図２４に示す配線レイアウトは、図１９に示す配線レイアウトと以下の点でその構成が異なる。すなわち、活性領域１ｂおよび１ｃにおいて、コンタクトＶＣ１およびＶＣ２に代えて、共通ソース／ウェルコンタクト６０ａおよび６０ｂがそれぞれ設けられる。この図２４に示す配線レイアウトの他の配置および構成要素は、図１９に示すメモリセルの配線レイアウトのものと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

活性領域１ｂおよび１ｃの端部においては、ハイ側電源電圧ＶＤＤが供給される。また、通常、ＮウェルＮＷへは、基板バイアス電圧として、電源電圧ＶＤＤが供給され、ＮウェルＮＷに形成されるＰチャネルＭＯＳトランジスタのソース／ドレイン領域と基板領域との間の接合が順バイアス状態となるのが防止される。このＮウェルＮＷへ供給される基板バイアス電圧を、メモリセルのハイ側電源電圧として利用する。

図２５は、図２４に示す共通ソース／ウェルコンタクト６０ａおよび６０ｂの断面構造を概略的に示す図である。これらの共通ソース／ウェルコンタクト６０ａおよび６０ｂは同様の断面構造を有するため、図２４においては、代表的に、活性領域１ｂに形成される共通ソース／ウェルコンタクト６０ａの線Ｌ２５−Ｌ２５に沿った概略断面構造を示す。

ＮウェルＮＷ表面に、ｐ型高濃度不純物領域６５ａが形成される。この高濃度不純物領域６５ａの表面および側部を覆うように、シリサイド膜６５ｂが形成される。このコンタクト領域においては、ＮウェルＮＷ表面が露出するようにエッチングが行われてコンタクト孔が形成される。コンタクト孔部において、ＮウェルＮＷは一部がエッチング除去されて段差部が形成され、露出したＮウェルＮＷの突出部の側壁をも覆うようにシリサイド膜６５ｂが形成される。

これらの高濃度不純物領域６５ａおよびシリサイド膜６５ｂにより、活性領域１ｂが形成される。コンタクト孔部において、活性領域１ｂ（不純物領域６５ａおよびシリサイド膜６５ｂ）およびＮウェル突出部側壁を覆うように、かつＮウェルＮＷに接するように、たとえばタングステンＷで形成される金属配線が共通ソース／ウェルコンタクト６０ａとして設けられる。

コンタクト孔部以外のＮウェルＮＷ表面および隣接するＰウェルＰＷ１およびＰＷ２の表面には、素子分離用のフィールド絶縁膜６７ａおよび６７ｂが形成される。この共通ソース／ウェルコンタクト６０ａは、フィールド絶縁膜６７ａおよび６７ｂにより、他の素子形成領域から分離される。ＮウェルＮＷには、ハイ側電源電圧ＶＤＤが供給される。このＮウェルＮＷに供給される電源電圧ＶＤＤが、共通ソース／ウェルコンタクト６０ａにより、高濃度不純物領域６５ａに伝達される。したがって、負荷トランジスタの電源ノードへ、ウェル領域からハイ側電源電圧ＶＤＤを供給する。これにより、電源電圧ＶＤＤを伝達するためのＶＤＤソース線を別途配線する必要がなくなり、配線要件が緩和される。

なお、上述のように、共通ソース／ウェルコンタクト６０ｂも、図２５に示す共通ソース／ウェルコンタクト６０ａと同様の断面構造を有する。

図２６は、図２４に示す配線レイアウトの上層の第１金属配線およびビアのレイアウトを概略的に示す図である。図２６においては、図２４に示すコンタクトを同一の参照番号を付して併せて示す。コンタクトＢＣ１、ＧＣ１、ＧＣ２およびＢＣ２それぞれに対応して、第１金属配線６９ａ−６９ｄが、メモリセル領域内においてＸ方向に延在する矩形形状に形成される。

これらの第１金属配線６９ａ−６９ｄそれぞれに対して、さらに、上層配線との接続のためのビア７０ａ−７０ｂが形成される。ロー側電源電圧ＶＳＳを伝達するためのビア７０ｂおよび７０ｃが、Ｙ方向において整列して配置される。ワード線と接続するためのコンタクトＷＣ１およびＷＣ２は、メモリセルＭＣをＸ方向に延在して横切る第１金属配線７２により相互接続される。この第１金属配線７２はＸ方向に連続的に延在する。Ｘ方向においてメモリセルＭＣが鏡映対称のレイアウトで配置され、同様、ワード線ＷＬを構成する第２金属配線も、下層のポリシリコン配線とのコンタクトをとるための突出部が、メモリセルごとにＸ方向に沿って鏡映対称の位置に配置される。

図２７は、図２６に示す配線レイアウトの上層の第２金属配線のレイアウトを示す図である。図２７においては、図２６に示すビア７０ａ−７０ｄを併せて示す。図２７において、メモリセルＭＣ領域において、Ｙ方向に連続的に延在するように、第２金属配線７４ａ−７４ｃが互いに間をおいて配置される。第２金属配線７４ａは、ビア７０ａに接続され、ビット線ＢＬを構成する。第２金属配線７４ｂは、ビア７０ｂおよび７０ｃに接続され、ＶＣＣソース線を構成する。第２金属配線７４ｃは、ビア７０ｂに接続され、ビット線／ＢＬを構成する。

これらの第２金属配線７４ａ−７４ｃと平行に、Ｘ方向のメモリセル協会用域において、Ｙ方向に延在して第２金属配線７６ａおよび７６ｂが配設される。これらの第２金属配線７６ａおよび７６ｂは、電源電圧ＶＤＤを伝達するための電源線として利用され、電源強化のために用いられてもよく、また、階層ビット線構造におけるグローバルビット線として使用されてもよい。また、単に通過配線として用いられ、電源電圧に固定されて、隣接列のビット線間のクロストークを防止するシードル配線として用いられてもよい。

図２８は、この発明の実施の形態４に従う第２金属配線の複数のメモリセルに対するレイアウトを示す図である。図２８においては、４行２列に配列されるメモリセルＭＣに対する配線レイアウトおよびウェル領域ＰＷおよびＮＷの配置を代表的に示す。図２８において、図２７に示す構成と対応する部分には同一参照符号を付す。

図２８において、第２金属配線７４ａ−７４ｃが互いに間をおいて、Ｙ方向に連続的に延在するように配設される。ビット線ＢＬに対応する第２金属配線７４ａにおいては、ソースコンタクトＧＣ１およびビット線ビア７０ａが、交互に第２金属配線７４ａと整列して配置される。ＶＳＳソース線を構成する第２金属配線７４ｂに対しては、ビア７０ｂが、Ｙ方向に整列して各メモリセルの境界位置に配置される。第２金属配線７４ｂは、図２６に示す第１金属配線６９ｂを介してソースコンタクトＧＣ１に電気的に接続される。

第２金属配線７４ｃは、ビット線／ＢＬを構成し、この第２金属配線７４ｃと整列してＹ方向においてビア７０ｄおよびソースコンタクトＧＣ２が交互に配設される。ソースコンタクトＧＣ２は、図２６に示す第１金属配線６９ｃを介して第２金属配線７４ｂに電気的に接続される。したがって、ＶＳＳソース線は、直線的に延在する電源幹線部と、各メモリセル領域において電源幹線部から分岐する枝部とを有する樹枝上の構成を有する。

メモリセル列の境界領域には、Ｙ方向に連続的に延在する第２金属配線７６ａおよび７６ｂがＸ方向において交互に配置される。

これらの第２金属配線７４ａ−７４ｃが、Ｘ方向において各メモリセル列ごとに鏡映対称のレイアウトとなるように繰り返し配置される。

この図２７に示す配置の場合、図２８に示すように、ＶＳＳソース線は、Ｙ方向に直線的に延在する第２金属配線７４ｂと、メモリセル領域内で第２金属配線７４ｂに電気的に接続される第１金属配線（６９ｂ、６９ｃ）とで形成され、先の実施の形態１から３と同様、メモリセル列単位で、ドライバトランジスタのソースノード電圧ＶＳＳのレベルを調整することができる。また、メモリセルのドライバトランジスタソースノードは、相互接続されており、メモリセルソース電位の差を抑制することができる。

「共通ソース／ウェルコンタクトの変更例１」
図２９は、この発明の実施の形態４における共通ソース／ウェルコンタクトの変更例の平面レイアウトを概略的に示す図である。図２９において、ＮウェルＮＷ内に形成される活性領域１ｂの両側にそれぞれ隣接して高濃度ｎ型不純物領域８２ａおよび８２ｂが配置される。これらの不純物領域８２ａおよび８２ｂならびに活性領域の表面にシリサイド膜８４が形成される。このシリサイド膜８４により不純物領域８２ａおよび８２ｂを介してハイ側電源電圧ＶＤＤがＮウェルＮＷに供給されるとともに、活性領域１ｂに電源電圧ＶＤＤが供給される。活性領域１ｂと交差するように配置される第１金属配線２ｂは、メモリセルの負荷トランジスタのゲート電極を構成しており、従って、メモリセルの負荷トランジスタのソースノードに、Ｎウェル領域から電源電圧を供給することができる。

図３０は、図２９に示す線Ｌ３０−Ｌ３０に沿った断面構造を概略的に示す図である。図３０において、半導体基板ＳＵＢ表面に形成されるＮウェルＮＷ表面にｐ型活性領域１ｂが形成され、その両側に高濃度ｎ型不純物領域８２ａおよび８２ｂが形成される。不純物領域８２ａおよび８２ｂの外周に素子分離膜８６ａおよび８６ｂが形成される。

不純物領域８２ａ、活性領域１および不純物領域８２ｂの表面に連続的にシリサイド膜８４が形成され、これらの不純物領域８２ａおよび８２ｂと活性領域１ｂとが電気的に接続される。

なお、活性領域１ｂと不純物領域８２ａおよび８２ｂの間には素子分離膜が形成されていてもよい。

「共通ソース／ウェルコンタクトの変更例２」
図３１は、この発明の実施の形態４における共通ソース／ウェルコンタクトの変更例２の構成を示す図である。図３１に示す構成においては、シリサイド膜８４表面にタングステンＷなどの高融点金属膜８８がハイ側電源電圧供給の中間層として形成される。この高融点金属膜８８は、図２５に示す高融点金属膜６０ａに対応する。図３１に示す構成の他の構成は図３０に示す構成と同様であり、対応する部分には同一参照符号を付してその詳細説明は省略する。

この図３１に示す構成においても、ＮウェルＮＷに供給されるバイアス電圧ＶＤＤをメモリセル電源電圧として利用することができる。

図３２は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。図３２において、半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ９０を含む。このメモリセルアレイ９０においては、基板領域として、ＰウェルＰＷとＮウェルＮＷが、ＮウェルＮＷがＰウェルＰＷに挟まれるように配置される。これらのウェル領域ＰＷおよびＮＷ各々が、メモリセルアレイ９０の列方向に直線的に延在する様に配置される。ＮウェルＮＷ領域に対応して、ＶＳＳソース線ＶＳＬがそれぞれ個々に配置され、各々ソース電圧(ロー側電源電圧)ＶＳＳを伝達する。

この半導体記憶装置は、さらに、行アドレス信号ＲＡＤに従ってメモリセルアレイ９０のワード線ＷＬを選択するワード線選択回路９２と、列選択信号Ｙに従って、選択列に対応するＶＳＳソース線ＶＳＬ（ＶＳＬ１-ＶＳＬｎ）の電圧レベルを接地電圧レベル（ロー側電源電圧ＶＳＳ）に駆動し非選択列のＶＳＳソース線ＶＳＬ（ＶＳＬ１-ＶＳＬｎ）の電圧レベルをたとえば０．４Ｖの電圧レベルに維持するソース電圧制御回路９４とを含む。列選択信号Ｙは、図示しない列デコード回路により列アドレス信号をデコードして生成される。

電源ノード９７に結合される電源線９６に電源電圧ＶＤＤが供給され、この電源電圧ＶＮウェルＮＷに共通ソースウェルコンタクト（図３２には明確に示さず）を介して供給され、各メモリセル列単位でハイ側電源電圧ＶＤＤが対応のＮウェルＮＷから供給される。電源ノードは、外部電源電圧を受けるノードであってもよく、また、外部電源電圧を降圧した内部電源電圧を受けるノードであってもよく、また、外部電源電圧をローパスフィルタ処理などの安定化処理が施された後の電圧を受けるノードであっても良い。

メモリセルアレイ９０のＰウェルＰＷに対しては例えばロー側電源電圧ＶＳＳがバイアス電圧として供給されるが、この経路は示していない。

この図３２に示す半導体記憶装置において、列選択信号Ｙに従って選択列のビット線（ＢＬ，／ＢＬ）を選択する列選択回路、および選択列のビット線に対しデータの書込／読出を行なう内部書込／読出回路がさらに設けられるが、これの回路は、図面の煩雑化を避けるために示していない。

図３３は、図３２に示すソース電圧制御回路９４の構成の一例を示す図である。図３３において、ソース電圧制御回路９４は、ＶＳＳソース線ＶＳＬ１-ＶＳＬｎそれぞれに対応して設けられるソース電圧切換ゲートＳＧ１-ＳＧｎを含む。ソース電圧切換ゲートＳＧ１-ＳＧｎは、各々同一構成を有するため、図３３においては、ＶＳＳソース線ＶＳＬｉに対して設けられるソース電圧切換ゲートＳＧｉについてのみ構成要素に参照符号を付す。ソース電圧切換ゲートＳＧｉは、ＶＳＳソース線ＶＳＬｉとロー側電源ノード９８との間に並列に接続されるＮチャネルＭＯＳトランジスタＴｒ１およびＴｒ２を含む。ＭＯＳトランジスタＴｒ１は、そのゲートに列選択信号Ｙｉを受け、ＭＯＳトランジスタＴｒ２は、そのゲートが対応のＶＳＳソース線ＶＳＬｉに接続される。

ＭＯＳトランジスタＴｒ２は、ダイオードモードで動作し、対応のＶＳＳソース線ＶＳＬｉをロー側電源電圧ＶＳＳよりもそのしきい値電圧Ｖｔｈ高い電圧レベルに維持する。ＭＯＳトランジスタＴｒ１は、列選択信号Ｙｉが選択状態のときに導通し、対応のＶＳＳソース線ＶＳＬｉにロー側電源電圧ＶＳＳを伝達する。対応の列選択信号Ｙｉが非選択状態のときには、ＭＯＳトランジスタＴｒ１は、非導通状態である。

したがって、選択列のＶＳＳソース線ＶＳＬ（ＶＳＬ１-ＶＳＬｎ）は、ロー側電源電圧ＶＳＳレベルに設定され、非選択列のＶＳＳソース線ＶＳＬ（ＶＳＬ１-ＶＳＬｎ）は、しきい値電圧Ｖｔｈの電圧レベルに設定される。このしきい値電圧Ｖｔｈは、例えば０．４Ｖである。

図３４は、図３３に示すソース線電圧切換ゲートＳＧｉの平面レイアウトを概略的に示す図である。図３４において、ソース電圧切換ゲートＳＧｉは、活性領域１００内に形成される。活性領域１００の中央に第１金属配線１０６が配置される。この第１金属配線１０６はコンタクト１１０ｃを介して活性領域１００に電気的に接続されかつビア１０３を介してＶＳＳソース線ＶＳＬｉを構成する第２金属配線９９に電気的に接続される。

第１金属配線１０６の両側に例えばポリシリコンで構成されるゲート電極配線１０４ａおよび１０４ｂが配設される。ゲート電極配線１０４ａは、ビア１１２ａを介して第１金属は線１０８に電気的に接続され、ゲート電極配線１０４ｂが、ビア１１２ｂ、第１金属配線１０６ａおよびビア１０３を介して第２金属配線９９に電気的に接続される。第１金属配線１０６ａは第１金属配線１０６と連続的に形成されてもよい。

活性領域１００の両端領域に第１金属配線１０２ａおよび１０２ｂがそれぞれ配設され、これらの第１金属配線１０２ａおよび１０２ｂはそれぞれコンタクト１１０ａおよび１１０ｂを介して下層の活性領域に接続される。これらの第１金属配線１０２ａおよび１０２ｂは、ともに図３３に示すロー側電源ノード９８に電気的に接続され、ロー側電源電圧ＶＳＳを伝達する。

ＭＯＳトランジスタＴｒ１が、ゲート電極配線１０４ａと、第１金属配線１０２ａおよび１０６と、これらの配線の下層の活性領域１００とにより構成され、ＭＯＳトランジスタＴｒ２が、ゲート電極配線１０４ａと、第１金属配線１０２ａおよび１０６と、これらの配線の下層の活性領域１００とにより構成される。

この図３４に示されるように、本実施の形態４においては、ＶＳＳソース線ＶＳＬｉを第２金属配線９９で構成することができ、ソース電圧切換のためのトランジスタＴｒ１およびＴｒ２のドレインノードを構成する第１金属配線１０６にＶＳＳソース線ＶＳＬｉを１つのビア１０３を介して電気的に接続することができる。したがって、電気的接続に複数のビアを利用する構成に比べて、ＶＳＳソース線とソース電圧切換ゲートＳＧｉのトランジスタの接続部における接続不良（接触不良）および抵抗値（接触抵抗）の上昇を抑制することができ、安定に所望の電圧レベルにＶＳＳソース線ＶＳＬの電圧レベルを設定することができ、かつソース電圧切換部の信頼性を改善することができる。

この図３２に示す半導体記憶装置の全体の構成は、また実施の形態１から３に示す半導体記憶装置に対しても適用することができる。デュアルポートＳＲＡＭの場合、ワード線選択回路９２が、ＡポートおよびＢポートにそれぞれ別々に設けられる。またソース電圧制御回路９４に対しても、ＡポートおよびＢポート両者からの列アドレス信号に従って選択列もＶＳソース線ＶＳＬの電圧制御が行なわれる。

また、図２４、図２６および図２７に示す配線レイアウトは、デュアルポートＳＲＡＭセルに対しても同様適用することができる。デュアルポートメモリセルの場合、ＰウェルＰＷ１およびＰＷ２に、それぞれ、ＡポートアクセストランジスタおよびＢポートアクセストランジスタを配置する。

以上のように、この発明の実施の形態４に従えば、Ｎウェルのバイアス電圧を、メモリセル電源電圧として利用するように、各メモリセル形成領域において共通ソース／ウェルコンタクトを配置しており、実施の形態１の効果に加えて、メモリセルアレイ９０上に電源電圧ＶＤＤを伝達するための配線が不要となり、配線層数が低減され、製造コストが低減されまた歩留りを改善することができ、またさらに、メモリセルアレイ上の配線の自由度を向上させることができる。

この発明は、一般にメモリセルがフリップフロップ構造を備えるＳＲＡＭに適用することができる。特に、システム・オン・チップなどの、混載ＳＲＡＭへ適用することにより、低消費電流のスタティック型半導体記憶装置を実現することができる。

この発明の実施の形態１におけるメモリセルのコンタクトまでの配線レイアウトを概略的に示す図である。 図２に示すコンタクトおよび共有コンタクトの断面構造を概略的に示す図である。 図１に示す配線レイアウトのトランジスタの接続を示す図である。 図１に示す配線レイアウトの上層の配線レイアウトを示す図である。 図４に示す配線レイアウトのさらに上層の第２金属配線のレイアウトを概略的に示す図である。 図５に示す配線レイアウトのトランジスタの電気的接続を示す図である。 図５に示す配線レイアウトのさらに上層の第３金属配線のレイアウトを示す図である。 図７に示す線Ｌ８-Ｌ８に沿った断面構造を概略的に示す図である。 図７に示す線Ｌ９-Ｌ９に沿った断面構造を概略的に示す図である。 この発明の実施の形態１における半導体記憶装置の複数行複数列のメモリセルの第２金属配線のレイアウトを示す図である。 この発明の実施の形態２に従うメモリセルのコンタクトまでのレイアウトを概略的に示す図である。 図１１に示す配線レイアウトにおけるトランジスタの電気的接続を示すである。 図１１に示す配線レイアウトの上層の第１金属配線のレイアウトを概略的に示す図である。 図１３に示す配線レイアウトのトランジスタの電気的接続を示す図である。 図１３に示す配線レイアウトの上層の第２金属配線のレイアウトを概略的に示す図である。 図１５に示す配線レイアウトのトランジスタの電気的接続を示す図である。 図１５に示す配線レイアウトのさらに上層の第３および第４金属配線のレイアウトを示す図である。 図１８は、この発明の実施の形態２におけるＶＳＳソース線の複数のメモリセルに対する配線レイアウトを示す図である。 この発明の実施の形態３に従うメモリセルのコンタクトまでの配線レイアウトを概略的に示す図である。 図１９に示すローカルインターコネクト配線の断面構造を概略的に示す図である。 図１９に示す配線レイアウトの上層の第１金属配線およびビアのレイアウトを概略的に示す図である。 図２１に示す配線レイアウトの複数のメモリセルに対するＶＳＳソース線のレイアウトを概略的に示す図である。 図２１に示す配線レイアウトの上層の第２および第３金属配線のレイアウトを概略的に示す図である。 この発明の実施の形態４に従うメモリセルのコンタクトまでの配線レイアウトを概略的に示す図である。 図２４に示す共通ソース／ウェルコンタクトの断面構造を概略的に示す図である。 図２４に示す配線レイアウトの上層の第１金属配線のレイアウトを概略的に示す図である。 図２４に示す配線レイアウトの上層の第２金属配線のレイアウトを概略的に示す図である。 この発明の実施の形態４に従う第２金属配線の複数のメモリセルに対するレイアウトを概略的に示す図である。 この発明の実施の形態４に置ける共通ソース／ウェルコンタクトの変更例のレイアウトを概略的に示す図である。 図２９の線Ｌ３０−Ｌ３０に沿った断面構造を概略的に示す図である。 この発明の実施の形態４に置ける共通ソース／ウェルコンタクトのさらに他の変更例のレイアウトを概略的に示す図である この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。 図３２に示すソース電圧制御回路の構成の一例を示す図である。 図３３に示すソース線電圧切換ゲートの平面レイアウトを概略的に示す図である。

符号の説明

１ａ−１ｄ 活性領域、２ｂ−２ｄ ポリシリコン配線、ＮＷ Ｎウェル、ＰＷ，ＰＷ１，ＰＷ２ Ｐウェル、９ａ−９ｇ 第２金属配線、１０ａ−１０ｅ 第３金属配線、１１ 第４金属配線、１５ａ−１５ｆ 活性領域、１６ａ−１６ｄ ポリシリコン配線、２５ａ−２５ｉ 第２金属配線、３０ａ−３０ｇ 第３金属配線、３２ａ，３２ｂ 第４金属配線、４０ａ，４０ｂ ローカルインターコネクション配線、４７ 第１金属配線、５０Ａ−５０ｃ，５１ａ，５１ｂ 第２金属配線、５２ 第２金属配線、６０ａ，６０ｂ 共通ソース／ウェルコンタクト、６９ａ−６９ｃ，７２ 第１金属配線、７４−７４ｃ，７６ａ，７６ｂ 第２金属配線、ＶＳＬ，ＶＳＳ ソース線、９０ メモリセルアレイ、９２ ワード線選択回路、９４ ソース電圧制御回路、ＳＧ１−ＳＧｎ ソース線電圧切換ゲート、９９ 第２金属配線、１００ 活性領域、１０２ａ，１０２ｂ，１０６ 第１金属配線、１０３ ビア。

Claims (10)

1. 行列状に配列され、各々が、第１導電型の第１の基板領域に形成されかつ第１の電源電圧が供給される電源ノードに各々の第１の導通ノードが結合される第２導電型の１対の負荷トランジスタ素子と、前記第１導電型の第１の基板領域の両側に配置される第２導電型の第２の基板領域各々において形成され、前記負荷トランジスタ素子とフリップフロップを構成するように接続される第１導電型のドライブトランジスタ素子と、前記第１の基板領域上を横切るように形成され、前記ドライブトランジスタ素子各々の第２の導通ノードを接続する第２の電源電圧を供給する第２の電源線と、を含む複数のメモリセル、
   各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線、および
   各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線を備え、
   前記第２の電源線は各前記列ごとに個々に列方向に沿って連続的に延在する配線を備える、半導体記憶装置。
2. 前記半導体装置は、前記第１の電源電圧を供給する第１の電源線をさらに備え、
   前記ビット線と前記第１の電源線とは同層の金属配線で構成され、
   各前記メモリセルは、さらに、前記第２の基板領域各々に形成され、対応の行のワード線の電圧に応答して選択的に導通し、導通時、対応のドライブトランジスタ素子を対応のビット線に結合する第１導電型のアクセストランジスタ素子を備え、
   前記第２の電源線は、前記ビット線および第１の電源線の下層に配置される金属配線で構成される、請求項１記載の半導体記憶装置。
3. 前記第２の電源線は、前記ビット線を構成する導電線よりも下層に配置される配線を備え、
   前記ワード線は、前記ビット線を構成する導電線よりも上層に配置される配線を備える、請求項１記載の半導体記憶装置。
4. 前記第１の電源電圧が供給される電源ノードは、第１の基板領域に形成される第１導電型の不純物領域に結合され、前記第１導電型の不純物領域を前記負荷トランジスタ素子の第１の導通ノードを構成する第２導電型の不純物領域に電気的に接続する導電層を備える、請求項１記載の半導体記憶装置。
5. 前記第２の電源線および前記ビット線は、各々第１の配線層に形成される配線を備え、
   前記ワード線は、前記第１の配線層よりも下層の第２の配線層に形成される配線を備える、請求項４記載の半導体記憶装置。
6. 各前記メモリセルは、前記第２の基板領域各々において形成され、各々が制御電極ノードの電圧に従って選択的に導通する第１および第２のアクセストランジスタ素子をさらに備え、
   各前記ワード線は、前記第１および第２のアクセストランジスタ素子それぞれに対応して配置され、各々が対応のアクセストランジスタ素子の制御電極ノードに接続される第１および第２のワード線を備え、
   各前記ビット線は、前記第１および第２のアクセストランジスタ素子にそれぞれ接続される第１および第２のビット線を備える、請求項１記載の半導体記憶装置。
7. 列方向に延在して配置され、対応の列のメモリセルの前記負荷トランジスタ素子の前記第１の導通ノードに結合される電源線をさらに備える、請求項１記載の半導体記憶装置。
8. 前記第２の電源線の電圧レベルを各列単位で列選択信号に従って設定する電圧制御回路をさらに備える、請求項１から７のいずれかに記載の半導体記憶装置。
9. 前記ドライブトランジスタ素子の前記第２の導通ノードは、各メモリセルにおいて列方向において対向するメモリセル境界領域端部に配置され、
   前記第２電源線は、各メモリセル内において列および行方向に連続的に延在する部分を有し、対応のメモリセルのドライブトランジスタ素子の前記第２の導通ノードを相互接続する階段形状の配線を備え、前記第２電源線は、列方向において連続的にジグザグ形状に延在して対応の列のメモリセルに前記第２電源電圧を供給する、請求項１記載の半導体記憶装置。
10. 前記第２の電源線は、メモリセルの列に共通に列方向に延在する第１導電線と、前記第１導電線下層に形成され、メモリセルの前記ドライブトランジスタ素子の第１の導通ノードを対応の列の第１導電線に電気的に結合する第２導電線とを備える、請求項１記載の半導体記憶装置。

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