JP2004335535A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2004335535A
JP2004335535A JP2003125401A JP2003125401A JP2004335535A JP 2004335535 A JP2004335535 A JP 2004335535A JP 2003125401 A JP2003125401 A JP 2003125401A JP 2003125401 A JP2003125401 A JP 2003125401A JP 2004335535 A JP2004335535 A JP 2004335535A
Authority
JP
Japan
Prior art keywords
line
word line
port
word
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003125401A
Other languages
English (en)
Other versions
JP4416428B2 (ja
Inventor
Koji Arai
浩二 新居
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003125401A priority Critical patent/JP4416428B2/ja
Priority to TW092129400A priority patent/TWI225706B/zh
Priority to US10/691,707 priority patent/US6917560B2/en
Priority to KR10-2003-0097379A priority patent/KR100538017B1/ko
Priority to CNB2004100027640A priority patent/CN1279617C/zh
Publication of JP2004335535A publication Critical patent/JP2004335535A/ja
Priority to US11/126,360 priority patent/US7002826B2/en
Priority to US11/305,043 priority patent/US7110318B2/en
Application granted granted Critical
Publication of JP4416428B2 publication Critical patent/JP4416428B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/06Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/16Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】メモリセル面積を増大させることなく、配線間のカップリングノイズを低減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、マルチポートメモリを有しており、行列状に配置された複数のメモリセルMCと、第1ポート13aに接続された複数の第1のワード線WLA0〜WLAnと、第2ポート13bに接続された複数の第2のワード線WLB0〜WLBnとを備えている。複数の第1のワード線WLA0〜WLAnの各々と複数の第2のワード線WLB0〜WLBnの各々とが平面レイアウトにおいて交互に配置されている。
【選択図】 図2

Description

【0001】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものであり、特にマルチポートメモリまたは連想メモリを有するSRAM(Static Random Access Memory)の半導体記憶装置に関するものである。
【0002】
【従来の技術】
マルチポートメモリセルにおいては、各ポートのビット線同士またはワード線同士が互いに隣合って配線されやすい。そのため、各配線間のカップリング容量が原因でクロストークが発生し、誤動作してしまう危険性がある。
【0003】
たとえば特開2000−12704号公報では、書込み用のワード線と読出し用のワード線のGND配線を設けて、互いのワード線の干渉を避ける方法が提案されている。同じように、特開2000−236029号公報では、隣合うメモリセルの行と行との間にGND配線を設けて、ワード線間の干渉を避ける方法が提案されている。
【0004】
しかし、これらの手法は共にシールド用配線をワード線間に設けるため、ワード線とワード線との間の間隔に余裕が必要となる。元々のメモリセルにおいてワード線間に隙間があれば、シールド配線を設けることによる面積増加は起こらない。しかし、たとえば特開2002−43441号公報や特開2002−237539号公報に示されているような横に長い形状の2ポートメモリセルのレイアウト構成の場合、各ポートに接続されるワード線は互いに隣合って配置されていて、それらの間隔が狭いとシールド配線を設けるだけの余裕がない。
【0005】
【特許文献1】
特開2000−12704号公報
【0006】
【特許文献2】
特開2000−236029号公報
【0007】
【特許文献3】
特開2002−43441号公報
【0008】
【特許文献4】
特開2002−237539号公報
【0009】
【発明が解決しようとする課題】
上記より、横に長い形状の2ポートメモリセルのレイアウト構成にシールド配線を挿入すると、その分メモリセル面積が増大してしまうという問題がある。
【0010】
また、シールド配線を設けないと、上述したようにワード線間のカップリング容量が大きくなることでカップリングノイズが大きくなり誤動作の原因となる。
【0011】
それゆえ、本発明の目的は、メモリセル面積を増大させることなく、配線間のカップリングノイズを低減可能な半導体記憶装置を提供することである。
【0012】
【課題を解決するための手段】
本発明の半導体記憶装置は、マルチポートメモリを有する半導体記憶装置であって、複数のメモリセルと、複数の第1のワード線と、複数の第2のワード線とを備えている。複数のメモリセルは、行列状に配置されている。複数の第1のワード線の各々は、各行に対応して配置され、メモリセルに接続され、かつ第1のポートからのアクセス時に第1のポートからのアドレス信号にしたがって選択される。複数の第2のワード線の各々は、各行に対応して配置され、メモリセルに接続され、かつ第2のポートからのアクセス時に前記第2のポートからのアドレス信号にしたがって選択される。複数の第1のワード線の各々と複数の第2のワード線の各々とが平面レイアウトにおいて交互に配置されている。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【0014】
(実施の形態1)
図1は、本発明の実施の形態1における2ポートSRAMメモリセルの等価回路を示す回路図である。図1を参照して、このメモリセルMCは、2つのドライバトランジスタN1、N2と、2つの負荷トランジスタP1、P2と、4つのアクセストランジスタN3a、N3b、N4a、N4bとを有している。
【0015】
2つのドライバトランジスタN1、N2と、4つのアクセストランジスタN3a、N3b、N4a、N4bとはnMOSトランジスタで構成されており、2つの負荷トランジスタP1、P2はpMOSトランジスタで構成されている。
【0016】
nMOSトランジスタN1とpMOSトランジスタP1とにより第1のCMOS(Complementary Metal Oxide Semiconductor)インバータI1が構成され、nMOSトランジスタN2とpMOSトランジスタP2とにより第2のCMOSインバータI2が構成されている。第1および第2のインバータI1、I2の一方の出力端子は他方の入力端子に互いに接続されることによりフリップフロップ回路が構成され、記憶ノードNa、Nbが構成されている。
【0017】
ドライバトランジスタN1、N2の各ソースはGND電位に接続されており、負荷トランジスタP1、P2の各ソースはVDD電位に接続されている。
【0018】
nMOSトランジスタN3aのソース、ゲートおよびドレインの各々は、一方の記憶端子Na、第1のワード線WLAおよび第1の正相ビット線BLAの各々に接続されている。nMOSトランジスタN3bのソース、ゲートおよびドレインの各々は、一方の記憶端子Na、第2のワード線WLBおよび第2の正相ビット線BLBの各々に接続されている。
【0019】
nMOSトランジスタN4aのソース、ゲートおよびドレインの各々は、一方の記憶端子Nb、第1のワード線WLAおよび第1の逆相ビット線/BLAの各々に接続されている。nMOSトランジスタN4bのソース、ゲートおよびドレインの各々は、一方の記憶端子Nb、第2のワード線WLBおよび第2の逆相ビット線/BLBの各々に接続されている。
【0020】
すなわち、第1のワード線WLA、第1の正相ビット線BLAおよび第1の逆相ビット線/BLAの選択により、第1のポートによる記憶値の読出しが可能となる。また、第2のワード線WLB、第2の正相ビット線BLBおよび第2の逆相ビット線/BLBの選択により、第2のポートによる記憶値の読出しが可能となる。
【0021】
以上のように接続することで、2ポートSRAMメモリセル回路が構成される。
【0022】
図2は、図1の2ポートSRAMメモリセルMCの配置の様子を示す図である。図2を参照して、図1に示す2ポートSRAMメモリセルMCは、メモリアレイ内に行列状(マトリックス状)に配置されている。そのメモリアレイの各行に対応して、第1のワード線WLA0〜WLAnの各々と、第2のワード線WLB0〜WLBnの各々とが配置されている。つまり、各行毎に、第1のワード線WLAと第2のワード線WLBとが対となって配置されている。
【0023】
第1のワード線WLA0〜WLAnの各々は、第1ポート13aからのアドレス信号にしたがって、たとえば第1ポートのコントロール12aを介して、第1ポートのワードドライバ11aにより選択される。また、第2のワード線WLB0〜WLBnの各々は、第2ポート13bからのアドレス信号にしたがって、たとえば第2ポートのコントロール12bを介して、第2ポートのワードドライバ11bにより選択される。
【0024】
なお、図2においては、説明の便宜上、ビット線は省略されている。また、図2においては、説明の便宜上、第1ポートのワードドライバ11aをメモリセルアレイの図中左に、第2ポートのワードドライバ11bをメモリセルアレイの図中右に示したが、第1および第2ポートのワードドライバ11a、11bの配置位置はこれに限定されるものではない。また、第1ポート13aおよび第2ポート13bの各々は、入出力のピン群または入出力回路群からなっている。
【0025】
図3は、本発明の実施の形態1における2ポートSRAMメモリセルを3行分並べた場合のワード線の配置を示す平面レイアウト図である。図3を参照して、本実施の形態では、第1ポートに電気的に接続されたワード線WLA0〜WLA2の各々と、第2ポートに電気的に接続されたワード線WLB0〜WLB2の各々とは、平面レイアウトにおいて交互に配置されている。つまり、図3の上側から順に、ワード線WLA0、ワード線WLB0、ワード線WLA1、ワード線WLB1、ワード線WLA2、ワード線WLB2の順で、各ワード線が平面的に配置されている。
【0026】
本実施の形態によれば、上記のようにワード線WLA0〜WLA2の各々と、ワード線WLB0〜WLB2の各々とを平面レイアウトにおいて交互に配置することにより、メモリセル面積を増大させることなく、配線間のカップリングノイズを低減することが可能となる。以下、そのことを説明する。
【0027】
まず、本実施の形態との比較のために、図4に示すような同一ポートに接続されるワード線同士が隣合うワード線配置の2ポートSRAMメモリセルについて説明する。なお、図4は、2ポートSRAMメモリセルにおいて、同一ポートに接続されるワード線同士が隣合うように配置された場合の3ビット分の回路構成を示す図である。
【0028】
図4を参照して、このようなワード線の配置の場合、たとえば1行目から3行目までのワード線は、ワード線WLA0、ワード線WLB0、ワード線WLB1、ワード線WLA1、ワード線WLA2、ワード線WLB2の順で配置される。1行目の第2ポートのワード線WLB0に着目すると、このワード線WLB0は、一方側にてワード線WLA0と隣合っており、かつ他方側にてワード線WLB1と隣合っている。つまり、任意のワード線の一方側にて隣合うワード線は同じポートの別行のワード線となり、他方側にて隣合うワード線は別ポートの同一行のワード線となる。
【0029】
このようなワード線の配置では、第1ポートの行選択アドレス信号によって1行目が選択されて、ワード線WLA0がLレベルからHレベルへ立ち上がったとする。そして、ほぼ同じタイミングで第2ポートの行選択アドレス信号によって2行目が選択されて、ワード線WLB1がLレベルからHレベルへ立ち上がったとする。
【0030】
すると、ワード線WLA0とワード線WLB1とに挟まれたワード線WLB0の電位は、ワード線WLA0との間で生じるカップリング容量C1およびワード線WLB1との間で生じるカップリング容量C2の影響を受ける。これによって、ワード線WLB0の電位は、図5に示すように、ワード線WLA0、WLB1と同じように変化しようとする。
【0031】
このワード線WLB0は、ワード線ドライバによりLレベルにドライブされているため、ワード線WLB0の電位は一瞬上昇しても、すぐにLレベルに戻る。しかし、このようにカップリング容量によってワード線WLB0に生じたLレベルからの電位の変化は、カップリングノイズとなる。このノイズが生じると、ワード線WLB0が接続されているメモリセルMC0のアクセストランジスタN3b、N4bが一瞬開いてしまう。このため、メモリセルMC0に誤った書込みが生じて、メモリセルMC0の保持データを破壊してしまう危険性が高くなる。
【0032】
これに対して、本実施の形態では、図3に示すように、ワード線WLA0〜WLA2の各々と、ワード線WLB0〜WLB2の各々とが平面レイアウトにおいて交互に配置されている。1行目の第2ポートのワード線WLB0に着目すると、このワード線WLB0は、一方側にてワード線WLA0と隣合っており、かつ他方側にてワード線WLA1と隣合っている。つまり、任意のワード線の一方側にて隣合うワード線と他方側にて隣合うワード線とは互いに同一ポートのワード線となる。
【0033】
この同一ポートのワード線は、行選択アドレス信号によって同時に選択されることはなく、どちらか一方のワード線はワード線ドライバ回路によりLレベルに固定されている。このため、ワード線WLB0の一方側にて隣合うワード線WLA0が選択された場合には、他方側にて隣合うワード線WLA1は選択されない。
【0034】
よって、図6を参照して、ワード線WLB0の一方側のワード線WLA0の電位の変化によりワード線WLB0とワード線WLA0との間で生じるカップリング容量C1が変化するが、ワード線WLB0の他方側のワード線WLA1の電位はLレベルで一定であるためワード線WLB0とワード線WLA1との間で生じるカップリング容量C2は変化せずワード線WLB0の電位に影響を与えない。したがって、本実施の形態では、図7に示すようにワード線WLB0がカップリング容量の影響を受けにくいため、図4および図5の場合よりも、カップリングノイズを低減することができ、メモリセル面積を増加させることなく、誤動作を防止することができる。
【0035】
(実施の形態2)
本実施の形態においては、実施の形態1のワード線配置を実現する具体的なレイアウト構成例について説明する。
【0036】
図8および図9は、本発明の実施の形態2における2ポートSRAMメモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図である。また、図10は、図8および図9のメモリセル2ビット分の等価回路を示す回路図である。
【0037】
なお、図8はトランジスタ形成層から第1金属配線層までのレイアウト構成例を示しており、図9は第1ビアホールから第3金属配線層までのレイアウト構成例を示している。
【0038】
まず1ビット分のメモリセルMC1のレイアウト構成について説明する。
主に図8を参照して、半導体基板の表面に、1つのn型ウェル領域NWと、そのn型ウェル領域NWを挟む2つのp型ウェル領域PW0、PW1とが形成されている。pMOSトランジスタP1、P2はn型ウェルNW内に形成されている。また、nMOSトランジスタN1、N3b、N4bはp型ウェルPW0内に形成されており、nMOSトランジスタN2、N3a、N4aはp型ウェルPW1内に形成されている。
【0039】
pMOSトランジスタP1は、p型拡散領域FL13よりなるソースと、p型拡散領域FL14よりなるドレインと、ゲートPL1とを有している。pMOSトランジスタP2は、p型拡散領域FL11よりなるソースと、p型拡散領域FL12よりなるドレインと、ゲートPL2とを有している。
【0040】
nMOSトランジスタN1は、n型拡散領域FL1よりなるソースと、n型拡散領域FL2よりなるドレインと、ゲートPL1とを有している。nMOSトランジスタN2は、n型拡散領域FL4よりなるソースと、n型拡散領域FL5よりなるドレインと、ゲートPL2とを有している。
【0041】
nMOSトランジスタN3aは、n型拡散領域FL7よりなるソースと、n型拡散領域FL8よりなるドレインと、ゲートPL4とを有している。nMOSトランジスタN3bは、n型拡散領域FL2よりなるソースと、n型拡散領域FL3よりなるドレインと、ゲートPL3とを有している。
【0042】
nMOSトランジスタN4aは、n型拡散領域FL5よりなるソースと、n型拡散領域FL6よりなるドレインと、ゲートPL4とを有している。nMOSトランジスタN4bは、n型拡散領域FL9よりなるソースと、n型拡散領域FL10よりなるドレインと、ゲートPL3とを有している。
【0043】
各n型拡散領域はp型ウェルPW0、PW1の活性領域内にn型不純物を注入することにより形成される。また、各p型拡散領域はn型ウェルNWの活性領域内にp型不純物を注入することにより形成される。
【0044】
nMOSトランジスタN1のn型拡散領域FL2とnMOSトランジスタN3bのn型拡散領域FL2とは共通の拡散領域より構成されている。nMOSトランジスタN2のn型拡散領域FL5とnMOSトランジスタN4aのn型拡散領域FL5とは共通の拡散領域より構成されている。
【0045】
pMOSトランジスタP1とnMOSトランジスタN1との各ゲートPL1は共通のドープト多結晶シリコン(不純物が導入された多結晶シリコン)配線で構成されている。またpMOSトランジスタP2とnMOSトランジスタN2との各ゲートPL2は共通のドープト多結晶シリコン配線で構成されている。nMOSトランジスタN3aとN4aとの各ゲートPL4は共通のドープト多結晶シリコン配線で構成されている。nMOSトランジスタN3bとN4bとの各ゲートPL3は共通のドープト多結晶シリコン配線で構成されている。
【0046】
ゲートPL1とp型拡散領域FL12とn型拡散領域FL5との各々は、シェアードコンタクトSCとコンタクトC1とを介して記憶端子Naに対応する第1金属配線により低インピーダンスで電気的に接続されている。またゲートPL1とn型拡散領域FL9とは、シェアードコンタクトSCを介して第1金属配線CSCにより電気的に接続されている。
【0047】
ゲートPL2とp型拡散領域FL14とn型拡散領域FL2との各々は、シェアードコンタクトSCとコンタクトC1とを介して記憶端子Nbに対応する第1金属配線により低インピーダンスで電気的に接続されている。またゲートPL2とn型拡散領域FL7とは、シェアードコンタクトSCを介して第1金属配線CSCにより電気的に接続されている。
【0048】
主に図8および図9を参照して、p型拡散領域FL11とFL13との各々にはコンタクトC1を介して別々の第1金属配線VDD1が電気的に接続されており、その別々の第1金属配線VDD1は第1ビアホールT1を介してVDD電位となる第2金属配線に電気的に接続されている。
【0049】
n型拡散領域FL8にはコンタクトC1を介して第1金属配線BLA1が電気的に接続されており、その第1金属配線BLA1は第1ビアホールT1を介してビット線BLAとなる第2金属配線に電気的に接続されている。n型拡散領域FL6はコンタクトC1を介して第1金属配線/BLA1に電気的に接続されており、その第1金属配線/BLA1は第1ビアホールT1を介してビット線/BLAとなる第2金属配線に電気的に接続されている。n型拡散領域FL4にはコンタクトC1を介して第1金属配線GND1が電気的に接続されており、その第1金属配線GND1には第1ビアホールT1を介して接地線GNDとなる第2金属配線が電気的に接続されている。
【0050】
n型拡散領域FL3にはコンタクトC1を介して第1金属配線BLB1が電気的に接続されており、その第1金属配線BLB1は第1ビアホールT1を介してビット線BLBとなる第2金属配線に電気的に接続されている。n型拡散領域FL10はコンタクトC1を介して第1金属配線/BLB1に電気的に接続されており、その第1金属配線/BLB1は第1ビアホールT1を介してビット線/BLBとなる第2金属配線に電気的に接続されている。n型拡散領域FL1にはコンタクトC1を介して第1金属配線GND1が電気的に接続されており、その第1金属配線GND1には第1ビアホールT1を介して接地線GNDとなる第2金属配線が電気的に接続されている。
【0051】
メモリセル領域内に配置されるすべての第2金属配線は、互いに平行に配置されており、かつn型ウェルNWとp型ウェルPW0との境界線およびn型ウェルNWとp型ウェルPW1との境界線に対して平行な方向に延びている。
【0052】
ゲートPL4にはゲートコンタクトGCを介して第1金属配線WLAaが電気的に接続されており、その第1金属配線WLAaは第1ビアホールT1を介して第2金属配線WLAbが電気的に接続されており、その第2金属配線WLAbは第2ビアホールT2を介してワード線WLA1となる第3金属配線に電気的に接続されている。ゲートPL3にはゲートコンタクトGCを介して第1金属配線WLBaが電気的に接続されており、その第1金属配線WLBaは第1ビアホールT1を介して第2金属配線WLBbが電気的に接続されており、その第2金属配線WLBbは第2ビアホールT2を介してワード線WLB1となる第3金属配線に電気的に接続されている。
【0053】
メモリセル領域内に配置されるすべての第3金属配線も、互いに平行に配置されており、かつn型ウェルNWとp型ウェルPW0との境界線およびn型ウェルNWとp型ウェルPW1との境界線に対して直交する方向に延びている。
【0054】
次に、互いに隣接するメモリセルMC1とMC2とのレイアウト構成について説明する。
【0055】
図8および図9を参照して、メモリセルMC1に隣接するメモリセルMC2のトランジスタ形成層から第2金属配線層までの平面レイアウト構成は、メモリセルMC1とメモリセルMC2との境界線(X−X線)に対して、メモリセルMC1の平面レイアウトと線対称の構成を有している。これにより、第2金属配線層よりなるGND線、VDD線、ビット線対BLA、/BLA、BLB、/BLBは、隣接したメモリセル(たとえばMC1とMC2)とで共有されている。また、線対称に配置されているため、容量値などの特性のずれを最小限にすることができる。
【0056】
これに対して、メモリセルMC1に隣接するメモリセルMC2の第2ビアホールT2と第3金属配線層との各々の平面レイアウト構成は、メモリセルMC1の平面レイアウト構成と同じ構成を有している。つまり、メモリセルMC1とMC2との双方において、第1ポートに接続された第3金属配線層よりなるワード線WLA1、WLA2の各々は、第2ポートに接続された第3金属配線層よりなるワード線WLB1、WLB2の各々よりも図中上側に配線されている。言い換えれば、第1ポートに接続された第3金属配線層よりなるワード線WLA1、WLA2の各々と、第2ポートに接続された第3金属配線層よりなるワード線WLB1、WLB2の各々とは、交互に配線されている。
【0057】
上記のようにメモリセルのレイアウトを構成することで、実施の形態1で説明したようにカップリング容量によるワード線のノイズを低減でき、メモリセル面積を増加させずに、誤動作を防止することができる。
【0058】
(実施の形態3)
本実施の形態では、実施の形態1および2とは異なるタイプであって、読出し専用ポートを備えた2ポートSRAMメモリセルについて説明する。
【0059】
図11は、本発明の実施の形態3における2ポートSRAMメモリセルの等価回路を示す回路図である。図11を参照して、このメモリセルMCは、2つのドライバトランジスタN1、N2と、2つの負荷トランジスタP1、P2と、2つのアクセストランジスタN3、N4と、読出専用ポートを構成するnMOSトランジスタN5、N6とを有している。
【0060】
2つのドライバトランジスタN1、N2と、2つのアクセストランジスタN3、N4と、トランジスタN5、N6とはnMOSトランジスタで構成されており、2つの負荷トランジスタP1、P2はpMOSトランジスタで構成されている。
【0061】
nMOSトランジスタN1とpMOSトランジスタP1とにより第1のCMOSインバータI1が構成され、nMOSトランジスタN2とpMOSトランジスタP2とにより第2のCMOSインバータI2が構成されている。第1および第2のインバータI1、I2の一方の出力端子は他方の入力端子に互いに接続されることによりフリップフロップ回路が構成され、記憶ノードNa、Nbが構成されている。
【0062】
ドライバトランジスタN1、N2の各ソースはGND電位に接続されており、負荷トランジスタP1、P2の各ソースはVDD電位に接続されている。
【0063】
nMOSトランジスタN3のソース、ゲートおよびドレインの各々は、一方の記憶端子Na、書込み用ワード線WWLおよび一方の書込み用ビット線WBLの各々に接続されている。nMOSトランジスタN4のソース、ゲートおよびドレインの各々は、他方の記憶端子Nb、書込み用ワード線WLおよび他方の書込み用ビット線/WBLの各々に接続されている。
【0064】
第1ポートには、このnMOSトランジスタN3、N4と書込み用ワード線WWLと、書込み用ビット線対WBL、/WBLとが接続されている。このように第1ポートにメモリセル内の2つのアクセストランジスタを接続しているため、差動方式での安定した書込み・読出し動作ができる。
【0065】
第2ポートには、nMOSトランジスタN5、N6と、読出し用ビット線RBLと、読出し用ワード線RWLとが接続されている。nMOSトランジスタN5のドレインとnMOSトランジスタN6のソースとが共通に接続されている。nMOSトランジスタN5のソースおよびゲートの各々は、接地線GND2および記憶ノードNbの各々に接続されている。nMOSトランジスタN6のドレインおよびゲートの各々は、読出し用ビット線RBLおよび読出し用ワード線RWLの各々に接続されている。
【0066】
以上のように接続することで、読出し専用ポートを備えた2ポートSRAMメモリセル回路が構成される。
【0067】
次に、図11の等価回路図を用いた回路動作の一例について説明する。
まず第1ポートにおいて保持データを読出す場合について説明する。ワード線WWLは最初「L」レベルであり、アクセストランジスタN3はOFF状態で保持状態にある。読出し動作が始まると、ワード線WWLが「H」レベルになり、アクセストランジスタN3がON状態になる。すると、記憶ノードNaとビット線WBLとが電気的に接続状態になる。仮に記憶ノードNaが「H」レベルを保持していたとすると、ビット線WBLに「H」レベルが読出される。逆に記憶ノードNaが「L」レベルを保持していたとすると、ビット線WBLには「L」レベルが読出される。その後、ワード線WWLは「L」レベルに戻り、アクセストランジスタN3はOFF状態になって再び保持状態に戻る。
【0068】
次に、第1ポートにおける書込み動作について説明する。記憶ノードNaに「H」レベルを書込む場合はビット線WBLは「H」レベルに、「L」レベルを書込む場合はビット線WBLは「L」レベルにドライバ回路(図示せず)によってドライブされている。ワード線WWLを「L」レベルから「H」レベルにすると、アクセストランジスタN3がOFF状態からON状態となり、ビット線WBLと記憶ノードNaとが電気的に接続状態になる。ビット線WBLは強くドライブされているため、記憶ノードNaは保持データに拘らずビット線WBLのレベルに変化する。たとえば、ビット線WBLが「L」レベルにドライブされていると、記憶ノードNaも「L」レベルとなり、反対側の記憶ノードNbは「H」レベルとなる。逆にビット線WBLが「H」レベルにドライブされていると、記憶ノードNaも「H」レベルとなり、反対側の記憶ノードNbは「L」レベルとなる。その後、書込み用ワード線WWLが「H」レベルから「L」レベルになり、アクセストランジスタN3がOFF状態になると、各々の記憶ノードNa、Nbが書込まれたレベルで安定しデータが保持される。以上で書込み動作が完了する。
【0069】
次に、第2ポートにおける読出し動作について説明する。
非読出し状態の場合、読出し用ビット線RBLが予め「H」レベルにプリチャージされる。また、読出し用ワード線RWLは「L」レベル、すなわちnMOSトランジスタN6はOFF状態である。仮に記憶ノードNaがHレベルであるとすると、nMOSトランジスタN5はON状態である。
【0070】
読出し動作が始まり、読出し用ワード線RWLが「L」レベルから「H」レベルに変化すると、nMOSトランジスタN6はOFF状態からON状態に変化する。すると、読出し用ビット線RBLと接地線GND2とがnMOSトランジスタN5、N6を介して電気的に導通状態になるため、読出し用ビット線RBLはプリチャージレベルである「H」レベルから「L」レベルに変化し、記憶ノードNaの反転データである「L」レベルが読出される。その後、ワード線RWLが「H」レベルから「L」レベルに戻ると、nMOSトランジスタN6がOFF状態になり、読出し用ビット線RBLと接地線GND2とは電気的に遮断される。そして、次の読出し動作のために読出し用ビット線RBLが再び「H」レベルにプリチャージされて読出し動作が完了する。
【0071】
一方、仮に記憶ノードNaが「L」レベルであったとすると、nMOSトランジスタN5はOFF状態である。読出し動作が始まり、読出し用ワード線RWLが「L」レベルから「H」レベルに変化すると、nMOSトランジスタN6はOFF状態からON状態に変化するがnMOSトランジスタN5がOFF状態であるため、読出し用ビット線RBLはプリチャージレベルである「H」レベルのままで変化しない。こうして、記憶ノードNaの反転データである「H」レベルが読出される。その後、ワード線RWLが「H」レベルから「L」レベルに戻り読出し動作が完了する。
【0072】
以上説明したように、第2ポートでは書込み動作はできず、読出し動作のみが行なわれる。
【0073】
次に、上記の2ポートSRAMメモリセルの平面レイアウト構成について説明する。
【0074】
図12および図13は、本発明の実施の形態3における2ポートSRAMメモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図である。また、図14は、図12および図13のメモリセル2ビット分の等価回路を示す回路図である。
【0075】
なお、図12はトランジスタ形成層から第1金属配線層までのレイアウト構成例を示しており、図13は第1ビアホールから第3金属配線層までのレイアウト構成例を示している。
【0076】
まず1ビット分のメモリセルMC1のレイアウト構成について説明する。
主に図12を参照して、半導体基板の表面に、1つのn型ウェル領域NWと、そのn型ウェル領域NWを挟む2つのp型ウェル領域PW0、PW1とが形成されている。pMOSトランジスタP1、P2はn型ウェルNW内に形成されている。また、nMOSトランジスタN1、N3、N4はp型ウェルPW0内に形成されており、nMOSトランジスタN2、N5、N6はp型ウェルPW1内に形成されている。
【0077】
pMOSトランジスタP1は、p型拡散領域FL112よりなるソースと、FL110よりなるドレインと、ゲートPL1とを有している。pMOSトランジスタP2は、p型拡散領域FL113よりなるソースと、p型拡散領域FL111よりなるドレインと、ゲートPL2とを有している。
【0078】
nMOSトランジスタN1は、n型拡散領域FL200よりなるソースと、n型拡散領域FL210よりなるドレインと、ゲートPL1とを有している。nMOSトランジスタN2は、n型拡散領域FL201よりなるソースと、n型拡散領域FL211よりなるドレインと、ゲートPL2とを有している。
【0079】
nMOSトランジスタN3は、n型拡散領域FL210よりなるソースと、n型拡散領域FL220よりなるドレインと、ゲートPL3とを有している。nMOSトランジスタN4は、n型拡散領域FL212よりなるソースと、n型拡散領域FL221よりなるドレインと、ゲートPL3とを有している。
【0080】
nMOSトランジスタN5は、1対のn型拡散領域FL202、FL240よりなるソースおよびドレインと、ゲートPL2とを有している。nMOSトランジスタN6は、1対のn型拡散領域FL240、FL230よりなるソースおよびドレインと、ゲートPL4とを有している。
【0081】
各n型拡散領域はp型ウェルPW0、PW1の活性領域内にn型不純物を注入することにより形成される。また、各p型拡散領域はn型ウェルNWの活性領域内にp型不純物を注入することにより形成される。
【0082】
nMOSトランジスタN1のn型拡散領域FL210とnMOSトランジスタN3のn型拡散領域FL210とは共通の拡散領域より構成されている。nMOSトランジスタN5のn型拡散領域FL240とnMOSトランジスタN6のn型拡散領域FL240とは共通の拡散領域より構成されている。
【0083】
pMOSトランジスタP1とnMOSトランジスタN1との各ゲートPL1は共通のドープト多結晶シリコン配線で構成されている。またpMOSトランジスタP2とnMOSトランジスタN2とN5との各ゲートPL2は共通のドープト多結晶シリコン配線で構成されている。nMOSトランジスタN3とN4との各ゲートPL3は共通のドープト多結晶シリコン配線で構成されている。
【0084】
ゲートPL2とp型拡散領域FL110とn型拡散領域FL210との各々は、コンタクトホールを介して記憶端子Naに対応する第1金属配線により低インピーダンスで電気的に接続されている。ゲートPL1とp型拡散領域FL111とn型拡散領域FL211との各々は、コンタクトホールを介して記憶端子Nbに対応する第1金属配線により低インピーダンスで電気的に接続されている。また、ゲートPL1は、n型拡散領域FL212にも電気的に接続されている。
【0085】
主に図12および図13を参照して、p型拡散領域FL112とFL113との各々にはコンタクトホールを介して別々の第1金属配線が電気的に接続されており、その別々の第1金属配線は第1ビアホールT1を介してVDD電位となる第2金属配線に電気的に接続されている。
【0086】
n型拡散領域FL220にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線は第1ビアホールT1を介して第1ポートの書込み用ワード線WBLとなる第2金属配線に電気的に接続されている。n型拡散領域FL221はコンタクトホールを介して第1金属配線に電気的に接続されており、その第1金属配線は第1ビアホールT1を介して第1ポートの書込み用ビット線/WBLとなる第2金属配線に電気的に接続されている。n型拡散領域FL200にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介して接地線GND1となる第2金属配線が電気的に接続されている。
【0087】
n型拡散領域FL230にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介して第2ポートの読出し用ビット線RBLとなる第2金属配線が電気的に接続されている。n型拡散領域FL201にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介して接地線GND1となる第2金属配線が電気的に接続されている。n型拡散領域FL202にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介して接地線GND2となる第2金属配線が電気的に接続されている。
【0088】
メモリセル領域内に配置されるすべての第2金属配線は、互いに平行に配置されており、かつn型ウェルNWとp型ウェルPW0との境界線およびn型ウェルNWとp型ウェルPW1との境界線に対して平行な方向に延びている。
【0089】
ゲートPL3にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介して第2金属配線が電気的に接続されており、その第2金属配線には第2ビアホールT2を介して第1ポートの書込み用ワード線WWLとなる第3金属配線が電気的に接続されている。またゲートPL4にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介して第2金属配線が電気的に接続されており、その第2金属配線には第2ビアホールT2を介して第2ポートの読出し用ワード線RWLとなる第3金属配線が電気的に接続されている。
【0090】
メモリセル領域内に配置されるすべての第3金属配線も、互いに平行に配置されており、かつn型ウェルNWとp型ウェルPW0との境界線およびn型ウェルNWとp型ウェルPW1との境界線に対して直交する方向に延びている。
【0091】
次に、互いに隣接するメモリセルMC1とMC2とのレイアウト構成について説明する。
【0092】
図12および図13を参照して、メモリセルMC1に隣接するメモリセルMC2のトランジスタ形成層から第2金属配線層までの平面レイアウト構成は、メモリセルMC1とメモリセルMC2との境界線(X−X線)に対して、メモリセルMC1の平面レイアウトと線対称の構成を有している。これにより、第2金属配線層よりなるGND1線、GND2線、VDD線、ビット線WBL、/WBL、RBLは、隣接したメモリセル(たとえばMC1とMC2)とで共有されている。
【0093】
これに対して、メモリセルMC1に隣接するメモリセルMC2の第2ビアホールT2と第3金属配線層との各々の平面レイアウト構成は、メモリセルMC1の平面レイアウト構成と同じ構成を有している。つまり、メモリセルMC1とMC2との双方において、第2ポートに接続された第3金属配線層よりなるワード線RWL1、RWL2の各々は、第1ポートに接続された第3金属配線層よりなるワード線WWL1、WWL2の各々よりも図中上側に配線されている。言い換えれば、第2ポートに接続された第3金属配線層よりなるワード線RWL1、RWL2の各々と、第1ポートに接続された第3金属配線層よりなるワード線WWL1、WWL2の各々とは、交互に配線されている。
【0094】
上記のようにメモリセルのレイアウトを構成することで、実施の形態1で説明したようにカップリング容量によるワード線のノイズを低減でき、メモリセル面積を増加させずに、誤動作を防止することができる。
【0095】
(実施の形態4)
本実施の形態は、連想メモリ(CAM:Content Addressable Memory)に関するものである。近年、コンピュータの高速化のためにキャッシュメモリをチップ内に搭載することが求められている。チップ外部の大容量メモリはアクセスに時間がかかるため、その外部メモリのあるアドレス空間に記録されているデータをチップ内の高速なキャッシュメモリに転送してCPUの高速化を図るという手法が採られる。その際、キャッシュメモリにデータが転送されているか否かを瞬時に検索する必要があり、その比較一致検索機能を有するのが連想メモリである。
【0096】
図15は、本発明の実施の形態4における連想メモリのメモリセルの等価回路を示す回路図である。図15を参照して、メモリセルは、2つのドライバトランジスタN1、N2と、2つの負荷トランジスタP1、P2と、2つのアクセストランジスタN3、N4と、nMOSトランジスタN5〜N7とを有している。2つのドライバトランジスタN1、N2と、2つのアクセストランジスタN3、N4とはnMOSトランジスタで構成されており、2つの負荷トランジスタP1、P2はpMOSトランジスタで構成されている。
【0097】
nMOSトランジスタN1とpMOSトランジスタP1とにより第1のCMOSインバータI1が構成され、nMOSトランジスタN2とPMOSトランジスタP2とにより第2のCMOSインバータI2が構成されている。第1および第2のインバータI1、I2の一方の出力端子は他方の入力端子に互いに接続されることによりフリップフロップ回路が構成され、記憶ノードNa、Nbが構成されている。
【0098】
ドライバトランジスタN1、N2の各ソースはGND電位に接続されており、負荷トランジスタP1、P2の各ソースはVDD電位に接続されている。
【0099】
nMOSトランジスタN3のソース、ゲートおよびドレインの各々は、一方の記憶端子Na、ワード線WLおよび一方の正相ビット線BLの各々に接続されている。nMOSトランジスタN4のソース、ゲートおよびドレインの各々は、他方の記憶端子b、ワード線WLおよび他方の逆相ビット線/BLの各々に接続されている。
【0100】
nMOSトランジスタN5、N6の各ドレインは互いに電気的に接続されて内部ノードNcを構成している。nMOSトランジスタN5のソースおよびゲートの各々は、サーチ線SL、記憶ノードNbの各々に接続されている。nMOSトランジスタN6のソースおよびゲートの各々は、サーチ線/SL、記憶ノードNaの各々に電気的に接続されている。nMOSトランジスタN7のゲート、ソースおよびドレインの各々は、内部ノードNc、接地線GND2、マッチ線MLの各々に接続されている。このようにして連想メモリが構成されている。
【0101】
なお、マッチ線MLとは、検索データと記憶データとの一致・不一致を示す信号を伝達するものである。
【0102】
次に、連想メモリの比較動作について説明する。
まず初期状態においてはサーチ線対SL、/SLは共に「L」レベルである。仮に記憶ノードNa、Nbのデータが各々「H」レベル、「L」レベルであったとすると、nMOSトランジスタN6はON状態、nMOSトランジスタN5はOFF状態となっている。したがって、内部ノードNcはnMOSトランジスタN6を介してサーチ線/SLと電気的に接続状態であり「L」レベルになる。nMOSトランジスタN7はOFF状態であるため、マッチ線MLと接地線GND2とは電気的に遮断状態である。マッチ線MLは予め「H」レベルにプリチャージされている。
【0103】
比較動作が始まると、比較したいデータに応じてサーチ線SLまたは/SLのどちらか一方が「L」レベルから「H」レベルにドライブされる。いま、記憶ノードNaに保持されているデータが「H」であるか「L」であるかを比較するために、検索データとしてサーチ線SLは「L」レベルのままにし、サーチ線/SLを「H」レベルにドライブしたとする。すると、nMOSトランジスタN5はOFF状態、nMOSトランジスタN6はON状態であるため、内部ノードNcはサーチ線/SLと電気的に接続状態であるため「H」レベルとなり、nMOSトランジスタN7がON状態となる。マッチ線MLはnMOSトランジスタN7を介して接地線GND2と電気的に接続状態となる。したがって、マッチ線MLは初期状態「H」レベルから「L」レベルに変化し、比較結果が不一致であったという情報が得られる。
【0104】
一方、検索データとしてサーチ線/SLは「L」レベルのままにし、サーチ線SLを「H」レベルにドライブしたとする。その場合は、nMOSトランジスタN6を介して内部ノードNcはサーチ線/SLと電気的に接続されているため「L」レベルになる。nMOSトランジスタN7はOFF状態であり、マッチ線MLは接地電位GND2と電気的に遮断状態であり、マッチ線MLは初期プリチャージ状態である「H」レベルに保持される。その結果、比較結果が一致したという情報が得られる。その後、サーチ線対SL、/SLを共に「L」レベルに戻し、マッチ線MLを再びプリチャージして「H」レベルにすることで比較動作が完了する。
【0105】
なお、通常の読出動作および書込動作については説明の便宜上省略する。
図16は、本発明の実施の形態4における連想メモリセルを3行分並べた場合のワード線およびマッチ線の配置を示す平面レイアウト図である。図16を参照して、本実施の形態では、各行毎にワード線とマッチ線とが互いに平行に延びている。また、ワード線とマッチ線との平面レイアウトは、隣接する行の境界線(1点鎖線)に対して、隣接する行同士で互いに線対称となっている。つまり、互いに隣合う1行目と2行目とにおいて1行目のマッチ線ML0と2行目のマッチ線ML1とが互いに隣合っており、かつ互いに隣合う2行目と3行目とにおいて2行目のワード線WL1と3行目のワード線WL2とが互いに隣合っており、このような構成が繰返されている。このため、図16の上側から順に、ワード線WL0、マッチ線ML0、マッチ線ML1、ワード線WL1、ワード線WL2、マッチ線ML2の順で、各ワード線およびマッチ線が平面的に配置されている。
【0106】
本実施の形態によれば、上記のようにワード線およびマッチ線が平面的に配置されることにより、図17に示すように配線間のカップリングノイズの影響を実施の形態1と同様に低減することができる。以下、そのことを説明する。
【0107】
連想メモリで問題となるのは、一致比較動作終了後にマッチ線MLをプリチャージする場合である。一致比較動作では、予め「H」レベルにプリチャージしておいたマッチ線MLの大半が「H」レベルに変化する。一致した行(多くても1行のみ)のマッチ線MLが「L」レベルを保持するが、一致しなかった場合は全てのマッチ線MLが変化し「L」レベルとなる。一致比較動作終了後は、マッチ線を再び「H」レベルにプリチャージするため、大半のマッチ線MLが「L」レベルから「H」レベルに変化する。
【0108】
たとえば図17のマッチ線ML1とML2とが「L」レベルになった後、再びプリチャージされる場合を考える。一致比較動作中は同時に読出し動作や書込み動作は行なわれない。したがって、全ワード線WL0〜WL2は「L」レベルである。マッチ線ML1とML2とが、「L」レベルから「H」レベルに変化すると、隣合うワード線WL1とWL2とはカップリング容量C3とC5とによって同じように「L」レベルから「H」レベルに変化しようとする。しかし、全ワード線WL0〜WL2は選択されていないため、図示しないワード線ドライバ回路によって「L」レベルにドライブされており、「L」レベルから電位が一瞬上昇しても、またすぐに「L」レベルに戻される。つまり、ワード線WL1の一方側にて隣合うマッチ線ML1が「L」レベルから「H」レベルに変化しても、他方側にて隣合うワード線WL2の電位はほとんど変化しない。
【0109】
よって、ワード線WL1の一方側のマッチ線ML1の電位の変化によりワード線WL1とマッチ線ML1との間で生じるカップリング容量C3の影響を受ける。ワード線WL1の他方側のワード線WL2の電位は「L」レベルで一定であるためワード線WL1とワード線WL2との間で生じるカップリング容量C4はワード線WL1の電位に影響を与えない。したがって、本実施の形態では、図17に示すようにワード線WL1がカップリング容量の影響を受けにくいため、カップリングノイズを低減することができ、メモリセル面積を増加させることなく、誤動作を防止することができる。
【0110】
これに対して、ワード線とマッチ線とを実施の形態1の2ポートメモリで示したように順番に配線したとすると、各ワード線の両側にて隣合う配線がマッチ線となってしまうため、ワード線が両側の各マッチ線との間のカップリングノイズの影響を受けてしまう。
【0111】
このように本実施の形態では、実施の形態1と同様、メモリセル面積を増大させることなく、配線間のカップリングノイズを低減することが可能となる。
【0112】
次に、上記の連想メモリセルの平面レイアウト構成について説明する。
図18および図19は、本発明の実施の形態4における連想メモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図である。
【0113】
なお、図18はトランジスタ形成層から第1金属配線層までのレイアウト構成例を示しており、図19は第1ビアホールから第3金属配線層までのレイアウト構成例を示している。
【0114】
まず1ビット分のメモリセルMC1のレイアウト構成について説明する。
図15、図18および図19を参照して、本実施の形態のレイアウト構成は、図11〜図13の構成と比較して、読出し専用ポートを構成するnMOSトランジスタN5、N6の代わりに連想メモリ用のnMOSトランジスタN5〜N8を設けた点と、読出し用ビット線RBLおよび読出し用ワード線RWLとの代わりにサーチ線対SL、/SLおよびマッチ線MLとを設けた点とにおいて主に異なる。
【0115】
主に図18を参照して、連想メモリ用のnMOSトランジスタN5〜N7の各々は、p型ウェルPW1内に形成されている。nMOSトランジスタN5は、1対のn型拡散領域FL230、FL203よりなるソースおよびドレインと、ゲートPL1とを有している。nMOSトランジスタN6は、1対のn型拡散領域FL202、FL203よりなるソースおよびドレインと、ゲートPL2とを有している。nMOSトランジスタN7は、1対のn型拡散領域FL204、FL205よりなるソースおよびドレインと、ゲートPL4とを有している。
【0116】
nMOSトランジスタN5とN6との各n型拡散領域FL203は共通の拡散領域より構成されており、コンタクトホールを介して第1金属配線NcによりゲートPL4と電気的に接続されている。nMOSトランジスタN5のゲートPL1とnMOSトランジスタN1のゲートPL1とpMOSトランジスタP1のゲートPL1とは、共通のドープト多結晶シリコン配線より構成されている。nMOSトランジスタN6のゲートPL2とnMOSトランジスタN2のゲートPL2とpMOSトランジスタP2のゲートPL2とは、共通のドープト多結晶シリコン配線より構成されている。
【0117】
図18および図19を参照して、n型拡散領域FL230にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介してサーチ線SLとなる第2金属配線が電気的に接続されている。n型拡散領域FL202にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介してサーチ線/SLとなる第2金属配線が電気的に接続されている。n型拡散領域FL204にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介して接地線GND2となる第2金属配線が電気的に接続されている。これらの第2金属配線は他の第2金属配線と平行に延びている。
【0118】
n型拡散領域FL205にはコンタクトホールを介して第1金属配線が電気的に接続されており、その第1金属配線には第1ビアホールT1を介して第2金属配線が電気的に接続されており、その第2金属配線には第2ビアホールT2を介してマッチ線MLとなる第3金属配線が電気的に接続されている。このマッチ線MLは、ワード線WLと平行に延びている。
【0119】
次に、互いに隣接するメモリセルMC1とMC2とのレイアウト構成について説明する。
【0120】
図18および図19を参照して、メモリセルMC1に隣接するメモリセルMC2のトランジスタ形成層から第3金属配線層までの平面レイアウト構成は、メモリセルMC1とメモリセルMC2との境界線(X−X線)に対して、メモリセルMC1の平面レイアウトと線対称の構成を有している。これにより、第2金属配線層よりなるGND1線、GND2線、VDD線、ビット線WBL、/WBL、RBLは、隣接したメモリセル(たとえばMC1とMC2)とで共有されている。
【0121】
また、互いに隣合う1行目と2行目とにおいて1行目のマッチ線ML0と2行目のマッチ線ML1とが互いに隣合い、かつ互いに隣合う2行目と3行目とにおいて2行目のワード線WL1と3行目のワード線WL2とが互いに隣合うよう構成されている。
【0122】
なお、これ以外のレイアウト構成については、図12および図13の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【0123】
上記のようにメモリセルのレイアウトを構成することで、カップリング容量によるワード線のノイズを低減でき、メモリセル面積を増加させずに、誤動作を防止することができる。
【0124】
(実施の形態5)
図20は、本発明の実施の形態5における連想メモリセルの等価回路を示す回路図である。図20を参照して、本実施の形態の等価回路の構成は、図15に示す実施の形態4の構成と比較して、nMOSトランジスタN8が追加されている点において異なる。このnMOSトランジスタN8のゲート、ソースおよびドレインの各々が、内部ノードNc、接地電位GND2およびマッチ線MLの各々に電気的に接続されている。
【0125】
なお、これ以外の等価回路の構成については、図15に示す構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明は省略する。
【0126】
本実施の形態においても、ワード線とマッチ線との平面レイアウトは、実施の形態4と同様、図16に示すように、隣接する行の境界線(1点鎖線)に対して、隣接する行同士で互いに線対称となっている。つまり、互いに隣合う1行目と2行目とにおいて1行目のマッチ線ML0と2行目のマッチ線ML1とが互いに隣合っており、かつ互いに隣合う2行目と3行目とにおいて2行目のワード線WL1と3行目のワード線WL2とが互いに隣合っている。また、図16の上側から順に、ワード線WL0、マッチ線ML0、マッチ線ML1、ワード線WL1、ワード線WL2、マッチ線ML2の順で、各ワード線およびマッチ線が平面的に配置されている。
【0127】
このようにワード線およびマッチ線が平面的に配置されることにより、図21に示すように配線間のカップリングノイズの影響を実施の形態4と同様に低減することができる。
【0128】
また、本実施の形態では、nMOSトランジスタN8を追加したことにより、マッチ線MLの引き抜きを早くすることができるため、比較動作の高速化を図ることができる。
【0129】
次に、上記の連想メモリセルの平面レイアウト構成について説明する。
図22および図23は、本発明の実施の形態5における連想メモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図である。
【0130】
なお、図22はトランジスタ形成層から第1金属配線層までのレイアウト構成例を示しており、図23は第1ビアホールから第3金属配線層までのレイアウト構成例を示している。
【0131】
図22を参照して、本実施の形態のレイアウト構成は、図18および図19の構成と比較して、nMOSトランジスタN8が追加されている点において主に異なる。
【0132】
nMOSトランジスタN8はp型ウェルPW1内に形成されている。nMOSトランジスタN8は、1対のn型拡散領域FL206、FL205よりなるソースおよびドレインと、ゲートPL4とを有している。
【0133】
nMOSトランジスタN7とN8との各n型拡散領域FL205は共通の拡散領域より構成されており、各ゲートPL4は共通のドープト多結晶シリコン配線より構成されている。
【0134】
図22および図23を参照して、n型拡散領域FL204とFL206との各々にはコンタクトホールを介して別々の第1金属配線が電気的に接続されており、その別々の第1金属配線の各々には第1ビアホールを介して接地線GND2となる第2金属配線が電気的に接続されている。
【0135】
なお、これ以外のレイアウト構成については、図18および図19の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【0136】
(実施の形態6)
実施の形態2および3においてはワード線WLAとWLBとが同一の絶縁層上に形成された場合について説明したが、ワード線WLAとワード線WLBとは、図24に示すように異なる絶縁層上に形成されていてもよい。具体的には、絶縁層51上に形成されたワード線WLA上に絶縁層52が形成されており、この絶縁層52上にワード線WLBが形成されていてもよい。また、絶縁層51上に形成されたワード線WLB上に絶縁層52が形成されており、この絶縁層52上にワード線WLAが形成されていてもよい。つまり、ワード線WLAとワード線WLBとのいずれか一方は絶縁層52の下側に配置されており、ワード線WLAとワード線WLBとのいずれか他方は絶縁層52の上側に配置されていてもよい。これによりさらにカップリング容量を低減することができる。
【0137】
また、実施の形態4および5においてはワード線WLとマッチ線MLとが同一の絶縁層上に形成された場合について説明したが、ワード線WLとマッチ線MLとは、図24に示すように異なる絶縁層上に形成されていてもよい。具体的には、絶縁層51上に形成されたワード線WL上に絶縁層52が形成されており、この絶縁層52上にマッチ線MLが形成されていてもよい。また、絶縁層51上に形成されたマッチ線ML上に絶縁層52が形成されており、この絶縁層52上にワード線WLが形成されていてもよい。つまり、ワード線WLとマッチ線MLとのいずれか一方は絶縁層52の下側に配置されており、ワード線WLとマッチ線MLとのいずれか他方は絶縁層52の上側に配置されていてもよい。これによりさらにカップリング容量を低減することができる。
【0138】
上記の実施の形態1〜5においては、各トランジスタとしてMOSトランジスタについて説明したが、これらのトランジスタは、MIS(Metal Insulator Semiconductor)であってもよい。また、各トランジスタの導電型はp型とn型とが逆であってもよい。
【0139】
また、上記の実施の形態1〜3においては、2ポートのメモリセルについて説明したが、2ポート以上のマルチポートメモリセルについても本発明を同様に適用することができる。
【0140】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0141】
【発明の効果】
本発明の半導体記憶装置によれば、複数の第1のワード線の各々と複数の第2のワード線の各々とが平面レイアウトにおいて交互に配置されているため、任意のワード線の一方側にて隣合うワード線と他方側にて隣合うワード線とは互いに同一ポートのワード線となる。この同一ポートのワード線は、行選択アドレス信号によって同時に選択されることはなく、どちらか一方のワード線はワード線ドライバ回路により「L」レベルに固定されている。このため、ワード線の一方側のカップリング容量は変化するが、他方側のカップリング容量は変化せずそのワード線の電位に影響を与えない。したがって、ワード線が両側のカップリング容量の影響を受ける場合よりも、カップリング容量の影響を受けにくくすることができる。これにより、カップリングノイズを低減することができ、メモリセル面積を増加させることなく、誤動作を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における2ポートSRAMメモリセルの等価回路を示す回路図である。
【図2】図1の2ポートSRAMメモリセルMCの配置の様子を示す図である。
【図3】本発明の実施の形態1における2ポートSRAMメモリセルを3行分並べた場合のワード線の配置を示す平面レイアウト図である。
【図4】2ポートSRAMメモリセルにおいて、同一ポートに接続されるワード線同士が隣合うように配置された場合の3ビット分の回路構成を示す図である。
【図5】図4の回路構成におけるワード線の動作波形図である。
【図6】本発明の実施の形態1における2ポートSRAMメモリセルの3ビット分の回路構成を示す図である。
【図7】図6の回路構成におけるワード線の動作波形図である。
【図8】本発明の実施の形態2における2ポートSRAMメモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図であり、トランジスタ形成層から第1金属配線層までのレイアウト構成例を示す図である。
【図9】本発明の実施の形態2における2ポートSRAMメモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図であり、第1ビアホールから第3金属配線層までのレイアウト構成例を示す図である。
【図10】図8および図9のメモリセル2ビット分の等価回路を示す回路図である。
【図11】本発明の実施の形態3における2ポートSRAMメモリセルの等価回路を示す回路図である。
【図12】本発明の実施の形態3における2ポートSRAMメモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図であり、トランジスタ形成層から第1金属配線層までのレイアウト構成例を示す図である。
【図13】本発明の実施の形態3における2ポートSRAMメモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図であり、第1ビアホールから第3金属配線層までのレイアウト構成例を示す図である。
【図14】図12および図13のメモリセル2ビット分の等価回路を示す回路図である。
【図15】本発明の実施の形態4における連想メモリのメモリセルの等価回路を示す回路図である。
【図16】本発明の実施の形態4における連想メモリセルを3行分並べた場合のワード線およびマッチ線の配置を示す平面レイアウト図である。
【図17】本発明の実施の形態4における連想メモリにおいて3ビット分の回路構成を示す図である。
【図18】本発明の実施の形態4における連想メモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図であり、トランジスタ形成層から第1金属配線層までのレイアウト構成例を示す図である。
【図19】本発明の実施の形態4における連想メモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図であり、第1ビアホールから第3金属配線層までのレイアウト構成例を示す図である。
【図20】本発明の実施の形態5における連想メモリセルの等価回路を示す回路図である。
【図21】本発明の実施の形態5における連想メモリにおいて3ビット分の回路構成を示す図である。
【図22】本発明の実施の形態5における連想メモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図であり、トランジスタ形成層から第1金属配線層までのレイアウト構成例を示す図である。
【図23】本発明の実施の形態5における連想メモリセルを同一列に2ビット分並べたときのレイアウト構成例を示す平面図であり、第1ビアホールから第3金属配線層までのレイアウト構成例を示す図である。
【図24】本発明の実施の形態6における半導体記憶装置の構成を概略的に示す断面図である。
【符号の説明】
11a,11b ワードドライバ、12a,12b ポートコントロール、13a,13b ポート、BL,/BL,BLA,/BLA,BLB,/BLB ビット線、/SL サーチ線、/WBL 書込み用ビット線、FL11〜FL14,FL100,FL110〜FL113 p型拡散領域、FL1〜FL10,FL200〜FL206,FL220〜FL212,FL221,FL230,FL240,FL241 n型拡散領域、GND,GND1,GND2 接地線、ML マッチ線、N1,N2 ドライバトランジスタ、N3,N4,N3a,N3b,N4a,N4b アクセストランジスタ、N5〜N8 nMOSトランジスタ、P1,P2 負荷トランジスタ、PL1〜PL6 ゲート、PW0,PW1 p型ウェル、NW n型ウェル、RBL 読出し用ビット線、RCL 列選択信号線、RWL 読出し用ワード線、SL,/SL サーチ線、VDD 電源線、WBL 書込み用ビット線、WL,WLA,WLB ワード線、WWL 書込み用ワード線、Na,Nb 記憶ノード、Nc 内部ノード、I1,I2 CMOSインバータ、MC メモリセル。

Claims (5)

  1. マルチポートメモリを有する半導体記憶装置であって、
    行列状に配置された複数のメモリセルと、
    各々が、各行に対応して配置され、前記メモリセルに接続され、かつ第1のポートからのアクセス時に前記第1のポートからのアドレス信号にしたがって選択される複数の第1のワード線と、
    各々が、各行に対応して配置され、前記メモリセルに接続され、かつ第2のポートからのアクセス時に前記第2のポートからのアドレス信号にしたがって選択される複数の第2のワード線とを備え、
    前記複数の第1のワード線の各々と前記複数の第2のワード線の各々とが平面レイアウトにおいて交互に配置されている、半導体記憶装置。
  2. 同一列で行方向に互いに隣合う2つの前記メモリセルの各々を構成するトランジスタの平面レイアウトは、前記2つのメモリセルの境界線に対して互いに線対称であることを特徴とする、請求項1に記載の半導体記憶装置。
  3. 前記第1のワード線と前記第2のワード線との間に配置された絶縁層をさらに備え、
    前記第1のワード線と前記第2のワード線とのいずれか一方は前記絶縁層の下側に配置されており、前記第1のワード線と前記第2のワード線とのいずれか他方は前記絶縁層の上側に配置されていることを特徴とする、請求項1または2に記載の半導体記憶装置。
  4. 連想メモリを有する半導体記憶装置であって、
    行列状に配置された複数の連想メモリセルと、
    各々が、各行に対応して配置され、前記連想メモリセルに接続された複数のワード線と、
    各々が、各行に対応して配置され、前記連想メモリセルに接続された複数のマッチ線とを備え、
    互いに隣合う第1の行と第2の行とにおいて前記第1の行の前記ワード線と前記第2の行の前記ワード線とが互いに隣合っており、かつ互いに隣合う前記第2の行と第3の行とにおいて前記第2の行の前記マッチ線と前記第3の行の前記マッチ線とが互いに隣合っている、半導体記憶装置。
  5. 前記ワード線と前記マッチ線との間に配置された絶縁層をさらに備え、
    前記ワード線と前記マッチ線とのいずれか一方は前記絶縁層の下側に配置されており、前記ワード線と前記マッチ線とのいずれか他方は前記絶縁層の上側に配置されていることを特徴とする、請求項4に記載の半導体記憶装置。
JP2003125401A 2003-04-30 2003-04-30 半導体記憶装置 Expired - Lifetime JP4416428B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2003125401A JP4416428B2 (ja) 2003-04-30 2003-04-30 半導体記憶装置
TW092129400A TWI225706B (en) 2003-04-30 2003-10-23 Semiconductor memory device
US10/691,707 US6917560B2 (en) 2003-04-30 2003-10-24 Reduction of capacitive effects in a semiconductor memory device
KR10-2003-0097379A KR100538017B1 (ko) 2003-04-30 2003-12-26 반도체 기억장치
CNB2004100027640A CN1279617C (zh) 2003-04-30 2004-01-14 半导体存储装置
US11/126,360 US7002826B2 (en) 2003-04-30 2005-05-11 Semiconductor memory device
US11/305,043 US7110318B2 (en) 2003-04-30 2005-12-19 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003125401A JP4416428B2 (ja) 2003-04-30 2003-04-30 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008292586A Division JP2009076931A (ja) 2008-11-14 2008-11-14 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2004335535A true JP2004335535A (ja) 2004-11-25
JP4416428B2 JP4416428B2 (ja) 2010-02-17

Family

ID=33308171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003125401A Expired - Lifetime JP4416428B2 (ja) 2003-04-30 2003-04-30 半導体記憶装置

Country Status (5)

Country Link
US (3) US6917560B2 (ja)
JP (1) JP4416428B2 (ja)
KR (1) KR100538017B1 (ja)
CN (1) CN1279617C (ja)
TW (1) TWI225706B (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339480A (ja) * 2005-06-03 2006-12-14 Renesas Technology Corp 半導体記憶装置
WO2007063988A1 (ja) * 2005-12-02 2007-06-07 Nec Corporation 半導体装置およびその製造方法
WO2007063990A1 (ja) * 2005-12-02 2007-06-07 Nec Corporation 半導体装置およびその製造方法
JP2010510675A (ja) * 2006-11-17 2010-04-02 クゥアルコム・インコーポレイテッド 連想メモリ
JP2010165791A (ja) * 2009-01-14 2010-07-29 Seiko Epson Corp 半導体集積回路
WO2011013298A1 (ja) * 2009-07-29 2011-02-03 独立行政法人産業技術総合研究所 Sramセル
JP2011035398A (ja) * 2009-07-31 2011-02-17 Taiwan Semiconductor Manufacturing Co Ltd デュアルポートsramセルの構造
US7940542B2 (en) 2007-08-31 2011-05-10 Renesas Electronics Corporation Semiconductor device having multiport memory
WO2012017535A1 (ja) * 2010-08-05 2012-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US8363456B2 (en) 2009-12-24 2013-01-29 Renesas Electronics Corporation Semiconductor device
JP2014017504A (ja) * 2013-09-04 2014-01-30 Renesas Electronics Corp 半導体装置
CN109961818A (zh) * 2017-12-22 2019-07-02 瑞萨电子株式会社 半导体器件
WO2020070830A1 (ja) * 2018-10-03 2020-04-09 株式会社ソシオネクスト 半導体記憶装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7110319B2 (en) * 2004-08-27 2006-09-19 Micron Technology, Inc. Memory devices having reduced coupling noise between wordlines
JP4914034B2 (ja) * 2005-06-28 2012-04-11 セイコーエプソン株式会社 半導体集積回路
JP2007164938A (ja) * 2005-12-16 2007-06-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100725100B1 (ko) * 2005-12-22 2007-06-04 삼성전자주식회사 포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치
KR100666182B1 (ko) * 2006-01-02 2007-01-09 삼성전자주식회사 이웃하는 워드라인들이 비연속적으로 어드레싱되는 반도체메모리 장치 및 워드라인 어드레싱 방법
US7671422B2 (en) * 2007-05-04 2010-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Pseudo 6T SRAM cell
JP2009272587A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 半導体記憶装置
US8218354B2 (en) * 2009-12-30 2012-07-10 Taiwan Semicondcutor Manufacturing Co., Ltd. SRAM word-line coupling noise restriction
RU2507611C1 (ru) * 2012-09-20 2014-02-20 федеральное государственное бюджетное учреждение "Научно-производственный комплекс "Технологический центр "МИЭТ" Ячейка памяти статического оперативного запоминающего устройства
TWI480877B (zh) * 2013-11-11 2015-04-11 Silicon Motion Inc 記憶單元及控制系統
JP2019033161A (ja) * 2017-08-07 2019-02-28 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN110010169B (zh) * 2018-01-04 2022-03-29 联华电子股份有限公司 双端口静态随机存取存储器单元
US10741540B2 (en) * 2018-06-29 2020-08-11 Taiwan Semiconductor Manufacutring Company, Ltd. Integrated circuit layout method and device
US11152057B2 (en) 2018-07-16 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM memory
CN113205846A (zh) * 2021-05-13 2021-08-03 上海科技大学 适用于高速内容寻址和存内布尔逻辑计算的sram单元
KR20230004012A (ko) 2021-06-30 2023-01-06 삼성전자주식회사 듀얼 포트 에스램 셀 및 그의 설계 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440506A (en) * 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
US5877976A (en) * 1997-10-28 1999-03-02 International Business Machines Corporation Memory system having a vertical bitline topology and method therefor
JP3391266B2 (ja) 1998-06-24 2003-03-31 ヤマハ株式会社 半導体メモリ
US5966317A (en) 1999-02-10 1999-10-12 Lucent Technologies Inc. Shielded bitlines for static RAMs
JP4885365B2 (ja) 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
TW522546B (en) 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP3526553B2 (ja) * 2001-01-26 2004-05-17 松下電器産業株式会社 Sram装置
JP2003152111A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 半導体記憶装置
JP2003218238A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 半導体記憶装置
JP2004079897A (ja) * 2002-08-21 2004-03-11 Renesas Technology Corp スタティック型半導体記憶装置
JP2004110887A (ja) * 2002-09-13 2004-04-08 Nec Micro Systems Ltd 半導体装置のデータ読出回路およびデータ読出方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339480A (ja) * 2005-06-03 2006-12-14 Renesas Technology Corp 半導体記憶装置
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2007063988A1 (ja) * 2005-12-02 2007-06-07 Nec Corporation 半導体装置およびその製造方法
WO2007063990A1 (ja) * 2005-12-02 2007-06-07 Nec Corporation 半導体装置およびその製造方法
US8124976B2 (en) 2005-12-02 2012-02-28 Nec Corporation Semiconductor device and method of manufacturing the same
JP2010510675A (ja) * 2006-11-17 2010-04-02 クゥアルコム・インコーポレイテッド 連想メモリ
US9830975B2 (en) 2007-08-31 2017-11-28 Renesas Electronics Corporation Semiconductor device having multiport memory
US10566047B2 (en) 2007-08-31 2020-02-18 Renesas Electronics Corporation Semiconductor device having multiport memory
US7940542B2 (en) 2007-08-31 2011-05-10 Renesas Electronics Corporation Semiconductor device having multiport memory
US10224095B2 (en) 2007-08-31 2019-03-05 Renesas Electronics Corporation Semiconductor device having multiport memory
US8189358B2 (en) 2007-08-31 2012-05-29 Renesas Electronics Corporation Semiconductor device having multiport memory
US8867253B2 (en) 2007-08-31 2014-10-21 Renesas Electronics Corporation Semiconductor device having multiport memory
US8467214B2 (en) 2007-08-31 2013-06-18 Renesas Electronics Corporation Semiconductor device having multiport memory
US9672872B2 (en) 2007-08-31 2017-06-06 Renesas Electronics Corporation Semiconductor device having multiport memory
US9378773B2 (en) 2007-08-31 2016-06-28 Renesas Electronics Corporation Semiconductor device having multiport memory
JP2010165791A (ja) * 2009-01-14 2010-07-29 Seiko Epson Corp 半導体集積回路
WO2011013298A1 (ja) * 2009-07-29 2011-02-03 独立行政法人産業技術総合研究所 Sramセル
US8537603B2 (en) 2009-07-29 2013-09-17 National Institute Of Advanced Industrial Science And Technology SRAM cell
JP2011035398A (ja) * 2009-07-31 2011-02-17 Taiwan Semiconductor Manufacturing Co Ltd デュアルポートsramセルの構造
US8363456B2 (en) 2009-12-24 2013-01-29 Renesas Electronics Corporation Semiconductor device
JP5433788B2 (ja) * 2010-08-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置
WO2012017535A1 (ja) * 2010-08-05 2012-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2014017504A (ja) * 2013-09-04 2014-01-30 Renesas Electronics Corp 半導体装置
CN109961818A (zh) * 2017-12-22 2019-07-02 瑞萨电子株式会社 半导体器件
WO2020070830A1 (ja) * 2018-10-03 2020-04-09 株式会社ソシオネクスト 半導体記憶装置
US11315624B2 (en) 2018-10-03 2022-04-26 Socionext Inc. Semiconductor memory device

Also Published As

Publication number Publication date
US20050201185A1 (en) 2005-09-15
US6917560B2 (en) 2005-07-12
CN1279617C (zh) 2006-10-11
JP4416428B2 (ja) 2010-02-17
US20060092680A1 (en) 2006-05-04
US7110318B2 (en) 2006-09-19
KR20040094281A (ko) 2004-11-09
CN1542971A (zh) 2004-11-03
TWI225706B (en) 2004-12-21
KR100538017B1 (ko) 2005-12-21
US7002826B2 (en) 2006-02-21
TW200423381A (en) 2004-11-01
US20040218455A1 (en) 2004-11-04

Similar Documents

Publication Publication Date Title
JP4416428B2 (ja) 半導体記憶装置
JP4278338B2 (ja) 半導体記憶装置
JP4885365B2 (ja) 半導体装置
US6822300B2 (en) Semiconductor memory device
US6885609B2 (en) Semiconductor memory device supporting two data ports
US9202557B2 (en) Three-dimensional two-port bit cell
JP5639706B2 (ja) 半導体装置
JP2009076931A (ja) 半導体記憶装置
JP5478664B2 (ja) 半導体記憶装置
JP6096271B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060130

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080916

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091124

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4416428

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131204

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term